DE2711679A1 - System zum wahlweisen verbinden von datenausgangsleitungen eines speichers mit wahlfreiem zugriff mit einer datenschiene - Google Patents

Description

Die vorliegende Erfindung betrifft ein System nach dem Gattungsbegriff des Anspruchs 1. Insbesondere bezieht sich die vorliegende Erfindung auf einen Schaltkreis zum Verbinden der Datenausgangsleitungcn eines Speichers mit wahlfreiem Zugriff mit einer Datenschiene.

Magnetkernspeicher oder Speicher vom MOS-Typ mit wahlfreiem Zugriff erfordern zusätzliche Operationen, die hinsichtlich des Speichers nach einer Lese- oder Schreiboperation auszuführen sind. Beispielsweise wird bei einem Magnetkernspeicher durch das Auslesen der Daterinhalt des Speichers zerstört. Um den Dateninhalt des Speichers zu erhalten, ist daher nach einer Leseoperation eine zusätzliche Schreiboperation erforderlich. Dementsprechend werden bei einem bekannten Verfahren die aus dem Speicher ausgelesenen Daten auf einer Datenschjcno verriegelt, die ihrerseits während eines Speicherzyklus diose Daten an eine Datenverriegelung weitergibt. Bei dieser Art einer Speicheranordnung, die als verriegelte Speicheranordnung bekannt ist, verbleiben die aus dem Speicher ausgelesenen Daten während eines ganzen Speicherzyklus auf der Datenschiene erhalten, auch wenn das Spcicheransteuerungfisignal verschwindet und sie bleiben solange erhalten, bis die Datenschiene auf eine andere Weise unwirksam gemacht wird. Wenn die Daten während eines Speicherzyklus der Datenverriegelung aufgcschaltet worden sind, kann es während des verbleibenden Restes des Speicherzyklus gewünscht sein, eine Leseoperation hinsichtlich eines zweiten Speicherfeldes auszulösen und die sich hierbei ergebenden Daten an die Datenschiene abzugeben. Da jedoch die Datenschiene bei dieser Art des verriegelten Speichers mit den vorhergehenden Daten verriegelt bleibt, kann sie während des gleichen Speicherzyklus solange nicht benutzt werden bis die Datenschiene unwirksam gemacht worden ist, d. h. bis sie von dem ersten Speicherfeld durch Vorgabe einer hohen Impedanz für dieses Speicherfeld abgetrennt worden ist. Bekannte Systeme benutzen einen Pufferschaltkrcis mit drei Schaltzuständen, um

709841/0654

die verriegelten Speicherfelder von der Datenschiene abzutrennen. Ein typischer Dreizustands-Pufferschaltkreis,der im vorliegenden Fall benutzt werden kann, ist durch den Baustein ΠΝ75367 der Firma Texas Instruments Inc. vorgegeben. Im Normalbetrieb gibt dieser Pufferschaltkreis eine hohe Impedanz für das Speicherfeld vor, wenn dessen Steuerung, d. h. sein intern erzeugtes Taktsignal den Wert "1" aufweist. Wenn die Steuerung des Pufferschaltkreises den Wert "0" aufweist, so nimmt dieser Schaltkreis den Zustand mit dem hohen oder niedrigen Pegel ein. Ein Dreizustands-Pufferschaltkreis besitzt somit drei Ausgangscharakterist^ken: Einen hohen Pegel, einen niedrigen Pegel und eine hohe Impedanz.

Bei der Verwendung dieses bekannten Dreizustands-Pufferschaltkreises ergeben sich jedoch ernsthafte Nachteile. Der Hauptnachteil besteht darin, daß er bei seinem Betrieb und bei der Einnahme aller drei Zustände eine beträchtliche Leistung aufnimmt.

Es ist daher die Aufgabe der vorliegenden Erfindung, ein System der eingangs genannten Art so auszubilden, daß der verwendete Pufferschaltkreis mit einer niedrigen Leistungsaufnahme auskommt und trotzdem hierbei die Charakteristik eines jerkömmlichen Dreizustands-Pufferschaltkreises aufweist. Hierbei soll auf handelsüblich erhältliche Schaltkreise zurückgegriffen v/erden. Die Lösung dieser Aufgabe gelingt gemäß der im Anspruch gekennzeichneten Erfindung. Weitere vorteilhafte Ausgestaltungen der Erfindung sind den Unteransprüchen entnehmbar.

Eine Speicheranordnung kann aus irgendeiner Kombination von verriegelten oder nicht-verriegelten Speichereinheiten mit drei Zuständen bestehen. Die verriegelten Speichereinheiten sind an eine Datenschiene unter Verwendung konventioneller handelsüblich erhaltlicher TTL-Schaltkreise (z.B. SN74HO4 oder SN74LSO4) angeschlossen, wobei eine Spannungstreiberschaltung

709841/0654

mit diesen Schaltkreisen zusammenarbeitet und ein Verhalten wie bei herkömmlichen Dreizustands-Pufferschaltkreisen bewirkt. Wenn die Spannungstreiberschaltung die Spannung von den TTL-Schaltkreisen wegnimmt/ so wird die Dreizustandscharakteristik simuliert. Worden hingegen die TTL-Schaltkreise durch die Spannungstreiber angesteuert, so arbeiten sie in ihrem normalen Betrieb und stellen eine normale Impedanz zwischen der Datenschiene und den Datenausgangsleitungen des Speichers dar.

709841/0654

Anhand von in den Figuren der beiliegenden Zeichnungen dargestellten Ausführungsbeispicülen sei die Erfindung im folgenden näher erläutert. Es zeigen:

Fig. 1 einen 16K-Speicher mit Speicherfeldern für Worte von 6 Bit, bei dem die vorliegende Erfindung Anwendung findet,

Fig. 2 ein Blockdiagramm eines Ausführungsbeispieles gemäß der vorliegenden Erfindung,

Fig. 3 ein Blockdiagramm eines v/eiteren Ausführungsbeispieles,

Fig. 4 ein Schaltungsdjagramm gemäß der vorliegenden Erfindung in näheren Einzelheiten,

Fig. 5Λ ein Blockdiagramni des erfindungsgcm,"ßen Systems, Fig. DB und 5C Impulsdiagramme, die beim Anlegen eine?; Speicherstartsignales (GO-Signal) erzeugt werden,

Fig. 6 ein dem Blockdiagramm gemäß Fig. 5A zugeordnetes Impu1sd i agr amm,

Fig. 7 ein weiteres Blockdiagramm des erfindungsgemSßen Systems,

Fig. 8 eine Schaltungsanordnung zur Erzeugung interner Zeittaktsignale gemäß der Erfindung und

Fig. 9 ein zu der Schaltungsanordnung gemäß Fig. 8 -/.ugehöriges Impulndlagramm.

Zwei Arten von Speicheranordnungen mit wahlfreiem Zugriff vom MOS-Typ sind heute von verschiedenen Halbleiterherstellern wie Texas Instruments Inc., Intel Corporation, usw. im Handel erhältlich. Ein Speichertyp ist der verriegelte Speichertyp mit drei Zuständen, bei dem die Daten auf einer Datenschiene über Datenausgangsleitungen in einem vollständigen Speicherzyklus verriegelt werden und wobei ein Pufferschaltkreis vorgesehen sein muß, um die verriegelten Daten unwirksam zu machen oder

709841/0654

wobei ein zusätzlicher Zyklus vorgesehen sein muß, in dem die verriegelten Daten unwirksam gemacht v/erden. Einen solchen Speichertyp stellt der Spcichertyp 2104 der Firma Intel Corporation bzw. der Speichertyp 4096 der Firma Fairchild Semieconductor Corporation dar. Ein typischer Pufferschaltkre.ls mit drei Zuständen zum Unwirksammache-n der Verriegelung ist in Form der handelsüblich erhältlichen Bausteine SN75367 oder SN75368 gegeben.

Einen anderen Speichertyp stellt der nicht-verriegelte Speicher mit drei Zuständen dar. Ein typischer Speicher dieser Art ist durch den Speicher mit wahlfreiem Zugriff (RAM) vom ilOS-Typ 21O7B der Firma Intel Corporation bzw. TI4O3O, 4050 und 40C0 der Firma Texas Instruments Inc. gegeben. Bei Speichern vom Verriegelungstyp v/erden die Daten auf der Datenausgangr,·- leitung solange aufrechterhalten, bis der Speicher nachfolgend über ein extern erzeugtes Signal zu einem weiteren Zyklus veranlaßt worden ist. Beim ηjcht-verrRegelten Speicher folgt der Ausgang dem Eingang und dieser wird auf der I.ese-Au.rgangsleitung nicht verriegelt. Wenn demgemäß das Ansteuorsiynal am Eingang weggenommen wird, so verschwindet auch das Ausgangpsignal.

Gemäß Fig. 1 ist ein 1fi Kilobit-Speicher für Worte mit 6 Bit vom Verriegelungstyp dargestellt. Jeder Speicherchip 101 bis 11? ist vom verriegelten Typ (Intel 2104 oder Fairchild 4096). Für ein Wort von 6 Bit werden 6 Spalten von 4 Reihen benutzt. In gleicher Weise kann ein Wort irgendeine Anzahl von Bits aufweisen, indem einfach Spalten hinzugefügt werden und die Gesamtkapazität des Speichers kann vergrößert werden, indem in einfacher Weise Reihen hinzugefügt werden. Wird beispielsweise eine'Wortlänge von 8 Bit gewünscht, so werden 8 Spalten benötigt, während eine Wortlänge von η Bit η Spalten erfordert. In Fig. 1 ist lediglich eine Eingangsklemme pro Speicherchip dargestellt. Diese Eingangsklemme ist mit CE bezeichnet und ihr wird das Freigabesignal für den betreffenden Chip zugeführt. Es versteht sich jedoch von selbst,

709841/0654

daß andere Eingangs- und Ausgangsklemmen vorgesehen sind zum Anlegen von Steuersignalen, Adressignalen, Datennignalen usw., was jedoch im Zusammenhang mit der vorliegenden Erfindung nicht interessiert.

Gemäß den Figuren 1 bis 4 besteht das Spei cherf eic] 1 gemäß Fig. 1 aus den MOS-Chips 101, 102 ... 103, wobei dasselbe Speicherfeld in Fig. 2 mit 201 und in Fig. 3 mit 301 bezeichnet ist. In gleicher Weise verhält es sich mit dem die Spelchereiüheiten 104 bis 106 aufweisenden Speicherfeld 2, das in Fig. 2 mit 202 bezeichnet ist. In Fig. 3 ist jedoch eine Mischung aus verriegelten und nicht-verriegelten Spcicherfeidern dargestellt. Unabhängig von diesem Unterschied liegt jedoch die zuvor erwähnte Übereinstimmung auch hinsichtlich dieser Speicheranordnung vor. Pufferschaltkreise 121, 122 ... 123 des Speicherfeldes 1 gemäß Fig. 1 entsprechen den Pufferschaltkreisen 205, usw., wie dies in Fig. 2 durch das gestrichelte Rechteck 407 angedeutet ist. In gleicher Weise werden diese Pufferscheltkreise in Fig. 3 durch ein gestricheltes Rechteck 407a und in Fig. 4 durch ein Rechteck 407b in ausgezogenen Linien angedeutet. Jedes verriegelte Speicherfeld 2 bis 4 gemäß Fig. 1 besitzt entsprechende Pufferschaltkreise in den Figuren 2 und 4. Da jedoch in Fig. 3 die Killfte der Speicherfelder verriegelt und die andere Hälfte nicht verriegelt ist, sind dort lediglich für die verriegelten Ppeicherfeider entsprechende Pufferschaltkreise erforderlich. Fs sei ferner darauf verwiesen, daß die Datenausgangsleitungen A, C ... E des Speicherfeldes 1 gemäß Fig. 1 den Datenausgangsleitungen A., C- ... E. des Pufferschaltkreises 407b in Fig. entsprechen. In gleicher Weise entsprechen die Ausgangsleitungen B, D ... F des Speicherfeldes 1 gemäß Fig. 1 den Ausgangsleitungen B., D- ... F- des Pufferschaltkreises 407b gemäß Fig. 4. In Fig. 4 sind jedoch die Speicherfelder selbst nicht dargestellt, sondern lediglich die Datenausgangsleitung, der

709841/0654

"" I vJ ~

Pufferschaltkreis und die Ausgangsleitungen. Die gleiche zuvor erwähnte Analogic ergibt sich hinsichtlich des Speicherfeldes 3 gemäß Fig. 1 im Hinblick auf den Pufferschaltkreis 409b gemäß Fig. 4.

Soll beispielsweise gemäß Fig. 1 ein 6 Bit-Wort in den Halbleiterohip-Speichereinheiten 104, 105 ... 106 der zweiten Reihe ausgewählt und verriegelt werden, so adressiert der Reihen-Decodierpuffer in jedem Chip (siehe Bezugsziffer in Fig. 5A) eine ausgewählte Reihe in der Speicheranordnung gemäß Fig. 1 während andere Adressen geeignete Speicherzellen innerhalb der Speicherchips 104, 105 ... 106 herausgreifen. Durch die bei der nicht dargestellten Spaltendecodicrung sich ergebenden Adressen werden sodann die geeigneten Zellen (eine Zelle pro Chip) innerhalb der Chips 104, 105 ... 106 abgefragt. Auf diese Weise wird ein Wort von C Bit innerhalb des Speicherfeldes 2 ausgewählt, wobei jeweils ein Bit des Wortes auf den Datenausgangsleitungen G, I ... K auftritt. Diese Information wird auf den Datenausgangsleitungen 116, 117 ... 118 solange verriegelt, bis der nächste Speicherzyklus auftritt oder bis diese Information durch irgendeinen der Pufferschaltkreise 121 bis 123, 127 bis 129 usw. unwirksam gemacht wird. Wenn andererseits nicht verriegelte Speicher mit drei Zuständen anstelle der Speicherchips 101 bis 112 benutzt werden, so sind keine Pufferschaltkrcise 121 bis 129 erforderlich, da das Ausgangssignal eines jeden Chips dem Chip-Freigabesignal unmittelbar folgt, das mittels eines intern erzeugten Taktsignales an den Klemmen CE angelegt wird. Das Speicherfeld gemäß Fig. 1 kann mit anderen ähnlichen Speicherfeldern des Verriegelungstyps oder mit anderen Speicherfeldern des nichtverriegelten Typs kombiniert werden um einen Speicher mit großer Kapazität zu bilden. Hierin ist einer der Vorteile gemäß der vorliegenden Erfindung zu sehen, wobei hybride Speicher benutzt werden können und der Anwender nicht auf Speicher von irgendeinem Hersteller oder von irgendeinem Typ zurückgreifen muß. 709841/0654

Wenn Speicherfelder vom Verriegeluntctyp kombiniert werden und die Datenausgangleitungcn an eine Datenschiene angeschlossen werden, so ergibt sich ein Problem, wenn zunächst eine erste Adresse benutzt wird und sodann eine andere Adresse;, um Daten auszulesen. Es ist leicht ersichtlich, daß die durch die erste Adresse ausgelesenen Daten erst von der Oatenschiene abgetrennt v/erden müssen, indem eine hohe Impedanz eingeschaltet wirrt, bevor durch die zweite /vdresse ausgelesene Daten auf der Datenschiene erneut verriegelt v/erden können. Wenn darüber hinaus Speicherfelder vom Mischtyp, wobei einige vom Verriegelungstyp und andere vom nicht-verriogelten Typ sein können, an die Datenschiene angeschlossen werden sollen, so ergibt sich ein ähnliches Problem, wenn zunächst ein verriegeltes Speicherfeld und sodann ein nicht-verriegeltes Gpeicherfeld abgefragt werden soll. Das verriegelte Speicherfeld muß zuerst entkoppelt werden, bevor das nicht-verriegelte Speicherfeld seine Daten an die Datenschiene abgeben kann. VJie später noch näher zu erläutern sein wird, erfordert jedoch der vorriegelte Speichertyp ein intern erzeugtes Sperrsigna]. Dieses Sperr signal wird intern in Abhängigkeit von jedem Spaltf.nadressen-Strobosignal CAS erzeugt, welches seinerseitπ in Abhängigkeit von einem Reihenadressignal RAS erzeugt wird. Die ersten Signale RAS und CAS erzeugen die Freigabesignale für einen Speicherzyklus und im Falle des Auslesens von Daten werden diese Daten verriegelt. Die zweiten Signale RAS und CAS dürfen jedoch auf keinen Fall wirksam werden, da sie der Freigabe eines unterschiedlichen Speicherfeldes dienen können. Diese zweiten Signale dürfen somit niemals dem ersten bereits freigegebenen Speicherfeld zugeführt werden. Im bekannten Fall gibt es keine Schnittstelle, die das erste Speicherfeld sperrt, bevor das zweite Speicherfeld freigegeben wird. Im Hinblick auf dieses Problem bringt der Pufferschaltkreis mit der getasteten Spannungsversorgung gemäß der vorliegenden Erfindung eine Lösung. Herkömmliche Schaltkreise für diesen Zweck, wie sie eingangs erläutert wurden, erfüllen diese Funktion nur mit einem relativ hohen Leistungsverbrauch und damit verbundenen Kosten .7 09841/0654

Gemäß Fig. 2 sind vier verriegelte Speicherfelder 201 bis 204 dargestellt, die den verriegelten Speicherfeldern 1 bis 4 in Fig. 1 entsprechen. Im Prinzip kann eine beliebige Anzahl verriegelter Speicherfelder verwendet v/erden, so daß die Anzahl vier nur ein v.'illkürliches Beispiel darstellt. Die Datenausgangsleitungen 211 bis 214 der verriegelten Speicherfelder 201 bis 204 sind an die Datenschiene mittels handelsüblich erhältlicher Pufferschaltkreise 205 bis 207, die dein Typ SN74HO4 bzw. SN7 45LO4 entsprechen können, angeschlossen. Ks sei darauf verwiesen, daß bei einem gespeicherten liort mit 6 Bit C Datenausgangsleitungen pro Speicherfeld benutzt werden, wobei jede Datenausgangsleitung über einen Pufferschaltkreis mit der Datenschiene verbunden ist. Es ergeben sich somit G Pufferschaltkreise pro Speicherfeld. Diese Mehrzahl von Pufferschaltkreisen wird durch die gestrichelten Rechtecke 407, 409 in den Figuren 2 bis 4 angedeutet. Die Speicherfelder 201 bis 204 werden durch Taktsignale 201c bis 204c entsprechend angesteuert. Wenn irgendeines dieser Taktsignale an ein ausgewähltes Speicherfeld angelegt wird, so verursacht dieses die Erzeugung von ersten Signalen RAS und CAS, die das ausgewählte erste Speicherfeld freigeben, sie rufen ferner die Anwahl der entsprechenden Ausgangsleitungen hervor und sie verursachen, sofern Datensignale vorliegen, deren Verriegelung auf den Ausgangsleitungen. Die Daten werden sodann der Datenschiene 209 angeboten, die ihrerseits diese an eine Datenverriegelung 210 anlegt, um nachfolgend eine Schreiboperation hinsichtlich des Speichers oder irgendeine andere Operationsart auszuführen. Wenn irgendein Speicherfeld einmal angesteuert ist und seine Daten auf der Datenschiene verriegelt sind, so müssen diese Daten vor der Ansteuerung irgendeines anderen Speicherfeldes unwirksam gemacht werden. Zu diesem Zweck ist ein zweites Signal RAS und CAS erforderlich und da das zweite Signal CAS das die tatsächliche Sperrung in dem verriegelten Speicher bewirkt intern nicht während des laufenden Speicherzyklus

709841/0654

erzeugt wird, muß die Sperrung durch die Puffersohaltkre.ise 407, 409 zusammen mit einem Spannungstastimpuls durchgeführt werden. Dies sei später anhand von Fig. 4 näher beschrieben.

Gemäß Fig. 3 sind vier Speicherfelder dargestellt, die an die Datenschiene angeschlossen sind. Zwei Speichertelder 301, 302 sind vom Verriegelungstyp und dementsprechend an die Datenschiene über Pufferschaltkreise 407a angeschlossen, die durch einen Spannungstastimpuls gesteuert v/erden. Als Pufferschaltkreise können wiederum die handelsüblich erhältlichen Bausteine SN74IIO4 bzv/. SN74LSO-1 Verwendung finden. Zwei Speicherfelder vom nicht-verriegelten Typ mit drei 'Zuständen 303 bis 3O4 sind ebenfalls an die Datenrchiene über die Datenausgangsloitung 313 angeschlossen. Da diese Speicherfelder jedoch vom nicht-verriegelten Typ sind, Find auch keine Pufferschaltkreise erforderlich. Hei diesen unverrioyelten Speicherfeldern folgt das Ausgangssignal dem Ans teuersignal und verschwindet, wenn die der Ansteuerung dienenden extern erzeugten Taktsignale 303c bzv/. 3O4c verschv/inden. Auch hinsichtlich der Anordnung gemäß Fig. 3 können im Prinzip beliebig viele Speichcrfelder des verriegelten und des nichtverriegelten Typs Verwendung finden.

Gemäß Fig. 4 sind Einzelheiten der Spannungstastung und der Pufferschaltkreise dargestellt. Die Pufferschaltkreise 407 und 409 stellen im Handel erhältliche Bausteine SN74IIO4 bzw. SN74LSO4 dar, auf die eingangs verwiesen wurde. Jeder Pufferschaltkreis 407b, 409b besteht aus 6 Schaltkreisen 421a ... 423a vom Invertertyp. Der Eingang eines jeden Inverterschaltkreises ist an die Datenausgangsleitung eines MOS-Speicherchips angeschlossen. So ist beispielsweise der Inverterschaltkreis 421a an die Datenausgangsleitung A. angeschlossen, die der Datenausgangsleitung A des Speicherchips 101 gemäß Fig. 1 entspricht. Die anderen Inverterschaltkreise sind in gleicher Weise an entsprechende Datenausgangsleitungen angeschlossen. Die Ausgänge B₄, D. ... F. des Pufferschaltkreises 407 verbinden die Datenausgangsleitungen über den entsprechenden

709841/0654

Pufferschaltkreis mit der Datonschiene. Die Pufferschaltkreise 409b sind in Bezug auf ihre zugeordneten Speicherfelder in der gleichen Weise angeschlossen. Die Charakteristik eines jeden Pufferschaltkreises 407b, 409b ist dergestalt, daß er immer dann eine hohe Impedanz aufv/eist, wenn keine Spannung auf der Spannungszuführungsleitung auftritt. In diesem Fall wird praktisch die Verbindung zwischen der Datenausgangsleitung des Speicherchips und der Datenschiene unterbrochen. Liegt jedoch Spannung an, so arbeitet der Pufferschaltkreis als normaler Inverterschaltkreis und erzeugt ein Signal mit hohem oder niedrigem Pegel an den .Ausgangsklemmen B. ... F., N. ... R- USV7. je nachdem ob das Signal auf dr?r Datenausgangs] eitung A. ... E., M. ... Q., USV/. einen niedrigen oder hohen Pegel aufweist. Zur Simulation eines Schaltkreises mit drei Zuständen erfordern somit die Pufferschaltkreise 407 bis 409 im wesentlichen keine Spannungszuführung.

Die Spannung wird an die Spannungszuführungsleitung wie folgt angelegt: Wenn ein Taktsignal (Takt 1 oder Takt 2) an das NOR-Gatter 401 angelegt wird, so nimmt dessen Ausgang den niedrigen Pegel ein und die über den Widerstand 405 an die Basis des npn-Transistors 404 angelegte Vorspannung geht ebenfalls nach unten, d. h. gegen Massepotential, wodurch der Transistor 404 in den nicht-leitenden Zustand gelangt. Da von der Klemme ZVP12P über die Widerstände 402 und 40f> eine positive Vorspannung in diesem Fall an die Basis des Transistors 403 gelegt wird, gelangt dieser in den leitenden Zustand und legt die an der Klemme ZVP05A anliegende Spannung an die Spannungszuführungsleitung. Hierdurch wird die erforderliche Spannung an die Pufferschaltkreise 407b angelegt, wodurch die Datenausgangsleitungen A. ... E. mit der Datenschiene B. ... F. verbunden werden. Werden die Taktsignale 1 oder 2 nicht an das NOR-Gatter 401 angelegt, so weist die Basis des Transistors 404 eine positive Vorspannung auf und der Transistor 404 befindet sich im leitenden Zustand. In

703341/0654

diesem Fall erhält die Basis des Transistors 403 über den Widerstand 406 eine negative Vorspannung, wodurch dieser Transistor in den nicht-leitenden Zustand gelangt und die Spannung auf der Spannungszuführungsleitung abgetrennt wird. Beim Auslesen von Daten sind nunmehr die Datcnausgangsleitungen A. ... E. von der Datenschiene B. ... F. abgetrennt, da bei fehlender Spannungsversorgung die Pufferschültkreise 407b den Zustand der hohen Impedanz auf v/eisen.

Fig. 5A zeigt ein detailliertes Blockdiagramm, wobei die verriegelten Speicherfelder 504 und 506 den Speicherteidern 301 und 302 in Fig. 3 entsprechen und wobei die nicht-verriegelten Speicherfelder 507 und 508 mit den Speichern 303 und 304 gemäß Fig. 3 übereinstimmen. Die Spannungstastung 511 zusammen mit ihrer Steuerung 512 entspricht der Spannungstastung 407a gemäß Fig. 3. Die mit "Anschluß" bezeichneten Rechtecke stellen Anschlußmöglichkeiten für das Anlegen von Eingangs- oder Ausgangssignalen dar.Ein codiertes Adressignal wird über die Eingangsleitungen 501a an einen 1 aus 4-Decodierer angelegt. Ein solcher Decodierer ist beispielsweise als Baustein RI74S138 von der Firma Texas Instruments Corporation erhältlich. Die anliegende Adresse wird in dem Decodierer decodiert und an die Inverterschaltkreise 513, 514 angelegt. Die Ausgangssignale der Inverter 513, 514 werden Taktschalt— kreisen 501, 510 zusammen mit den System-Taktimpulsen zugeführt. Der Taktschaltkreis 509 erzeugt in Abhängigkeit von dem Systemtakt einen Impuls RAS (Reihenadresse-Strobosignal), welches seinerseits ein Signal CAS (Spaltenadresse-Strobosignal) über einen Verzögerungsschaltkreis 502 erzeugt. Eine weitere diesbezügliche Erläuterung erfolgt später anhand der Figuren 8 und 9. Der Taktschaltkreis 510 ist getrennt von den nicht-verriegelten Speicherfeldern 507 und 508 dargestellt; es liegt jedoch auf der Hand, daß dieser Taktschaltkreis einen Teil der Ansteuerung der unverriegelten Speicherfelder 507 und 508 bildet. In Fig. 5E ist die Erzeugung eines internen Taktsignales auf Grund eines Startsignales GO für den nicht-

709841/0654

verriegelten Speicher dargestellt. Es sei darauf verwiesen, daß das interne Taktsignal zwischen zwei benachbarten Signalen GO ausgelöst und beendigt v/ird, v/o bei zwei benachbarte Signale GO einen vollständigen Speicherzyklus eingrenzen. Auf Grund des Chip-Ansteuersignales CE werden Daten auf der Datenausgangsschiene ausgegeben, falls das Signal CE den hohen Pegel aufweist und diese Daten werden von der Datonausgangsschiene entfernt, wenn das Signal CE den niedrigen Tegel aufweist. In Fig. 5C wird jedoch in Abhängigkeit von dein an den verriegelten Speicher angelegten Systemtakt durch den Taktpchaltkreis kein internes Taktsignal erzeugt, das dem Taktsignal hinsichtlich des nicht-verriegelten Speichers ähnlich wäre. In Abhängigkeit von dem Systemtakt wird jedoch ein Reihenadressignal RAS und ein Spaltenadressignal CAS erzeugt. Aus Fig. 5Λ geht in diesem Zusammenhang hervor, daß auf Grund des Signales RAS,das in der Verzögerungsleitung verzögert wird, ein Signal CAS erzeugt wird. Beide Signale RAS und CAS v/erden an den ausgewählten verriegelten Speiche r 504 bzw, 506 angelegt, wodurch eine Verriegelung der Daten auf der Ausgangsschiene erfolgt. Diese Daten verbleiben auf der Datenausgangsschiene bis ein zweites Signal CAS oder ein nachfolgender nicht dargestellter Speicherzyklus erzeugt wird, wodurch die Datenausgangsschiene von dem verriegelten Speichor getrennt wird. Tritt kein zweites Signal CAS oder kein nachfolgender Speicherzyklus auf, so bleiben die Daten auf der Ausgangsschiene verriegelt. Da das Signal CAS in Abhängigkeit von dem Signal RAS erzeugt wird und da dieses zweite Systemtektsignal für ein anderes verriegeltes Speicherfeld oder gar für ein nicht-verriegeltes Speicherfeld vorgesehen sein kann, würden diese Daten auf der Datenschiene auch in dem zv/eiten Speicherzyklus verriegelt bleiben und mit den beim Lesen oder Schreiben während des zweiten Speicherzyklus in einem anderen Speicherfeld vorliegenden Daten überlappen. Aus diesem Grund ist die Spannungstastung 511 und die Signalsteuerung 512 gema'ß Fig. 5Λ vorgesehen, um die Datenausgangsschione innerhalb des ersten Speicherzyklus von dem verriegelten Speicher zu trennen, was in Fig. 5C näher dargestellt ist.

709841/0654

Fig. 6 zeigt ein detaillierten Taktdiagramm für die Schaltung gemäß Fig. 5A. Zunächst ist eine Reihe von Startimpulsen CO-601 dargestellt, die wie zuvor erwähnt einen vollständigen Speicherzyklus auslösen. Es sei angenommen, daß bei dom ersten Startimpuls GO die an den Decodierer 501 angelegte /\dresse anzeigt, daß auf die verriegelte Speichereinheit 504 Zugriff genommen werden soll. Auf Grund des Systemtnktsignales 601 werden dementsprechend Signale RAS-602 und CAS-603 erzeugt, um die Ausgangsdaten des verriegelten Speichers 504 auf der Datenausganyaschiene verriegeln zu können. Die Daten des Speicher::; 504 nahmen den hohen Pegel ein und behalten diesen Pegel bei, wie dies durch den Impulszug 606 in Fig. 6 angededeutct ist. Die einzige Maßnahme, die der Hersteller des verriegelten Speichers getroffen hat, um die Daten auf der Dntenschione von dem Speicher zu entkoppeln, besteht in der Erzeugung eines zweiten Signales CAS auf Grund eines zweiten Systemtaktsignales. Wie cmc Fig. C ersichtlich zeigen bei dem zweiten Startsignal GO die codierten Adressignale an, daß der nicht-verriegelte Speicher 507 auszuwählen ist und dementsprechend wird kein zweites Signal RAS b/v;. CAS hinsichtlich des zuvor ausgewählten verriegelten Speichers 504 erzeugt, so daß die Daten auf der Datenschj ene genieß dem Impulszug 606 den hohen Pegel beibehalten. Bei diesem zweiten, durch das Startsignal GO ausgelösten Speicherzyklus wird jedoch ein internes Taktsignal 605 durch den Taktschaltkreis 510 erzeugt. Auf Grund des internen Taktsignales 605 werden die Daten des adressierten nicht-verriegelten Speichers 5o7 ausgegeben und behalten den hohen Pegel bei, bis der zweite Speicherzyklus beendet wird. Dies ist durch den Impulszug 607 in Fig. 6 dargestellt. Es ist somit ersichtlich, daß die gemäß dem Impulszug 606 zuvor mit der Datenschiene verriegelten Daten des zuvor adressierten verriegelten Speichers 504 mit den Daten des nicht-verriegelten Speichers 507 gemäß dem Impulszug 607 auf der Datenschiene überlappen. Gemäß der vorliegenden Erfindung werden jedoch die Daten gemäß dem Impulszug 606, in der durch den Impulszug 608 angedeuteten Weise von der Datenschiene entkoppelt, indem das Spannungstaktsignal 604 an den

709841/0654

im Handel erhältlichen Pufferschaltkrein 407, 407a bzw. 407b angelegt wird. Durch diese Maßnahme wird somit der 'Zustand hoher Impedanz hinsichtlich des Pufferschaltkreises 407, 407a bzw. 407b zwischen dem verriegelten Speicher und der Datenausgangsschiene erzeugt. Es ist somit ersichtlich, daß gemäß der vorliegenden Erfindung eine Schnittstelle gebildet wird, die innerhalb der Grenzen eines vorgegebenen Speicherzyklus die Daten eines ausgewählton verriegelten Speichers von der Datenschiene abtrennt. Der Hersteller von Rechnern bzw. von Speichern für solche Rechner besitzt somit eine größere Auswahl hinsichtlich der Lieferfirmen von grundlegenden Speicherelementen und ist somit in der Lage, seine Speichersysteme mit einer Auswahl verschiedener Speicherelemente herzustellen.

Die Einrichtung gemäß Fig. 7 ist derjenigen gemäß Fig. 5Λ
ähnlich, wobei jedoch nur der obere Teil, d. h. der verriegelte Speicherteil von Fig. 5A dargestellt ist. Die verriegelten Speicherfelder 704 und 706 gemäß Fig. 7 entsprechen
den verriegelten Speicherfeldern 504 und 506 gemäß Fig. 5A. Die Spannungstastung 511 gemäß Fig. 5A entspricht der
Spannungstastung 711 gemäß Fig. 7. Es sei darauf verwiesen, daß gemäß Fig. 5A das decodierte Signal RAS hinsichtlich
irgendeines ausgewählten verriegelten Speicherfeldes 504
oder 506 über die Verzögerungsleitung 502 geführt wird, um
das Signal CAS hinsichtlich des ausgewählten Speicherfeldes zu erzeugen, wobei in Fig. 7 dies in entsprechender Weise
durch die Verzögerungsleitung 702 geschieht.

In Fig. 8 ist ein detailliertes Blockdiagramm für die Erzeugung der Taktsignale RAS und CAS dargestellt, welches im Hinblick auf verriegelte Speicherfelder Anwendung findet.
In Fig. 8 ist in näheren Einzelheiten der verriegelte
Speicherteil gemäß Fig. 7 dargestellt. Die verriegelten
Speicherfelder 813 und 814 gemäß Fig. 8 entsprechen den
verriegelten Speicherfeldern 704 und 706 gemäß Fig. 7.

709841/0654

Die beiden Anschlußstifte RAS1 und RAS2 entsprechen den beiden Eingangsanschlüssen RAS gemäß Fig. 7. Darüber hinaus entspricht die Verzögerungsleitung 80OD gemäß Fig. 8 der Verzögerungsleitung 702 gemäß Fig. 7. Zusätzliche in Fig. 8 vorhandene Schaltkreise werden weiter unten beschrieben. Zunächst sei angenommen, daß entweder das Signal RAS1 oder das Signal RAS2 an die Eingangs-Anschlußstifte angelegt ist. Diese Signale werden sodann den Puffergattern 801 und 802 zugeführt. Durch Anlegen des Signales RAS an den ausgewählten verriegelten Speicher wird ein Lese- oder Schreibzyklus hinsichtlich dieses speziellen verriegelten Speicherfeldes ausgelöst. Zum gleichen Zeitpunkt, in dem 3as Signal RAS an das entsprechende verriegelte Speicherfeld angelegt wird, wird es auch an den Inverterschaltkreis 803 angelegt. Das Ausgangssignal des Inverters 803 wird der Verzögerungsleitung 800D zugeführt und ferner auf ein NAND-Gatter 812 gegeben. Die Verzögerungsleitung 800D besteht hierbei aus diskreten Spulenkornponenten 804, 806 zusammen mit Kondensatorkomponenten 805, 807 und einer Widerstandskomponente 808. Das Ausgangssignal der Verzögerungsleitung 800D wird sodann einem Inverter-Pufferschaltkreis zugeführt, der seinerseits an zwei Multiplexerschaltkreisc P10, 811 angeschlossen ist. Die Multiplexerschaltkreise sind im Handel erhältliche Multiplexerschaltkreise vom Typ TISN74SJ57 und sie erzeugen die Spaltenadresse für die 4K-Speichereinrichtungen 813 und 814. Wenn aus dem verzögerten Signal RAS das Signal CAS gebildet wird, so wird dieses an die verriegelten 4K-Speichereinrichtungen 813 und 814 angelegt und adressiert den Speicher. Zusätzlich zu der Erzeugung von Adressen für den verriegelten Speicher erzeugen die Multiplexer 810, 811 zusammen mit der Verzögerungsleitung und den Invertern eine Kontrollmöglichkeit, um sicherzustellen, daß das Signal CAS erst auftritt, nachdem die Adressen gültig sind. Dieses Kontrollmerkmal ergibt sich durch das Anlegen von drei positiven Eingangssignalen an den Gatterschaltkreis 812.

703841/0654

Zwei dieser Eingangssignale sind die Ausgangssignole der Multiplexer 810 und 811 und sie v/erden an die Eingangsklerunon des NAND-Gatters 812 beim Auftreten des Signales RAS1 oder RAS2 angelegt. Es sei hier vermerkt, daß diese beiden Signale verzögert sind und daß sie erst auftreten, nachdem die größtmögliche Verzögerung durch die Multiplexer 810 und 811 festgestellt v/orden ist, wobei durch die gesamte Einrichtung der Impuls CAS erst erzeugt wird, wenn die größtmögliche Verzögerung abgelaufen ist. Diese Funktionsweise ist erforderlich, da das Signal CAS erst auftreten darf, nachdem die Adressen gebildet und als gültig bestätigt worden sind, d. h. nachdem die Adressignale stabilisiert sind. Diesem Umstand wird dadurch Rechnung getragen, daß das Gatter 812 durch den letzten positiven Impuls betätigt wird und dadurch das Signal CAS erzeugt. Das dritte Eingangssignal für das Gatter 812 wird durch den Inverter 803 vorgegeben und zur Abschaltung des Signales CAS benutzt. Das Signal des Inverters 803 ist ein positives Signal, das zu einem früheren Zeitpunkt als die beiden anderen Gatter-Eingangssignale innerhalb des Zyklus auftritt und seine Funktion dient der Abschaltung des Signales CAS. Das Signal CAS wird abgeschaltet, wenn am Ende des vorliegenden Zyklus das Signal am Ausgang des Inverters 803 den negativen Wert einnimmt. Dan am Ausgang des Gatters 812 auftretende Signal CAS wird auf die 4K-Speichereinheiten 813 und 814 gegeben. Nähere Einzelheiten hinsichtlich der Wirkungsweise des Schaltkreises gemäß Fig. 8 ergeben sich im Zusammenhang mit dem Taktdiagraimn gemäß Fig. 9.

Der Impulszug 901 verdeutlicht die zeitliche Lage des Signales RAS1 bzw. RAS2. Die Signale RAS1 bzw. RAS2 stellen hierbei decodierte Taktsignale für die Reihenadresse dar. Wie zuvor beschrieben, werden die Adressentaktsignale einem Decodierer 501 gemäß Fig. 5A zugeführt, der diese Signale decodiert. Ihre Funktion liegt in der Auslösung eines Lese- oder

709841/0654

Schreibzyklus hinsichtlich des Speichers. Der Impulszug stellt den Ausgangsimpuls des Inverters 803 dar, der der Eingangsklemme der Verzögerungsleitung 300D und einem Eingang des NAND-Gatters 812 zugeführt wird. Es sei darauf verwiesen, daß eine geringe zeitliche Verschiebung zv;ischen dem Eingangssignal und den\ Ausgangssignal des Inverters 8O3 auftritt, was auf die Schaltkreise des Inverters zurückzuführen ist. Das Ausgangssignal der Verzögerungsleitung 800D wird in Fig. 9 durch den Impulszug 903 dargestellt, wobei die Verzögerungsleitung im wesentlichen die Verzögerung zv/isehen der Anstiegsflanke des Impulses RAS und der Anstiegsflanke des Impulses CAS bestimmt. Das am /ausgang der Verzögerungsleitung 800D auftretende Signal wird einem weiteren Inverter-Pufferschaltkreis 809 zugeführt. Das invertierte Ausgangssignal des Puffers 809 ist durch den Impulszug 904 in Fig. 9 dargestellt und wird den Tasteingangsklemmen der beiden 2 zu 1-Multiplexor 810 und 811 zugeführt. Diese Multiplexer können sodann die Reihen- und Spaltenadresse in Abhängigkeit von dem decodierten Signal auswählen. Ferner wird ein Ausgang eines jeden der Multiplexer 810 und 811 als ein entsprechender Eingang auf das NAND-Gatter 812 geschaltet. Die entsprechenden Eingänge der Multiplexer sind an Potentiale entsprechend "0" und "1" gelegt und erzeugen somit Impulse mit einer positiven Flanke. Da verschiedene Multiplexer verschiedene Verzögerungs-

en
charakteristik aufweisen, was beispielsweise herstcllungsbedingt sein kann, wird ein Ausgangssignal der beiden Multiplexer länger als das andere verzögert sein.

Zum Zwecke der Erläuterung sei angenommen, daß das Signal durch den Multiplexer 810 länger verzögert wird und nach dem Signal des Multiplexers 811 auftritt. In diesem Fall wird das Ausgangssignal des Multiplexers 810 zur Auslösung der Anstiegsflanke des Impulses CAS benutzt, da dieses zuletzt auftretende Signal endgültig das Gatter 812 betätigt. Die negative Flanke des nunmehr auftretenden Signales CAS gibt sodann die Spaltenadresse für den verriegelten 4K-Speicher

7098A1/0654

vor. Die End flanke des Signalcs CAS wird von dem Ausgangnsignal des Inverters 803 gesteuert, der den dritten Eingang für den Gatte.rschaltk.reis 812 liefert. Der entsprechende Vorgang ist anhand des Iinpulszuges 907 in Fig. 9 erkennbar.

709841/0654

Leerseite

Claims (7)

1. HONEYWELL INFORMATION SYSTEMS IKC. 1}. MKr ζ 1977

   Smith Street 5101579 Ge

   Waltham, Mass., USA 9711R7Q

   System zum wahlweisen Verbinden von Datenfuisgangsleitungon eine« Speichers mit wahlfreiem Zugriff mit einer Datenschiene.

   Patentansprüche:

   (\j System zum wahlweisen Verbinden von Datenausgongsleitungen einen Speichers mit wahlfreiem Zugriff mit einer Dcitensohicne, wobei in den Speicher über Dateneingangsleitungen Daten eingeschrieben v/erden, gekennzeichnet durch

   a) eine erste an den Speicher angeschlossene Einrichtung, die beim Vorliegen eines Freigabesignales Daten aus dem Speicher ausliest;

   b) eine zweite an die Datenausgangsleitungen, die Datenschiene und die erste Einrichtung angeschlossene Einrichtung zur momentanen Verriegelung der Datensignale auf den Eingangsleitungen und zur Aufrechterhaltung derselben auf den Datenausgangsleitungen;

   c) eine an die zweite Einrichtung angeschlossene dritte Einrichtung zum Abtrennen der Datenausgangsleitungen von der Datenschiene; und

   d) eine an die dritte Einrichtung angeschlossene vierte Einrichtung zum Anlegen der Spannung an die dritte Einrichtung, wobei die dritte Einrichtung die Datenausgangsleitungen von der Datenschiene nur abtrennt, wenn die vierte Einrichtung die dritte Einrichtung an Spannung legt.

   7 0 'J 0 A 1 / 0 ü 5 U

   2711G79
2. 2. System nach Anspruch 1, gekennzeichnet durch eine fünfte an die vierte Einrichtung angeschlossene Einrichtung zum Steuern der Spannung für die dritte Einrichtung.
3. 3. System nach Anspruch 2, dadurch gekennzeichnet , daß die fünfte Einrichtung wenigstens 2 npn-Tranyir.toren aufweist, wobei der Kollektor des einen Transistors mit der Basis des anderen Transistors verbunden ist.
4. 4. Syπtem nach Anspruch 3, gekennzeichnet durch ein Gatter, das durch Taktimpulse angesteuert ist und elektrische Signale an einem der beiden Transistoren erzeugt, um diesen in den nicht-leitenden Zustand zu steuern.
5. 5. System nach Anspruch A, dadurch gekennzeichnet , daß der Kollektor des einen Transistors und der Emitter des anderen Transistors durch feste Potentiale vorgespannt sind.
6. 6. System nach Anspruch 5, gekennzeichnet durch an den einen Transistor angelegte Taktimpulse, um diesen zu sperren und den anderen Transistor in den leitenden Zustand zu steuern.
7. 7. System nach Anspruch 1 oder einem der folgenden mit einer Ansteuerung für den Speicher, um Daten einzuschreiben oder auszulesen, v/obei der Speicher mit wahlfreiem Zugriff Speicherelemente eines ersten Typs aufweist, hinsichtlich derer die Information auf den Datenausgangsleitungen erhalten bleibt, wenn das Ansteuersignal verschwindet und wobei der Speicher mit wahlfreiem Zugriff Speicherelemente eines zweiten Typs aufweist, hinsichtlich derer die Information auf den Datenausgangsleitungen nicht erhalten bleibt,

   7008 Λ 1 /00 54

   wenn das Ansteuersignal verschv.'indet, dadurch g c kennzej chnet , daß an die Datenausgang r, leitungen der Speicherelemente des ersten Typs und die Datennchiene eine Einrichtung angeschlossen ist, die die Datenausgangsleitungen von der Datenschiene abtrennt, wenn das Tmsteuersignal verschv/indet und daß an die genannte Einrichtung eine weitere Einrichtung angeschlossen ist, durch die die Datenausgangs-· leitungen der Speicherelemente des ersten Typs nur abgetrennt werden, wenn diese Spannung an die genannte Einrichtung angelegt v;ird.

   709841/0654