DE3586377T2

DE3586377T2 - Halbleiterspeicheranordnung.

Info

Publication number: DE3586377T2
Application number: DE8585306464T
Authority: DE
Inventors: Yoshihiro Takemae
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1984-09-11
Filing date: 1985-09-11
Publication date: 1993-01-07
Anticipated expiration: 2005-09-12
Also published as: KR860002874A; KR920001327B1; JPH0255878B2; US4773049A; EP0174845A2; EP0174845A3; DE3586377D1; JPS6167154A; EP0174845B1

Description

Die vorliegende Erfindung bezieht sich auf Halbleiterspeicheranordnungen.
Bei einem Typ eines Computersystems des Standes der Technik, welches einen Computer und eine Halbleiterspeicheranordnung enthält, können ansprechend auf sukzessive individuelle Zugriffsanforderungen vom Computer zu der Speicheranordnung sukzessive individuelle Datenspeicherungs- oder Datenleseoperationen unter Einbeziehung individueller Speicherzellen der Anordnung realisiert werden.
Ein Nachteil dieses System besteht darin, daß, wenn ein ständiger Zugriff auf eine Vielzahl von in konsekutiven Speicherzellen der Speicheranordnung gespeicherten Datenelementen erforderlich ist, Adreßdaten, die solche Speicherzellen individuell bezeichnen, der Speicheranordnung zur Verfügung gestellt werden müssen, wie nachfolgend unter Bezugnahme auf ein spezifisches Beispiel detailliert beschrieben wird. Durch die Notwendigkeit, solche Adreßdaten bei der betreffenden Halbleiterspeicheranordnung des Standes der Technik zur Verfügung zu stellen, kann die Zugriffszeit pro Speicherzelle für den ständigen Zugriff auf eine Vielzahl von in konsekutiven Speicherzellen gespeicherten Datenelementen unerwünscht lang sein.
Jp-A-59-135696 beschreibt eine
Halbleiterspeicheranordnung, bei der die Zugriffszeit für den ständigen Zugriff auf Datenelemente in einer vorher festgelegten Gruppe von vier Speicherzellen ("Nibble") verringert wird.
Es kann angenommen werden, daß die betreffende Anordnung enthält: eine Vielzahl von Speicherzellen, angeordnet in einer Matrix von Spalten, die mit entsprechenden Spaltenleitungen der Anordnung verbunden sind, und Reihen, die mit entsprechenden Reihenleitungen der Anordnung verbunden sind; ein Reihenauswahlmittel, welches zum Empfangen von extern angelegten Reihenauswahldaten, die eine ausgewählte der genannten Reihenleitungen bezeichnen, angeschlossen ist und in Abhängigkeit von jenen Daten betriebsfähig ist, um jene ausgewählte Reihenleitung zu aktivieren; eine Eingangs-/Ausgangsschaltungen, die mit den genannten Spaltenleitungen verbunden ist und eine Vielzahl von Steuereingängen hat, die jeweils mit vorher festgelegten verschiedenen Gruppen der genannten Spaltenleitungen verbunden sind; und ein Spaltengruppenauswahlmittel, welches zum Empfangen von extern angelegten Auswahldaten, die einen ausgewählten der genannten Steuereingänge bezeichnen, angeschlossen ist und in Abhängigkeit von jenen Daten betriebsfähig ist, um ein Spaltengruppenauswahlsignal an den genannten einen ausgewählten der Steuereingänge anzulegen; wobei die genannte Eingangs-/Ausgangsschaltung eine Vielzahl von Eingangs-/Ausgangsleitungen, deren Anzahl gleich der der Spaltenleitungen von jeder der genannten verschiedenen Gruppen ist, enthält und bei Empfang eines derartigen Spaltengruppenauswahlsignals betriebsfähig ist, um die Spaltenleitungen der besonderen, dem ausgewählten Steuereingang zugeordneten Gruppe mit den entsprechenden genannten Eingangs-/Ausgangsleitungen zu verbinden, um dadurch eine parallele Übertragung von Datenbits zwischen den genannten Eingangs-/Ausgangsleitungen und jenen Speicherzellen der genannten Vielzahl zu gestatten, die mit der genannten ausgewählten Reihenleitung und auch jeweils mit den Spaltenleitungen der genannten besonderen Gruppe verbunden sind.
Bei dieser Anordnung besteht jede der genannten verschiedenen Gruppen von Spaltenleitungen aus vier Spaltenleitungen, so daß, wenn eine "Nibble"-Modus- Zugriffsoperation unter Einbeziehung von vier, jeweils mit den Spaltenleitungen einer besonderen Gruppe verbundenen Speicherzellen auszuführen ist, nur ein einzelnes Adreßdatenelement, welches jene besondere Gruppe und die Reihenleitung bezeichnet, mit der jene Zellen auch verbunden sind, der Anordnung zur Verfügung gestellt werden braucht, wodurch eine Verringerung der Zugriffszeit pro Speicherzelle gestattet wird.
Jedoch sind bei dieser Anordnugn die Gruppen von Spaltenleitungen gegenseitig exklusiv, kein Glied einer Gruppe ist auch ein Glied einer anderen Gruppe. Falls also gewünscht wird, auf Daten in vier Speicherzellen, die nicht jeweils mit den Spaltenleitungen einer besonderen Gruppe verbunden sind, zuzugreifen, zum Beispiel in einem Fall, wenn zwei Zellen mit den Spaltenleitungen einer ersten Gruppe und zwei Zellen mit den Spaltenleitungen einer zweiten Gruppe verbunden sind, müssen somit zwei seperate Nibble-Modus-Zugriffsoperationen auf die ertse bsw. zweite Gruppe augeführt werden, um auf die erforderlichen Speicherzellen zuzugreifen.
Entsprechend der vorliegenden Erfindung ist eine Halbleiterspeicheranordnung vorgesehen, die enthält:
eine Vielzahl von Speicherzellen, angeordnet in einer Matrix von Spalten, die mit entsprechenden Spaltenleitungen der Anordnung verbunden sind, und Reihen, die mit entsprechenden Reihenleitungen der Anordnung verbunden sind;
ein Reihenauswahlmittel, welches zum Empfangen von extern angelegten Reihenauswahldaten, die eine ausgewählte der genannten Reihenleitungen bezeichnen, angeschlossen ist und in Abhängigkeit von jeden Daten betriebsfähig ist, um jene ausgewählte Reihenleitung zu aktivieren;
eine Eingangs-/Ausgangsschaltung, die mit den genannten Spaltenleitungen verbunden ist und eine Vielzahl von Steueringängen hat, die jeweils mit vorher festgelegten verschiedenen Gruppen der genannten Spaltenleitungen verbunden sind; und
ein Spaltengruppenauswahlmittel, welches zum Empfangen von extern angelegten Auswahldaten, die einen ausgewählten der gennanten Steuereingänge bezeichnen, angeschlossen ist und in Abhängigkeit von jenen Daten betriebsfähig ist, um ein Spaltengruppenauswahlsignal an den genannten einen ausgewählten der Steuereingänge anzulegen;
wobei die genannte Eingans-/Ausgangsschaltung eine Vielzahl von Eingangs-/Ausgangsleitungen, deren Anzahl gleich der der Spaltenleitungen von jeder der genannten verschiedenen Gruppen ist, enthält und bei Empfang eines derartigen Spaltengruppenauswahlsignals betriebsfähig ist, um die Spaltenleitungen der besonderen, dem ausgewählten Steuereingang zugeordneten Gruppe mit den entsprechenden genannten Eingangs-/Ausgangsleitungen zu verbinden, um dadurch eine parallele Übertragung von Datenbits zwischen den genannten Eingangs-/Ausgangsleitungen und jenen Speicherzellen der genannten Vielzahl zu gestatten, die mit der genannten ausgewählten Reihenleitung und auch jeweils mit den Spaltenleitungen der genannten besonderen Gruppe verbunden sind;
dadurch gekennzeichnet, daß jede der genannten Eingangs-/Ausgangsleitungen mit einem individuellen Satz von Gattereinheiten versehen ist, die durch Anlegen von derartigen Spaltengruppenauswahlsignalen an sie aktiviert werden können, um entsprechende Spaltenleitungen mit der betreffenden Eingangs-/Ausgangsleitung zu verbinden, und jeder der genannten Steuereingänge mit einer individuellen Gruppe der genannten Gattereinheiten verbunden ist, welche Gruppe aus genau einer Gattereinheit von jedem der individuellen Sätze besteht, um dadurch die Gruppe der dem betreffenden Steuereingang zugeordneten Spaltenleitungen zu definieren, wobei einige der Spaltenleitungen jener definierten Gruppe ebenfalls Glieder einer anderen der genannten verschiedenen Gruppen von Spaltenleitungen sind, aber jeweils mit verschiedenen Eingangs-/Ausgangsleitungen verbunden sind, wenn der jener anderen Gruppe zugeordnete Steuereingang ausgewählt ist.
Bei einer Ausführungsform der vorliegenden Erfindung können, da die Spaltengruppen nicht gegenseitig exklusiv sind, individuelle "Nibbles" von Daten mit größerer Freiheit ausgewählt werden, als bei einer Anordnung des Standes der Technik. Um diese Freiheit bei der Wahl zu steigern, kann es wünschenswert sein, auf einen "Nibble" von konsekutiven, zwei verschiedene Reihenleitungen überbrückende, Speicherzellen zuzugreifen, aber es wird eingeschätzt, daß bei der gleichzeitigen Aktivierung von zwei Reihenleitungen einer einzelnen Matrix Probleme auftreten können.
Um diese Schwierigkeit anzusprechen, werden in einer bevorzugten Ausführungsform der Erfindung die Speicherzellen der Anordnung in zwei separaten Matrizen von Reihen und Spalten angeordnet, wodurch gestattet wird, daß auf alle Speicherzellen einer Übergangsgruppe, von denen einige mit einer Reihenleitung der einen Matrix und von denen die anderen mit einer individuell entsprechenden Reihenleitung der anderen Matrix verbunden sind, gleichzeitig zugegriffen wird.
Um ein Beispiel zu geben, wird nun Bezug auf die Bezugzeichnungen genommen, bei denen:
Fig. 1 ein Blockdiagramm eines herkömmlichen, eine herkömmliche Halbleiterspeicheranordnung enthaltendes, Computersystems ist;
Fig. 2 ein Diagramm ist, welches Adressen und in den Adressen gespeicherte Operanden darstellt;
Fig. 3a bis 3d Zeitlagendiagramme sind, die die Speicherdatenleseoperation der in Fig. 1 abgebildeten Halbleiterspeicheranordnung darstellen;
Fig. 4 ein Schaltungsdiagramm einer die vorliegende Erfindung verkörpernden Halbleiterspeicheranordnung vom Adreß-Multiplex-Typ ist;
Fig. 5a bis 5d Zeitlagendiagramme sind, die die Speicherdatenleseoperation der in Fig. 4 abgebildeten Halbleiterspeicheranordnung darstellen;
Fig. 6 ein detailliertes Schaltungsdiagramm von Teilen der in Fig. 4 abgebildeten Halbleiterspeicheranordnung ist;
Fig. 7 ein Schaltungsdiagramm einer die vorliegende Erfindung verkörpernden Halbleiterspeicheranordnung vom Ncht-Adreß-Multiplex-Typ ist; und
Fig. 8a bis 8d sind Zeitlagendiagramme, die die Speicherdatenleseoperation der in Fig. 7 abgebildeten Halbleiterspeicheranordnung darstellen.
Bevor bevorzugte Ausführungsformen der vorliegenden Erfindung beschrieben werden, wird zur Bezugnahme eine Erklärung des Standes der Technik gegeben.
Figur 1 ist ein Blockdiagramm eines herkömmlichen Computersystems. Das Computersystem enthält einen Mikroprozessor 1 und einen Speicher mit wahlfreiem Zugriff (RAM) 2. Der Mikroprozessor 1 ist ein 8-Bit-Typ. Der RAM 2 besteht aus acht Chips dynamischer Speicheranordnungen mit wahlfreiem Zugriff (D-RAMs) 2-1 bis 2-8, wobei jedes eine Speicherkapazität von 64 K Wörtern x 1 Bit hat.
Figur 2 illustriert Adressen im RAM 2 von Fig. 1 und in entsprechenden Adressen gespeicherte Operanden. In Fig. 2 wird jede Adresse durch vier Stellen, jede im Hexadezimalformat, definiert, und somit aus 16 Bits gebildet: A&sub0; bis A&sub1;&sub5;.
Zu beachten ist im allgemeinen, daß jede Stelle die Ziffern 0 bis 15 enthalten kann, jedoch werden in dieser Beschreibung die Ziffern 10 bis 15 durch "A", "B", ,"C", "D", "E" und "F" zur bequemen Darstellung als eine Stelle repräsentiert. Jeder Operand hat ein zweistelliges Hexadezimalformat und wird aus 8 Bits gebildet. Jedoch besteht ein vollständiger Operand für die Ausführung als Operation aus einer Vielzahl von Operanden, wie eine Kombination aus drei Operanden "BB", "07" und "CD", wie in Fig. 2 dargestellt. Demzufolge muß der Mikroprozessor 1 vor dem Ausführen eines Befehls eine Vielzahl von einen vollständigen Operanden bildenden Operanden lesen, nur um vom RAM 2 ausgeführt zu werden.
Die obige Leseoperation wird nun unter Bezugnahme auf die Fig. 3a bis 3d erklärt.
Der Mikroprozessor 1 überträgt ein Adreßsignal ADD, das aus einer in den Bits A16 bis A8 gespeicherten Reihenadresse "3E" und einer in den Bits A&sub7; bis A&sub0; gespeicherten Spaltenadresse "C2" besteht, zum RAM 2, wie in Fig. 3C dargestellt. Eine in der RAM-Einheit 2 vorgesehene D-RAM- Steuereinrichtung (nicht dargestellt) überträgt ein invertiertes Reihenadreß-Kennungssignal RAS, welches Teil des in Fig. 1 dargestellten Steuersignals ist, zum RAM 2, wie in Fig. 3a dargestellt, ansprechend auf das Steuersignal vom Mikroprozessor 1. Ansprechend auf eine Rückflanke des RAS-Signals, liest der RAM 2 die obige Reihenadresse "3E" darin. Die D-RAM-Steuereinrichtung überträgt auch ein invertiertes Spaltenadreß-Kennungssignal CAS, welches auch Teil des in Fig. 1 dargestellten Steuersignals ist, zum RAM 2, wie in Fig. 3b dargestellt. Ansprechend auf eine Rückflanke des CAS-Signals, liest der RAM 2 die obige Spaltenadresse "C2" darin. Im RAM 2 wird eine Zugriffsoperation ansprechend auf das Eingangsadreßsignal von "3EC2" ausgeführt, und die in der Adresse "3EC2" gespeicherten Operandendaten "BB" werden als Ausgangsdaten DOUT, wie in Fig. 3d dargestellt, aus dem RAM 2 ausgegeben. Nach Beenden des Lesens der Operandendaten, stellt die D-RAM-Steuereinrichtung bei den RAS- und CAS-Signalen wieder den Zustand mit hohem Pegel her.
Die obigen Operationen können ständig ausgeführt werden, um die in der Adresse "3EC3" gespeicherten Operandendaten "07" und die in der Adresse "3EC4" gespeicherten Operandendaten "CD" in den Mikroprozessor 1 zu lesen.
Der Mikroprozessor 1 kombiniert dann die obigen gelesenen Operandendaten und führt durch den kombinierten Operanden einen Befehl aus.
Die obige Leseoperation kann für eine Datenlese- und -speicheroperation zum ständigen Lesen und Speichern einer Vielzahl von konsekutiven Daten eingesetzt werden.
Wie aus der obigen Beschreibung entnommen werden kann, resultiert die Anforderung einer ständigen Vielzahl von Operationssätzen zum ständigen Datenzugriff einerseits in einer einfachen Schaltungskonstruktion im Computersystem, aber andererseits begrenzt sie den schnellen Zugriff für einen ständigen Datenzugriff. Beim Computersystem wird ein ständiger Zugriff auf eine Vielzahl von Daten bei einer Zugriffsanforderung vielmehr gefordert als ein einzelner Datenzugriff. Demzufolge kann das herkömmliche Computersystem keinen schnellen Datenzugriff bieten.
Nun werden unter Bezugnahme auf die beiliegenden Zeichnungen bevorzugte Ausführungsformen der vorliegenden Erfindung beschrieben.
Figur 4 ist ein Schaltungsdiagramm einer die vorliegende Erfindung verkörpernden Halbleiterspeicheranordnung vom Adreß-Multiplex-Typ. In Fig. 4 enthält die Halbleiterspeicheranordnung zwei separate Speicherzellenanordnungen 3 und 4, von denen jede eine Kapazität von 128 x 256 Bits hat, mit den Speicherzellenanordnungen 3 und 4 kooperierende Wortdekodierer (Reihenauswahlmittel) 5 und 6 und an Eingangsteilen der Wortdekodierer 5 und 6 vorgesehene Andreßinkrementierschaltungen 7 und 8. Die Halbleiterspeicheranordnung enthält auch einen Spaltendekodierer (Spaltengruppenauswahlmittel) 9, eine zwischen der Speicherzellenanordnung 3 und dem Spaltendekodierer 9 angeschlossene Eingangs- und Ausgangs(I/O) Gatterschaltung 10, eine zwischen der Speicherzellenanordnung 4 und dem Spaltendekodierer 9 angeschlossene I/O-Gatterschaltung 11 und ein mit den 1/O- Gatterschaltungen 10 und 11 durch einen Datenbus 13 verbundenes Schieberegister 12. Die Halbleiterspeicheranordnung enthält ferner eine Reihensteuerschaltung 14 und eine Spaltensteuerschaltung 15.
In Fig. 4 sind der Mikroprozessor und die D-RAM- Steuereinrichtung ausgelassen. Jedoch empfängt die Halbleiterspeicheranordnung ein Adreßsignal, welches aus einer durch zwei Hexadezimalstellen unter Verwendung der Bits A&sub8; bis A&sub1;&sub5; ausgedrückten Reihenadresse (Reihenauswahldaten) und einer durch zwei Hexadezimalstellen unter Verwendung der Bits A&sub0; bis A&sub7; ausgedrückten Spaltenadresse besteht, ein invertiertes Reihenadreß- Kennungssignal RAS und ein invertiertes Spaltenadreß- Kennungssignal CAS von einer D-RAM-Steuereinrichtung (nicht dargestellt). Die Reihenadresse wird den Adreßinkrementierschaltungen 7 und 8 zur Verfügung gestellt, und die Spaltenadresse wird dem Spaltendekodierer 9 zur Verfügung gestellt. Das RAS-Signal wird einmal an der Reihensteuerschaltung 14 empfangen, um ein Reihenadreßsystem zu steuern und um eine Vielzahl von internen Zeitblaufsteuerungssignalen RAS1 bis RAS4 zum Steuern der Wortdekodierer 5 und 6 bzw. der Adreßinkrementierschaltungen 7 und 8 zu erzeugen. Das CAS-Signal wird auch einmal an der Spaltensteuerschaltung 15 empfangen, um ein Spaltenadreßsystem zu steuern und um eine Vielzahl von internen Zeitablaufsteuersignalen CAS1 bis CAS4 zum Steuern des Spaltendekodierers 9 und der I/O-Gatterschaltungen 10 und 11 zu erzeugen. Um die Beschreibung zu vereinfachen werden bei der folgenden Beschreibung die obigen RAS1- bis RAS4-Signale als RAS-Signal bezeichnet, und die obigen CAS1- bis CAS4-Signale werden als CAS-Signal bezeichnet.
Die Halbleiterspeicheranordnung gibt Daten zum Mikroprozessor durch das Schieberegister 12 aus, wenn vom Mikroprozessor eine Lesezugriffsanforderung empfangen wird. Andererseits gibt die Halbleiterspeicheranordnung Daten von der D-RAM-Steuereinrichtung am Schieberegister 12 ein, wenn der Mikroprozessor 1 eine Datenspeicherung anfordert.
Bei der Ausführungsform von Fig. 4 speichert die Speicherzellenanordnung 3 Daten für gerade Reihenadressen, und die Speicherzellenanordnung 4 speichert Daten für ungerade Reihenadressen. Wenn das niedrigste Bit A&sub8; der Reihenadresse niedrig ist, was eine gerade Reihenadresse bezeichnet, zum Beispiel wenn die Reihenadresse "3E" ist, wird die Reihenadresse "3E" dem Wortdekodierer 5 durch die Adreßinkrementierschaltung 7 zur Verfügung gestellt, wodurch eine Wortleitung für die Speicherzellenanordnung 3, bezeichnet durch die Reihenadresse, d. h. eine Wortadresse "3E", ausgewählt werden kann. Zur gleichen Zeit wird die Reihenadresse "3E" der Adreßinkrementierschaltung 8 zur Verfügung gestellt, und darin mit 1 addiert. Die addierte Reihenadresse "3E + 1" wird dem Wortdekodierer 6 zur Verfügung gestellt. Eine Wortleitung für die Speicherzellenanordnung 4, bezeichnet durch die Wortadresse "3E + 1 = 3F" kann ausgewählt werden. Umgekehrt, wenn das niedrigste Bit A&sub8; der Reihenadresse hoch ist, was eine ungerade Reihenadresse bezeichnet, wird die oben erwähnte Beziehung für die Wortleitungsauswahl umgekehrt.
Nun wird unter Bezugnahme auf die Figuren 5a bis 5d der Betrieb der Halbleiterspeicheranordnung beschrieben. Bei der folgenden Beschreibung wird angenommen, daß acht Speicheranordnungen zum Bilden einer Speichereinheit wie in Fig. 1 verwendet werden, so daß Operandendaten wie in Fig. 2 von der Einheit in Übereinstimmung mit der Adresse wie in Fig. 2 gelesen werden können, obwohl nur eine Speicheranordnung in Fig. 4 dargestellt ist.
Der Mikroprozessor überträgt ein aus einer Reihenadresse "3E" und einer Spaltenadresse "C2" bestehendes Adreßsignal zu der Halbleiterspeicheranordnung, wie in Fig. 5c dargestellt. Die D-RAM-Steuereinrichtung überträgt ein RAS-Signal zu der Halbleiterspeicheranordnung, wie in Fig. 5a dargestellt. Ansprechend auf eine Rückflanke des RAS- Signals, wird die Reihenadresse "3E" an der Adreßinkrementierschaltung 7 empfangen und zum Wortdekodierer 5 übertragen. Gleichzeitig wird die Reihenadresse "3E" an der Adreßinkrementierschaltung 8 empfangen, und darin mit 1 addiert. Die addierte Reihenadresse "3E + 1 = 3F" wird zum Wortdekodierer 6 übertragen. Die D-RAM-Steuereinrichtung überträgt auch ein CAS-Signal zu der Halbleiterspeicheranordnung, wie in Fig. 5b dargestellt. Ansprechend auf die Rückflanke des CAS- Signals wird die Spaltenadresse "C2" am Spaltendekodierer 9 empfangen. Zusätzlich wird das niedrigste Bit A&sub8; der Reihenadresse am Spaltendekodierer 9 empfangen.
Eine Wortleitung, die der Reihenadresse "3E" im Wortdekodierer 5 zu der Speicherzellenanordnung 3 entspricht, und eine Wortleitung, die der Reihenadresse "3E + 1 = 3F" im Wortdekodierer 6 zu der Speicherzellenanordnung 4 entspricht, werden ausgewählt. Eine Bitleitung zu der Speicherzellenanordnung 3, die der Spaltenadresse "C2" entspricht, wird durch den Spaltendekodierer 9 ausgewählt und mit einer Signal- (Eingangs-/Ausgangs-)Leitung von Datenbus 13 durch die I/O- Gatterschaltung 10 verbunden. Die I/O-Gatterschaltung 10 verbindet auch eine Vielzahl von Bitleitungen, z. B. 3 auf die oben ausgewählte Bitleitung folgende Leitungen, mit einer Vielzahl von aufeinanderfolgenden Daten-(Eingangs- /Ausgangs-)Leitungen, z. B. 3 Leitungen, im Datenbus 13. Als Resultat werden 4 Bits von in der Adresse von "3EC2" bis "3EC5" gespeicherten Daten parallel ausgelesen und im Schieberegister 12 gespeichert. Die von der adressierten Spalte "C2" erhaltenen Daten werden als ein Bit der Daten "BB" ausgegeben, währenddem das CAS-Signal auf einem niedrigen Pegel gehalten wird. Bei Beendigung dieser Leseoperatlon für die Daten "BB" ändert die D-RAM- Steuereinrichtung das CAS-Signal auf einen hohen Pegel, wie in Fig. 5b dargestellt, wodurch das eine von den Daten der Daten "BB" ausgelesene Bit zurückgesetzt wird, und zur gleichen Zeit werden die in dem Schieberegister 12 gespeicherten Daten vom Schieberegister 12 seriell verschoben und am Mikroprozessor als ausgelesene Daten DOUT empfangen.
Um die nächsten Spaltenadreßdaten zu erhalten, ändert die D-RAM-Steuereinrichtung das CAS-Signal auf einen Niederpegelzustand, wie in Fig. 5b dargestellt. Bei Erfassen der Rückflanke des CAS-Signals werden die nächsten Spaltenadreßdaten für "07" von der Speicheranordnung ausgegeben. Die nachfolgenden zwei Spaltendaten werden durch das wiederholte Ändern des CAS-Signals ähnlich erhalten. Dann ändert die D-RAM-Steuereinrichtung das RAS-Signal auf einen hohen Pegelzustand, um die konsekutive Leseoperation abzuschließen.
Wenn man die Ausführungsart mit dem vorher beschriebenen System des Standes der Technik vergleicht, verringert die Ausführungsform wesentlich die Zugriffszeit für eine konsekutive Leseoperation auf Grund der Eliminierung der Übertragung der Adreßdaten und des RAS- Signals für jede Leseoperation vom Mikroprozessor 1 und der D-RAM-Steuereinrichtung zu der Halbleiterspeicheranordnung.
Durch das Übertragen eines ersten Adreßsignals und der RAS- und CAS-Signale für eine erste Lesezugriffsanforderung und nur des CAS-Signals für die nachfolgende Lesezugriffsanforderung, liest der Mikroprozessor konsekutive Daten, bis das RAS-Signal auf einen hohen Pegelzustand geändert wird. Der Mikroprozessor 1 liest natürlich nur einen Datensatz auf die Art des in den Figuren 3a bis 3d dargestellten Standes der Technik.
Die obige Eigenschaft der Ausführungsform kann für eine Datenspeicheroperation zu der Halbleiterspeicheranordnung eingesetzt werden. In diesem Fall werden die zu speichernden Daten an das Schieberegister 12 vom Mikroprozessor seriell als Eingangsdaten DIN angelegt, und auf der entsprechenden Adresse in der Speicherzellenanordnung 3 oder 4 durch den Datenbus 13, die I/O-Gatterschaltung 10 oder 11 und die Bitleitungen zu der Speicherzellenanordnung 3 oder 4 gespeichert. Jetzt wird unter Bezugnahme auf Fig. 6 ein spezifischerer Aspekt der obigen, in den Figuren 4 und 5a bis 5d ausgewiesenen Ausführungsform beschrieben.
In Fig. 6 entsprechen die Speicherzellenanordnungen 3 und 4, die Eingangs- und Ausgangs- (I/O) Gatterschaltungen 10 und 11 und ein Spaltendekodierer 9 jenen von Fig. 4. Andere in Fig. 4 dargestellte Schaltungslelemente sind hier ausgelassen.
Die Speicherzellenanordnung 3 enthält eine Vielzahl von zwischen einer Vielzahl von Bitleitungen (Spaltenleitungen) BL&sub0;, BL&sub1;, ..., BLn und einer Vielzahl von Wortleitungen (Reihenleitungen) WL&sub0;, WL&sub2;, ..., WLm, WLm+2, ... (m: gerade) angeschlossenen Speicherzellen MC. Die Speicherzellenanordnung 4 enthält auch eine Vielzahl von zwischen einer Vielzahl von Bitleitungen (weiteren Spaltenleitungen) BL&sub0;, BL&sub1;, . . , BLn und einer Vielzahl von Wortleitungen (weiteren Reihenleitungen) WL&sub1;, WL&sub3;, ..., WLm&sbplus;&sub1;, WLm&sbplus;&sub3;, ... angeschlossenen Speicherzellen MC. Jede vierstellige Hexadezimalzahl in jeder Speicherzelle stellt hierzu eine Adresse dar. Der Datenbus 13 enthält vier parallele Datenleitungen DB&sub0;, DB&sub1;, DB&sub2; und DB&sub3;. Die I/O- Gatterschaltung 10 enthält eine Vielzahl von Übertragungsgattertransistoren (Gattereinheiten), die zwischen den Datenleitungen DB&sub0; bis DB&sub3; und den Bitleitungen BL&sub0; bis BLn zu der Speicherzellenanordnung 3 angeschlossen sind und durch den Spaltendekodierer 9 gesteuert werden. Die I/O-Gatterschaltung 11 enthält auch eine Vielzahl von Übertragungsgattertransistoren, die zwischen den Datenleitungen DB&sub0; bis DB&sub3; und den Bitleitungen BL&sub0; bis BLn zu der Speicherzellenanordnung 4 angeschlossen sind und durch den Spaltendekodierer 9 gesteuert werden.
Der Spaltendekodierer 9 enthält eine Vielzahl von entsprechend den Spalten, d. h. Bitleitungen, vorgesehenen Spaltendekodiereinheiten CDU&sub0; bis CDUn. Zusätzlich enthält der Spaltendekodierer 9 drei zusätzliche Spaltendekodiereinheiten CDUn+1, CDUn+2, und CDUn+3, Jede der Spaltendekodiereinheiten CDU&sub0; bis CDUn und CDUn+1 bis CDUn+3 empfängt das A&sub8;-Bit des Adreßsignals, das eine ungerade oder gerade Reihenadresse darstellt, um die entsprechenden Übertragungsgattertransistoren der I/O-Gatterschaltung 10 oder 11 auszuwählen. Jedoch ist die obige Auswahl der zusätzlichen Spaltendekodiereinheiten CDUn+1 bis CDUn+3 durch das A&sub8;-Bit des Adreßsignals die Umkehrung jener der Spaltendekodiereinheiten CDU&sub0; bis CDUn, wie in Fig. 6 dargestellt. Wenn das Wortadreßbit A&sub8; "0" ist und die Spaltenadresse "00" ist, schaltet die Spaltendekodiereinheit CDU&sub0; durch das Anlegen eines Spaltengruppenauswahlsignals daran eine Gruppe von Übertragungsgattertransistoren, die aus dem Übertragungsgattertransistor Q&sub0;&submin;&sub0;&sub0;&submin;&sub0; in der zwischen der Bitleitung BL&sub0; zur speicherzellenanordnung 3 und der Datenleitung DB&sub0; angeschlossenen I/O-Gatterschaltung 10 besteht, dem Transistor Q&sub0;&submin;&sub0;&sub0;&submin;&sub1; zwischen der Bitleitung BL&sub1; und der Datenleitung DB&sub1;, dem Transistor Q&sub0;&submin;&sub0;&sub0;&submin;&sub2; zwischen der Bitleitung BL&sub2; und der Datenleitung DB&sub2; und dem Transistor Q&sub0;&submin;&sub0;&sub0;&submin;&sub3; zwischen der Bitleitung BL&sub3; und der Datenleitung DB&sub3;, gleichzeitig an. Andererseits, wenn das Wortadreßbit A&sub8; "1" ist und die Spaltenadresse "00" ist, schaltet die Spaltendekodiereinheit CDU&sub0; die Transistoren Q&sub1;&submin;&sub0;&sub0;&submin;&sub0;, Q&sub1;&submin;&sub0;&sub0;&submin;&sub1;, Q&sub1;&submin;&sub0;&sub0;&submin;&sub2; und Q&sub1;&submin;&sub0;&sub0;&submin;&sub3; in der I/O- Gatterschaltung 11 an. Auf diese Weise verbindet jede der Spaltendekodiereinheiten CDU&sub0; bis CDUn eine Gruppe von vier Bit- (Spalten-) Leitungen, die die ausgewählte Spalte, z. B. Spalte "00", enthält, die mit der dem Wortadreßbit A&sub8; entsprechenden Speicherzellenanordnung 3 oder 4 verbunden ist, mit den entsprechenden Datenleitungen DB&sub0; bis DB&sub3;. Die zusätzliche Spaltendekodiereinheit CDUn+1 steuert den Transistor Q1-FD-3 in der zwischen der Bitleitung BL&sub0; zur Speicherzellenanordnung 3 und der Datenleitung DB&sub3; angeschlossenen I/O-Gatterschaltung 10 und den Transistor Q0-FD-3 in der zwischen der Bitleitung BL&sub0; zur Speicherzellenanordnung 4 und der Datenleitung DB&sub3; angeschlossenen I/O-Gatterschaltung 11 durch das Wortadreßbit A&sub8;. Die zusätzliche Spaltendekodiereinheit CDUn+2 steuert die Transistoren Q1-FE-2, d. h. Q&sub1;&sub1;, und Q1-FE-3, d. h. Q&sub1;&sub2;, in der I/O-Gatterschaltung 10 oder die Transistoren Q0-FE-2, d. h. Q7, und Q0-FE-3, d. h. Q&sub8;, in der I/O-Gatterschaltung 11. Die zusätzliche Spaltendekodiereinheit CDUn+3 steuert die Transistoren Q1-FF-1, Q1-FF-2 und Q1-FF-3 in der I/O-Gatterschaltung 10 oder die Transistoren Q0-FF-1, Q0-FF-2 und Q0-FF-3 in der I/O-Gatterschaltung 11.
In Fig. 6 ist zu beachten, daß einige gewisse der Spaltendekodiereinheiten paarweise aktiviert werden, d. h. CDUn-2 und CDUn+1 für die Spaltenadresse "FD", CDUn-1 und CDUn+2 für die Spaltenadresse "FE" und CDUn und CDUn+3 für die Spaltenadresse "FF". Dementsprechend, wenn zum Beispiel die Spaltenadresse "FF" ist, arbeiten die Spaltendekodierer CDUn und CDUn+3 gleichzeitig. Außerdem, wenn das Wortadreßbit A&sub8; "0" ist, kann der Übertragungsgattertransistor Q0-FF-0 in der I/O- Gatterschaltung 10 durch die Spaltendekodiereinheit CDUn angeschaltet werden, und drei Übertragungsgattertransistoren Q0-FF-1, Q0-FF-2 und Q0-FF-3 in der I/O-Gatterschaltung 11 können durch die Spaltendekodiereinheit CDUn+3 angeschaltet werden. Wie daraus ersichtlich wird, sind die zusätzlichen Spaltendekodiereinheiten CDUn+1 bis CDUn+3 vorgesehen, um eine Folge von Spaltenadressen von der Speicherzellenanordnung 3 zur Speicherzellenanordnung 4 zu bringen, und umgekehrt. Um eine Folge von Spaltenadressen zu erhalten, wird auch eine Folge von Wortleitungen zwischen den Speicherzellenanordnungen 3 und 4 alternativ definiert, d. h., wie WLm, WLm+2 in der Speicherzellenanordnung 3 und WLm+1, WLm+3 in der Speicherzellenanordnung 4 in Fig. 6.
Jetzt wird der Betrieb der in Fig. 6 dargestellten Schaltung beschrieben.
Wenn die Startadresse "E2FB" ist, das heißt, die Wortadresse ist "E2" und die Spaltenadresse "FB", und somit ist das Adreßbit A&sub8; auch "0", wird die Wortleitung WLm (m = "E2") in der Speicherzellenanordnung 3 ansprechend auf die Rückflanke des RAS-Signals ausgewählt. Außerdem wird die Spaltendekodiereinheit CDUn-4 ansprechend auf die Rückflanke des CAS-Signals ausgewählt. Die Übertragungsgattertransistoren Q&sub1;, Q&sub2;, Q&sub3; und Q&sub4; in der I/O- Gatterschaltung 10, die eine Gruppe von solchen Transistoren bilden, werden durch die Spaltendekodiereinheit CDUn-4 angeschaltet. Die Bitleitungen BLn-4, BLn-3, BLn-2 und BLn-1 zur Speicherzellenanordnung 3, die eine Gruppe von Bitleitungen bilden, werden jeweils mit den Datenleitungen DB&sub0;, DB&sub1;, DB&sub2; und DB&sub3; verbunden. Als Resultat werden die Daten in vier Speicherzellen auf den Adressen "E2FB", "E2FC", "E2FD" und "E2FE" von der Speicherzellenanordnung 3 gelesen und im in Fig. 4 dargestellten Schieberegister 12 parallel gespeichert. Die gespeicherten Daten werden ansprechend auf die Änderung des CAS-Signals zum Mikroprozessor seriell ausgegeben. Demzufolge werden vier konsekutive, in den obigen konsekutiven Adressen gespeicherte Daten in den Mikroprozessor gelesen.
Wenn die Startadresse "E2FE" ist, d. h., die Wortadressse ist "E2" und die Spaltenadresse ist "FE" und das Adreßbit A&sub8; ist demzufolge "0", wird die Wortleitung WLm (m= "E2") in der Speicherzellenanordnung 3 ansprechend auf die Rückflanke des RAS-Signals ausgewählt. Die Spaltendekodiereinheit CDUn-1 wird ansprechend auf die Rückflanke des CAS-Signals ausgewählt. Gleichzeitig wird auch die zusätzliche Spaltendekodiereinheit CDUn+2 ausgewählt. Die Übertragungsgattertransistoren Q&sub5; und Q&sub6; in der I/O-Gatterschaltung 10 werden dann durch die Spaltendekodiereinheit CDUn-1 angeschaltet; der Übertragungsgattertransistor Q&sub7;, d. h. Q0-FE-0, und Q&sub8;, d. h. Q0-FE-1, in der I/O-Gatterschaltung 11 werden durch die Spaltendekodiereinheit CDUn+2 angeschaltet; wobei die Transistoren Q&sub5; bis Q&sub8; eine Übergangsgruppe von Transistoren bilden, die aus zwei Transistoren von der I/O-Schaltung 10 und zwei Transistoren von der I/O-Schaltung 11 bestehen. Demzufolge werden die Endbitleitungen BLn-1 und BLn in der Speicherzellenanordnung 3 jeweils mit den Datenleitungen DB&sub0; und DB&sub1; verbunden, und die zwei Anfangsbitleitungen BL&sub0; und BL&sub1; in der Speicherzellenanordnung 4 werden jeweils mit den Datenleitungen DB&sub2; und DB&sub3; verbunden, wobei die Bitleitungen BLn-1 und BLn der Anordnung 3 und die Bitleitungen BL&sub0; und BL&sub1; der Anordnung 4 eine Übergangsgruppe von Bit- (Spalten-) Leitungen bilden. Als Resultat werden die in den Adressen "E2FE" und "E2FF" in der Speicherzellenanordnung 3 gespeicherten Daten zum Schieberegister 12 durch die Datenleitungen DB&sub0; und DB&sub1; gelesen. Gleichzeitig werden die in den Adressen "E300" und "E301" in der Speicherzellenanordnung 4 zum Schieberegister 12 durch die Datenleitungen DB&sub2; und DB&sub3; gelesen. Demzufolge werden vier konsekutive, in den Adressen "E2FE" und "E2FF" in der Speicherzellenanordnung 3 und "E300" und "E301" in der Speicherzellenanordnung 4 gespeicherte Daten ansprechend auf die Änderung des CAS-Signals seriell in den Mikroprozessor gelesen.
Wenn die Startadresse "E3FE" ist, d. h., die Wortadresse ist "E3" und die Spaltenadresse ist "FE", und das Adreßbit A&sub8; demzufolge "1" ist, wird die Wortleitung WLm+1 (m+1 = "E3") in der Speicherzellenanordnung 4 ansprechend auf die Rückflanke des RAS-Signals ausgewählt. Die Spaltendekodiereinheiten CDUn-1 und CDUn+2 werden ansprechend auf die Rückflanke des CAS-Signals ausgewählt. Die Übertragungsgattertransistoren Q&sub9; und Q&sub1;&sub0; in der I/O-Gatterschaltung 11 werden durch die Spaltendekodiereinheit CDUn-1 angeschaltet, und die Transistoren Q&sub1;&sub1;, d. h., Q1-FE-0, und Q12, d. h. Q1-FE-1, werden durch die zusätzliche Spaltendekodiereinheit CDUn+2 auch angeschaltet, wobei die Transistoren Q&sub9; bis Q&sub1;&sub2; eine weitere Übergangsgruppe von Transistoren bilden. Die Bitleitungen BLn+1 und BLn in der Speicherzellenanordnung 4 werden mit den Datenleitungen DB&sub0; und DB&sub1; verbunden, und die Bitleitungen BL&sub0; und BL&sub1; in der Speicherzellenanordnung 3 werden mit den Datenleitungen DB&sub2; und DB&sub3; verbunden, wobei die zwei Endbitleitungen BLn-1 und BLn der Anordnung 4 und die zwei Anfangsbitleitungen BL&sub0; und BL&sub1; der Anordnung 3 eine weitere Übergangsgruppe von Bitleitungen bilden. Als Resultat werden die in den Adressen "E3FE" und "E3FF" in der Speicherzellenanordnung 4 gespeicherten Daten im Schieberegister 12 durch die Datenleitungen DB&sub0; und DB&sub1; gespeichert. Gleichzeitig werden die in den Adressen "E400" und "E401" gespeicherten Daten im Schieberegister 12 durch die Datenleitungen DB&sub2; und DB&sub3; gespeichert. Demzufolge werden vier konsekutive, in den Adressen "E3FE" und "E3FF" in der Speicherzellenanordnung 4 und "E400" und ''E401" in der Speicherzellenanordnung 3 gespeicherte Daten ansprechend auf die Änderung des CAS-Signals seriell in den Mikroprozessor gelesen.
Bei der obigen, in Fig. 6 dargestellten Ausführungsform sind die Adreßinkrementierschaltungen 7 und 8 in Fig. 4 nicht abgebildet. Jedoch wird die Funktion der vorher unter Bezugnahme auf Fig. 4 beschriebenen Adreßinkrementierschaltungen 7 und 8 durch die Konstruktion der Wortleitungen WL in den Speicherzellenanordnungen 3 und 4 und die Auswahl der Bitleitungen BL zu den Speicherzellenanordnungen 3 und 4 unter Verwendung der Übertragungsgattertransistoren in den I/O-Gatterschaltungen 10 und 11 erreicht, die durch die Spaltendekodiereinheiten CDU&sub0; bis CDUn und CDUn+1 bis CDUn+3 angeschaltet werden.
In Fig. 6 werden vier Bitleitungen DB&sub0; bis DB&sub3; dargestellt, und das Schieberegister 12 hat eine Kapazität zum Speichern von vier Daten, und somit können vier konsekutive Lese- oder Schreiboperationen ausgeführt werden. Die Anzahl der zusätzlichen Spaltendekodiereinheiten wird definiert als "die Anzahl der Datenleitungen minus 1".
Figur 7 ist ein Schaltungsdiagramm einer die vorliegende Erfindung verkörpernden Halbleiterspeicheranordnung vom Nicht-Adreß-Multiplex-Typ.
Die in Fig. 7 dargestellte Halbleiteranordnung hat einen ähnlichen Aufbau wie die in Fig. 4 dargestellte. Die Halbleiterspeicheranordnung enthält zwei geteilte Speicherzellenanordnungen 3' und 4', Wortdekodierer 5' und 6', Adreßinkrementierschaltungen 7' und 8', einen Spaltendekodierer 9', Eingangs- und Ausgangsgatterschaltungen 10' und 11', ein Schieberegister 12' und einen Datenbus 13'.
Jetzt wird unter Bezugnahme auf Fig. 8a bis 8d der Betrieb der in Fig. 7 dargestellten Halbleiterspeicheranordnung beschrieben.
Der Mikroprozessor überträgt ein Adreßsignal "3EC2" zu der Halbleiterspeicheranordnung. Die D-RAM-Steuereinrichtung ändert ein invertiertes Chipfreigabesignal CE auf einen niedrigen Pegel. Ansprechend auf eine Rückflanke des CE-Signals, empfängt die Halbleiterspeicheranordnung das Adreßsignal "3EC2" und startet die Speicherzugriffsoperation. Die D-RAM-Steuereinrichtung ändert den Zustand eines invertierten Ausgangsfreigabesignals OE auf einen niedrigen Peghel. Als Resultat werden die Ausgangsdaten "BB" in der Adresse "3EC2" als Ausgangsdaten DOUT vom Schieberegister 12' ausgegeben. Das OE-Signal ist ein Signal, welches die Datenausgangsoperation steuert. Wenn das OE-Signal einen niedrigen Pegel hat, werden die Lesedaten DOUT von der Speicherzellenanordnung 3' und 4' ausgegeben. Durch die Änderung des Pegels des OE-Signals zwischen niedrig und hoch werden die nachfolgenden Daten "07" und "CD" in den Mikroprozessor gelesen.
Die in Fig. 6 dargestellte Schaltung kann auf die in Fig. 7 dargestellte Halbleiterspeicheranordnung angewandt werden.
Viele, sehr verschiedene Ausführungsformen der vorliegenden Erfindung können konstruiert werden, ohne daß sie den Umfang der vorliegenden Erfindung verlassen. Es versteht sich, daß die vorliegende Erfindung nicht auf die in dieser Spezifikation beschriebenen spezifischen Ausführungsformen begrenzt ist, außer wie in den beigefügten Ansprüchen definiert.

Claims

1. Eine Halbleiterspeicheranordnung mit:

einer Vielzahl von Speicherzellen, angeordnet in einer Matrix (3) von Spalten, die mit entsprechenden Spaltenleitungen (BL) der Anordnung verbunden sind, und Reihen, die mit entsprechenden Reihenleitungen (WLm, WLm+2, ...) der Anordnung verbunden sind;

einem Reihenauswahlmittel (5), welches zum Empfangen von extern angelegten Reihenauswahldaten, die eine ausgewählte der genannten Reihenleitungen bezeichnen, angeschlossen ist und in Abhängigkeit von jenen Daten betriebsfähig ist, um jene ausgewählte Reihenleitung zu aktivieren;

einer Eingangs-/Ausgangsschaltung (10), die mit den genannten Spaltenleitungen (BL) verbunden ist und eine Vielzahl von jeweils vorher festgelegten verschiedenen Gruppen (BL&sub0;-BL&sub3;, BL&sub1;-BL&sub4; ..., BLn-3-BLn) der genannten Spaltenleitungen (BL) zugeordneten Steuereingängen hat; und

einem Spaltengruppenauswahlmittel (9), welches zum Empfangen von extern angelegten Auswahldaten (A&sub0;-A&sub8;), die einen ausgewählten der genannten Steuereingänge bezeichnen, angeschlossen ist und in Abhängigkeit von jenen Daten betriebsfähig ist, um ein Spaltengruppenauswahlsignal an den genannten einen ausgewählten der Steuereingänge anzulegen;

wobei die genannte Eingangs-/Ausgangsschaltung (10) eine Vielzahl von Eingangs-/Ausgangsleitungen (DB), deren Anzahl gleich der der Spaltenleitungen von jeder der genannten verschiedenen Gruppen ist, enthält und bei Empfang eines derartigen Spaltengruppenauswahlsignals betriebsfähig ist, um die Spaltenleitungen der besonderen, dem ausgewählten Steuereingang zugeordneten Gruppe mit den entsprechenden genannten Eingangs-/Ausgangsleitungen (DB) zu verbinden, um dadurch eine parallele Übertragung von Datenbits zwischen den genannten Eingangs-/Ausgangsleitungen (DB) und jenen Speicherzellen der genannten Vielzahl zu gestatten, die mit der genannten ausgewählten Reihenleitung verbunden sind und auch jeweils mit den Spaltenleitungen der genannten besonderen Gruppe verbunden sind;

dadurch gekennzeichnet, daß jede der genannten Eingangs-/Ausgangsleitungen (DB) mit einem individuellen Satz von Gattereinheiten (Q) versehen ist, die durch Anlegen von derartigen Spaltengruppenauswahlsignalen an sie aktiviert werden können, um entsprechende Spaltenleitungen mit der betreffenden Eingangs-/Ausgangsleitung zu verbinden, und jeder der genannten Steuereingänge mit einer individuellen Gruppe (zum Beispiel Q&sub0;&submin;&sub0;&sub0;&submin;&sub0;, Q&sub0;&submin;&sub0;&sub0;&submin;&sub1;, Q&sub0;&submin;&sub0;&sub0;&submin;&sub2;, Q&sub0;&submin;&sub0;&sub0;&submin;&sub3;) der genannten Gattereinheiten verbunden ist, welche Gruppe aus genau einer Gattereinheit von jedem der individuellen Sätze besteht, um dadurch die Gruppe (BL&sub0;-BL&sub3;) der dem betreffenden Steuereingang zugeordneten Spaltenleitungen zu definieren, wobei einige (zum Beispiel BL&sub2;, BL&sub3;) der Spaltenleitungen jener definierten Gruppe (BL&sub0;-BL&sub3;) ebenfalls Glieder einer anderen (zum Beispiel BL&sub1;- BL&sub4;) der genannten verschiedenen Gruppen von Spaltenleitungen sind, aber jeweils mit verschiedenen Eingangs-/Ausgangsleitungen (DB&sub1;, DB&sub2;) verbunden sind, wenn der jener anderen Gruppe (BL&sub1;-BL&sub4;) zugeordnete Steuereingang ausgewählt ist.

2. Eine Anordnung nach Anspruch 1 mit einer weiteren Vielzahl von Speicherzellen, angeordnet in einer zweiten Matrix (4) von Spalten, die mit entsprechenden weiteren Spaltenleitungen (BL) der Anordnung verbunden sind, und Reihen, die mit entsprechenden weiteren Reihenleitungen (WLm+1, WLm+3, ...) der Anordnung verbunden sind, wobei das genannte Reihenauswahlmittel (5) auch betriebsfähig ist, um eine ausgewählte der genannten weiteren Reihenleitungen zu aktivieren; und

einer weiteren Eingangs-/Ausgangsschaltung (11), die mit den genannten weiteren Spaltenleitungen verbunden ist und eine Vielzahl von weiteren, jeweils vorher festgelegten verschiedenen Gruppen der genannten weiteren Spaltenleitungen zugeordneten Steuereingängen hat, wobei die weiteren Spaltenleitungen jeder dieser Gruppen der Anzahl nach den genannten Eingangs-/Ausgangs leitungen (DB) gleich sind;

wobei das genannte Spaltengruppenauswahlmittel (9) bei Empfang von derartigen Auswahldaten (A&sub0;-A&sub8;), die einen ausgewählten der genannten weiteren Steuereingänge bezeichnen, betriebsfähig ist, um ein Spaltengruppenauswahlsignal an den genannten ausgewählten jener Eingänge anzulegen; und wobei die genannte weitere Eingangs-/Ausgangsschaltung (11) bei Empfang jenes Spaltengruppenauswahlsignals betriebsfähig ist, um die weiteren Spaltenleitungen der besonderen, dem entsprechenden ausgewählten weiteren Steuereingang zugeordneten Gruppe mit den genannten Eingangs-/Ausgangsleitungen (DB) zu verbinden, um dadurch eine parallele Übertragung von Datenbits zwischen den genannten Eingangs-/Ausgangsleitungen (DB) und jenen Speicherzellen der genannten weiteren Vielzahl zu gestatten, die mit der ausgewählten weiteren Reihenleitung verbunden sind und auch jeweils mit den weiteren Spaltenleitungen der letztgenannten besonderen Gruppe verbunden sind;

wobei jede der genannten Eingangs-/Ausgangsleitungen (DB) mit einem weiteren individuellen Satz von Gattereinheiten versehen ist, der durch Anlegen von derartigen Spaltengruppenauswahlsignalen an ihn aktiviert werden kann, um entsprechende weitere Spaltenleitungen mit der betreffenden Eingangs-/Ausgangsleitung zu verbinden, und wobei jeder der genannten weiteren Steuereingänge mit einer individuellen Gruppe jener Gattereinheiten verbunden ist, welche Gruppe aus genau einer Gattereinheit von jedem der genannten weiteren individuellen Sätze besteht, um dadurch die Gruppe von weiteren, dem betreffenden weiteren Steuereingang zugeordneten Spaltenleitungen zu definieren, wobei einige jener weiteren Spaltenleitungen ebenfalls Glieder einer anderen der genannten verschiedenen Gruppen von weiteren Spaltenleitungen sind, aber jeweils mit verschiedenen Eingangs-/Ausgangsleitungen verbunden sind, wobei die Reihen- und Spaltengruppenauswahlmittel (5, 9) selektiv betriebsfähig sind, um sowohl eine ausgewählte der Reihenleitungen (WLm) von Anspruch 1 als auch eine entsprechende der genannten weiteren Reihenleitungen (WLm+1) zu aktivieren, und gleichzeitig, um solch ein Spaltengruppenauswahlsignal an eine Übergangsgruppe (Q&sub5;, Q&sub6;, Q&sub7;, Q&sub8;) der Gattereinheiten anzulegen, die aus einer oder mehr Gattereinheiten (Q&sub5;, Q&sub6;) von den genannten individuellen Sätzen von Anspruch 1 und einer oder mehr Gattereinheiten (Q&sub7;, Q&sub8;) von den genannten weiteren individuellen Sätzen besteht, um dadurch zu veranlassen, daß eine Übergangsgruppe (BLn-1, BLn, BL&sub0;, BL&sub1;) von Spaltenleitungen, deren Anzahl der der genannten Eingangs- /Ausgangsleitungen (DB) gleich ist und die aus einer oder mehr (BLn-1, BLn) Endspaltenleitungen der Matrix (3) von Anspruch 1 und einer oder mehr (BL&sub0;, BL&sub1;) weiteren Anfangsspaltenleitungen der genannten weiteren Matrix (4) besteht, jeweils mit den genannten Eingangs- /Ausgangsleitungen (DB) verbunden wird.

3. Eine Anordnung nach Anspruch 2, bei der jede der genannten verschiedenen Gruppen von Spaltenleitungen aus vier aufeinanderfolgenden Spaltenleitungen in der Matrix (3) von Anspruch 1 besteht, und jede der genannten verschiedenen Gruppen von weiteren Spaltenleitungen aus vier aufeinanderfolgenden weiteren Spaltenleitungen in der genannten weiteren Matrix (4) besteht;

und bei der drei derartige Übergangsgruppen von Spaltenleitungen vorhanden sind, die jeweils aus den letzten drei aufeinanderfolgenden Spaltenleitungen (BLn-2, BLn-1, BLn) der Matrix (3) von Anspruch 1 und der ersten weiteren Spaltenleitung (BL&sub0;) der genannten weiteren Matrix (4), den letzten zwei aufeinanderfolgenden Spaltenleitungen (BLn-1, BLn) der Matrix (3) von Anspruch 1 und den ersten zwei aufeinanderfolgenden weiteren Spaltenleitungen (BL&sub0;, BL&sub1;) der genannten weiteren Matrix (4) und der letzten Spaltenleitung (BLn) der Matrix (3) von Anspruch 1 und den der genannten weiteren Matrix (4) und der letzten Spaltenleitung (BLn) der Matrix (3) von Anspruch 1 und den ersten drei aufeinanderfolgenden weiteren Spaltenleitungen (BL&sub0;, BL&sub1;, BL&sub2;) der genannten weiteren Matrix (4) bestehen.

4. Eine Anordnung nach Anspruch 2 oder 3, bei der die Reihen- und Spaltengruppenauswahlmittel (5, 9) selektiv betriebsfähig sind, um sowohl eine ausgewählte der genannten weiteren Reihenleitungen (WLm+1) der genannten weiteren Matrix (4) als auch eine entsprechende der genannten Reihenleitungen (WLm+2) der Matrix (3) von Anspruch 1 zu aktivieren, und gleichzeitig, um ein derartiges Spaltengruppenauswahlsignal an eine weitere Übergangsgruppe (Q&sub9;, Q&sub1;&sub0;, Q&sub1;&sub1;, Q&sub1;&sub2;) von Gattereinheiten anzulegen, die aus einer oder mehr Gattereinheiten (Q&sub9;, Q&sub1;&sub0;) von den genannten weiteren individuellen Sätzen und einer oder mehr Gattereinheiten (Q&sub1;&sub1;, Q&sub1;&sub2;) von den genannten individuellen Sätzen von Anspruch 1 besteht, um dadurch zu veranlassen, daß eine weitere Übergangsgruppe (BLn-1, BLn, BL&sub0;, BL&sub1;) von Spaltenleitungen, deren Anzahl der der genannten Eingangs- /Ausgangsleitungen (DB) gleich ist und die aus einer oder mehr (BLn-1, BLn) weiteren Endspaltenleitungen der genannten weiteren Matrix (4) und einer oder mehr (BL&sub0;, BL&sub1;) Anfangsspaltenleitungen der Matrix (3) von Anspruch 1 besteht, mit den entsprechenden genannten Eingangs- /Ausgangsleitungen (DB) verbunden wird.

5. Eine Anordnung nach Anspruch 4 in Verbindung mit Anspruch 3, bei der drei derartige weitere Übergangsgruppen von Spaltenleitungen vorhanden sind, die jeweils aus den letzten drei aufeinanderfolgenden weiteren Spaltenleitungen (BLn-2, BLn-1, BLn) der genannten weiteren Matrix (4) und der ersten Spaltenleitung (BL&sub0;) der Matrix (3) von Anspruch 1, den letzten zwei aufeinanderfolgenden weiteren Spaltenleitungen (BLn-1, BLn) der genannten weiteren Matrix (4) und den ersten zwei aufeinanderfolgenden Spaltenleitungen (BL&sub0;, BL&sub1;) der Matrix (3) von Anspruch 1 Spaltenleitungen (BL&sub0;, BL&sub1;, BL&sub2;) der Matrix (3) von Anspruch 1 bestehen.

6. Eine Anordnung nach Anspruch 2, die auf solch eine Weise betriebsfähig ist, daß die sukzessiv aktivierten Reihenleitungen aus der Matrix (3) von Anspruch 1 und der genannten weiteren Matrix (4) abwechselnd ausgewählt werden, so wie die Reihenauswahldaten durch einen vorher festgelegten Wert wiederholt inkrementiert werden.

7. Eine Anordnung nach irgendeinem vorhergehenden Anspruch, bei der die genannten Eingangs-/Ausgangsleitungen (DB) mit einem seriellen Datenübertragungsmittel (12) verbunden sind, welches ansprechend auf das wiederholte Anlegen eines vorher festgelegten Steuersignals (CAS) daran betriebsfähig ist, um Datenbits nacheinander anzunehmen für die Lieferung während einer Schreiboperation an die genannten entsprechenden Eingangs-/Ausgangsleitungen, oder um Datenbits, die von den entsprechenden Eingangs- /Ausgangsleitungen während einer Leseoperation empfangen wurden, nacheinander auszugeben.