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Die vorliegende Erfindung betrifft einen synchronen
dynamischen Direktzugriffsspeicher (DRAM) für
Burst/Lese/Schreib-Operationen.
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Fig. 1 der beigefügten Zeichnungen zeigt einen herkömmlichen
dynamischen RAM (DRAM) mit einer herkömmlichen Basis-
Architekturkonfiguration. Fig. 2 zeigt eine detaillierte
Zeichnung des in Fig. 1 gezeigten herkömmlichen DRAM.
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Bei der herkömmlichen Basis-Architekturkonfiguration des
dynamischen RAM (DRAM), wie er in Fig. 1 gezeigt ist, werden
aus einer durch eine Wortleitung ausgewählten Speicherzelle
ausgelesene Daten über eine Bitleitung zu einem
Leseverstärker (S/A) übertragen bzw. transferiert.
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Ein Paar von Datenelementen, die durch den S/A verstärkt
sind, werden über ein Paar von FETs 101 (in Fig. 2 gezeigt),
über welche das Paar von Datenelementen durch ein Signal auf
einer Spaltenauswahlleitung CSL gesteuert wird, zu einem
Ausgangspuffer 104 ausgelesen.
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Bei der herkömmlichen Basis-Architekturkonfiguration des in
den Fig. 1 und 2 gezeigten DRAM werden wir nachfolgend eine
von Architekturkonfigurationen eines herkömmlichen synchronen
DRAM (SDRAM) beschreiben.
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Fig. 3 der beigefügten Zeichnungen zeigt einen Pfad der
synchronen Daten-Lese/Schreib-Operationen für die Eingabe und
die Ausgabe einer Einheit von Daten. Diese Operationen werden
nun kurz erklärt werden.
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Während der Ausgabe einer Kette von seriellen Daten werden
dann, wenn die Kopf- bzw. Anfangsadresse der Daten in der
Kette zur Verfügung gestellt ist, zwei benachbarte CSLs
entsprechend den Spaltenauswahlleitungen CSL1 und CSL2
ausgewählt, und vier Elemente von Daten von Speicherzellen
werden über vier Paare von DB-Leitungen ausgelesen. Dies ist
ein 2-Bit-Vorauslesesystem, durch welches aus zwei Spalten
innerhalb von zwei Taktzyklen gleichzeitig ausgelesene Daten
seriell übertragen werden und zwei Paare von DB-Leitungen
ausgewählt werden, um mit einer seriellen
Zugsgriffsadressierung von den vier Paaren von DB-Leitungen
übereinzustimmen. Diese Auswahl wird durch einen DB-Selektor
durchgeführt. Die Daten auf den zwei Paaren von ausgewählten
DB-Leitungen werden zu zwei Paaren von RWD-Leitungen RWD1 und
RWD2 übertragen. Daten in den ersten zwei Zyklen auf den zwei
Paaren von RWD-Leitungen werden in Register R1 und R2
gespeichert, und Daten in den nächsten zwei Zyklen werden in
Register R3 und R4 gespeichert. Bei dieser Schreiboperation
zu den Registern R1 bis R4 wird die Ablauffolge zum Speichern
der Daten von den RWD-Leitungen RWD1 und RWD2 in die Register
R1 bis R4 durch RWD-Schalter RWDS1 und RWDS2 bestimmt.
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Die Daten, die durch diese Schalter RWDS1 und RWDS2 laufen,
werden in einer Zugriffsablauffolge bzw. Zugriffssequenz in
die Register R1 bis R4 durch Registerübertragungs-Gatter RTG1
und RTG2 gespeichert, die sich abwechselnd alle zwei Zyklen
öffnen, um eine Datenausgabe mit hoher Geschwindigkeit zur
Verfügung zu stellen.
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Die RWD-Schalter 1, 2 und die Registerübertragungs-Gatter
RTG1 und RTG2, wie sie in Fig. 3 gezeigt sind, sind aus Gates
von FETs aufgebaut. Die in den Registern R1, R4 gespeicherten
Daten werden, wie es beispielsweise in Fig. 4 gezeigt ist,
zum Ausgangspuffer 104 ausgelesen.
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Fig. 5 zeigt ein Zeitdiagramm des Datenübertragungszustands
bei dieser Datenleseoperation, die oben beschrieben ist. In
Fig. 5 ist der Datenübertragungszustand unter der Bedingung
dargestellt, daß die Burstlänge 8 ist und die Zahl einer
Latenz 3 ist, gezählt, nachdem eine Adresse bestimmt oder
zwischengespeichert ist.
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In Fig. 5 ist der Betriebszustand jedes der
Konfigurationselementen, die in Fig. 3 gezeigt sind,
dargestellt. Diese werden nun aufeinanderfolgend erklärt
werden.
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Zuerst wird in einem Taktzyklus (CLK) eine
Spaltenadressenhinweissignal (/CAS) von hoch auf niedrig
geschaltet, wird die Anfangsadresse einer Kette von
Burstdaten eingestellt und wird ein Zugriff begonnen. Nachdem
die Anfangsadresse bestimmt ist, und zwar gemäß der
Adressierungssequenz des Burstdatenzugriffs, wird eine
interne Adresse für alle zwei Zyklen erzeugt und wird eine
Zugriffsoperation beim Anstieg von Pegeln von jeder von zwei
Auswahlleitungen CSL ausgeführt.
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Wenn die Spaltenauswahlleitung CSL ansteigt, tritt das DB-
Leitungspaar sofort in einen Besetztzustand ein. Wenn die
Daten zufriedenstellend auf dem DB-Leitungspaar gehalten
worden sind, und zwar unter Verwendung des DB-Selektors,
werden Daten von zwei Paaren in vier-Paar-DB-Leitungen zum
RWD-Leitungspaar übertragen, und die RWD-Leitungen treten
alle zwei Zyklen in den Besetztzustand ein. Wenn Daten auf
den RWD-Leitungen ausreichend gehalten werden, werden die
Daten durch die Operation eines der Registerübertragungs-
Gatter RTG1, RTG2 und eines der RWD-Schalter RWD1 und RWD2 in
das Register gespeichert.
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Bei dieser Datenspeicheroperation werden die RWD-Schalter 1
oder 2 durch Adressieren für die Burstdaten geeignet
ausgewählt und EIN-geschaltet, sind die Registerübertragungs-
Gatter 1 und 2 normalerweise abwechselnd auf EIN und werden
die Daten im Register gespeichert.
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Wenn die jeweiligen Registerübertragungs-Gatter RTG1 und RTG2
EIN-geschaltet werden, werden die Inhalte des Registers
sofort überschrieben und werden Daten von einem AUSGANG
seriell übertragen, der in den Besetztzustand eintritt.
Während diese Burstdatenübertragungen gesteuert werden, wird,
nachdem der Zugriff auf die Burstdatenübertragung beendet
ist, der Taktzyklus zum Beginnen eines neuen
Burstübertragungszugriffs beschränkt, weil die interne
Operation in zwei Taktzyklen bearbeitet wird. Anders
ausgedrückt wird eine Zeitbeschränkung erzeugt, so daß ein
neuer Zugriff ab einem optionalen Zyklus, nachdem die
Burstdatenübertragung beendet ist, nicht begonnen wird. Wenn
ein neuer Burstdatenübertragungszugriff ab einem optionalen
Zyklus begonnen wird, nachdem die vorherige
Burstdatenübertragung beendet ist, ist es nötig, die
Steuerung der Taktperiode temporär rückzusetzen und die neue
Burstdatenübertragung nach zwei Zyklen zu beginnen.
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Aus diesem Grund wird zu einer Zeit, zu welcher der
Burstdatenübertragungszugriff beendet ist und zu der es
unnötig wird, den Burstdatenübertragungszugriff zu steuern,
intern ein Datenburst-Beendigungssignal erzeugt. Das
Steuersystem wird ab dem Taktzyklus rückgesetzt, in welchem
das Datenburst-Beendigungssignal erzeugt wird. Dieser
Taktzyklus ist durch das in Fig. 5 gezeigte Bezugszeichen
CLK9 bezeichnet.
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Weil es nicht möglich ist, einen neuen
Burstdatenübertragungszyklus zu beginnen, wenn das Rücksetzen
nicht beendet ist, und eine Zeitperiode von mehreren zehn ns
für das Rücksetzen erforderlich ist, tritt das Einstellen
einer neuen Startadresse für eine neue Burstdatenübertragung
ab einem Taktzyklus 11 auf. Aus diesem Grund ist es nicht
möglich, einen neuen Burstzugriff in den Taktzyklen CLK9 und
CLK10 einzustellen. Demgemäß ist die Ausgabe einer neuen
Burstdatenübertragung nach der dicken gestrichelten Linie in
Fig. 5 nicht möglich, so daß eine Datenausgabe der neuen
Burstdatenübertragung nur nach der dünnen gestrichelten Linie
möglich ist, was nachteilig bei einer Hochgeschwindigkeits-
Burstdatenübertragung ist.
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Wie es aus der vorangehenden Beschreibung gesehen werden
kann, ist die oben beschriebene Rücksetzoperation in einem
herkömmlichen synchronen DRAM während der Übertragung für
eine Burstdatenkette erforderlich. Weil die Rücksetzoperation
eine vergleichsweise lange Zeit dauert, ist es sehr mühsam,
Burstdaten kontinuierlich mit hoher Geschwindigkeit zu
übertragen.
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Zusätzlich ist bei einem herkömmlichen synchronen DRAM das
Datenübertragungssystem für Zellenfelder einer Mehrfachbank-
Architekturkonfiguration nicht auf eine optimale Weise
angeordnet, was ein Erhöhen des Bereichs des Chips erfordert.
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Es ist eine Aufgabe der vorliegenden Erfindung, einen
synchronen DRAM zu schaffen, wobei die Anordnung von
Zellenfeldern bei einer Mehrfachbank-Architekturkonfiguration
und einem Datenübertragungssystem optimiert ist und/oder eine
Hochgeschwindigkeits-Burstdatenübertragung erreicht wird.
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Gemäß einem Aspekt der vorliegenden Erfindung ist ein
synchroner dynamischer Direktzugriffsspeicher (DRAM)
geschaffen, der folgendes aufweist:
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ein erstes internes Taktsystem zum Steuern einer
Übertragung einer ersten Kette von Burstdaten synchron zu
einem externen Taktsignal;
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ein zweites internes Taktsystem zum Steuern einer
Übertragung der nächsten Kette von Burstdaten synchron zum
externen Taktsignal; und
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eine Burst-Steuerschaltung zum Ausgeben eines
Rücksetzsignals zum ersten System und zum Treiben des zweiten
Systems zum Steuern einer Übertragung der nächsten Kette von
Burstdaten entweder dann, wenn die Übertragung der ersten
Kette beendet ist, unter einer Steuerung des ersten Systems,
oder dann, wenn die Übertragung in Reaktion auf ein Burst-
Unterbrechungssignal unterbrochen wird;
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wobei eine Übertragung der nächsten Kette direkt durch
das ausgewählte interne Taktsystem begonnen wird.
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Diese und andere Aufgaben, Merkmale und Vorteile der
vorliegenden Erfindung werden aus der folgenden Beschreibung
der bevorzugten Ausführungsbeispiele klarer werden, genommen
in Zusammenhang mit den beigefügten Zeichnungen, wobei:
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Fig. 1 eine Basiskonfigurationszeichnung für einen
herkömmlichen DRAM ist;
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Fig. 2 ein Diagramm ist, das einen Teil der
Konfiguration des in Fig. 1 gezeigten
herkömmlichen DRAM zeigt;
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Fig. 3 ein Diagramm ist, das einen Teil der
Konfiguration bezüglich einer
Burstdatenübertragung für einen herkömmlichen
synchronen DRAM zeigt;
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Fig. 4 ein Diagramm ist, das einen Teil der
Konfiguration des in Fig. 3 gezeigten synchronen
DRAM zeigt;
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Fig. 5 ein Zeitdiagramm für die
Burstdatenübertragungsoperation der Struktur des
in Fig. 3 gezeigten synchronen DRAM ist;
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Fig. 6 eine Konfigurationszeichnung für ein
Vergleichsbeispiel eines synchronen DRAM ist;
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Fig. 7 ein Blockdiagramm ist, das die Beziehung zwischen
Zellenfeldern und Datenbussen in einem in Fig. 6
gezeigten Zellenfeldpaar zeigt;
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Fig. 8 ein Diagramm ist, das die Beziehung zwischen
Datenübertragungspfaden und Banken zeigt, die in
Fig. 6 gezeigt sind;
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Fig. 9 ein Blockdiagramm ist, das eine
Treibereinrichtung zum Treiben von Zellenfeldern
zeigt, die im synchronen DRAM der Fig. 6 bis 8
enthalten sind;
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Fig. 10 eine weitere Konfigurationszeichnung für den
synchronen DRAM der Fig. 6 bis 8 ist;
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Fig. 11 eine Konfigurationszeichnung für die Beziehung
zwischen I/O-Bussen und I/O-Anschlußwegen im
synchronen DRAM der Fig. 6 bis 10 ist;
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Fig. 12 eine Konfigurationszeichnung von zwei internen
Taktsystemen in einem synchronen DRAM als
Ausführungsbeispiel der vorliegenden Erfindung
ist;
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Fig. 13 ein Diagramm ist, das spezifisch einen Teil der
Konfiguration des in Fig. 12 dargestellten
Ausführungsbeispiels zeigt;
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Fig. 14 ein Diagramm ist, das spezifisch einen Teil der
Konfiguration des in Fig. 11 dargestellten
Ausführungsbeispiels zeigt; und
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Fig. 15 ein Betriebs-Zeitdiagramm für die in Fig. 14
gezeigte Struktur ist.
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Weitere Merkmale dieser Erfindung werden im Verlauf der
folgenden Beschreibung von beispielhaften
Ausführungsbeispielen klar werden, die zur Illustration der
Erfindung angegeben sind und diese nicht beschränken sollen.
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Fig. 6 ist ein Architekturkonfigurationsdiagramm für ein
Vergleichsbeispiel eines synchronen dynamischen
Direktzugriffsspeichers (eines synchronen DRAM).
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Der in Fig. 6 gezeigte Speicher kann grundsätzlich als
synchronener DRAM mit einer 64 Mega-Bit-(64 Mb-)
Strukturkonfiguration angesehen werden. Der gezeigte
synchrone 64 Mb-DRAM weist vier Bänke auf, von welchen jede
4096 Zeilen · 512 Spalten · 8 I/Os (2 · 4I/Os) hat.
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Jede Bank enthält zwei Blöcke, wie beispielsweise einen Block
1 und einen Block 2 in der Bank 1. Jeder Block weist acht
Zellenfeldpaare 63 auf, wobei jedes Zellenfeldpaar 1 M Bits
hat. Detaillierter besteht, wie es in Fig. 7 gezeigt ist,
jedes 1-Mb-Zellenfeldpaar 63 aus zwei Zellenfeldern 71 und
72, die jeweils 1024 Spalten · 512 Zeilen haben, wobei
Leseverstärker (S/AS) zwischen den zwei Zellenfeldern 71 und
72 enthalten sind. Jeder der Blöcke in jeder Bank hat einen
Datenbus 61 für alle vier I/Os. Auf diese Weise ist eine Bank
in zwei Blöcke aufgeteilt, wobei eine jeweilige Hälfte einer
Hälfte von I/Os entspricht, so daß acht I/Os bei einem Bus
für vier I/Os untergebracht werden können, nämlich für vier
Blöcke. Diese Konfiguration sorgt für eine Reduktion
bezüglich des Chipbereichs, weil der Bereich von I/O-Bussen
61 die Hälfte des Bereichs des in Fig. 1 gezeigten
herkömmlichen synchronen DRAM ist.
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Zusätzlich werden dann, wenn die Zellenfelder betrieben
werden, wie beispielsweise in dem Fall der Bank 1, die durch
die schrägen Linien angezeigten 1-Mb-Zellenfeldpaare 63
angetrieben, und jedes Zellenfeldpaar 63 verwendet jeweils
zwei I/Os. Jeder I/O-Bus 61 ist aus vier I/Os ausgebildet und
ist gemeinsam zwischen den benachbarten zwei Banken
vorgesehen, wie beispielsweise zwischen der Bank 1 und der
Bank 2 oder zwischen der Bank 3 und der Bank 4. Dies ist so,
weil aufgrund der Spezifikationen des synchronen DRAM Daten
nicht gleichzeitig zu zwei Banken übertragen werden können.
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Als nächstes wird die Architekturkonfiguration des
Datenübertragungspfads zwischen dem Zellenfeld und dem I/O-
Bus erklärt werden.
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Fig. 7 ist ein Blockdiagramm, das die detaillierte
Konfiguration eines Zellenfeldpaars 63 (Abschnitt mit
schrägen Linien) zeigt, wie es in Fig. 6 gezeigt ist.
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In Fig. 7 sind Zellenfelder 71, 72 und 73 aus 1024 Spalten x
512 Zeilen aufgebaut. Leseverstärker (S/As) 74 werden
gemeinsam an den zwei Seiten der Zellenfelder 71 und 72
verwendet und führen eine Leseoperation für Bitleitungen 76
des Zellenfelds 71 oder 72 durch, das betrieben wird. Der S/A
74, der an den zwei Seiten des ausgewählten angetriebenen
Zellenfelds ausgerichtet ist, wie beispielsweise des
Zellenfelds 72, führt eine Leseoperation auf einer Bitleitung
dieses Zellenfelds aus.
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Vier Paare von Datenbusleitungen DB11, DB12, DB13, DB14 sind
zwischen den Zellenfeldern 71 und 72 angeordnet, und vier
Paare von Datenbusleitungen DB21, DB22, DB23, DB24 sind
zwischen den Zellenfeldern 72 und 73 vorgesehen.
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Beispielsweise werden zwei Paare bei den Datenbusleitungen
DB11, DB12, DB13 und DB14 durch einen DB-Selektor 75
ausgewählt. Daten werden auf dieselbe Weise übertragen, wie
es in Fig. 3 erklärt ist.
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In Fig. 7 nicht gezeigt sind für die Verbindung von
Bitleitungen 76, die durch eine gestrichelte Linie
dargestellt sind, und einem jeweiligen S/A 74,
Umschaltschaltungen, die abgetrennt sind, wenn ein nicht
betriebenes Zellenfeld zwischen einem jeweiligen S/A 74 und
einer jeweiligen Bitleitung 76 vorgesehen ist.
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Die Bitleitungen 76 in einem Zellenfeld sind in der rechten
Richtung und in der linken Richtung als jeweils zwei
angeordnet, um unterschiedliche I/Os auszubilden. Wie es in
Fig. 7 gezeigt ist, zeigen Spaltenauswahlleitungen CSL1 und
CSL2 zwei benachbarte Spaltenauswahlleitungen an, die bei
einem jeweiligen Taktzyklus gleichzeitig ausgewählt werden.
Durch die Spaltenauswahlleitungen CSL1 und CSL2 werden die
zwei DB-Leitungen in den vier Paaren von I/Os, die an den
beiden Seiten des Zellenfelds 72 sind, gleichzeitig mit dem
S/A 4 verbunden.
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Als nächstes ist die Anschlußbeziehung zwischen den RWD-
Leitungen von I/O&sub1; bis 1/02, die aus den I/O-Bussen bestehen,
in Fig. 8 gezeigt. Fig. 8 zeigt den Teil 62, der durch die in
Fig. 6 gezeigte gestrichelte Linie umgeben ist.
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Fig. 8 zeigt die RWD-Leitung von I/O&sub1; bis zur RWD-Leituflg von
I/O&sub4;, die die gemeinsamen I/Os für die Bank 1 und die Bank 2
sind. Die Zellenfelder 63 als der Abschnitt mit schrägen
Linien in der Bank 1 werden selektiv angetrieben. Die
vergrößerte Konfiguration der Zellenfelder 63 ist detailliert
gezeigt. Es wird jeweils eines der zwei Zellenfelder
angetrieben. Beispielsweise werden die Zellenfelder 71 und
73, die durch schräge Linien gezeigt sind, angetrieben. Die
Antriebs-DB-Selektoren 81 bis 84 sind auch durch schräge
Linien angezeigt und sind mit der RWD-Leitung von I/O&sub1; bis
zur RWD-Leitung von I/O&sub4; in einer Ablauffolge zur Hälfte der
in Fig. 8 gezeigten Blöcke verbunden, die die Bank 1
ausbilden. Ebenso sind die RWD-Leitungen für die I/Os 5, 6,
7, 8 mit der anderen Hälfte der Blöcke für die in Fig. 8
nicht gezeigten Bänke verbunden.
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Die DB-Leitungen werden gemeinsam an den beiden Seiten der
Zellenfelder 71 bis 74 verwendet, so daß dann, wenn dieser
Typ von Datenübertragungpfad vorgesehen ist, ein Zuordnen der
Adresse von I/O zu einem jeweiligen Zellenfeld effektiv durch
Betreiben eines jeweiligen anderen der Zellenfelder möglich
ist.
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Fig. 9 ist ein Blockdiagramm, das eine Treibereinrichtung 90
zum Treiben der Zellenfelder 71 bis 74 zeigt, die im
synchronen DRAM der Fig. 6 enthalten sind. In Fig. 9 werden
die zwei Zellenfelder 71 und 73 unter der Steuerung der
Treibereinrichtung 90 betrieben. Die Daten vom Zellenfeld 71
werden zu den RWD-Leitungen von I/O1 und I/O2 über die DB-
Selektoren 81 und 82 übertragen. Die Daten vom Zellenfeld 73
werden zu den RWD-Leitungen von I/O3 und I/O4 über die DB-
Selektoren 83 und 84 (die durch die schrägen Linien angezeigt
sind) übertragen. Somit werden die DB-Leitungen durch die
benachbarten Zellenfelder gemeinsam verwendet. Beispielsweise
werden die mit dem DB-Selektor 82 verbundenen DB-Leitungen
für das Zellenfeld 71 und das Zellenfeld 72 gemeinsam unter
einer Zeitaufteilung verwendet.
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Demgemäß ist es mittels der Zellenfelder und der
Datenübertragungspfade bei dieser Architekturkonfiguration
des ersten Ausführungsbeispiels der vorliegenden Erfindung,
die oben detailliert beschrieben ist, möglich, einen
großräumigen synchronen DRAM auszubilden, weil das Erhöhen
des Systembereichs, das durch die Datenübertragungspfade
verursacht wird, auf einem Minimum gehalten werden kann.
Insbesondere ist die Architekturkonfiguration des synchronen
DRAM bei diesem Ausführungsbeispiel so, daß jede Bank in zwei
Blöcke aufgeteilt ist und die I/O-RWD-Leitungen in zwei
Teilen zugeordnet sind, und die Datenbusse, die für eine
Zeitaufteilung verwendet werden können, teilweise getrennt
sind, und die Datenübertragungspfade in den Datenbussen, die
für eine Zeitaufteilung zwischen den Banken verwendet werden
können, und ähnliches gemeinsam mit den Zellenfeldern, den
Banken und ähnlichem vorgesehen ist.
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Beim oben beschriebenen ersten Ausführungsbeispiel ist ein
Bank in zwei aufgeteilt. Jedoch kann, wie es beispielsweise
in Fig. 10 gezeigt ist, eine Bank auch in vier Blöcke BLOCK1
bis BLOCK4 aufgeteilt sein, und 2-Bit-I/O-Busse können für
die jeweiligen Blöcke verwendet werden.
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Ebenso ist bei dem in Fig. 6 gezeigten Konfigurationsaufbau
dann, wenn ein I/O-Puffer (von den Fig. 6 und 11 weggelassen)
entsprechend den jeweiligen I/O-Bussen 61, wie es in Fig. 11
gezeigt ist, in einem Layout-Bereich 106 (der durch die
gestrichelte Linie) für Anschlußflecken benachbart zu einem
I/O-Anschlußflecken (von Fig. 11 weggelassen) ausgebildet
ist, der Verdrahtungspfad zwischen dem I/O-Puffer und dem
I/O-Anschlußflecken kurz, und es ist möglich, eine
Reduzierung bezüglich des Chipbereichs zur Verfügung zu
stellen.
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Fig. 12 ist eine Ansicht eines Ausführungsbeispiels der
vorliegenden Erfindung und ist ein Blockdiagramm eines
Taktsystems zum Steuern des internen Betriebs, welches die
Architektur zum Abschwächen der Beschränkungen des beim
herkömmlichen Beispiel eines internen Takts zum Steuern der
Datenübertragung erklärten Rücksetzens zeigt.
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Die fetten Linien in Fig. 12 zeigen einen Signalpfad. Wenn
eine Reihe von Operationen für dieses System beendet ist,
werden Rücksetz- und Umschaltsignale zu jedem Block
übertragen, wie es durch die gestrichelten Linien gezeigt
ist.
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Ein externes Taktsignal CLK wird über einen Schalter S1 zum
internen Taktsystem 1 übertragen, das ein Signal zum Steuern
der Ausgabe von den Registern R1 bis R4 erzeugt, die in Fig.
3 gezeigt sind. Das interne Taktsystem 1 empfängt ein
externes Signal /CAS zum Erzeugen eines internen Taktsignals
zur Steuerung vom externen Taktsignal CLK1. Das interne
Taktsignal treibt einen Burst-Steuerabschnitt 117 zum Steuern
eines Burstdatenzugriffs durch einen Schalter W1.
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Wenn eine Kette von Burstzugriffen unter der Steuerung des
Burst-Steuerabschnitts 117 beendet ist oder wenn ein von
außen geliefertes Burst-Unterbrechungssignal empfangen wird,
daß ein Fortschreiten des Burstzugriffs anhält, wird ein
ENDE-Signal zu einem Block ES118 übertragen, der ein
Rücksetz- und Umschaltsignal vom Burst-Steuerabschnitt 117
erzeugt. Der Block Es 118 gibt ein Signal R1 oder ein Signal
R2 abwechselnd jedesmal aus, wenn das ENDE-Signal empfangen
wird. Fig. 13 zeigt den Fall, in welchem das Signal R1
ansteigt. Zu dieser Zeit fällt das Signal R2 ab. Als Ergebnis
ist der Schalter S1 im AUS-Zustand, ist der Schalter S2 im
EIN-Zustand, tritt das interne Taktsystem 1 in einen
Rücksetzustand ein und ist das interne Taktsystem 2 im
Standby-Zustand.
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Als nächstes kann das interne Taktsystem 2 dann, wenn das
/CAS-Signal empfangen wird, zu irgendeiner Zeit gemäß dem
externen Taktsignal CLK arbeiten. Ebenso ist der Schalter S1
im AUS-Zustand und ist der Schalter S2 im EIN-Zustand. Als
Ergebnis wird die Steuerung der nächsten
Burstdatenübertragungsoperation vom internen Taktsystem 2
ausgeführt.
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Auf diese Weise kann die nächste Burstdatenoperation unter
Verwendung eines weiteren internen Taktsystems durchgeführt
werden, ohne die Beendigung des Rücksetzens des internen
Taktsystems zu verzögern, das bis zu dieser Stelle verwendet
ist, weshalb der herkömmliche Typ von Beschränkungen nicht
erzeugt wird. Anders ausgedrückt wird die zeitliche
Beschränkung nicht erzeugt, daß ein neuer Zugriff ab einem
optionalen Zyklus begonnen wird, nachdem die vorherige
Bürstdätenübertragühg beendet ist.
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Die Schalter S1, S2, W1, W2, die internen Taktsysteme 1 und 2
und der Burst-Steuerabschnitt 117, die in Fig. 12 gezeigt
sind, sind beispielsweise strukturiert, wie es in Fig. 13
gezeigt ist.
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Die Schalter S1, S2, W1, W2 sind aus einem komplementären FET
ausgebildet. Die internen Taktsysteme 1 und 2 weisen ein
Schieberegister 120 auf, das ein Steuersignal zum
sequentiellen Steuern eines Übertragungs-Gatters 129 erzeugt,
das die Ausgabe von Daten von den Registern R1 bis R4 steuert
und ein Übertragungs-Gatter 121 zum Auswählen von
Steuersignalen für das interne Taktsystem 1 und das interne
Taktsystem 2, die durch das Schieberegister 120 basierend auf
den Umschaltsignalen R1 und R2 erzeugt werden, und dann zum
Liefern von einem von ihnen zu den Übertragungs-Gattern 129.
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Der Burst-Steuerabschnitt 117 weist einen Zähler 122 zum
Zählen der Länge eine Kette einer Burstdatenübertragung auf,
um die Beendigung der Burstdatenübertragung zu kennen, und
ein ODER-Gatter 123, das ein ENDE-Signal vom Ausgang des
Zählers 122 oder von der Eingabe des Burst-
Unterbrechungssignals überträgt.
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Der Block Es 118, wie er in Fig. 12 gezeigt ist, hat eine
Konfiguration, wie sie beispielsweise in Fig. 14 gezeigt ist.
Getaktete Inverter 131 arbeiten als Inverter, wenn das ENDE-
Signal und das /ENDE-Signal ansteigen, und wenn diese Signale
ENDE und /ENDE abfallen, wird die Ausgabe der getakteten
Inverter 131 eine hohe Impedanz. Das /ENDE-Signal ist
komplementär zum ENDE-Signal, und daher steigen die Signale
R1 und R2 abwechselnd an, wie es in Fig. 15 gezeigt ist, wann
immer das ENDE-Signal in einer Impulsform ist.
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Auf diese Weise ist es beim oben beschriebenen
Ausführungsbeispiel durch Vorsehen von zwei internen
Taktsystemen 1 und 2 zum Steuern der Burstdatenübertragung
und durch abwechselndes Verwenden dieser zwei Systeme 1 und 2
möglich, Beschränkungen bezüglich der Burstdatenübertragung
aufgrund der zum Rücksetzen des Taktsystems erforderlichen
Zeit zu eliminieren. Zusätzlich kann durch Kombinieren des
Ausführungsbeispiels mit der in Fig. 6 gezeigten
Architekturkonfiguration der im System erforderliche Bereich
reduziert werden, und daher werden die Kosten reduziert. Es
ist daher möglich, einen großräumen SDRAM, kombiniert mit dem
Vorteil eines Abschwächens der Beschränkungen bezüglich einer
Burstdatenübertragung, zur Verfügung zu stellen.
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Wie es vorangehend erklärt ist, sind bei der vorliegenden
Erfindung die Bänke in eine Vielzahl von Blöcken unterteilt,
sind die I/O-Busse geteilt, um den verschiedenen Blöcken zu
entsprechen, werden die I/O-Busse zwischen benachbarten
Banken gemeinsam verwendet, und werden auch die Datenbusse
zwischen benachbarten Zellenfeldern gemeinsam verwendet. Es
ist daher möglich, die Layoutkonfiguration des Zellenfelds
und den Mechanismus einer Burstdatenübertragung zu optimieren
und eine Größenreduzierung eines synchronen DRAM zu
erreichen.
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Zusätzlich sind die durch die vorliegende Erfindung zwei
Steuersysteme zum Steuern der Burstdatenübertragung
vorgesehen, weshalb durch eine abwechselnde Verwendung der
zwei Systeme eine Reduzierung bezüglich einer
Übertragungsgeschwindigkeit durch Rücksetzen der
Burstdatenübertragung verhindert wird, und es möglich wird,
Hochgeschwindigkeits-Datenburstübertragungen zu erreichen.
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Während das obige eine vollständige und komplette Offenbarung
der bevorzugten Ausführungsbeispiele der vorliegenden
Erfindung zur Verfügung stellt, können verschiedene
Modifikationen, alternative Konstruktionen und Äquivalente
verwendet werden, ohne vom wahren Schutzumfang der Erfindung
abzuweichen. Daher sollten die obige Beschreibung und die
obige Darstellung nicht als den Schutzumfang der Erfindung
beschränkend angesehen werden, der durch die beigefügten
Ansprüche definiert ist.