DE19908157A1 - Speichertestschaltung - Google Patents

Abstract

Eine Speichertestschaltung teilt in einem Testmodus eine Mehrzahl von mit identischen globalen Eingabe/Ausgabeleitungen (2) verbundenen Matrizen (MAT1-MAT8) in gerad- und ungeradzahlige Einheiten ein und aktiviert die gerad- oder ungeradzahligen Matrizen gleichzeitig, verstärkt nacheinander die aktivierten gerad- oder ungeradzahligen Matrizen und vergleicht in einer Vergleichseinheit (COMP) die verstärkten Matrizen gleichzeitig, was eine Verringerung der Speichertestzeit zur Folge hat. In einer Speichertestschaltung besteht ferner die verbesserte Speichertestschaltung aus einer Matrix-Steuereinheit (30) zum Einteilen einer Mehrzahl von Matrizen (MAT1-MAT8) in gerad- und ungeradzahlige Einheiten und gleichzeitigen Steuern der gerad- und ungeradzahligen Matrizen, einer Matrixschalter-Steuereinheit (10) zum Steuern einer Mehrzahl von Matrixschaltern (MSW1-MSW9), die nacheinander betrieben werden sollen, einer Hauptverstärker-Steuereinheit (40) zum Steuern einer Mehrzahl von Hauptverstärkern (MA1-MA4), die nacheinander betrieben werden sollen, und einer Verriegelungseinheit (20) zum Verriegeln von durch die Mehrzahl von Hauptverstärkern (MA1-MA4) verstärkten Daten, die gleichzeitig ausgegeben werden sollen.

Description

Die vorliegende Erfindung bezieht sich auf eine Spei­ chertestschaltung zum Testen einer Halbleiterspeichervor­ richtung und insbesondere auf eine Speichertestschaltung, die die Speichertestzeit reduzieren kann, indem darin vorge­ sehene Matrizen in gerad- und ungeradzahlige Einheiten ein­ geteilt und die gerad- oder ungeradzahligen Matrizen gleich­ zeitig getestet werden, wenn eine hochintegrierte Halblei­ terspeichervorrichtung getestet wird.

Im allgemeinen besteht eine Einheit aus einer 256K- Standardzellenanordnung, einer Wortleitung-Ansteuerschaltung zum Ansteuern von Wortleitungen und acht Matrizen, von denen jede aus einem Leseverstärker besteht, und 8 Einheiten bil­ den einen 16M-DRAM. Die Anzahl von Hauptverstärkern, die für den 16M-DRAM verwendet werden, bewegt sich zwischen 16 und 64. Hier wird ein Fall als Beispiel beschrieben, bei dem für den 16M-DRAM 32 Hauptverstärker verwendet.

Fig. 1 ist ein Blockdiagramm einer herkömmlichen Spei­ chertestschaltung. Wie darin gezeigt ist, ist die Speicher­ testschaltung mit ersten bis achten Matrizen MAT1-MAT8, die jeweils aus einer 256K-Standardzellenanordnung, einer Wortleitung-Ansteuerschaltung zum Ansteuern von Wortlei­ tungen und einem Leseverstärker bestehen, lokalen Einga­ be/Ausgabeleitungen 1 und globalen Eingabe/Ausgabeleitungen 2 zum Übertragen von Informationen zu den ersten bis achten Matrizen MAT1-MAT8 oder zum Übertragen von in den Matrizen MAT1-MAT8 gespeicherten Informationen, ersten bis neunten Matrixschaltern MSW1-MSW9 zum selektiven Verbinden oder Trennen der lokalen Eingabe/Ausgabeleitungen 1 mit/von den globalen Eingabe/Ausgabeleitungen 2, ersten bis vierten Hauptverstärkern MA1-MA4 zum Verstärken von Daten in den globalen Eingabe/Ausgabeleitungen 2 und einer Vergleichsein­ heit COMP zum Vergleichen von Ausgaben von den ersten bis vierten Hauptverstärkern MA1-MA4 versehen.

In einer normalen Operation, d. h. wenn einfach eine Le­ seoperation ausgeführt wird, werden Daten, die in eine Spei­ cherzelle einer Speicherzellenanordnung einer ausgewählten Matrix geschrieben sind, durch eine entsprechende Bitleitung an die entsprechende lokale Eingabe/Ausgabeleitung 1 ausge­ geben. Die Daten in der lokalen Eingabe/Ausgabeleitung 1 werden dann durch den entsprechenden Matrixschalter MSW1-MSW9 an die globale Eingabe/Ausgabeleitung 2 ausgegeben. Der Hauptverstärker MA1-MA4 verstärkt die eingegebenen Daten und gibt sie an einen (nicht dargestellten) Ausgabepuffer aus.

Nun wird eine Testmodusoperation beschrieben, die Adres­ sen oder Daten komprimiert.

In der Testmodusoperation wird die Anzahl von Adressen, die in dem Testmodus erzeugt werden, verringert, um dadurch die Testzeit zu reduzieren. Alle ersten bis vierten Haupt­ verstärker MA1-MA4 werden hier betrieben, und Ausgaben von den ersten bis vierten Hauptverstärkern werden unter Verwen­ dung einer logischen Vorrichtung komprimiert, um so den 16M- DRAM als 1M-DRAM zu betreiben. Mit anderen Worten, in der Testmodusoperation werden die in der globalen Eingabe/Aus­ gabeleitung 2 geladenen Daten nicht durch die Adressen wie in der normalen Operation unterschieden und werden in die Hauptverstärker MA1-MA4 eingegeben und alle verstärkt. Ge­ mäß einer derartigen Operation werden die durch die Haupt­ verstärker MA1-MA4 verstärkten Daten mit der Vergleichs­ einheit COMP verbunden, die einzelne Daten an einen (nicht dargestellten) Ausgabepuffer liefert.

Da ein zufriedenstellender Durchsatz des Testprozesses nur erreicht werden kann, wenn mehr Adreßvergleiche ausge­ führt werden, sollten jedoch in der herkömmlichen Speicher­ testschaltung infolge der hohen Integration mehr Hauptver­ stärker vorgesehen sein, die nur für den Testmodus in der Speichertestschaltung verwendet werden, was zu einer Zunahme der Chipgröße und Reduzierung der Prozeßgeschwindigkeit führt.

Der Vergleich zahlreicher Adressen führt ferner zur Ab­ nahme einer Datenfehlererfassung, was zu einem Fall führt, in dem, obwohl durch die Testmodusschaltung eine Störung ge­ funden wird, sie nicht repariert werden kann, oder einem Problem, bei dem ein anderer Test gemäß einer Volladresse durchgeführt werden sollte, um eine Störungsstelle zu fin­ den.

Die vorliegende Erfindung ist demgemäß auf eine Spei­ chertestschaltung gerichtet, die die Probleme und Nachteile aufgrund der herkömmlichen Technik beseitigt.

Eine Aufgabe der vorliegenden Erfindung besteht darin, eine Speichertestschaltung zu schaffen, die einen hochinte­ grierten Speicher testet, ohne einen zusätzlichen Hauptver­ stärker vorzusehen, und auch Speichertestzeit reduziert.

Um diese und andere Vorteile zu erzielen und gemäß dem Zweck der vorliegenden Erfindung, wie sie hierin verkörpert und allgemein beschrieben ist, besteht in einer Speicher­ testschaltung die Verbesserung aus einer Matrix-Steuer­ einheit zum Einteilen einer Mehrzahl von Matrizen in gerad- und ungeradzahlige Einheiten und gleichzeitigen Steuern der gerad- oder ungeradzahligen Matrizen, einer Matrixschalter- Steuereinheit zum Steuern einer Mehrzahl von Matrixschal­ tern, die nacheinander betrieben werden sollen, einer Haupt­ verstärker-Steuereinheit zum Steuern einer Mehrzahl von Hauptverstärkern, die nacheinander betrieben werden sollen, und einer Verriegelungseinheit zum Verriegeln von durch die Mehrzahl von Hauptverstärkern verstärkten Daten, die gleich­ zeitig ausgegeben werden sollen.

Ein Ausführungsbeispiel einer Speichertestschaltung ge­ mäß der vorliegenden Erfindung wird im folgenden anhand der beigefügten Zeichnung ausführlich erklärt. Es zeigen:

Fig. 1 ein Blockdiagramm einer herkömmlichen Speicher­ testschaltung;

Fig. 2 ein Blockdiagramm einer Speichertestschaltung ge­ mäß der vorliegenden Erfindung;

Fig. 3 ein ausführliches Blockdiagramm eines Matrix­ schalters in der Speichertestschaltung gemäß der vorlie­ genden Erfindung von Fig. 2;

Fig. 4 ein Blockdiagramm einer Matrixschalter-Steuer­ einheit in der Speichertestschaltung gemäß der vorliegenden Erfindung von Fig. 2;

Fig. 5 ein ausführliches Schaltungsdiagramm einer Schie­ be-Steuereinheit in der Matrixschalter-Steuereinheit von Fig. 4;

Fig. 6 ein ausführliches Schaltungsdiagramm eines Schie­ beregisters in der Matrixschalter-Steuereinheit von Fig. 4;

Fig. 7 ein ausführliches Schaltungsdiagramm einer Schal­ ter-Steuereinheit in der Matrixschalter-Steuereinheit von Fig. 4;

Fig. 8 ein ausführliches Schaltungsdiagramm einer Ver­ riegelungseinheit in der Speichertestschaltung gemäß der vorliegenden Erfindung von Fig. 2; und

Fig. 9 ein ausführliches Schaltungsdiagramm einer Ma­ trix-Steuereinheit in der Speichertestschaltung gemäß der vorliegenden Erfindung von Fig. 2.

Nun wird ausführlich auf die bevorzugten Ausführungs­ formen der vorliegenden Erfindung Bezug genommen, von denen Beispiele in den beiliegenden Zeichnungen veranschaulicht sind.

Fig. 2 veranschaulicht eine Speichertestschaltung gemäß der vorliegenden Erfindung. Wie darin gezeigt ist, enthält in der herkömmlichen Speichertestschaltung, die mit den er­ sten bis achten Matrizen MAT1-MAT8, die jeweils aus der 256K-Standardzellenanordnung, der Wortleitung-Ansteuerschal­ tung zum Ansteuern von Wortleitungen und dem Leseverstärker bestehen, den lokalen Eingabe/Ausgabeleitungen 1 und den globalen Eingabe/Ausgabeleitungen 2 zum Übertragen von In­ formationen zu den ersten bis achten Matrizen MAT1-MAT8 oder Übertragen von in den Matrizen MAT1-MAT8 gespei­ cherten Informationen, den ersten bis neunten Matrixschal­ tern MSW1-MSW9 zum selektiven Verbinden oder Trennen der lokalen Eingabe/Ausgabeleitungen 1 mit/von den globalen Ein­ gabe/Ausgabeleitungen 2, den ersten bis vierten Hauptver­ stärkern MA1-MA4 zum Verstärken von Daten in den globalen Eingabe/Ausgabeleitungen 2 und der Vergleichseinheit COMP zum Vergleichen von Ausgaben von den ersten bis vierten Hauptverstärkern MA1-MA4 versehen ist, eine Speichertest­ schaltung gemäß der vorliegenden Erfindung ferner eine Ma­ trixschalter-Steuereinheit 10, die die ersten bis neunten Matrixschalter MSW1-MSW9 steuert, eine Zwischenspeicher- bzw. Verriegelungseinheit 20, die durch die ersten bis vier­ ten Hauptverstärker MA1-MA4 verstärkte Daten verriegelt, die gleichzeitig ausgegeben werden sollen, eine Matrix- Steuereinheit 30, die eine bestimmte Matrix in einem nor­ malen Modus auswählt und aktiviert und die Matrizen MAT1-MAT8, die mit den globalen Eingabe/Ausgabeleitungen 2 ver­ bunden sind, in geradzahlige Matrizen und ungeradzahlige Ma­ trizen einteilt und nur die geradzahligen Matrizen oder die ungeradzahligen Matrizen in einem Testmodus gleichzeitig ak­ tiviert, und eine Hauptverstärker-Steuereinheit 40, die die ersten bis vierten Hauptverstärker MA1-MA4 steuert, die nacheinander betrieben werden sollen.

Insbesondere besteht der erste Matrixschalter MSW1, wie in Fig. 3 gezeigt ist, aus einem NOR-Gatter NOR31 zum NOR- Verarbeiten eines ersten Matrix-Steuersignals MATCON1 und eines achten Matrix-Steuersignals MATCON8, einem ersten In­ verter INV31 zum Invertieren eines Testmodus-Freigabesignals TME, einem ersten NAND-Gatter ND31 zum NAND-Verarbeiten ei­ ner Ausgabe von dem NOR-Gatter NOR31 und einer Ausgabe vom ersten Inverter INV31, einem zweiten NAND-Gatter ND32 zum NAND-Verarbeiten des Testmodus-Freigabesignals TME und eines ersten Matrixschalter-Steuersignals MSWON1, einem dritten NAND-Gatter ND33 zum NAND-Verarbeiten von Ausgaben von den ersten und zweiten NAND-Gattern ND31, ND32, einem zweiten Inverter INV32 zum Invertieren einer Ausgabe von dem dritten NAND-Gatter ND33, einer Vorladeeinheit PC zum Vorladen aus­ gewählter Leitungen unter den lokalen Eingabe/Ausgabelei­ tungen 1 und ersten und zweiten Übertragungsgattern TG31, TG32, die jeweils durch ein Ausgangssignal von dem dritten NAND-Gatter ND33 und seinem invertierten Signal gesteuert werden und dadurch selektiv die lokalen Eingabe/Ausgabe­ leitungen 1, die durch die Vorladeinheit PC vorgeladen wor­ den sind, mit den globalen Eingabe/Ausgabeleitungen 2 ver­ binden oder diese trennen. Hier ist zu betonen, daß jeder der anderen Matrixschalter MSW2-MSW9 in der gleichen Weise wie der erste Matrixschalter MSW1 konfiguriert ist.

Wie in Fig. 4 gezeigt ist, ist ferner die Matrixschal­ ter-Steuereinheit 10 mit einer Schiebe-Steuereinheit 11 zum Empfangen eines internen Pulses und des Testmodus-Freigabe­ signals TME und Ausgeben eines Schiebe-Steuersignals SCON, einem Schieberegister 12 zum Empfangen von der Schiebe- Steuereinheit 11 und Verschieben des Schiebe-Steuersignals SCON und einer ein Matrixschalter-Steuersignal erzeugenden Einheit 13 versehen, um erste bis neunte Matrixschalter- Steuersignale MSWON1-MSWON9 durch Kombinieren erster bis vierter Ausgaben Q1-Q4 von dem Schieberegister 12 und ei­ nes niedrigstwertigen Bits Ax unter Matrixauswahladressen aus zugeben.

Fig. 5 veranschaulicht demgegenüber eine Schiebe-Steuer­ einheit 11 in der Matrixschalter-Steuereinheit 10. Wie darin gezeigt ist, besteht die Schiebe-Steuereinheit 11 aus einem ersten NAND-Gatter ND51 zum NAND-Verarbeiten des Testmodus- Freigabesignals TME und des internen Pulses IP, einem ersten und einem zweiten Inverter INV51, INV52 zum sequentiellen Invertieren eines Ausgangssignals von dem ersten NAND-Gatter ND51, einer Verzögerungseinheit DE zum Verzögern eines Aus­ gangssignals von dem ersten Inverter INV51 um eine vorbe­ stimmte Zeit, einem zweiten NAND-Gatter ND52 zum NAND-Ver­ arbeiten von Ausgangssignalen von der Verzögerungseinheit DE bzw. dem zweiten Inverter INV52 und einem dritten Inverter INV53 zum Ausgeben des Schiebe-Steuersignals SCON durch In­ vertieren eines Ausgangssignals von dem zweiten NAND-Gatter ND52.

Fig. 6 veranschaulicht außerdem ausführlich das Schiebe­ register 12 in der Matrixschalter-Steuereinheit 10. In dem Schieberegister 12 sind z. B. erste bis vierte Blöcke BL1-BL4 vorhanden, die seriell verbunden sind und jeweils aus einem Flipflop DFF61-DFF64, das mit einem Taktsignal CLK oder einem internen Steuersignal ICON synchronisiert ist, und einer Verzögerungseinheit DE61-DE64 zum Verzögern von von dem Flipflop DFF61-DFF64 in jedem Block BL1-BL4 aus­ gegebenen Daten bestehen, worin von der Verzögerungseinheit DE61-DE64 jedes Blocks BL1-BL4 ausgegebene Daten in ei­ nen Dateneingabeanschluß D des folgenden Flipflops eingege­ ben werden, abgesehen von einem Dateneingabeanschluß des Flipflops DFF61 des ersten Blocks BL1, das das Schiebe- Steuersignal SCON empfängt, und das Taktsignal CLK oder das interne Steuersignal ICON in einen Takteingabeanschluß jedes Flipflops DFF61-DFF64 eingegeben wird.

Wie in Fig. 7 gezeigt ist, besteht die ein Matrixschal­ ter-Steuersignal erzeugende Einheit 13 aus einem ersten In­ verter INV71 zum Invertieren des niedrigstwertigen Bits Ax unter den Matrixauswahladressen, einem ersten NAND-Gatter ND71 zum NAND-Verarbeiten der Datenausgabe Q1 von dem ersten Flipflop DFF71 des Schieberegisters 12 und eines Ausgangs­ signals von dem ersten Inverter INV71, einem zweiten Inver­ ter INV72 zum Ausgeben eines ersten Matrixschalter-Steuer­ signals MSWON1 durch Invertieren eines Ausgangssignals von dem ersten NAND-Gatter ND71, dritten und vierten Invertern INV73, INV74 zum sequentiellen Invertieren der Datenausgabe Q1 von dem ersten Flipflop DFF71 des Schieberegisters 12, um dadurch ein zweites Matrixschalter-Steuersignal MSWON2 aus­ zugeben, einem zweiten NAND-Gatter ND72 zum NAND-Verarbeiten des Ausgangssignals von dem ersten Inverter INV71 und der Datenausgabe Q2 von dem ersten Flipflop DFF71 des Schiebere­ gisters 12, einem dritten NAND-Gatter 73 zum NAND-Verarbei­ ten des niedrigstwertigen Bits Ax der Matrixauswahladressen und der Datenausgabe Q1 von dem ersten Flipflop DFF71 des Schieberegisters 12, einem vierten NAND-Gatter ND74 zum Aus­ geben eines dritten Matrixschalter-Steuersignals MSWON3 durch NAND-Verarbeiten von Ausgangssignalen von den zweiten bzw. dritten NAND-Gattern ND72, ND73, fünften und sechsten Invertern INV75, INV76 zum sequentiellen Invertieren der Da­ tenausgabe Q2 von dem zweiten Flipflop DFF72 des Schiebere­ gisters 12, um dadurch ein viertes Matrixschalter-Steuer­ signal MSWON4 auszugeben, einem fünften NAND-Gatter ND75 zum NAND-Verarbeiten des Ausgangssignals von dem ersten Inverter INV71 und der Datenausgabe Q3 von dem dritten Flipflop DFF73 des Schieberegisters 12, einem sechsten NAND-Gatter ND76 zum NAND-Verarbeiten des niedrigstwertigen Bits Ax der Matrix­ auswahladressen und der Datenausgabe Q2 von dem zweiten Flipflop DFF72 des Schieberegisters 12, einem siebten NAND- Gatter ND77 zum NAND-Verarbeiten von Ausgangssignalen von den fünften bzw. sechsten NAND-Gattern ND75, ND76, siebten und achten Invertern INV77, INV78 zum sequentiellen Inver­ tieren der Datenausgabe Q3 von dem dritten Flipflop DFF73 des Schieberegisters 12, um dadurch ein sechstes Matrix­ schalter-Steuersignal MSWON6 auszugeben, einem achten NAND- Gatter ND78 zum NAND-Verarbeiten eines Ausgangssignals von dem ersten Inverter INV71 und der Datenausgabe Q4 von dem vierten Flipflop DFF74 des Schieberegisters 12, einem neun­ ten NAND-Gatter ND79 zum NAND-Verarbeiten der Datenausgabe Q3 von dem dritten Flipflop DFF73 des Schieberegisters 12 und des niedrigstwertigen Bits Ax der Matrixauswahladressen, einem zehnten NAND-Gatter ND710 zum NAND-Verarbeiten von Ausgangssignalen von den achten bzw. neunten NAND-Gattern ND78, ND79, um dadurch ein siebtes Matrixschalter-Steuer­ signal MSWON7 aus zugeben, neunten und zehnten Invertern INV79, INV710 zum sequentiellen Verarbeiten der Datenausgabe Q4 von dem vierten Flipflop DFF74, um dadurch ein achtes Ma­ trixschalter-Steuersignal MSWON8 auszugeben, einem elften NAND-Gatter ND711 zum NAND-Verarbeiten des niedrigstwertigen Bits Ax der Matrixauswahladressen und der Datenausgabe Q4 von dem vierten Flipflop DFF74 des Schieberegisters 12 und einem elften Inverter INV711 zum Invertieren eines Ausgangs­ signals von dem elften NAND-Gatter ND711, um dadurch ein neuntes Matrixschalter-Steuersignal MSWON9 auszugeben.

Wie in Fig. 8 gezeigt ist, besteht die Verriegelungsein­ heit 20 ferner aus einer ersten Verzögerungseinheit DE81 zum Verzögern von Ausgangssignalen von den ersten bis vierten Verzögerungseinheiten DE71-DE74 des Schieberegisters 12, einem ersten Inverter INV81 zum Invertieren der Ausgangs­ signale von den ersten bis vierten Verzögerungseinheiten DE71-DE74 des Schieberegisters 12, einem ersten NAND- Gatter ND81 zum NAND-Verarbeiten von Signalen, die von dem ersten Inverter INV81 bzw. der ersten Verzögerungseinheit DE81 geliefert werden, einem zweiten Inverter INV82 zum In­ vertieren eines Ausgangssignals von dem ersten NAND-Gatter ND81, einem ersten PMOS- und einem zweiten NMOS-Transistor PM81, NM82, die jeweils einen Gate-Anschluß zum Empfangen von Ausgaben von den ersten bis vierten Hauptverstärkern MA1-MA4 aufweisen, einem zweiten PMOS- und einem ersten NMOS- Transistor PM82, NM81 mit Gate-Anschlüssen zum Empfangen des Ausgangssignals von dem ersten NAND-Gatter ND81 bzw. seines invertierten Signals und dritten und vierten Invertern INV83, INV84 zum sequentiellen Invertieren und Verriegeln eines Ausgangssignals von einem gemeinsamen Drain-Anschluß des zweiten PMOS-Transistors PM82 und des ersten NMOS- Transistors NM81, worin die ersten und zweiten PMOS- und NMOS-Transistoren PM81, PM82, NM81, NM82 zwischen eine ex­ terne Quellenspannung VCC und eine Erdungsquellenspannung VSS in Reihe geschaltet sind.

Die Matrix-Steuereinheit 30 besteht, wie in Fig. 9 ge­ zeigt ist, aus ersten bis dritten Invertern INV91-INV93 zum Invertieren erster bis dritter Adreßsignale Ax, Ay bzw. Az, einem ersten NAND-Gatter ND91 zum NAND-Verarbeiten des ersten Adreßsignals Ax und des Testmodus-Freigabesignals TME, einem vierten Inverter INV94 zum Invertieren des Test­ modus-Freigabesignals TME, einem zweiten NAND-Gatter ND92 zum NAND-Verarbeiten eines Ausgangssignals von dem ersten Inverter INV91 und des Testmodus-Freigabesignals TME, einem dritten NAND-Gatter ND93 zum NAND-Verarbeiten von Ausgangs­ signalen von den ersten bis dritten Invertern INV91-INV93, einem vierten NAND-Gatter ND94 zum NAND-Verarbeiten der Aus­ gangssignale von den zweiten und dritten Invertern INV92, INV93 und des ersten Adreßsignals Ax, einem fünften NAND- Gatter ND95 zum NAND-Verarbeiten der Ausgangssignale von den ersten und dritten Invertern INV91, INV93 und des zweiten Adreßsignals Ay, einem sechsten NAND-Gatter ND96 zum NAND- Verarbeiten der von dem dritten Inverter INV93 gelieferten Ausgabe und der ersten und zweiten Adreßsignale Ax, Ay, ei­ nem siebten NAND-Gatter ND97 zum NAND-Verarbeiten der Ausga­ ben von den ersten und zweiten Invertern INV91, INV92 und des dritten Adreßsignals Az, einem achten NAND-Gatter ND98 zum NAND-Verarbeiten der ersten und dritten Adreßsignale Ax, Az und des von dem zweiten Inverter INV92 gelieferten Aus­ gangssignals, einem neunten NAND-Gatter ND99 zum NAND-Ver­ arbeiten der zweiten und dritten Adreßsignale Ay, Az und des Ausgangssignals von dem ersten Inverter INV91, einem zehnten NAND-Gatter ND910 zum NAND-Verarbeiten der ersten bis drit­ ten Adreßsignale Ax, Ay, Az, elften bis achtzehnten NAND- Gattern ND911-ND918 zum NAND-Verarbeiten von Ausgangs­ signalen von den dritten bis zehnten NAND-Gattern ND93-ND910, die jeweils durch deren erste Eingangsanschlüsse emp­ fangen werden, und eines Ausgangssignals von dem vierten In­ verter INV94, das jeweils durch deren zweite Eingangsan­ schlüsse empfangen wird, neunzehnten, einundzwanzigsten, dreiundzwanzigsten, fünfundzwanzigsten NAND-Gattern ND919, ND921, ND923, ND925 zum NAND-Verarbeiten von Ausgangssig­ nalen von den elften, dreizehnten, fünfzehnten, siebzehnten NAND-Gattern ND911, ND913, ND915 bzw. ND917, die jeweils durch deren erste Eingangsanschlüsse empfangen werden, und eines Ausgangssignals von dem ersten NAND-Gatter ND91, das jeweils durch deren zweite Eingangsanschlüsse empfangen wird, zwanzigsten, zweiundzwanzigsten, vierundzwanzigsten, sechsundzwanzigsten NAND-Gattern ND920, ND922, ND24, ND926 zum NAND-Verarbeiten von Ausgangssignalen von den zwölften, vierzehnten, sechzehnten, achtzehnten NAND-Gattern ND912, ND914, ND916 bzw. ND918, die jeweils durch deren erste Ein­ gangsanschlüsse empfangen werden, und eines Ausgangssignals von dem zweiten NAND-Gatter ND92, das jeweils durch deren zweite Eingangsanschlüsse empfangen wird, und fünften bis zwölften Invertern INV95-INV912 zum jeweiligen Invertieren von Ausgangssignalen von den neunzehnten bis sechsundzwan­ zigsten NAND-Gattern ND919-ND926, um dadurch jeweils erste bis achte Matrix-Steuersignale MATCON1-MATCON8 auszugeben.

Wenn im normalen Betrieb nur eine Leseoperation ausge­ führt wird, werden in der Speichertestschaltung gemäß der vorliegenden Erfindung, falls die erste Matrix MAT1 unter den Matrizen ausgewählt ist, die eine der globalen Einga­ be/Ausgabeleitungen 2 gemeinsam halten, Daten in einer ent­ sprechenden Bitleitung geladen, und die geladenen Daten wer­ den durch den Leseverstärker verstärkt. Als nächstes werden die Daten, die durch den Leseverstärker verstärkt worden sind, zu der entsprechenden lokalen Eingabe/Ausgabeleitung 1 übertragen, wird die lokale Eingabe/Ausgabeleitung 1 mit der globalen Eingabe/Ausgabeleitung 2 durch die ausgewählten Ma­ trixschalter MSW1, MSW2 verbunden, die vorher durch das er­ ste Adreßsignal Ax bestimmt werden, und die Daten werden so­ mit zu den ersten bis vierten Hauptverstärkern MA1-MA4 übertragen, die die Daten verstärken und über eine Datenlei­ tung an einen (nicht dargestellten) Ausgabepuffer liefern.

Da die Datenleitung, die die Ausgabeleitung der ersten bis vierten Hauptverstärker MA1-MA4 ist, im allgemeinen gemeinsam verwendet wird, ist es hier unmöglich, mehr als Einzeldaten auf einmal gleichzeitig zu übertragen. Dement­ sprechend wird nur ein Hauptverstärker unter den ersten bis vierten Hauptverstärkern MA1-MA4 ausgewählt, und der aus­ gewählte Hauptverstärker verstärkt Daten, die unter 4 Daten­ paaren ausgewählt wurden, und die verstärkten Daten werden über die Datenleitung zu dem (nicht dargestellten) Ausgabe­ puffer übertragen.

Wenn im normalen Betrieb Daten nur geschrieben werden, wird andererseits die Operation umgekehrt zur Leseoperation im normalen Zustand durchgeführt. Das heißt, in den Eingabe­ puffer eingegebene Daten werden über die globalen und lo­ kalen Eingabe/Ausgabeleitungen 2, 1 zu einer ausgewählten Matrix übertragen.

Wenn in der Testmodusoperation Daten gelesen werden, teilt demgegenüber die Matrix-Steuereinheit 30 die Matrizen MAT1-MAT8 in ungeradzahlige Matrizen und geradzahlige Ma­ trizen ein, wobei die gerad- und ungeradzahligen Matrizen gleichzeitig freigegeben werden. Eine derartige Operation wird durch das erste Adreßsignal Ax gesteuert, das dem nied­ rigstwertigen Bit entspricht.

Die ersten bis neunten Matrixschalter MSW1-MSW9 werden im Gegensatz zum normalen Betrieb nicht vorher ausgewählt, und gemäß der Steuerung der Matrixschalter-Steuereinheit 10 kann das gleichzeitige Betreiben der ersten bis vierten Hauptverstärker MA1-MA4 die sechzehn Datenpaare sequen­ tiell abfühlen, die in den globalen Eingabe/Ausgabeleitungen geladen sind. Mit anderen Worten, die vier Daten werden in den entsprechenden ersten bis vierten Hauptverstärkern MA1-MA4 gleichzeitig verstärkt; um aber die Datenkollision auf­ grund gleichzeitig freigegebener Matrizen zu verhindern, steuert die Matrixschalter-Steuereinheit 10 die ersten bis neunten Matrixschalter MSW1-MSW9, und dadurch werden die Daten nacheinander zu den ersten bis vierten Hauptverstär­ kern MA1-MA4 übertragen.

Wenn beispielsweise die ungeradzahligen Matrizen freige­ geben werden, werden vier Daten von der ersten Matrix MAT1 durch die ersten bis vierten Hauptverstärker MA1-MA4 ver­ stärkt, dann in der Verriegelungseinheit 20 verriegelt, in der Vergleichseinheit COMP miteinander verglichen und an den (nicht dargestellten) Ausgabepuffer ausgegeben. Als nächstes werden vier Daten von der dritten Matrix MAT3 durch die er­ sten bis vierten Hauptverstärker MA1-MA4 verstärkt, dann in der Verriegelungseinheit 20 verriegelt, in der Ver­ gleichseinheit COMP miteinander verglichen und an den (nicht dargestellten) Ausgabepuffer ausgegeben. Ein solcher Be­ trieb, der parallele und serielle Datenübertragungsmodi kom­ biniert, wird nacheinander auf die folgenden ungeradzahligen Matrizen angewandt.

Wenn in den Testmodusoperationen Daten geschrieben wer­ den, werden ferner die in den Eingabepuffer eingegebenen Da­ ten in die ungerad- oder geradzahligen Matrizen geschrieben, die durch die globalen Eingabe/Ausgabeleitungen 2, die lo­ kalen Eingabe/Ausgabeleitungen 1 und die Bitleitungen gemäß der Freigabereihenfolge der Matrixschalter nacheinander ak­ tiviert wurden. Hier sei betont, daß die identischen Daten ungeachtet der Adreßsignale jeweils in die vier globalen Eingabe/Ausgabeleitungen geladen werden. Zu dieser Zeit sind die Matrizen in die gerad- und ungeradzahligen Matrizen ein­ geteilt, und in der Schreiboperation des Testmodus werden die eingeteilten Matrizen gleichzeitig aktiviert.

Wie oben beschrieben wurde, gibt die Speichertestschal­ tung der vorliegenden Erfindung die Matrizen frei, die in die gerad- und ungeradzahligen Einheiten eingeteilt sind, um die Lese- und Schreiboperationen in der Testmodusoperation durchzuführen, indem die Verriegelungseinheit, die Matrix­ schalter-Steuereinheit und die Matrix-Steuereinheit verwen­ det werden, was die Vorteile eines Reduzierens der Testzeit beim Test eines hochintegrierten Speichers und auch der Chipgröße aufweist, weil keine zusätzlichen Komponenten in dem Hauptverstärker vorgesehen sind.

Dem Fachmann ist klar, daß 74 verschiedene Modifikati­ onen und Variationen in der Speichertestschaltung der vor­ liegenden Erfindung vorgenommen werden können, ohne vom Geist oder Umfang der Erfindung abzuweichen. Somit soll die vorliegende Erfindung die Modifikationen und Variationen dieser Erfindung abdecken, vorausgesetzt sie fallen in den Umfang der beigefügten Ansprüche oder ihrer Äquivalente.

Claims (11)

1. Speichertestschaltung, versehen mit
ersten bis achten Matrizen (MAT1-MAT8), die jeweils aus einer 256K-Standardzellenanordnung, einer Wortleitung- Ansteuerschaltung zum Ansteuern von Wortleitungen und einem Leseverstärker bestehen,
ersten bis neunten Matrixschaltern (MSW1-MSW9) zum selektiven Verbinden oder Trennen lokaler Einga­ be/Ausgabeleitungen (1) mit/von globalen Eingabe/Ausgabelei­ tungen (2), wobei die lokalen Eingabe/Ausgabeleitungen (1) und die globalen Eingabe/Ausgabeleitungen (2) Informationen zu den ersten bis achten Matrizen (MAT1-MAT8) übertragen oder in den Matrizen gespeicherte Informationen übertragen,
einer Mehrzahl von Hauptverstärkern (MA1-MA4) zum Verstärken von in den globalen Eingabe/Ausgabeleitungen (2) geladenen Daten und einer Vergleichseinheit (COMP) zum Ver­ gleichen von Ausgaben von den Hauptverstärkern (MA1-MA4), gekennzeichnet durch:
eine Matrixschalter-Steuereinheit (10) zum Steuern der ersten bis neunten Matrixschalter (MSW1-MSW9);
eine Verriegelungseinheit (20) zum Verriegeln von durch die Mehrzahl von Hauptverstärkern (MA1-MA4) verstärkten Daten, die gleichzeitig ausgegeben werden sollen;
eine Matrix-Steuereinheit (30) zum Steuern der ersten bis achten Matrizen (MAT1-MAT8), die gemäß jedem Modus je­ weils aktiviert werden sollen; und
eine Hauptverstärker-Steuereinheit (40) zum Steuern der Mehrzahl von Hauptverstärkern (MA1-MA4), die nacheinander betrieben werden sollen.

2. Speichertestschaltung nach Anspruch 1, worin der Ma­ trixschalter aufweist:
ein NOR-Gatter (NOR31) zum NOR-Verarbeiten von Steuer­ signalen zum Steuern von geradzahligen Matrizen und Steuer­ signalen zum Steuern von ungeradzahligen Matrizen;
einen ersten Inverter (INV31) zum Invertieren eines Testmodus-Freigabesignal (TME);
ein erstes Nand-Gatter (ND31) zum NAND-Verarbeiten ei­ ner Ausgabe von dem NOR-Gatter (NOR31) und einer Ausgabe von dem ersten Inverter (INV31);
ein zweites NAND-Gatter (ND32) zum NAND-Verarbeiten des Testmodus-Freigabesignals (TNE) und eines ersten Matrix­ schalter-Steuersignals (MSWON1);
ein drittes NAND-Gatter (ND33) zum NAND-Verarbeiten von Ausgaben von den ersten und zweiten NAND-Gattern (ND31, ND32);
einen zweiten Inverter (INV32) zum Invertieren einer Ausgabe von dem dritten NAND-Gatter (ND33);
eine Vorladeeinheit (PC) zum Vorladen lokaler Einga­ be/Ausgabeleitungen (1), in denen Daten von spezifischen Ma­ trizen geladen sind; und
erste und zweite Übertragungsgatter (TG31, TG32), die jeweils durch ein Ausgangssignal von dem dritten NAND-Gatter (ND33) und dessen invertiertes Signal gesteuert werden und dadurch die vorgeladenen lokalen Eingabe/Ausgabeleitungen (1) selektiv mit den globalen Eingabe/Ausgabeleitungen (2) verbinden oder diese trennen.

3. Speichertestschaltung nach Anspruch 1, worin die Ma­ trixschalter-Steuereinheit (10) aufweist:
eine Schiebe-Steuereinheit (11) zum Empfangen eines in­ ternen Pulses (IP) und des Testmodus-Freigabesignals (TME) und Ausgeben eines Schiebe-Steuersignals (SCON);
ein Schieberegister (12) zum Empfangen von der Schiebe- Steuereinheit (11) und Schieben des Schiebe-Steuersignals (SCON); und
eine ein Matrixschalter-Steuersignal erzeugende Einheit (13) zum Ausgeben erster bis neunter Matrixschalter-Steuer­ signale (MSWON1-MSWON9) durch Kombinieren erster bis vier­ ter Datenausgaben (Q1-Q4) von dem Schieberegister (12) und eines niedrigstwertigen Bits (Ax) unter Matrixauswahladres­ sen.

4. Speichertestschaltung nach Anspruch 3, worin die Schiebe-Steuereinheit (11) aufweist:
ein erstes NAND-Gatter (ND51) zum NAND-Verarbeiten des Testmodus-Freigabesignals (TME) und des internen Pulses (IP);
einen ersten und einen zweiten Inverter (INV51, INV52) zum sequentiellen Invertieren eines Ausgangssignals von dem ersten NAND-Gatter (ND51);
eine Verzögerungseinheit (DE) zum Verzögern eines Aus­ gangssignals von dem ersten Inverter (INV51);
ein zweites NAND-Gatter (ND52) zum NAND-Verarbeiten von Ausgangssignalen von der Verzögerungseinheit (DE) bzw. dem zweiten Inverter (INV52); und
einen dritten Inverter (INV53) zum Ausgeben des Schie­ be-Steuersignals (SCON) durch Invertieren eines Ausgangs­ signals von dem zweiten NAND-Gatter (ND52).

5. Speichertestschaltung nach Anspruch 3, worin das Schieberegister. (12) aufweist:
eine Mehrzahl seriell verbundener Blöcke (BL1-BL4), die jeweils aus einem Flipflop (DFF1-DFF4), das mit einem Taktsignal (CLK) oder einem internen Steuersignal (ICON) synchronisiert ist, und einer Verzögerungseinheit (DE61-DE64) zum Verzögern von von dem Flipflop (DFF61-DFF64) in jedem Block (BL1-BL4) ausgegebenen Daten bestehen, worin von der Verzögerungseinheit (DE61-DE64) jedes Blocks (BL1-BL4) ausgegebene Daten in einen Dateneingabeanschluß (D) des folgenden Flipflops eingegeben werden, abgesehen von ei­ nem Dateneingabeanschluß des Flipflops (DFF61) des ersten Blocks (BL1), das das Schiebe-Steuersignal (SCON) empfängt, und das Taktsignal (CLK) oder das interne Steuersignal (ICON) an einen Takteingabeanschluß in jedem Flipflop (DFF61-DFF64) eingegeben wird.

6. Speichertestschaltung nach Anspruch 3, worin die ein Matrixschalter-Steuersignal erzeugende Einheit (13) auf­ weist:
einen ersten Inverter (INV71) zum Invertieren des nied­ rigstwertigen Bits (Ax) unter den Matrixauswahladressen;
ein erstes NAND-Gatter (ND71) zum NAND-Verarbeiten der Datenausgabe (Q1) von dem ersten Flipflop (DFF71) des Schie­ beregisters (12) und eines Ausgangssignals von dem ersten Inverter (INV71);
einen zweiten Inverter (INV72) zum Ausgeben eines er­ sten Matrixschalter-Steuersignals (MSWON1) durch Invertieren eines Ausgangssignals von dem ersten NAND-Gatter (ND71);
dritte und vierte Inverter (INV73, INV74) zum sequenti­ ellen Invertieren der Datenausgabe (Q1) von dem ersten Flipflop (DFF71) des Schieberegisters (12), um dadurch ein zweites Matrixschalter-Steuersignal (MSWON2) auszugeben;
ein zweites NAND-Gatter (ND72) zum NAND-Verarbeiten des Ausgangssignals von dem ersten Inverter (INV71) und der Da­ tenausgabe (Q2) von dem ersten Flipflop (DFF71) des Schiebe­ registers (12);
ein drittes NAND-Gatter (ND73) zum NAND-Verarbeiten des niedrigstwertigen Bits (Ax) der Matrixauswahladressen und der Datenausgabe (Q1) von dem ersten Flipflop (DFF71) des Schieberegisters (12);
ein viertes NAND-Gatter (ND74) zum Ausgeben eines drit­ ten Matrixschalter-Steuersignals (MSWON3) durch NAND-Verar­ beiten von Ausgangssignalen von dem zweiten bzw. dritten NAND-Gatter (ND72, ND73);
fünfte und sechste Inverter (INV75, INV76) zum sequen­ tiellen Invertieren der Datenausgabe (Q2) von dem zweiten Flipflop (DFF72) des Schieberegisters (12), um dadurch ein viertes Matrixschalter-Steuersignal (MSWON4) auszugeben;
ein fünftes NAND-Gatter (ND75) zum NAND-Verarbeiten des Ausgangssignals von dem ersten Inverter (INV71) und der Da­ tenausgabe (Q3) von dem dritten Flipflop (DFF73) des Schie­ beregisters (12);
ein sechstes NAND-Gatter (ND76) zum NAND-Verarbeiten des niedrigstwertigen Bits (Ax) der Matrixauswahladressen und der Datenausgabe (Q2) von dem zweiten Flipflop (DFF72) des Schieberegisters (12);
ein siebtes NAND-Gatter (ND77) zum NAND-Verarbeiten von Ausgangssignalen von dem fünften bzw. sechsten NAND-Gatter (ND75, ND76);
siebte und achte Inverter (INV77, INV78) zum sequenti­ ellen Invertieren der Datenausgabe (Q3) von dem dritten Flipflop (DFF73) des Schieberegisters (12), um dadurch ein sechstes Matrixschalter-Steuersignal (MSWON6) auszugeben;
ein achtes NAND-Gatter (ND78) zum NAND-Verarbeiten ei­ nes Ausgangssignals von dem ersten Inverter (INV71) und der Datenausgabe (Q4) von dem vierten Flipflop (DFF74) des Schieberegisters (12);
ein neunten Nand-Gatter (ND79) zum NAND-Verarbeiten der Datenausgabe (Q3) von dem dritten Flipflop (DF73) des Schie­ beregisters (12) und des niedrigstwertigen Bits (Ax) der Ma­ trixauswahladressen;
ein zehntes NAND-Gatter (ND710) zum NAND-Verarbeiten von Ausgangssignalen von dem achten bzw. neunten NAND-Gatter (ND78, ND79), um dadurch ein siebtes Matrixschalter-Steuer­ signal (MSWON7) auszugeben;
neunte und zehnte Inverter (INV79, INV710) zum sequen­ tiellen Invertieren der Datenausgabe (Q4) von dem vierten Flipflop (DFF74), um dadurch ein achtes Matrixschalter- Steuersignal (MSWON8) auszugeben;
ein elftes NAND-Gatter (ND711) zum NAND-Verarbeiten des niedrigstwertigen Bits (Ax) der Matrixauswahladressen und der Datenausgabe (Q4) von dem vierten Flipflop (DFF74) des Schieberegisters (12); und
einen elften Inverter (INV711) zum Invertieren eines Ausgangssignals von dem elften NAND-Gatter (ND711), um da­ durch ein neuntes Matrixschalter-Steuersignal (MSWON9) aus­ zugeben.

7. Speichertestschaltung nach Anspruch 1, worin die Verriegelungseinheit (20) aufweist:
einen ersten Inverter (INV81) und eine erste Verzöge­ rungseinheit (DE81) zum Empfangen von Ausgangssignalen von der Mehrzahl von Verzögerungseinheiten (DE71-DE74) des Schieberegisters (12) in der Matrixschalter-Steuereinheit (10);
ein erstes NAND-Gatter (ND81) zum NAND-Verarbeiten von Signalen, die von dem ersten Inverter (INV81) bzw. der er­ sten Verzögerungseinheit (DE81) geliefert werden;
einen zweiten Inverter (INV82) zum Invertieren eines Ausgangssignals von dem ersten NAND-Gatter (ND81);
einen ersten PMOS- (PM81) und einen zweiten NMOS- Transistor (NM82), die jeweils einen Gate-Anschluß zum Emp­ fangen von Ausgaben von den ersten bis vierten Hauptverstär­ kern (MA1-MA4) aufweisen;
einen zweiten PMOS- (PM82) und einen ersten NMOS-Tran­ sistor (NM81) mit Gate-Anschlüssen zum Empfangen des Aus­ gangssignals von dem ersten NAND-Gatter (ND81) bzw. seines invertierten Signals; und
dritte und vierte Inverter (INV83, INV84) zum sequenti­ ellen Invertieren und Verriegeln eines Ausgangssignals von einem gemeinsamen Drain-Anschluß des zweiten PMOS-Transi­ stors (PM82) und des ersten NMOS-Transistors (NM81), worin die ersten und zweiten PMOS- und NMOS-Transistoren (PM81, PM82, NM81, NM82) zwischen eine externe Quellenspannung (VCC) und eine Erdungsquellenspannung (VSS) in Reihe ge­ schaltet sind.

8. Speichertestschaltung nach Anspruch 1, worin die Ma­ trix-Steuereinheit (30) aufweist:
erste bis dritte Inverter (INV91-INV93) zum jewei­ ligen Invertieren erster bis dritter Adreßsignale (Ax, Ay, Az);
ein erstes NAND-Gatter (ND91) zum NAND-Verarbeiten des ersten Adreßsignals (Ax) und des Testmodus-Freigabesignals (TME);
einen vierten Inverter (INV94) zum Invertieren des Testmodus-Freigabesignals (TME);
ein zweites NAND-Gatter (ND92) zum NAND-Verarbeiten ei­ nes Ausgangssignals von dem ersten Inverter (INV91) und des Testmodus-Freigabesignals (TME);
ein drittes NAND-Gatter (ND93) zum NAND-Verarbeiten von Ausgangssignalen von den ersten bis dritten Invertern (INV91-INV93);
ein viertes NAND-Gatter (ND94) zum NAND-Verarbeiten der Ausgangssignale von den zweiten und dritten Invertern (INV92, INV93) und des ersten Adreßsignals (Ax);
ein fünftes NAND-Gatter (ND95) zum NAND-Verarbeiten der Ausgangssignale von den ersten und dritten Invertern (INV91, INV93) und des zweiten Adreßsignals (Ay);
ein sechstes NAND-Gatter (ND96) zum NAND-Verarbeiten der von dem dritten Inverter (INV93) gelieferten Ausgabe und der ersten und zweiten Adreßsignale (Ax, Ay);
ein siebtes NAND-Gatter (ND97) zum NAND-Verarbeiten der Ausgaben von den ersten und zweiten Invertern (INV91, INV92) und des dritten Adreßsignals (Az);
ein achtes NAND-Gatter (ND98) zum NAND-Verarbeiten der ersten und dritten Adreßsignale (Ax, Az) und des von dem zweiten Inverter (INV92) gelieferten Ausgangssignals;
ein neuntes NAND-Gatter (ND99) zum NAND-Verarbeiten der zweiten und dritten Adreßsignale (Ay, Az) und des Ausgangs­ signals von dem ersten Inverter (INV91);
ein zehntes NAND-Gatter (ND910) zum NAND-Verarbeiten der ersten bis dritten Adreßsignale (Ax, Ay, Az);
elfte bis achtzehnte NAND-Gatter (ND911-ND918) zum NAND-Verarbeiten von Ausgangssignalen von den dritten bis zehnten NAND-Gattern (ND93-ND910), die jeweils durch deren erste Eingangsanschlüsse empfangen werden, und eines Aus­ gangssignals von dem vierten Inverter (INV94), das jeweils durch deren zweite Eingangsanschlüsse empfangen wird;
neunzehnte, einundzwanzigste, dreiundzwanzigste, fünf­ undzwanzigste NAND-Gatter (ND919, ND921, ND923, ND925) zum NAND-Verarbeiten von Ausgangssignalen von den elften, drei­ zehnten, fünfzehnten bzw. siebzehnten NAND-Gattern (ND911, ND913, ND915, ND917), die jeweils durch deren erste Ein­ gangsanschlüsse empfangen werden, und eines Ausgangssignals von dem ersten NAND-Gatter (ND91), das jeweils durch deren zweite Eingangsanschlüsse empfangen wird;
zwanzigste, zweiundzwanzigste, vierundzwanzigste, sechsundzwanzigste NAND-Gatter (ND920, ND922, ND924, ND926) zum NAND-Verarbeiten von Ausgangssignalen von den zwölften, vierzehnten, sechzehnten bzw. achtzehnten NAND-Gattern (ND912, ND914, ND916, ND918), die jeweils durch deren erste Eingangsanschlüsse empfangen werden, und eines Ausgangs­ signals von dem zweiten NAND-Gatter (ND92), das jeweils durch deren zweite Eingangsanschlüsse empfangen wird; und
fünfte bis zwölfte Inverter (INV95-INV912) zum jewei­ ligen Invertieren von Ausgangssignalen von den neunzehnten bis sechsundzwanzigsten NAND-Gattern (ND919-ND926), um da­ durch jeweils erste bis achte Matrix-Steuersignale (MATCON1-MATCON8) auszugeben.

9. Speichertestschaltung nach Anspruch 1, worin die Verriegelungseinheit (20) die durch die Mehrzahl von Haupt­ verstärkern (MA1-MA4) verstärkten Daten verriegelt, die gleichzeitig an die Vergleichseinheit (COMP) geliefert wer­ den sollen.

10. Speichertestschaltung nach Anspruch 1, worin die Matrixschalter-Steuereinheit (10) die Mehrzahl von Matrix­ schaltern (MSW1-MSW9) so steuert, daß die Mehrzahl von Ma­ trizen in gerad- und ungeradzahlige Einheiten eingeteilt wird, um in einem Testmodus zu arbeiten.

11. Speichertestschaltung nach Anspruch 1, worin die Matrix-Steuereinheit (30) eine ausgewählte Matrix in einem normalen Modus aktiviert und in einem Testmodus Matrizen, die mit den gleichen globalen Eingabe/Ausgabeleitungen (2) verbunden sind, in gerad- und ungeradzahlige Matrizen ein­ teilt und die gerad- oder ungeradzahligen Matrizen gleich­ zeitig aktiviert.