DE69422481T2

DE69422481T2 - Multibit-Halbleiterspeicheranordnung

Info

Publication number: DE69422481T2
Application number: DE69422481T
Authority: DE
Inventors: Yoshinori Matsui
Original assignee: NEC Corp
Current assignee: NEC Electronics Corp
Priority date: 1993-11-01
Filing date: 1994-10-31
Publication date: 2000-09-07
Anticipated expiration: 2014-11-01
Also published as: US5535163A; EP0655744B1; KR0160325B1; KR950015399A; DE69422481D1; JPH07130197A; JP2646972B2; EP0655744A1

Description

HINTERGRUND DER ERFINDUNG

Gebiet der Erfindung:

Die vorliegende Erfindung bezieht sich auf eine Halbleiterspeichervorrichtung und insbesondere auf einen Multibit- Speicher zum Eingeben und Ausgeben von Daten in einer Einheit von Bits.

Beschreibung des Standes der Technik:

Halbleiterspeichervorrichtungen haben ein Speicherzellenfeld, aus dem eine Speicherzelle ausgewählt werden kann, indem eine Spaltenadresse und eine Zeilenadresse bezeichnet werden. Wenn sie nicht insbesondere anders ausgestaltet sind, werden Daten Bit für Bit in das Speicherzellenfeld eingegeben und aus dem Speicherzellenfeld ausgegeben. In einer CPU, an die solch eine Halbleiterspeichervorrichtung angeschlossen ist, ist ein Wort aus einer Anzahl Bits, das heißt 16 Bit oder 32 Bit, zusammengesetzt und die Daten werden Wort für Wort in die CPU eingegeben und Wort für Wort aus der CPU ausgegeben. Da die Verwendung von so vielen Halbleiterspeichervorrichtungen wie die Anzahl an Bits auf dem an die CPU angeschlossenen Datenbus durch die Kosten und die Bausteinfläche begrenzt ist, wurden weithin Halbleiterspeichervorrichtungen entwickelt, die in der Lage sind, Daten in Einheiten von gleichzeitigen parallelen Bits ein- und auszugeben.
Eine Halbleiterspeichervorrichtung zum Ein- und Ausgeben von Daten in Einheiten von Bits wird nachfolgend als "Multibit-Speicher" bezeichnet, und ein Bit, das als eine Einheit zum Eingeben und Ausgeben von Daten dient, wird nachfolgend als ein "IO-Bit" bezeichnet. Ein Multibit-Speicher hat so viele Dateneingangs-/-ausgangsanschlüsse wie IO-Bits und jeder Dateneingangs-/-ausgangsanschluss wird dazu verwendet, Ein-Bit-Daten ein- und auszugeben. Die Daten werden in einer parallelen Weise durch die Dateneingangs-/-ausgangsanschlüsse in einen Multibit-Speicher ein- und aus einem Multibit-Speicher ausgegeben. Typischerweise beträgt die Anzahl der IO-Bits 4, 8 oder 16.
Allgemein kann das Speicherzellenfeld eines Multibit-Speichers je IO-Bit unterteilt sein oder so angeordnet sein, dass es einer Anzahl unterschiedlicher IO-Bits entsuricht. In der zuvorgenannten Speicherzellenfeldkonfiguration ist die Anzahl an IO-Bits durch die Anzahl an Unterteilungen der Wortlänge des Speicherzellenfeldes begrenzt. Ist z. B. die Wortlänge in vier Abschnitte unterteilt, so ist das Speicherzellenfeld in vier Speicherzellenfelder unterteilt und es kann auf diese vier Speicherzellenfelder gleichzeitig zugegriffen werden. Werden den vier Speicherzellenfeldern jeweils unterschiedliche IO-Bits zugeordnet, dann bilden die Speicherzellenfelder zusammen einen Speicher, dessen IO-Bits vier Bits sind. Die Anzahl an Unterteilungen der Wortlänge ist im Allgemeinen im Hinblick auf die Zeitkonstante der Wortleitungen bestimmt. Wird eine Wortlänge in zwei Hälften geteilt, dann ist die Anzahl der Speicherzellen, die an eine Wortleitung angeschlossen sind, auf die Hälfte reduziert, und die Länge der Leitung ist auf die Hälfte reduziert, mit dem Ergebnis, dass die Zeitkonstante ein Viertel wird. Daher wird die Anzahl an Unterteilungen einer Wortleitung so bestimmt, dass ihre Zeitkonstante die Zugriffszeit einer Zielwortleitung erfüllt.
Wird eine Wortlänge in Viertel unterteilt, dann wird das Speicherzellenfeld in vier Speicherzellenfelder unterteilt, was es möglich macht, einen Speicher von IO-Bits aus bis zu vier Bit zu konstruieren. Es ist jedoch unmöglich, einen Speicher mit mehr IO-Bits zu konstruieren, ohne verschiedene IO-Bits im selben Speicherzellenfeld zu mischen. Anders gesagt, um einen Speicher mit acht IO-Bits zu konstruieren, ist es nötig, zwei IO-Bits, das heißt zwei Dateneingangs-/ -ausgangsanschlüsse an jedes Speicherzellenfeld zu verteilen.
Fig. 1 zeigt ein Blockdiagramm eines konventionellen dynamischen Multibit-Speichers, wobei die Ansicht in erster Linie dessen Eingangs-/Ausgangsschaltung zeigt. Der Kürze wegen hat die Speicherschaltung zwei IO-Bits. Ein Speicherzellenfeld 100 hat Speicherzellen MC&sub1;&sub1; bis MC&sub1;&sub4;, MC&sub2;&sub1; bis MC&sub2;&sub4;, von denen jedes zu einem anderen IO-Bit gehört (Eingangs-/Ausgangssignalanschlüsse IO&sub1;, IO&sub2;).
Die Eingangs-/Ausgangssignalanschlüsse IO&sub1;, IO&sub2; sind Datenanschlüsse, die dazu verwendet werden, Daten an die Speicherzellen einzugeben und Daten von den Speicherzellenfeldern auszugeben. Die Eingangs-/Ausgangssignalanschlüsse IO&sub1;, IO&sub2; sind an die Eingangspuffer DIN&sub1; bzw. DIN&sub2; und an die Ausgangspuffer DOUT&sub1; bzw. DOUT&sub2; angeschlossen. Der Speicher besitzt Datenbusse RWBS&sub1;, RWBS&sub2;. Der Datenbus RWBS&sub1; ist über den Puffer 91 bzw. den Puffer 93 an den Eingangspuffer DIN&sub1; und den Ausgangspuffer DOUT&sub1; angeschlossen und der Datenbus RWBS&sub2; ist über den Puffer 92 bzw. den Puffer 94 an den Eingangspuffer DIN&sub2; und den Ausgangspuffer DOUT&sub2; angeschlossen. An die Datenbusse RWBS&sub1;, RWBS&sub2; sind jeweils Schreibdatenverstärker WBUF&sub1;, WBUF&sub2; und jeweils Lesedatenverstärker DAMP&sub1;, DAMP&sub2; angeschlossen.
Der Speicher besitzt Eingangs-/Ausgangsdatenleitungspaare IOT&sub1;/ION&sub1;, IOT&sub2;/ION&sub2; in der Nähe des Speicherzellenfeldes. Das Eingangs-/Ausgangsdatenleitungspaar IOT&sub1;/ION&sub1; ist so wohl an den Schreibdatenverstärker WBUF&sub1; als auch an den Lesedatenverstärker DAMP&sub1; angeschlossen und das Eingangs- /Ausgangsdatenleitungspaar IOT&sub2;/ION&sub2; ist sowohl an den Schreibdatenverstärker WBUF&sub2; als auch an den Lesedatenverstärker DAMP&sub2; angeschlossen.
Das Speicherzellenfeld 100 besitzt Wortleitungen WL&sub1;, WL&sub2;, ... und sich rechtwinklig dazu erstreckende Bitleitungspaare DL&sub1;/ , DL&sub2;/ , DL&sub3;/ , .... Die Speicherzellen MC&sub1;&sub1;, MC&sub1;&sub2;, MC&sub1;&sub3;, MC&sub1;&sub4;, MC&sub2;&sub1;, MC&sub2;&sub2;, ... sind an den entsprechenden Schnittpunkten der Wortleitungen mit den Bitleitungspaaren angeordnet. An den Enden der entsprechenden Bitleitungspaare DL&sub1;/ , DL&sub2;/ , DL&sub3;/ , ... sind Leseverstärker S&sub1;, S&sub2;, S&sub3;, S&sub4;, ... angeordnet, die Spaltenschalter umfassen. Die ungerade nummerierten Leseverstärker S&sub1;, S&sub3;, ... sind an das Eingangs-/Ausgangsdatenleitungspaar IOT&sub1;/ION&sub1; angeschlossen und die gerade nummerierten Leseverstärker S&sub2;, S&sub4;, ... sind an das Eingangs-/Ausganasdatenleitungspaar IOT&sub2;/ION&sub2; angeschlossen. Die Leseverstärker S&sub1;, S&sub2;, S&sub3;, S&sub4;, ... werden von Spaltenschaltsignalen aktiviert, um die Bitleitungspaare mit den entsprechenden Eingangs- /Ausgangsdatenleitungspaaren zu verbinden. Jedes der Spaltenschaltsignale entspricht zwei Leseverstärkern, so dass die Leseverstärker S2n-1, S2n von einem Spaltenschaltsignal YSWn gesteuert werden können.
Die Arbeitsweise des in Fig. 1 gezeigten Multibit-Speichers wird nachfolgend beschrieben.
In einem Schreib-Betriebsmodus werden an die Eingangs-/Ausgangssignalanschlüsse IO&sub1;, IO&sub2; angelegte externe Signalpegel über die Eingangspuffer DIN&sub1;, DIN&sub2; und die Puffer 91, 92 an den Datenbus RWBS&sub1; bzw. RWBS&sub2; geliefert. In einem Lese-Betriebsmodus werden Daten von den Datenbussen RWBS&sub1;, RWBS&sub2; über die Puffer 93, 94 und die Ausgangspuffer DOUT&sub1;, DOUT&sub2; an die Eingangs-/Ausgangssignalanschlüsse IO&sub1;, IO&sub2; ausgegeben.
Die Daten werden über die Eingangs-/Ausgangsdatenleitungspaare IOT&sub1;/ION&sub1;, IOT&sub2;/ION&sub2;, die Schreibdatenverstärker WBUF&sub1;, WBUF&sub2; und die Lesedatenverstärker DAMP&sub1;, DAMP&sub2;, in das Speicherzellenfeld 100 geschrieben und aus dem Speicherzellenfeld 100 gelesen. Insbesondere werden in das Speicherzellenfeld 100 Daten wie folgt geschrieben: An die Datenbusse RWBS&sub1;, RWBS&sub2; gelieferte Daten werden von den Schreibdatenverstärkern WBUF&sub1;, WBUF&sub2; verstärkt und dann an die Eingangs-/Ausgangsdatenleitungspaare IOT&sub1;/ION&sub1; bzw. IOT&sub2;/ION&sub2; geliefert. Wenn eines der Spaltenschaltsignale YSW&sub1;, YSW&sub2;, ... von einem Spaltenadressensignal aktiviert wird, wird der entsprechende Leseverstärker aktiviert. Wird z. B. das Spaltenschaltsignal YSW&sub1; ausgewählt und aktiviert, dann werden an das Eingangs-/Ausgangsdatenleitungspaar IOT&sub1;/ION&sub1; gelieferte Daten über den Leseverstärker S&sub1; an das Bitleitungspaar DL&sub1;/ ausgegeben, und an das Eingangs-/Ausgangsdatenleitungspaar IOT&sub2;/ION&sub2; gelieferte Daten werden über den Leseverstärker S&sub2; an das Datenleitungspaar DL&sub2;/ ausgegeben.
Gleichzeitig wird eine der Wortleitungen WL&sub1;, WL&sub2; vom Zeilenadressensignal aktiviert, wodurch die Information auf den Bitleitungen in die damit verbundenen Speicherzellen geschrieben wird. Wird z. B. die Wortleitung WL&sub1; ausgewählt und aktiviert, dann werden die an die Bitleitungspaare DL&sub1;/ , DL&sub2;/ gelieferten Daten in die entsprechenden Speicherzellenfelder MC&sub1;&sub1;, MC&sub1;&sub2; geschrieben.
Im Speicherzellenfeld 100 gespeicherte Daten werden wie folgt gelesen:
Wird die Wortleitung WL&sub1; ausgewählt und aktiviert, dann werden die in den Speicherzellen MC&sub1;&sub1;, MC&sub1;&sub2;, MC&sub1;&sub3;, MC&sub1;&sub4; gespeicherten Daten jeweils an die Bitleitungen DL&sub1;, DL&sub2;, DL&sub3;, DL&sub4; geliefert und jeweils von Leseverstärkern S&sub1;, S&sub2;, S&sub3;, S&sub4; verstärkt. Ist gleichzeitig das Spaltenschaltsignal YSW&sub1; ausgewählt und aktiviert, dann werden die Daten vom Bitleitungspaar DL&sub1;/ an das Eingangs-/Ausgangsdatenleitungspaar IOT&sub1;/ION&sub1; über den Leseverstärker S&sub1; ausgegeben und die Daten vom Bitleitungspaar DL&sub2;/ werden über den Leseverstärker S&sub2; an das Eingangs-/Ausgangsdatenleitungspaar IOT&sub2;/ION&sub2; ausgegeben. Diese Daten werden dann von den Lesedatenverstärkern DAMP&sub1;, DAMP&sub2; verstärkt und an die Datenbusse RWBS&sub1;, RWBS&sub2; ausgegeben.
Im in Fig. 1 gezeigten Speicher entspricht jede Speicherzelle des Speicherzellenfeldes 100 entweder dem ersten oder dem zweiten Eingangs-/Ausgangssignalanschluss IO&sub1;, IO&sub2;. Insbesondere werden Daten der Speicherzellen MC&sub1;&sub1;, MC&sub1;&sub3;, MC&sub2;&sub1;, MC&sub2;&sub3;, ... nur über den ersten Eingangs-/Ausgangssignalanschluss IO&sub1; ein- und ausgegeben und Daten der Speicherzellen MC&sub1;&sub2;, MC&sub1;&sub4;, MC&sub2;&sub2;, MC&sub2;&sub4;, ... nur über den zweiten Eingangs-/Ausgangssignalanschluss IO&sub2; ein- und ausgegeben. Folglich werden Daten z. B. der Speicherzellen MC&sub1;&sub1;, MC&sub1;&sub2; über verschiedene Pfade ein- und ausgegeben und Daten der Speicherzellen MC&sub1;&sub3;, MC&sub1;&sub4; oder MC&sub2;&sub1;, MC&sub2;&sub2; oder MC&sub2;&sub3;, MC&sub2;&sub4; werden über verschiedene Pfade ein- und ausgegeben.
Zum Testen des Speichers ist es nötig, Daten in verschiedenen Mustern in die Speicherzellen des Speicherzellenfeldes zu schreiben. Ein Vorgang zum Schreiben von Daten zum Testen des Speichers wird nachfolgend beschrieben.
Zuerst soll der logische Pegel "0" in alle Speicherzellen MC&sub1;&sub1;, MC&sub1;&sub2;, MC&sub1;&sub3;, MC&sub1;&sub4;, ... an der Wortleitung WL&sub1; geschrieben werden. Es wird angenommen, dass die Eingangs-/Ausgangssignalanschlüsse IO&sub1;, IO&sub2; und die Datenbusse RWBS&sub1;, RWBS&sub2; über die Eingangspuffer DIN&sub1;, DIN&sub2; und die Puffer 91, 92 auf logisch positivem Pegel liegen, die Datenbusse RWBS&sub1;, RWBS&sub2; und die Eingangs-/Ausgangsdatenleitungen IOT&sub1;, IOT&sub2; über die Schreibdatenverstärker WBUF&sub1;, WBUF&sub2; auf positivem logischem Pegel liegen, die Datenbusse RWBS&sub1;, RWBS&sub2; und die Eingangs-/Ausgangsdatenleitungen ION&sub1;, ION&sub2; über die Schreibdatenverstärker WBUF&sub1;, WBUF&sub2; einen negativen logischen Pegel aufweisen und die Eingangs-/Ausgangsdatenleitungspaare und die Bitleitungspaare über die Leseverstärker auf positivem logischem Pegel liegen. Wenn der logische Pegel "0" an die Eingangs-/Ausgangssignalanschlüsse IO&sub1;, IO&sub2; gegeben wird, werden daher die Datenbusse RWBS&sub1;, RWBS&sub2; auf den logischen Pegel "0" gesetzt, die Eingangs- /Ausgangsdatenleitungen IOT&sub1;, IOT&sub2; auf den logischen Pegel "0" gesetzt, die Eingangs-/Ausgangsdatenleitungen ION&sub1;, ION&sub2; auf den logischen Pegel "1" gesetzt, die Bitleitungen DL&sub1;, DL&sub2; auf den logischen Pegel "0" gesetzt und die Bitleitungen , auf den logischen Pegel "1" gesetzt. Entsprechend wird der logische Pegel "0" auf den Bitleitungen DL&sub1;, DL&sub2; an die Speicherzellen MC&sub1;&sub1;, MC&sub1;&sub2; gegeben. Um den logischen Pegel "0" in alle Speicherzellen an der Wortleitung WL&sub1; zu schreiben, kann der logische Pegel "0" an beide Eingangs-/Ausgangssignalanschlüsse IO&sub1;, IO&sub2; gegeben werden, eine Adresse, die der Wortleitung WL&sub1; entspricht, kann an ein Zeilenadressensignal gegeben werden und ein Spaltenadressensignal kann anschließend geändert werden.
Dann sollen Daten mit umgekehrten logischen Pegeln in benachbarten Speicherzellen in die Speicherzellen an der Wortleitung WL&sub1; geschrieben werden. Solche Speicherzellen, die an der Wortleitung WL&sub1; benachbart zueinander sind, sind Speicherzellen, die zu verschiedenen IO-Bits (Eingangs- /Ausgangssignalanschlüsse IO&sub1;, IO&sub2;) gehören. Daher werden, um Daten mit verschiedenen logischen Pegeln in benachbarte Speicherzellen zu schreiben, logische Pegel "0", "1" oder "1", "0" an die entsprechenden Eingangs-/Ausgangssignalanschlüsse IO&sub1;, IO&sub2; angelegt und es werden nacheinander die Spaltenadressen geändert.
Ein Datenmuster von "0", "1", "1", "0" soll in die Speicherzellen an einer Wortleitung geschrieben werden, das heißt Daten mit dem logischen Pegel "0", dem logischen Pegel "1", dem logischen Pegel "1" und dem logischen Pegel "0" sollen entsprechend in die Speicherzellen MC&sub1;&sub1;, MC&sub1;&sub2;, MC&sub1;&sub3;, MC&sub1;&sub4; geschrieben werden. Um die logischen Pegel "0" bzw. "1" in die Speicherzellen MC&sub1;&sub1;, MC&sub1;&sub2; zu schreiben, wird eine Adresse, die der Wortleitung WL&sub1; entspricht, an ein Zeilenadressensignal gegeben, eine Adresse zum Auswählen und Aktivieren des Spaltenschaltsignals YSW&sub1; wird an ein Spaltenadressensignal gegeben und der logische Pegel "0" sowie der logische Pegel "1" werden an den jeweiligen Eingangs-/Ausgangssignalanschluss IO&sub1;, IO&sub2; gegeben. Dann wird, um die logischen Pegel "1" bzw. "0" in die Speicherzellen MC&sub1;&sub3;, MC&sub1;&sub4; zu schreiben, eine Adresse, die der Wortleitung WL&sub1; entspricht, an das Zeilenadressensignal gegeben, eine Adresse zum Auswählen und Aktivieren des Spaltenschaltsignals YSW&sub2; wird an das Spaltenadressensignal gegeben und der logische Pegel "1" sowie der logische Pegel "0" werden an den jeweiligen Eingangs-/Ausgangssignalanschluss IO&sub1;, IO&sub2; gegeben. Gleichzeitig ist es notwendig, mit der Spaltenadresse der Speicherzelle, auf die zugegriffen werden soll, die Kombination der logischen Pegel, die an die Eingangs-/Ausgangssignalanschlüsse IO&sub1;, IO&sub2; gegeben werden sollen, zu variieren.
Es wurde das Schreiben von Datenmustern in Speicherzelle an einer Wortleitung beschrieben. Dynamische Speicher müssen unter Verwendung solcher verschiedener Datenmuster getestet werden, und es ist eine Notwendigkeit, dass sie mit solch einem Test einfach getestet werden können.
Die japanische Patentveröffentlichungsschrift Nr. 191400/1988 (JP, A 63-191400) offenbart einen Multibit- Speicher, der unter Verwendung von nur einem Dateneingangs- /-ausgangssignalanschluss getestet werden kann, indem der Inhalt eines Funktionstestes von einer Anzahl an Speicherzellen zu einem Signal degeneriert wird. Der offenbarte Multibit-Speicher ist wirksam darin, die Anzahl an Vergleichern, die zum Testen des Multibit-Speichers benötigt werden, zu verringern.
Ein dynamischer Speicher, in dem Speicherzellen, die verschiedenen IO-Bits entsprechen, in einem Speicherzellenfeld gemischt werden, benötigt die Berücksichtigung der Beziehung zwischen den logischen Adressen der Speicherzellen und ihren physikalischen Positionen (nachfolgend als "physikalische Adressen" bezeichnet) und auch die Information darüber, zu welchem IO-Bit jede Speicherzelle zu der Zeit gehört, in der ein komplexes Datenmuster in die Speicherzellen geschrieben werden soll.
Ein Speichertester wird zum Testen eines Speichers verwendet. Solch ein Speichertester hat im allgemeinen eine Verschlüsselungsfunktion (scrambling function) zum Umwandeln logischer Adressen in physikalische Adressen. Speichertester mit einer Verschlüsselungsfunktion, welche die IO-Bits in Multibit-Speichern berücksichtigt, sind jedoch selten erhältlich. Daher können konventionelle Multibit-Speicher insofern nicht gründlich getestet werden, als ein gewöhnlicher Speichertester verwendet wird. Es ist nicht einfach, ein Datenmuster für die Verwendung in einem Speichertest zu erzeugen, in welchem IO-Bits berücksichtigt werden.
Eine Speichervorrichtung gemäß dem Oberbegriff von Anspruch 1 ist aus US-A-5 138 619 bekannt.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist daher ein Ziel der vorliegenden Erfindung, einen Multibit-Speicher zur Verfügung zu stellen, der unter Verwendung eines gewöhnlichen Speichertesters einfach getestet werden kann und der es zulässt, dass ein Datenmuster für einen Speichertest erzeugt wird, das IO-Bits in einfacher Weise berücksichtigt.
Erfindungsgemäß wird das oben genannte Ziel durch eine Multibit-Speichervorrichtung erreicht, die ein Speicherzellen feld umfaßt, das aus einer Mehrzahl von Speicherzellen, welche verschiedenen IO-Bits entsprechen, besteht, eine Anzahl an Dateneingangs-/-ausgangsanschlüsse, die jeweils diesen IO-Bits entsprechen, zum parallelen Eingeben von Daten an das und zum parallelen Ausgeben von Daten aus dem Speicherzellenfeld, wobei die Dateneingangs-/-ausgangsanschlüsse in einen ersten Dateneingangs-/-ausgangsanschluss und einen zweiten Dateneingangs-/-ausgangsanschluss eingeteilt werden, einen Adressenanschluss zum Eingeben einer Adresse, interne Datenbusse, die den jeweiligen IO-Bits zugeordnet sind und an das Speicherzellenfeld angeschlossen sind, Mittel zum Erzeugen eines Testmoduseintrittssignals, das den Eintritt in einen Testmodus anzeigt, Mittel zum Erzeugen einer Pseudoadresse, die an den Adressenanschluss angeschlossen sind, zum Erzeugen einer Pseudoadresse im Testmodus, und Verbindungsmittel, die auf das Testmoduseintrittssignal reagieren, um einen der internen Datenbusse abhängig von der Pseudoadresse auszuwählen und den ausgewählten internen Datenbus an den ersten Dateneingangs-/ -ausgangsschluss im Testmodus anzuschließen.
Da der Multibit-Speicher an den Adressenanschluss angeschlossene Mittel zum Erzeugen von Pseudoadressen für das Erzeugen einer Pseudoadresse im Testmodus und Verbindungsmittel zum Auswählen eines internen Datenbusses in Abhängigkeit von der Pseudoadresse und Verbinden des ausgewählten internen Datenbusses mit einem bestimmten Eingangs- /Ausgangsanschluss umfasst, können Daten über den bestimmten Eingangs-/Ausgangsanschluss in die zu einem ausgewählten IO-Bit gehörende Speicherzelle geschrieben und aus der zu einem ausgewählten IO-Bit gehörenden Speicherzelle gelesen werden, indem im Testmodus ein Signal über den Adressenanschluss eingegeben wird. Die Pseudoadresse ist ein Adressensignal zum Bezeichnen eines der IO-Bits.
Im Multibit-Speicher ist die Anzahl an Bits eines Zeilenadressensignals im allgemeinen kleiner als die Anzahl an Bits eines Spaltenadressensignals. Daher gibt es, wenn Zeilen- und Spaltenadressen den Adressenanschlüssen in einer zeitverschachtelten Weise zugeführt werden einen Adressenanschluss, der nur für die Zeilenadressen in einen normalen Betriebsmodus verwendet wird. Ein Pseudoadressensignal kann dadurch erzeugt werden, dass ein Signal, welches an den Adressenanschluss, der nur für die Zeilenadresse verwendet wird, angelegt wird, dekodiert wird.
Die Ziele, Merkmale und Vorteile der vorliegenden Erfindung werden aus der nachfolgenden Beschreibung unter Berücksichtigung der beiliegenden Zeichnungen, die bevorzugte Ausführungsformen der vorliegenden Erfindung beispielhaft darstellen, deutlich werden.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein schematisches Blockdiagramm eines konventionellen dynamischen Multibit-Speichers;
Fig. 2 ist ein schematisches Blockdiagramm eines Multibit- Speichers gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
Fig. 3 ist ein Blockdiagramm eines Pseudoadressensignalgenerators;
Fig. 4 ist ein Schaltungsdiagramm eines Eingabeschaltungsabschnittes;
Fig. 5 ist ein Schaltungsdiagramm eines Ausgabeschaltungsabschnittes;
Fig. 6 ist ein Schaltungsdiagramm eines Erzeugers für ein Testmoduseintrittssignal; und
Fig. 7 ist ein Schaltungsdiagramm eines Erzeugers für ein Testmoduseintrittssignal in einem Multibit-Speicher gemäß einer zweiten Ausführungsform der vorliegenden Erfindung.

DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Erste Ausführungsform:

Fig. 2 zeigt in Blockform einen Multibit-Speicher gemäß einer ersten Ausführungsform der vorliegenden Erfindung, wobei die Ansicht in erster Linie dessen Eingangs-/Ausgangsschaltung darstellt. Der Multibit-Speicher hat die Form eines dynamischen Speichers. Der Multibit-Speicher unterscheidet sich dadurch vom konventionellen Multibit-Speicher, der in Fig. 1 gezeigt ist, dass er eine andere Pufferanordnung besitzt, zwischen den Eingangspuffern DIN&sub1;, DIN&sub2; und einem Puffer 12 ein Schreibwähler 13 vorhanden ist und zwischen den Ausgangspuffern DOUT&sub1;, DOUT&sub2; und einem Puffer 22 ein Lesewähler 23 vorhanden ist. Der Multibit- Speicher schließt einen Erzeuger 31 für Pseudoadressensignale (siehe Fig. 3) zum Erzeugen von Pseudoadressensignalen AT, , die an die Puffer 11, 12, 21, 22 und die Wähler 13, 23 abgegeben werden sollen und einen Erzeuger für ein Testmoduseintrittssignal (siehe Fig. 6) zum Erzeugen eines Testmoduseintrittssignals φc, das einen Testmodus anzeigt, ein. Die Pseudoadressensignale AT, , die vom Erzeuger 31 für das Pseudoadressensignal erzeugt worden sind, werden auch an die Schreibdatenverstärker WBUF&sub1;, WBUF&sub2; und die Lesedatenverstärker DAMP&sub1;, DAMP&sub2; geliefert. Der aus den Eingangspuffern DIN&sub1;, DIN&sub2;, den Puffern 11, 12 und dem Schreibwähler 13 aufgebaute Schaltungsblock wird als Eingangsschaltungsabschnitt 1 bezeichnet und, der aus den Ausgangspuffern DOUT&sub1;, DOUT&sub2;, den Puffern 21, 22 und dem Lesewähler 23 zusammengesetzte Schaltungsblock wird als Ausgangsschaltungsabschnitt 2 bezeichnet. Solche in Fig. 2 gezeigten Blöcke und Teile, die mit Referenzzeichen bezeichnet sind, die identisch mit denen aus Fig. 1 identisch sind, sind funktionelle Blöcke und Teile, die mit den in Fig. 1 gezeigten identisch sind.
Der Erzeuger 31 für das Pseudoadressensignal wird nachfolgend mit Bezug auf Fig. 3 beschrieben. Der Erzeuger 31 für das Pseudoadressensignal schließt einen Pseudospaltenadressenpuffer 3, einen Inverter 32 und zwei NAND-Gatter 33, 34 mit zwei Eingängen ein. Im Allgemeinen werden in einem dynamischen Speicher mit wahlfreiem Zugriff (DRAM) an dessen Adresseneingangsanschluss eine Spaltenadresse und eine Zeilenadresse in einer zeitverschachtelten Weise geliefert. Wie in Fig. 3 gezeigt, ist ein Adresseneingangssignalanschluss Ai an einen Zeilenadressenpuffer 4 und den Pseudospaltenadressenpuffer 3 angeschlossen. Der Zeilenadressenpuffer 4 weist eine Struktur auf, die die gleiche ist wie die des Zeilenadressenpuffers des konventionellen Speichers. Der Pseudospaltenadressenpuffer 3 liest und speichert ein Adressensignal in derselben Weise zwischen wie der gewöhnliche Spaltenadressenpuffer. Das Testmoduseintrittssignal φc wird an einen Eingangsanschluss jedes NAND- Gatters 33, 34 geliefert. Der Pseudospaltenadressenpuffer 3 liefert ein Ausgangssignal AT&sub0; direkt an den anderen Eingangsanschluss des NAND-Gatters 34 und über den Inverter 32 an den anderen Eingangsanschluss des NAND-Gatters 33. Das in NAND-Gatter 33 gibt das Pseudoadressensignal AT aus, und das NAND-Gatter 34 gibt das Pseudoadressensignal aus.
Die Anzahl an Zeilenadressenbits und die Anzahl an Spaltenadressenbits wird nachfolgend mit Bezug auf einen 64- Megabit-( = 2²&sup6; Bits)-DRAM beschrieben. Der 64-Megabit-DRAM hat 13 Zeilenadressenbits X&sub0; bis X&sub1;&sub2;. Daher hat der 64-Megabit-DRAM in der Dezimaldarstellung Spaltenadressen 0 bis 8191. Die Anzahl an Zeilenadressenbits in einem dynamischen Speicher für allgemeine Zwecke stellt die Zahl an vom dynamischen Speicherbenötigten Refresh-Vorgängen dar. Folglich müssen für den 64-Megabit-DRAM 8192 Refresh-Vorgänge ausgeführt werden. Daher ist die Tiefe der Spaltenadressen, die einer Zeilenadresse zugeordnet sind, 13 Bits, das heißt 8191 Adressen, wenn 64 Megabits aus einzelnen IO-Bits zusammengesetzt sind.
Sind die IO-Bits keine einzelnen Bits, sondern aus einer Mehrzahl von Bits zusammengesetzt, z. B. wenn die Anzahl an IO-Bits 4 ist, dann ist die Anzahl an Zeilenadressenbits 13 und die Spaltenadressen werden in vier Teile unterteilt, die jeweils aus 11 Bits bestehen, das heißt Adressen von 0 bis 2047. Ist die Anzahl an IO-Bits 8, dann werden die Spaltenadressen in acht Teile mit jeweils zehn Bits unterteilt, das heißt Adressen von 0 bis 1023. Im Allgemeinen ist ein dynamischer Multibit-Speicher so ausgelegt, dass die Zahl an Spaltenadressen kleiner ist als die Zahl an Zeilenadressen. In einem allgemeinen dynamischen Multibit- Speicher, der in einer zeitverschachtelten Weise mit Zeilen- und Spaltenadressensignalen versorgt wird, ist ein Adresseneingangsanschluss eines Bits mit niedriger Ordnung sowohl an die Spaltenadressenpuffer als auch die Zeilenadressenpuffer angeschlossen, wohingegen es einen Adresseneingangsanschluss eines Bits mit hoher Ordnung gibt, der abhängig von der Anzahl an IO-Bits nur an den Zeilenadressenpuffer angeschlossen ist. Der Adressensignalanschluss Ai, der in Fig. 3 gezeigt ist, ist ein Adresseneingangsanschluss für Bits hoher Ordnung, der nur an den Zeilenadressenpuffer angeschlossen ist. In dieser Ausführungsform ist der Pseudospaltenadressenpuffer 3 an den Adressensignalanschluss Ai angeschlossen.
Der Eingangsschaltungsabschnitt 1 wird mit Bezug auf Fig. 4 im Detail beschrieben. Der Schreibwähler 13 besitzt die bekannte Struktur, welche einen Inverter 41 und zwei Transfergatter TG&sub1;&sub1;, TG&sub1;&sub2; umfasst, und wird vom Testmoduseintrittssignal φc gesteuert. Wenn das Testmoduseintrittssignal φc einen hohen Pegel aufweist, das heißt den logischen Pegel "1", wird ein Ausgangssignal vom Eingangspuffer DIN&sub1; an den Puffer 12, der an den Datenbus RWBS&sub2; angeschlossen ist, angelegt. Wenn das Testmoduseintrittssignal φc einen niedrigen Pegel aufweist, das heißt den logischen Pegel "0", wird ein Ausgangssignal vom anderen Eingangspuf fer DIN&sub2; an den Puffer 12 angelegt. Unabhängig davon, ob das Testmoduseintrittssignal φc einen hohen oder einen niedrigen Pegel besitzt, wird ein Ausgangssignal vom Eingangspuffer DIN&sub1; an den Puffer 11, der an den Datenbus RWBS&sub1; angeschlossen ist, angelegt.
Die Puffer 11, 12 sind in ihrer Struktur einander identisch. Jeder der Puffer 11, 12 umfasst ein NAND-Gatter 42 mit zwei Eingängen, einen Inverter 43, zwei p-Kanal-MOS- Transistoren 44, 45 und zwei n-Kanal-MOS-Transistoren 46, 47. Der Inverter 43 und die MOS-Transistoren 44, 45, 46, 47 bilden gemeinsam einen bekannten Drei-Zustandspuffer, der durch ein Ausgangssignal vom NAND-Gatter 42 so gategesteuert ist, dass der Drei-Zustandspuffer in eine Hochimpedanzzustand ist, wenn das Ausgangssignal vom NAND- Gatter 42 einen hohen Pegel aufweist, das heißt den logischen Pegel "1". An das NAND-Gatter 42 des Puffers 11, der an den Datenbus RWBS&sub1; angeschlossen ist, wird ein Schreibbetriebssignal φw und das Pseudoadressensignal geliefert. An das NAND-Gatter 42 des Puffers 12, der an den Datenbus RWBS&sub2; angeschlossen ist, wird das Schreib-Betriebssignal φw und das Pseudoadressensignal AT geliefert.
Details des Ausgangsschaltungsabschnittes 2 werden nachfolgend mit Bezug auf Fig. 5 beschrieben. Der Lesewähler 23 ist von bekannter Struktur, die einen Inverter 51 und zwei Transfergatter TG&sub2;&sub1;, G&sub2;&sub2; umfasst, und wird wie der Schreibwähler 13 durch das Testmoduseintrittssignal φc gesteuert. Wenn das Testmoduseintrittssignal φc einen hohen Pegel aufweist, wird ein Ausgangssignal vom Puffer 22, der an den Datenbus RWBS&sub2; angeschlossen ist, an den Ausgangspuffer DOUT&sub1; angelegt. Wenn das Testmoduseintrittssignal φc einen niedrigen Pegel aufweist, wird ein Ausgangssignal vom Puffer 22 an den Ausgangspuffer DOUT&sub2; angelegt. Der Puffer 21, der an den Datenbus RWBS&sub1; angeschlossen ist und der Ausgangspuffer DOUT&sub1; sind miteinander verbunden.
Die Puffer 21, 22 sind in ihrer Struktur einander identisch. Jeder der Puffer 21, 22 umfasst einen Inverter 52, zwei p-Kanal-MOS-Transistoren 53, 54 und zwei n-Kanal-MOS- Transistoren 55, 56, die gemeinsam einen bekannten Drei- Zustandspuffer bilden. Der an den Datenbus RWBS&sub1; angeschlossene Puffer 21 wird durch das Pseudoadressensignal so gate-gesteuert, dass der Puffer 21 in einem Hochimpedanzzustand ist, wenn das Pseudoadressensignal einen niedrigen Pegel aufweist. Der an den Datenbus RWBS&sub2; angeschlossene Puffer 22 wird durch das Pseudoadressensignal AT so gate-gesteuert, dass der Puffer 22 in einem Hochimpedanzzustand ist, wenn das Pseudoadressensignal AT einen niedrigen Pegel aufweist.
Der Erzeuger für das Testmoduseintrittssignal wird mit Bezug auf Fig. 6 im Detail beschrieben. Die in Fig. 6 gezeigte Schaltung ist so ausgelegt, dass sie das Testmoduseintrittssignal φc erzeugt, wenn einem ungenutzten Eingangsanschluss NC eine bestimmte Spannung aufgeprägt wird. Der unbenutzte Eingangsanschluss NC ist ein Anschluss, der nicht verwendet wird, wenn sich der Multibit-Speicher im normalen Betrieb befindet.
Im allgemeinen kann ein dynamischer Speicher in einen Testmodus gebracht werden, indem eine hohe Spannung an einen bestimmten Eingangsanschluss des Speichers angelegt wird oder der Speicher in einen Schreib-CBR-Modus gebracht wird oder im Schreib-CBR-Modus eine bestimmte Schlüsseladresse eingegeben wird. In dieser Ausführungsform wird der Speicher in den Testmodus gebracht, indem eine hohe Spannung an den ungenutzten Eingangsanschluss NC angelegt wird. Der Speicher kann jedoch auch durch jede der anderen Prozeduren in den Testmodus gebracht werden, da diese nicht den Umfang der vorliegenden Erfindung einschränken.
Wie in Fig. 6 gezeigt, sind zwischen dem ungenutzten Eingangsanschluss NC und der Erde vier n-Kanal-MOS-Transisto ren Q&sub1; bis Q&sub4; so eingefügt, dass ihre Kanäle miteinander in Reihe geschaltet sind. Die Drains der beiden MOS-Transistoren Q&sub1;, Q&sub2;, die dem ungenutzten Eingangsanschluss NC näher liegen, sind mit den jeweiligen Gates verbunden. An die Gates der MOS-Transistoren Q&sub3;, Q&sub4;, die näher an der Erde liegen, wird eine Versorgungsspannung geliefert. Die MOS-Transistoren Q&sub2;, Q&sub3; sind miteinander über einen Knoten verbunden, der an den Eingangsanschluss eines Inverters INV&sub1; angeschlossen ist, welcher einen Ausgangsanschluss besitzt, der an den Eingangsanschluss eines weiteren Inverters INV&sub2; angeschlossen ist, welcher das Testmoduseintrittssignal φc ausgibt. Wenn eine Spannung, die die Summe aus der Schwellenspannung des Inverters INV&sub1; und der Summe der Schwellenspannungen der MOS-Transistoren Q&sub1;, Q&sub2; ist, an den ungenutzten Eingangsanschluss NC angelegt wird, nimmt das Testmoduseintrittssignal φc den hohen Pegel an und bringt den Multibit-Speicher in den Testmodus.
Der Betrieb des Multibit-Speichers wird nachfolgend beschrieben. Zuerst wird nachfolgend ein normaler Betriebsmodus des Multibit-Speichers beschrieben.
Im normalen Betriebsmodus ist das Testmoduseintrittssignal φc auf einem niedrigen Pegel, da keine Spannung an den ungenutzten Eingangsanschluss NC (siehe Fig. 6) angelegt ist. Daher haben die Ausgangssignale von den NAND-Gattern 33, 34 im Erzeuger 31 für das Pseudoadressensignal einen hohen Pegel (logischer Pegel "1"), und die Pseudoadressensignale AT, haben einen hohen Pegel. Im Eingangsschaltungsabschnitt ist das Transfergatter TG&sub1;&sub1; gesperrt und das Transfergatte TG&sub1;&sub2; freigegeben. Das Ausgangssignal vom Eingangspuffer DIN&sub1; wird in den Puffer 11 eingegeben und das Ausgangssignal vom anderen Eingangspuffer DIN&sub2; wird über das Transfergatter TG&sub1;&sub2; in den anderen Puffer 12 eingegeben. Weil beide Pseudoadressensignale AT, einen hohen Pegel haben, wenn das Schreib-Betriebssignal φw einen hohen Pegel annimmt, sind die Puffer 11, 12 freigegeben und geben Daten an die jeweiligen Datenbusse RWBS&sub1;, RWBS&sub2; aus. Im Ausgangsschaltungsabschnitt 2 werden die Daten vom Datenbus RWBS&sub1; an den Ausgangspuffer DOUT&sub1; und die Daten vom Datenbus RWBS&sub2; an den Ausgangspuffer DOUT&sub2; ausgegeben, da die Puffer 21, 22 freigegeben sind, das Transfergatter TG&sub2;&sub1; gesperrt und das Transfergatter TG&sub2;&sub2; freigegeben ist.
An die Schreibdatenverstärker WBUF&sub1;, WBUF&sub2; und die Lesedatenverstärker DAMP&sub1;, DAMP&sub2;, die dem Speicherzellenfeld 100 zugeordnet sind, werden die Pseudoadressensignale AT, abgegeben. Da beide Pseudoadressensignale AT, einen hohen Pegel haben, sind sowohl die Schreibdatenverstärker WBUF&sub1;, WBUF&sub2; als auch die Lesedatenverstärker DAMP&sub1;, DAMP&sub2; freigegeben.
Im normalen Betriebsmodus werden daher Daten über Pfade, die die gleichen sind wie die des konventionellen Multibit- Speichers ein- und ausgegeben, weil das Testmoduseintrittssignal φc einen niedrigen Pegel hat und beide Pseudoadressensignale AT, einen hohen Pegel haben und somit werden Daten in derselben Weise wie im konventionellen Multibit- Speicher geschrieben und gelesen.
Ein Prozess des Schreibens und des Lesens von Daten, wenn der Multibit-Speicher in den Testmodus eingetreten ist, wird nachfolgend beschrieben. Wenn an den ungenutzten Eingangsanschluss NC (siehe Fig. 6) eine hohe Spannung angelegt wird, um das Testmoduseintrittssignal φc auf einen hohen Pegel zu heben, wird durch das Signal AT&sub0; vom Pseudospaltenadressenpuffer 3 im Erzeuger 31 für das Pseudoadressensignal eines der Pseudoadressensignal AT, auf einen hohen Pegel gehoben und das andere auf einen niedrigen Pegel gebracht. Es wird hier angenommen, dass das Ausgangssignal AT&sub0; mit Bezug auf den logischen Pegel des Adressensignalanschlusses Ai eine positive Logik aufweist, das heißt, das Ausgangssignal AT&sub0; weist einen hohen Pegel auf, wenn der Adressensignalanschluss Ai einen hohen Pegel auf weist, und das Ausgangssignal AT&sub0; weist einen niedrigen Pegel auf, wenn der Adressensignalanschluss Ai einen niedrigen Pegel aufweist.
Wenn das Testmoduseintrittssignal φc einen hohen Pegel annimmt, wird im Eingangsschaltungsabschnitt 1 das Transfergatter TG&sub1;&sub2; gesperrt und das Transfergatter TG&sub1;&sub1; wird freigegeben. Entsprechend wird an beide Puffer 11, 12 über den Eingangspuffer DIN&sub1; der Signalpegel geliefert, der vom Eingangs-/Ausgangssignalanschluss IO&sub1; geliefert wird. Wenn das Schreib-Betriebssignal φc gleichzeitig einen hohen Pegel annimmt, wird der Puffer 11 gesperrt und der andere Puffer 12 wird freigegeben, da das Pseudoadressensignal AT einen hohen Pegel hat, wenn der Adressensignalanschluss Ai einen hohen Pegel aufweist. So werden Eingangsdaten vom Eingangs- /Ausgangssignalanschluss IO&sub1; an den Datenbus RWBS&sub2; ausgegeben. Wenn andererseits der Adressensignalanschluss Ai einen niedrigen Pegel aufweist, wird der Puffer 11 freigegeben und der andere Puffer 12 wird gesperrt, da dann das Pseudoadressensignal einen hohen Pegel hat. Eingangsdaten vom Eingangs-/Ausgangssignalanschluss IO&sub1; werden an den Datenbus RWBS&sub1; ausgegeben.
Die so an die Datenbusse RWBS&sub1;, RWBS&sub2; ausgegeben Daten werden über den Schreibdatenverstärker WBUF&sub1; oder WBUF&sub2; an die Eingangs-/Ausgängsdatenleitungspaare IOT&sub1;/ION&sub1;, IOT&sub2;/ION&sub2; geliefert und über die Leseverstärker S&sub1; bis S&sub4; in die Speicherzellen geschrieben. Da an die Schreibdatenverstärker WBUF&sub1;, WBUF&sub2; das Pseudoadressensignal AT bzw. abgegeben worden ist, wenn das Pseudoadressensignal AT einen hohen Pegel aufweist, werden die an den Datenbus RWBS&sub2; ausgegebenen Daten über den Schreibdatenverstärker WBUF&sub2; in eine Speicherzelle geschrieben, die zum zweiten IO-Bit (IO- Bit, das dem Eingangs-/Ausgangssignalanschluss IO&sub2; entspricht) gehört. In gleicher Weise werden die an den Datenbus RWBS&sub1; ausgegebenen Daten über den Schreibdatenverstärker WBUF&sub1; und das Eingangs-/Ausgangsdatenleitungspaar IOT&sub1;/ION&sub1; in eine Speicherzelle geschrieben, die zum ersten IO-Bit (IO-Bit, das dem Eingangs-/Ausgangssignalanschluss IO&sub1; entspricht) gehört, wenn das Pseudoadressensignal einen hohen Pegel aufweist.
Gespeicherte Daten werden wie folgt gelesen: Wenn das Pseudoadressensignal AT einen hohen Pegel hat, werden die zum zweiten IO-Bit gehörenden, in der Speicherzelle gespeicherten Daten vom Lesedatenverstärker DAMP&sub2; über das Eingangs- /Ausgangsdatenleitungspaar IOT&sub2;/ION&sub2; an den Datenbus RWBS&sub2; ausgegeben. Wenn das Pseudoadressensignal einen hohen Pegel hat, werden die zum ersten IO-Bit gehörenden, in der Speicherzelle gespeicherten Daten vom Lesedateriverstärker DAMP&sub1; über das Eingangs-/Ausgangsdatenleitungspaar IOT&sub1;/ION&sub1; an den Datenbus RWBS&sub1; ausgegeben. Im Ausgangspufferschaltungsabschnitt 2 wird, weil das Testmoduseintrittssignal φc einen hohen Pegel hat, das Transfergatter TG&sub2;&sub2; gesperrt und das Transfergatter TG&sub2;&sub1; freigegeben, so dass die Ausgangssignale von den Puffern 21, 22 an den Ausgangspuffer DOUT&sub1; geliefert werden. Wenn das Pseudoadressensignal AT einen hohen Pegel hat, ist der Puffer 22 freigegeben und die Daten, die von der zum zweiten IO-Bit gehörenden Speicherzelle gelesen worden sind, werden über den Ausgangspuffer DOUT&sub2; an den Eingangs-/Ausgangssignalanschluss IO&sub1; ausgegeben. Wenn das Pseudoadressensignal einen hohen Pegel hat, ist der Puffer 21 freigegeben und die von der zum ersten IO-Bit gehörenden Speicherzelle gelesenen Daten werden über den Ausgangspuffer DOUT&sub1; an den Eingangs-/Ausgangssignalanschluss IO&sub1; ausgegeben.
Im Testmodus, wie er oben beschrieben ist, werden Daten nur über den Eingangs-/Ausgangssignalanschluss IO&sub1; ein- und ausgegeben. Wenn der logische Pegel des Adressensignalänschlusses Ai niedrig ist, ist der Dateneingangs-/-ausgangspfad für die zum ersten IO-Bit gehörende Speicherzelle freigegeben und wenn der logischen Pegel des Adressesignalanschlusses Ai hoch ist, ist der Dateneingangs-/-ausgangs pfad für die zum zweiten IO-Bit gehörende Speicherzelle freigegeben. Da der Unterschied zwischen den IO-Bits als Unterschied zwischen Pseudoadressen, die im Testmodus an den Adressensignalanschluss Ai gegeben werden, gegebenen ist, kann der Multibit-Speicher unter Berücksichtigung der IO-Bits getestet werden, indem Daten geschrieben und gelesen werden, während der am Adressensignalanschluss Ai liegende logische Pegel gesteuert wird.
In dieser Ausführungsform kann, wenn der Multibit-Speicher in den Testmodus eingetreten ist, der Unterschied zwischen IO-Bits wie der Unterschied zwischen Pseudoadressen behandelt werden, was es möglich macht, Daten in eine Speicherzelle, die zu einem bestimmten IO-Bit gehört, zu schreiben und Daten aus der Speicherzelle zu lesen, indem eine Pseudoadresse bereitgestellt wird.
Ein Prozess für das Schreiben eines Datenmusters mit logischen Pegeln "0" "1", "1", "0" in benachbarte Speicherzellen an einer Wortleitung wird nachfolgend beschrieben.
Das Datenmuster ist so, dass Daten mit dem logischen Pegel "0", dem logischen Pegel "1", dem logischen Pegel "1" und dem logischen Pegel "0" in die Speicherzellen MC&sub1;&sub1;, MC&sub1;&sub2;, MC&sub1;&sub3; bzw. MC&sub1;&sub4; geschrieben werden. Es war schwierig, konventionelle Multibit-Speicher unter Verwendung solcher Datenmuster zu testen.
Um den logischen Pegel "0" in die Speicherzelle MC&sub1;&sub1; zu schreiben, wird eine Adresse, die der Wortleitung WL&sub1; entspricht, an ein Zeilenadressensignal gegeben, eine Adresse zum Auswählen und Aktiveren des Spaltenschaltsignals YSW&sub1; wird an ein Spaltenadressensignal gegeben, der logische Pegel "0" wird an den Adressensignalanschluss Ai für eine Pseudospaltenadresse gegeben und der logische Pegel "0" wird an den Eingangs-/Ausgangssignalanschluss IO&sub1; gegeben. Dann ist die Schreiboperation für die Speicherzelle MC&sub1;&sub1; ausgeführt. Als Nächstes wird, um den logischen Pegel "1" in die Speicherzelle MC&sub1;&sub2; zu schreiben, eine Adresse zum Auswählen und Aktivieren des Spaltenschaltsignals YSW&sub1; an ein Spaltenadressensignal gegeben, der logische Pegel "1" an den Adressensignalanschluss Ai gegeben und der logische Pegel "1" an den Eingangs-/Ausgangssignalanschluss IO&sub1; gegeben. Dann ist die Schreiboperation für die Speicherzelle MC&sub1;&sub2; abgeschlossen. In ähnlicher Weise können Daten in die Speicherzellen MC&sub1;&sub3;, MC&sub1;&sub4; geschrieben werden, wobei nur die Logik und die physikalischen Adressen der Speicherzellen berücksichtigt werden. Dadurch, dass ein Wert für eine Pseudospaltenadresse zur Position mit hoher Ordnung des Spaltenadressenbits für die Schreiboperation angefügt wird, wird es möglich, nur die Speicherzelle zu bezeichnen, die zu einem speziellen IO-Bit gehört. Daher wird es sehr einfach, ein Testmuster zur Verwendung in einem Speichertest zu erzeugen.
Während in der obigen Ausführungsform die IO-Bits zwei Bits sind, sind die Prinzipien der vorliegenden Erfindung auf einen Multibit-Speicher mit einer erhöhten Anzahl an IO- Bits anwendbar, indem Pseudoadressen über eine Mehrzahl von Adresseneingangsanschlüssen eingegeben werden.

Zweite Ausführungsform

Ein Multibit-Speicher gemäß einer zweiten Ausführungsform der vorliegenden Erfindung wird nachfolgend beschrieben.
Der Multibit-Speicher gemäß der vorliegenden Erfindung ist ein Speicher, in welchem Speicherzellen, die zu einer Anzahl an IO-Bits gehören, in einem Speicherzellenfeld gemischt sind. Da mehr und mehr IO-Bits in einer Speicherschaltung angewendet werden, erhöht sich der Bedarf für das Mischen von Speicherzellen, die zu einer Anzahl von IO-Bits gehören, in einem Speicherzellenfeld. Ist z. B. die Zahl der gesamten IO-Bits 8, dann können verschiedene Speicherzel lenfelder so angeordnet werden, dass sie den jeweiligen IO- Bits entsprechen. Ist die Anzahl an IO-Bits jedoch 16, kann es nötig sein, Speicherzellen, die zu einer Anzahl von IO- Bits gehören, in einem einzigen Speicherzellenfeld zu mischen.
In den letzten Jahren war es allgemeine Praxis, verschiedene Speichertypen von IO-Bit-Anordnungen aus einem Chip zu konstruieren, indem die Verdrahtungsmuster oder Kanalmasken zum Herstellen von Aluminiumverbindungen geändert werden, da sich die Anzahl an Speichertypen erhöht hat. Zum Beispiel ist es möglich, Speicher mit 8 IO-Bits und mit 16 IO- Bits aus einem Chip herzustellen, indem Verdrahtungsmuster geändert werden. Periphere Schaltungen zur Verwendung mit solchen Speichern sollten eine Schaltungsanordnung haben, die mit den 8 IO-Bits und den 16 IO-Bits klar kommen muss.
In dem Fall, in welchem Speicher mit unterschiedlichen Zahlen an IO-Bits aus einem einzigen Chip hergestellt werden können, indem die Verdrahtungsmuster oder Verbindungen geändert werden, kann die vorliegende Erfindung im Wesentlichen, ohne neue Schaltungen hinzuzuführen, ausgeführt werden. Ein Speicher in Form eines 64-Megabit-DRAM, der in der Lage ist, zwischen 8 IO-Bits und 16 IO-Bits umzuschalten, wird nachfolgend beschrieben. Es wird angenommen, dass, wenn die Anzahl an IO-Bits 8 ist, keine Speicherzellen verschiedener IO-Bits in einem Speicherzellenfeld gemischt sind, aber, wenn die Anzahl an IO-Bits 16 ist, die Speicherzellen, die zu zwei verschiedenen IO-Bits gehören, in einem Speicherzellenfeld gemischt werden.
Im oben beschriebenen 64-Megabit-DRAM besteht ein Spaltenadresseneingangssignal aus 10 Bits, wenn die Anzahl an IO- Bits 8 ist, und aus 9 Bits, wenn die Anzahl an IO-Bits 16 ist. Der Spaltenadresseneingangsanschluss für das zehnte Bit ist im Falle, dass die Anzahl an IO-Bits 8 ist, an einen Spaltenadressenpuffer angeschlossen. Ist die Anzahl an IO-Bits 16, dann kann daher der Spaltenadressenpuffer, der an den Spaltenadresseneingangsanschluss für das zehnte Bit angeschlossen ist, als ein Pseudospaltenadressenpuffer verwendet werden, und es ist nicht nötig, einen neuen Pseudospaltenadressenpuffer hinzuzufügen.
Der Speicher gemäß der zweiten Ausführungsform wird mit dem Speicher gemäß der ersten Ausführungsform, der in Fig. 2 gezeigt ist, verglichen. Es wird ein Spaltenadressensignal mit 10 Bit als Pseudoadressensignale AT, verwendet, ein Eingangs-/Ausgangsanschluss wird, wenn die Anzahl an IO- Bits 8 beträgt, als der Eingangs-/Ausgangssignalanschluss IO&sub1; verwendet, Eingangs-/Ausgangsanschlüsse werden, wenn die Anzahl an IO-Bits 16 beträgt, als die Eingang-/Ausgangssignalanschlüsse IO&sub1;, IO&sub2; verwendet und das Schalten zwischen 8 IO-Bits und 16 IO-Bits wird vom Testmoduseintrittssignal φc ausgelöst. Mit dieser Konfiguration besitzt der Speicher alle notwendigen Schaltungsanordnungen. Insbesondere wird, wenn der Speicher als ein Speicher fungieren soll, in dem die Anzahl an TO-Bits 8 beträgt, das Testmoduseintrittssignal φc in den hohen Pegel überführt, und wenn der Speicher als ein Speicher fungieren soll, in dem die Anzahl an IO-Bits 16 beträgt, wird das Testmoduseintrittssignal φc in den niedrigen Pegel überführt. Entsprechend dieser Ausführungsform wird der Speicher intern als ein Speicher betrieben, in welchem die Anzahl an IO-Bits 8 beträgt, wenn der Speicher, in welchem die Anzahl an IO- Bits 16 beträgt, getestet wird.
Fig. 7 zeigt einen Erzeuger für ein Testmoduseintrittssignal im Multibit-Speicher gemäß der zweiten Ausführungsform. Der in Fig. 7 gezeigte Erzeuger für das Testmoduseintrittssignal unterscheidet sich vom Erzeuger für das Testmoduseintrittssignal gemäß der ersten Ausführungsform, die in Fig. 6 gezeigt ist, dadurch, dass der in Fig. 6 gezeigte Inverter INV&sub2; durch ein NAND-Gatter 62 mit zwei Eingängen ersetzt ist und ein Inverter INV&sub3; sowie vier p-Kanal-MOS- Transistoren Q&sub5; bis Q&sub8; hinzugefügt sind. Ein Eingangsanschluss des Inverters INV&sub3; ist an einen Kontaktierungsflecken P0 angeschlossen, und an die Eingangsanschlüsse des NAND-Gatters 62 werden die Ausgangssignale der Inverter INV&sub1;, INV&sub3; geliefert. Die MOS-Transistoren Q&sub5;, Q&sub6; sind zwischen einer Spannungsversorgung und dem Eingangsanschluss des Inverters INV&sub3; in Reihe geschaltet und ihre Gates sind geerdet. Die MOS-Transistoren Q&sub7;, Q&sub8; sind ebenfalls zwischen der Spannungsversorgung und dem Eingangsanschluss des Inverters INV&sub3; in Reihe geschaltet und ihre Gates sind an den Ausgangsanschluss des Inverters INV&sub3; angeschlossen. Das NAND-Gatter 62 gibt ein Testmoduseintrittssignal φc aus. Der Inverter INV&sub1; erzeugt ein Ausgangssignal C&sub0;, der Inverter INV&sub3; erzeugt ein Ausgangssignal C&sub1; und an den Inverter INV&sub3; wird ein Eingangssignal C&sub2; vom Kontaktierungsflecken BO geliefert.
Wenn an dem Kontaktierungsflecken BO nichts kontaktiert ist, weist das Ausgangssignal C&sub1; einen niedrigen Pegel auf, weil das Eingangssignal C&sub2; einen hohen Pegel aufweist, und das Testmoduseintrittssignal φc weist einen hohen Pegel auf. Der Multibit-Speicher dient nun als ein Speicher, in welchem die Anzahl der IO-Bits 8 ist. Ist der Kontaktierungsflecken BO an die Erde kontaktiert, ist das Testmoduseintrittssignal φc auf einem niedrigen Pegel, wenn das Ausgangssignal C&sub0; einen hohen Pegel aufweist, da das Ausgangssignal C&sub1; einen hohen Pegel aufweist. Der Multibit- Speicher dient nun als ein Speicher, in dem die Anzahl der IO-Bits 16 ist. Wenn eine hohe Spannung an den ungenutzten Eingangsanschluss NC angelegt wird, nimmt das Ausgangssignal Co einen niedrigen Pegel und das Testmoduseintrittssignal φc einen hohen Pegel an, selbst wenn der Kontaktierungsflecken BO mit Masse verbunden ist, so dass der Multibit-Speicher nun als ein Speicher dient, in welchem die Anzahl der IO-Bits 8 ist.
Daher nimmt, wenn eine hohe Spannung an den ungenutzten Eingangsanschluss NC angelegt wird, um den Speicher in den Testmodus zu bringen, das Testmoduseintrittssignal φc einen hohen Pegel an, wenn der Multibit-Speicher so ausgelegt ist, dass er in einem normalen Betriebsmodus als ein Speicher fungiert, in welchem die Anzahl der IO-Bits 16 ist. Im Testmodus arbeitet der Multibit-Speicher als Speicher, in welchem die Anzahl der IO-Bits 8 ist. Daher werden solche Speicherzellen, die in einem Speicherzellenfeld angeordnet sind und im normalen Betriebsmodus zu verschiedenen IO-Bits IO&sub1;, IO&sub2; gehören, zu Speicherzellen, die im Testmodus verschiedene Spaltenadressen mit 10 Bit haben. Daten werden über den Eingangs-/Ausgangssignalanschluss IO&sub1; in der Zeit, in der die Anzahl an TO-Bits 8 beträgt, in diese Speicherzellen geschrieben und aus diesen Speicherzellen gelesen.
Die vorliegende Erfindung ist nicht auf die spezifischen Schaltungsanordnungen, die in den Fig. 3 bis 5 gezeigt sind, beschränkt, sondern es kann jede gewünschte Schaltungsanordnung angewendet werden, insofern diese Daten lesen und schreiben kann, während der Unterschied zwischen IO-Bits durch den Unterschied zwischen Pseudoadressen ersetzt ist.
Obwohl bestimmte bevorzugte Ausführungsformen der vorliegenden Erfindung gezeigt und im Detail beschrieben worden sind, sollte klar sein, dass zahlreiche Änderungen und Modifikationen durchgeführt werden können, ohne vom Umfang der angefügten Ansprüche abzuweichen.

Claims

1. Multibit-Speichervorrichtung, die umfaßt:

ein Speicherzellenfeld (100), das aus einer Anzahl von Speicherzellen (MC&sub1;&sub1;-MC&sub2;&sub4;), die unterschiedlichen IO-Bits entsprechen, zusammengesetzt ist;

einer Anzahl von Daten-Eingangs-/Ausgangs-Anschlüssen (IO&sub1;, IO&sub2;), die den jeweiligen IO-Bits entsprechen, zum Eingeben und Ausgeben von Daten in paralleler Weise an das bzw. von dem Speicherzellenfeld (100), wobei die Daten-Eingangs/Ausgangs-Anschlüsse in einen ersten Daten-Eingangs/Ausgangs-Anschluß (IO&sub1;) und einen zweiten Daten-Eingangs/Ausgangs-Anschluß (IO&sub2;) unterteilt sind;

einen Adressanschluß (Ai) zum Eingeben einer Adresse;

interne Datenbusse (RWBs&sub1;, RWBS&sub2;), die jeweils den IO-Bits zugeordnet sind und an das Speicherzellenfeld angeschlossen sind;

ein Mittel zum Erzeugen eines Testmodus-Eingangssignals (Q&sub1; bis Q&sub4;, INV&sub1;, INV&sub2;) zum Erzeugen eines Testmodus- Eingangssignals ( c), das den Eintritt in einen Testmodus zeigt; und

Pseudoadressen-Erzeugungsmittel (31), die an den Adressanschluß (Ai) angeschlossen sind, um eine Pseudoadresse (AT, ) im Testmodus zu erzeugen;

gekennzeichnet durch ein auf das Testmodus- Eingangssignal ( c) reagierendes Verbindungsmittel (11, 12, 13; 21, 22, 23), zum Auswählen eines internen Datenbusses aus den internen Datenbussen, abhängig von der Pseudoadresse (AT, ), und zum Verbinden desjenigen der internen Datenbusse, der ausgewählt ist, mit dem ersten Daten-Eingangs/Ausgangs-Anschluß (IO&sub1;) im Testmodus.

2. Multibit-Speichervorrichtung nach Anspruch 1, bei der die Verbindungsmittel Zwischenspeicher (11, 12, 21, 22) umfassen, die an die jeweiligen internen Datenbusse (RWBS&sub1;, RWBS&sub2;) angeschlossen sind und als Antwort auf die Pseudoadresse selektiv betreibbar sind, und eine Gate- Schaltung zum Umschalten (13, 23) umfaßt, die dem zweiten Daten-Eingangs/Ausgangs-Anschluß (IO&sub2;) zugeordnet ist, um den zweiten Daten-Eingangs/Ausgangs-Anschluß (IO&sub2;) zu trennen und einen entsprechenden Zwischenspeicher (11, 12, 21, 22) an den ersten Daten-Eingangs/Ausgang-Anschluß (IO&sub1;) als Antwort auf das Testmodus-Eingangssignal ( c) anzuschließen.

3. Multibit-Speichervorrichtung nach Anspruch 1, in der das Verbindungsmittel (11, 12, 13; 21, 22, 23) die Daten-Eingangs/Ausgangs-Anschlüsse (IO&sub1;, IO&sub2;) in einem anderen Modus als dem Testmodus jeweils an die internen Datenbusse (RWBS&sub1;, RWBS&sub2;) anschließt.

4. Multibit-Speichervorrichtung nach Anspruch 2, in der das Verbindungsmittel (11, 12, 13; 21, 22, 23) die Zwischenspeicher (11, 12; 21, 22) in einem anderen als dem Testmodus jeweils an die Daten-Eingang-Ausgang-Anschlüsse (IO&sub1;, IO&sub2;) anschließt.

5. Multibit-Speichervorrichtung nach Anspruch 1, in der das Mittel zum Erzeugen des Testmodus-Eingangssignals einen Anschluß (NC), der im normalen Betriebsmodus unbenutzt ist, und eine Schaltung (Q&sub1;-Q&sub4;, INV&sub1;, INV&sub2;) zum Erzeugen des Testmoduseingangssignals ( c), wenn eine Spannung, die größer ist als eine vorbestimmte Schwellenspannung, an den Anschluß (NC) angelegt wird, umfaßt.

6. Multibit-Speichervorrichtung nach Anspruch 1, die eine Anzahl von Adressanschlüsse umfaßt, wobei das Mittel zum Erzeugen der Pseudoadresse an einen vorbestimmten Adressanschluß (Ai) oder an vorbestimmte Adressanschlüsse angeschlossen ist.

7. Multibit-Speichervorrichtung nach Anspruch 6, bei der die Multibit-Speichervorrichtung in der Art des Timesharings mit Spalten- und Reihenadressen versorgt wird, das Mittel zum Erzeugen der Pseudoadresse (31) an einen oder mehr als einen der Adressanschlüsse, die von den Zeilenadressen, aber nicht von den Spaltenadressen verwendet werden, angeschlossen ist und ein Signal, das an den einen Adressanschluß oder mehr als einen der Adressanschlüsse geliefert wird, dekodiert, um die Pseudoadresse (AT, ) zu erzeugen.