JPH04153986A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は２５６ｋＸ　　９ビツト構成のような奇数ビ
ット構成を持つ半導体記憶装置用デコーダーに関するも
のである。

〔従来の技術〕

従来の半導体記憶装置では主に２５６ｋＸ８のように１
＾数のビット構成を持つものが主流であった。

最近になって、システム中のエラーチエツク機能の代表
的な１つであるパリティビット用の１ビツトも、半導体
記憶装置の中に持たせてしまうという要求がでて（るよ
うになった。

偶数のビット構成の半導体記憶装置では、情報保持用の
メモリセルに情報を書き込んだり、又９読み出したりす
るための入出力データを伝達するための配線（以下ビッ
ト線と呼ぶ）Ｋ選択するためのデコーダーにおいて、常
に偶数のペアを選択するように構成されていた。

１つの例として従来のダイナミック型ランダムアクセス
メモリ（Ｊ２Ｌ下ＤＲＡＭと呼ぶ）について説明する。

第３図は従来のＤＲＡＭの一般的な構成を示す回路図で
ある。図中、メモリセル（１）に蓄えられた電萄を読み
出す際、ワード線（８）と呼ばれるセル選択用のトラン
ジスタゲートをハイレベルにすることにより、メモリセ
ル内のキャパシタ中の電子の有無をビット１ｌｆ２１　
、　ｆ３１Ｋ　ｆｉ達させ、その微小な電位変動をセン
スアンプ１４）により増幅してそのｆｉ、Ｉ／Ｃ１線（
６）と呼ばえる伝達線を通じて外部ピンに、ハイ／ロー
のレベルを出力する。

第４図はメモリセル（１）に電子の無かった場合（すな
わち電気的にはハイ）の動作波形図を示す。

複数のワード線の中からアドレス信号に応じて特定のワ
ード線を選択する役目を持つのが行デコーダー（５）で
あり、複数のビット線ペアの中から特定のペアを選択す
るのが列デコーダー（７）である。

この例では、アドレスからの入力を受けるロジック部の
片側で、それぞれ２ペアずつ、合計４つのビット線対が
１度に選択されるようになっている。

全体としては第５図に示すように、４つのブロックより
構成され低消費電力化のために、１／２分割動作（図中
■のペア、■のペアで動作）によりＸ８構成のＤＲＡＭ
を実現している。いいかえると、これを実現するために
上述のような列デコーダーの構成を採用している。

〔発明か解決しようとする課題〕

従来のＤＲＡＭ　（ｔ　１１上のように構成されていた
ので、奇数構成のＤＲＡＭを設計しようとすると、あら
たに１ビツト用のデコーダーが必要になり、また、デコ
ーダーを増やすと必然的にチップサイズが大きくなり、
さらに低消費電力のために分割動作を行う場合も、複雑
になってしまう。

特に、最近では欠陥救済用の冗長回路を備えるのが歩餉
まり向上のために常識となっているが、この冗長回路を
設計／使用する際にもなるべく効率のよいブロック構成
にした上に、置き替え用の予備デコーダーや、欠陥を含
む為に機能を不能化される通常のデコーダーもなるべく
パッケージ化されている方が都合が良い。そういう観点
からもデコーダーを安物に増やすのは好ましくないなど
の問題点かあった。

この発明は上記のような問題点を解消するためになされ
たもので、チップサイズが従来のものと全く同様にでき
るとともに、奇数ビット構成の半導体記憶装置用デコー
ダーを得ることを目的とする。

〔課題を解決するための手段〕

この発明に係る半導体記憶装置用デコーダーは、アドレ
ス入力に応じてビット線ペアを選択するデコーダーにお
いて、片側でそれぞれ偶数／奇数のペアの選択を振り分
けるようにしたので、従来と全く同様のブロック構成、
デコーダー構成で奇数ビット構成のＤＲＡＭを実現でき 〔作　用〕 従って、はとんど従来と同じチップ構成なので分割動作
にも簡単に対応でき、かつ、冗長回路の導入も同様に対
応できる。

〔実施例〕

以下、この発明の一実施例を図について説明する。

第１図はこの発明の一実施例であるＤＲＡＭの回路図で
ある。図中符号（１）〜（８）は前記従来のものと同一
である。即ち、従来のものと同様、１トランジスターと
１キヤパシタより成るメモリセル（１）を、行デコーダ
ー（５）により１つのワード線（８）を選択して、メモ
リセル内キャパシタに蓄えられていた電信をビット線（
２）或はビット線（３）に伝達し、センスアンプ（４）
により増幅して列デコーダー（７）によって選択された
ビット線（２）、ビット線（３）ペアをＩ１０線（６）
に接続するというのが基本動作である。

なお、従来のものでは、アドレス信号ＣＡｉまたはＣＡ
ｉにより左側で２ペア、右側で２ペアの計４ペアを１度
に選択していたが、本実施例では左側で２ペアの時は右
側で３ペア、左側で３ペアの時は右側で２ペアを、１度
に選択される＠５ペア１としている。

これにより第２図に示す様に、チップ左側に本実施例の
列デコーダーをさらに右側に従来の列デコーダーを配置
することにより、第５図の従来のＸ８ビツト構成と全く
同様のアーキテクチャ−でＸ９ビツト構成のＤＲＡＭが
実現できる。■、■の組合わせにより、従来と同様の手
法で１７２分割動作（■のペア、■のペアで動作〕が実
現できる事も可能である。

〔発明の効果１ 以上のようにこの発明によれば、デコーダーの数を増や
す事なく、従来と同様の方法で分割動作や冗長方式を導
入できる奇数ビット構成の半導体記憶装置用デコーダー
が実現できる。

【図面の簡単な説明】

第１図はこの発明の一実施例であるＤＲＡＭにおける列
デコーダーの回路図、第２図は第１図のＸ９ビツト構成
のＤＲＡＭの動作を示す説明図、第３図は、従来のＤＲ
ＡＭ　Ｋおける列デコーダーの回路図。 第４図はＤＲＡＭの一般的な動作タイミング波形図、第
５図は第４図のＸ８ビツト構成のＤＲＡＭの動作を示す
説明図である。 図において、（１）はメモリセル、（２）はビット線、
（３）はビット線、（４）はセンスアンプ、（５）は行
デコーダー、（６）はＩ１０線、（７）は列デコーダー
、（８）はワード線を示す。 なお、図中、同一符号は同一、または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 半導体記憶装置のメモリセルデータ入出力線ペアを選択
   するデコーダーにおいて、アドレス入力トランジスター
   部の左側／右側とで、奇数／偶数のペアを組合わせて選
   択するように構成したことを特徴とする半導体記憶装置
   用デコーダー。