JPH03276487A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH03276487A JPH03276487A JP2073313A JP7331390A JPH03276487A JP H03276487 A JPH03276487 A JP H03276487A JP 2073313 A JP2073313 A JP 2073313A JP 7331390 A JP7331390 A JP 7331390A JP H03276487 A JPH03276487 A JP H03276487A
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- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置、ことに多ビット同時アクセス
可能な半導体記憶装置におけるメモリセルの選択制御技
術に関し、例えばＤＲＡＭ （ダイナミック・ランダム
・アクセス・メモリ）に適用して有効な技術に関するも
のである。
可能な半導体記憶装置におけるメモリセルの選択制御技
術に関し、例えばＤＲＡＭ （ダイナミック・ランダム
・アクセス・メモリ）に適用して有効な技術に関するも
のである。
（従来の技術〕
ｒ）ＲＡＭなどの半導体記憶装置の記憶容量が大規模化
すると、それにともなってワード線やビット線の負荷が
増大し、電力消費量も増える。そこで、低消費電力化や
高速化のためにメモリセルアレイを小さな単位にブロッ
ク分割することが行われている。このとき１個々のメモ
リブロックにアドレスデコーダやセンスアンプなどの回
路を別々に設けると、そのような回路によるチップ占有
面積が増大してしまう、そこで、アドレスデコーダなど
を各メモリブロックに共通使用することによってチップ
面積の増大を抑えることが行われている。
すると、それにともなってワード線やビット線の負荷が
増大し、電力消費量も増える。そこで、低消費電力化や
高速化のためにメモリセルアレイを小さな単位にブロッ
ク分割することが行われている。このとき１個々のメモ
リブロックにアドレスデコーダやセンスアンプなどの回
路を別々に設けると、そのような回路によるチップ占有
面積が増大してしまう、そこで、アドレスデコーダなど
を各メモリブロックに共通使用することによってチップ
面積の増大を抑えることが行われている。
第４図にはカラムアドレスデコーダを共通使用する従来
例が示されている。同図において１〜４はメモリブロッ
クであり、各々のメモリブロック１〜４には図示しない
複数個のダイナミック型メモリセルがマトリクス配置さ
れている。例えばメモリブロック１においてメモリセル
のビット線ＢＬｌｌ〜ＢＬｍ４はそれぞれカラム選択回
路Ｃ３Ｗｌｌ〜ＣＳ Ｗ ｍ ４を介して４組のコモン
データ線ＣＤＩ〜ＣＤ４との間で４ビットを同時に入出
力可能にされている。その他のメモリブロックも同様で
あり、ビット線ＢＬＩ １〜ＢＬｍ４、カラム選択回路
Ｃ３Ｗ１１〜Ｃ８Ｗｍ４．４組のコモンデータ線ＣＤＩ
〜ＣＤ４が設けられている。各メモリブロック１〜４に
おけるカラム選択回路Ｃ３Ｗ１１〜Ｃ８Ｗｍ４はそれぞ
れ４個を１単位としてカラム選択信号Ｃ３ＬＩ〜Ｃ８Ｌ
ｍによりスイッチ制御される。特に、それらカラム選択
信号Ｃ３ＬＩ〜Ｃ８Ｌｍは１個のカラムアドレスデコー
ダＣＡＤＥＣから出力され、全てのメモリブロック１〜
４に共通化されている。従って、例えばカラム選択信号
Ｃ３ＬＩが選択レベルにされると、各メモリブロック１
〜４のコモンデータ線ＣＤ１〜ＣＤ４はそれぞれカラム
選択回路Ｃ３ＷＩ １〜Ｃ３Ｗ１４を通してビット線Ｂ
ＬＩＩ〜ＢＬ１４に接続される。コモンデータ線ＣＤ１
〜ＣＤ４は、メインアンプや書込みアンプを備える書込
み読出し回路ＲＷＩ〜ＲＷ４にそれぞれ個別的に接続さ
れている。そして、各メモリブロック１〜４のそれぞれ
に対応して書込み読出し回路を選択する選択回路５ＥＬ
Ｌ〜５ＥＬ４が配置され、４ビット単位でデータの書込
み又は読出しが行われるようになっている。なお、前記
選択回路５ＥＬＬ〜５ＥＬ４の選択動作は２ビットのア
ドレス信号を受けるデコーダ５が行う。
例が示されている。同図において１〜４はメモリブロッ
クであり、各々のメモリブロック１〜４には図示しない
複数個のダイナミック型メモリセルがマトリクス配置さ
れている。例えばメモリブロック１においてメモリセル
のビット線ＢＬｌｌ〜ＢＬｍ４はそれぞれカラム選択回
路Ｃ３Ｗｌｌ〜ＣＳ Ｗ ｍ ４を介して４組のコモン
データ線ＣＤＩ〜ＣＤ４との間で４ビットを同時に入出
力可能にされている。その他のメモリブロックも同様で
あり、ビット線ＢＬＩ １〜ＢＬｍ４、カラム選択回路
Ｃ３Ｗ１１〜Ｃ８Ｗｍ４．４組のコモンデータ線ＣＤＩ
〜ＣＤ４が設けられている。各メモリブロック１〜４に
おけるカラム選択回路Ｃ３Ｗ１１〜Ｃ８Ｗｍ４はそれぞ
れ４個を１単位としてカラム選択信号Ｃ３ＬＩ〜Ｃ８Ｌ
ｍによりスイッチ制御される。特に、それらカラム選択
信号Ｃ３ＬＩ〜Ｃ８Ｌｍは１個のカラムアドレスデコー
ダＣＡＤＥＣから出力され、全てのメモリブロック１〜
４に共通化されている。従って、例えばカラム選択信号
Ｃ３ＬＩが選択レベルにされると、各メモリブロック１
〜４のコモンデータ線ＣＤ１〜ＣＤ４はそれぞれカラム
選択回路Ｃ３ＷＩ １〜Ｃ３Ｗ１４を通してビット線Ｂ
ＬＩＩ〜ＢＬ１４に接続される。コモンデータ線ＣＤ１
〜ＣＤ４は、メインアンプや書込みアンプを備える書込
み読出し回路ＲＷＩ〜ＲＷ４にそれぞれ個別的に接続さ
れている。そして、各メモリブロック１〜４のそれぞれ
に対応して書込み読出し回路を選択する選択回路５ＥＬ
Ｌ〜５ＥＬ４が配置され、４ビット単位でデータの書込
み又は読出しが行われるようになっている。なお、前記
選択回路５ＥＬＬ〜５ＥＬ４の選択動作は２ビットのア
ドレス信号を受けるデコーダ５が行う。
尚、斯るＤＲＡＭについて記載された文献の例としては
、ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ ５ｏｌｉｄ
−８ｔａｔｅ Ｃｉｒｃｕｉｔｇ Ｃｏｎｆｅｒｅｎｃ
ｅ、２月１７日１９８９年／Ｆ＾旧６．５：＾５５ｎｓ
１６ＭｂＤＲＡＭがある。
、ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ ５ｏｌｉｄ
−８ｔａｔｅ Ｃｉｒｃｕｉｔｇ Ｃｏｎｆｅｒｅｎｃ
ｅ、２月１７日１９８９年／Ｆ＾旧６．５：＾５５ｎｓ
１６ＭｂＤＲＡＭがある。
しかしながら、従来のようにカラム選択信号が各メモリ
ブロックに共通信号線を介して供給される技術では、１
本のカラム選択信号線が経時的に断線あるいは半断線状
態になると同時に２ビット以上の不良を生じさせる虞が
ある。カラム選択信号線はビット線ピッチの数倍程度の
ピッチで配線されているため、そのような不良を起こす
確率は決して低くない、仮に、２ビット以上が同時に不
良になると、１ビットのエラー検出訂正機能が働かなく
なり、そのようなエラー検出訂正機能を持つシステムの
信頼性低下、そしてシステムダウンを引き起こす原因に
もなる。
ブロックに共通信号線を介して供給される技術では、１
本のカラム選択信号線が経時的に断線あるいは半断線状
態になると同時に２ビット以上の不良を生じさせる虞が
ある。カラム選択信号線はビット線ピッチの数倍程度の
ピッチで配線されているため、そのような不良を起こす
確率は決して低くない、仮に、２ビット以上が同時に不
良になると、１ビットのエラー検出訂正機能が働かなく
なり、そのようなエラー検出訂正機能を持つシステムの
信頼性低下、そしてシステムダウンを引き起こす原因に
もなる。
本発明の目的は、カラム選択信号線の１本が断線しても
同時に複数ビットの不良を引き起こす事態を防止するこ
とができる半導体記憶装置を提供することにある。
同時に複数ビットの不良を引き起こす事態を防止するこ
とができる半導体記憶装置を提供することにある。
上記並びにそのほかの目的と新規な特徴は本明細書の記
述及び添付図面から明らかになるであろう。
述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。
を簡単に説明すれば下記の通りである。
すなわち、カラム選択回路を介して複数組のコモンデー
タ線とビット線との間で同時に多ビットをやりとり可能
にされた複数個のメモリブロックに対してカラムアドレ
スデコーダを共通化するとき、そのカラムアドレスデコ
ーダが同時に選択すべきカラム選択回路のための選択信
号を、非共通化された信号線を介してカラム選択回路に
供給すると共に、メモリアクセス動作においてその信号
線１本当たりのアクセスビット数を非共通化されたカラ
ム選択信号線毎に１ビットにする選択手段を、コモンデ
ータ線の端部またはセンスアンプなどの後段側に配置す
るものである。
タ線とビット線との間で同時に多ビットをやりとり可能
にされた複数個のメモリブロックに対してカラムアドレ
スデコーダを共通化するとき、そのカラムアドレスデコ
ーダが同時に選択すべきカラム選択回路のための選択信
号を、非共通化された信号線を介してカラム選択回路に
供給すると共に、メモリアクセス動作においてその信号
線１本当たりのアクセスビット数を非共通化されたカラ
ム選択信号線毎に１ビットにする選択手段を、コモンデ
ータ線の端部またはセンスアンプなどの後段側に配置す
るものである。
（作 用〕
上記した手段によれば、チップの大部分を占めるメモセ
ルアレイにおいてカラム選択信号線が断線または半断線
状態になっても、当該カラム選択信号線工本当たりのア
クセスビット数は１ビットにされることにより、多ビッ
ト同時出力の場合にも不良ビットは１ビットに留まり、
１ビットのエラー検出訂正機能によるシステムの信頼性
を保証するものである。
ルアレイにおいてカラム選択信号線が断線または半断線
状態になっても、当該カラム選択信号線工本当たりのア
クセスビット数は１ビットにされることにより、多ビッ
ト同時出力の場合にも不良ビットは１ビットに留まり、
１ビットのエラー検出訂正機能によるシステムの信頼性
を保証するものである。
第１１！Ｉには本発明の一実施例に係るＤＲＡＭの全体
ブロック図が示される。同図に示されるＤＲＡＭは、特
に制限されないが、公知の半導体集積回路製造技術によ
ってシリコンのような１個の半導体基板に形成されてい
る。
ブロック図が示される。同図に示されるＤＲＡＭは、特
に制限されないが、公知の半導体集積回路製造技術によ
ってシリコンのような１個の半導体基板に形成されてい
る。
同図に示されるＤＲＡＭは１例えばそれぞれ２メガビッ
トの記憶容量を持つ８個のメモリブロックＭＢＩ〜ＭＢ
８を含み、並列的に８ビット単位でアクセス可能にされ
る。さらに詳しく言えば、個々のメモリブロックは、縦
カ行に２０４８ビット、横方行に１０２４ビットの記憶
容量を有し。
トの記憶容量を持つ８個のメモリブロックＭＢＩ〜ＭＢ
８を含み、並列的に８ビット単位でアクセス可能にされ
る。さらに詳しく言えば、個々のメモリブロックは、縦
カ行に２０４８ビット、横方行に１０２４ビットの記憶
容量を有し。
１１ビットのカラムアドレス信号ＹＯ〜Ｙ１０と１０ビ
ットのローアドレス信号Ｘ０−Ｘ９によって各メモリブ
ロックから１ビットが選択される。
ットのローアドレス信号Ｘ０−Ｘ９によって各メモリブ
ロックから１ビットが選択される。
なお、メモリブロックＭＢＩ〜ＭＢ８についてはその詳
細な一例を後で説明するが、それぞれにはダイナミック
型メモリセルがマトリクス配置され、メモリセルのビッ
ト線はそれぞれカラム選択回路を介して４組のコモンデ
ータ線ＣＤＩ〜ＣＤ４との間で４ビットを同時に入出力
可能にされている。
細な一例を後で説明するが、それぞれにはダイナミック
型メモリセルがマトリクス配置され、メモリセルのビッ
ト線はそれぞれカラム選択回路を介して４組のコモンデ
ータ線ＣＤＩ〜ＣＤ４との間で４ビットを同時に入出力
可能にされている。
尚、夫々のコモンデータ線は相補信号線とされる。
前記カラム選択回路をスイッチ制御するための選択信号
は１個のカラムアドレスデコーダＣＡＤＥＣから出力さ
れ、全てのメモリブロックＭＢＩ〜ＭＢ８に共通化され
ている０例えば前記カラムアドレスデコーダＣＡＤＥＣ
にはカラムアドレス信号Ｙ２〜Ｙ１０が供給される。同
図においてＲＡＤＥＣは、ローアドレス信号ＸＯ〜Ｘ９
をデコードしてメモリセルのワード線選択信号を形成す
る。
は１個のカラムアドレスデコーダＣＡＤＥＣから出力さ
れ、全てのメモリブロックＭＢＩ〜ＭＢ８に共通化され
ている０例えば前記カラムアドレスデコーダＣＡＤＥＣ
にはカラムアドレス信号Ｙ２〜Ｙ１０が供給される。同
図においてＲＡＤＥＣは、ローアドレス信号ＸＯ〜Ｘ９
をデコードしてメモリセルのワード線選択信号を形成す
る。
コモンデータ線ＣＤＩ〜ＣＤ４は、メインアンプや書込
みアンプを備える書込み読出し回路ＲＷ１〜ＲＷ４にそ
れぞれ個別的に接続されている。
みアンプを備える書込み読出し回路ＲＷ１〜ＲＷ４にそ
れぞれ個別的に接続されている。
そして、各メモリブロックＭＢＩ〜ＭＢ８のそれぞれに
対応して書込み読出し回路を選択する選択回路５ＥＬＬ
〜５ＥＬ８が配置され、データ入出力バッファＤＩＯＢ
Ｉ〜ＤＩＯＢ８との間で８ビット単位でデータの書込み
又は読出しが行われるようになっている。前記選択回路
５ＥＬＬ〜５ＥＬ８の選択動作は下位２ビットのカラム
アドレス信号ＹＯ，Ｙｌを受けるデコーダＤＥＣの出力
によって行われる。
対応して書込み読出し回路を選択する選択回路５ＥＬＬ
〜５ＥＬ８が配置され、データ入出力バッファＤＩＯＢ
Ｉ〜ＤＩＯＢ８との間で８ビット単位でデータの書込み
又は読出しが行われるようになっている。前記選択回路
５ＥＬＬ〜５ＥＬ８の選択動作は下位２ビットのカラム
アドレス信号ＹＯ，Ｙｌを受けるデコーダＤＥＣの出力
によって行われる。
第２図にはカラム選択回路とその選択制御信号との関係
が示される。
が示される。
同図においてＢＬＩ〜ＢＬ２０４８はビット線。
ｃｓｗｉ〜Ｃ３Ｗ２０４８はカラム選択回路であり、カ
ラム選択回路Ｃ３ＷＩ〜Ｃ３Ｗ２０４８は４個を一単位
としてカラム選択信号Ｃ３ＬＩ〜Ｃ３Ｌ５１２によって
スイッチ制御される。尚、ビット線ＢＬＩ〜ＢＬ２０４
８は相補信号線とされる。
ラム選択回路Ｃ３ＷＩ〜Ｃ３Ｗ２０４８は４個を一単位
としてカラム選択信号Ｃ３ＬＩ〜Ｃ３Ｌ５１２によって
スイッチ制御される。尚、ビット線ＢＬＩ〜ＢＬ２０４
８は相補信号線とされる。
ここで、カラム選択信号Ｃ３ＬＩ−Ｃ５Ｌ５１２は、そ
れぞれ途中で４分岐された選択信号線に分配されて、対
応するカラム選択回路Ｃ３Ｗ１〜Ｃ３Ｗ２０４８に供給
される０図においてそれら選択信号線はＣ３ＤＬ１〜Ｃ
３ＤＬ２０４８として図示されており、各メモリブロッ
クＭＢＩ〜ＭＢ８におけるビット線の数と同数になって
いる。
れぞれ途中で４分岐された選択信号線に分配されて、対
応するカラム選択回路Ｃ３Ｗ１〜Ｃ３Ｗ２０４８に供給
される０図においてそれら選択信号線はＣ３ＤＬ１〜Ｃ
３ＤＬ２０４８として図示されており、各メモリブロッ
クＭＢＩ〜ＭＢ８におけるビット線の数と同数になって
いる。
そして、前記選択回路５ＥＬＬ〜５ＥＬ８は、各々非共
通化された選択信号線Ｃ３ＤＬＩ〜Ｃ３ＤＬ２０４８を
利用する複数個のメモリブロックＭＢＩ〜ＭＢ４に対し
、各々のメモリブロック毎に相互に異なるコモンデータ
線を選択するようにされている０例えば、第１図に示さ
れるように、選択回路５ＥＬＬはコモンデータ線ＣＤＩ
側に。
通化された選択信号線Ｃ３ＤＬＩ〜Ｃ３ＤＬ２０４８を
利用する複数個のメモリブロックＭＢＩ〜ＭＢ４に対し
、各々のメモリブロック毎に相互に異なるコモンデータ
線を選択するようにされている０例えば、第１図に示さ
れるように、選択回路５ＥＬＬはコモンデータ線ＣＤＩ
側に。
選択回路５ＥＬ２はコモンデータ線ＣＤ２側に、選択回
路５ＥＬ３はコモンデータ線ＣＤ３側に、そして選択回
路５ＥＬ４はコモンデータ線ＣＤ２側に接続される。な
お、第１図のメモリブロックＭ８５〜ＭＢ８側について
も同様に構成されている。
路５ＥＬ３はコモンデータ線ＣＤ３側に、そして選択回
路５ＥＬ４はコモンデータ線ＣＤ２側に接続される。な
お、第１図のメモリブロックＭ８５〜ＭＢ８側について
も同様に構成されている。
このように、カラムアドレス信号Ｙ２〜Ｙ１０によって
個々のメモリブロックＭＢＩ〜ＭＢ８では同時に４ビッ
トがアクセスされるが、後段の選択回路５ＥＬＬ−５Ｅ
Ｌ８により、カラム選択信号線Ｃ３ＤＬＩ〜Ｃ３ＤＬ２
０４８の１本当たりのアクセスビット数がメモリブロッ
ク毎に１）ビットにされるように選択される１例えばメ
モリブロックＭＢＩ〜ＭＢ４側においてカラム選択信号
Ｃ３ＬＩが選択レベルにされる場合、データ人出力バッ
ファＤＩＯＢＩはコモンデータ線ＣＤＩに接続され、デ
ータ人出力バッファＤＩＯＢ２はコモンデータ線ＣＤ２
に接続され、データ人出力バッファＤＩＯＢ３はコモン
データ線ＣＤ３に接続され、そしてデータ人出力バッフ
ァＤＩＯＢ４はコモンデータ１ＩＣＤ４に接続される。
個々のメモリブロックＭＢＩ〜ＭＢ８では同時に４ビッ
トがアクセスされるが、後段の選択回路５ＥＬＬ−５Ｅ
Ｌ８により、カラム選択信号線Ｃ３ＤＬＩ〜Ｃ３ＤＬ２
０４８の１本当たりのアクセスビット数がメモリブロッ
ク毎に１）ビットにされるように選択される１例えばメ
モリブロックＭＢＩ〜ＭＢ４側においてカラム選択信号
Ｃ３ＬＩが選択レベルにされる場合、データ人出力バッ
ファＤＩＯＢＩはコモンデータ線ＣＤＩに接続され、デ
ータ人出力バッファＤＩＯＢ２はコモンデータ線ＣＤ２
に接続され、データ人出力バッファＤＩＯＢ３はコモン
データ線ＣＤ３に接続され、そしてデータ人出力バッフ
ァＤＩＯＢ４はコモンデータ１ＩＣＤ４に接続される。
従って同一のカラム選択信号が伝達される４本のカラム
選択信号線のうちの１本が断線又は半断線状態になって
も、複数ビットが同時に不良ビットにはならず。
選択信号線のうちの１本が断線又は半断線状態になって
も、複数ビットが同時に不良ビットにはならず。
１ビット不良に対するエラー検出訂正機能によるシステ
ムの信頼性を保証することができる。
ムの信頼性を保証することができる。
第３図にはメモリブロック内部の詳細な一例回路図とし
てメモリブロックＭＢ４の一部が示される。
てメモリブロックＭＢ４の一部が示される。
メモリブロックＭＢ４の中央部にはセンスアンプアレイ
ＳＳＡが配置され、その両側には当該センスアンプアレ
イＳＳＡを共有するメモリマットＭＲＹＭＩ、ＭＲＹＭ
２が設けられている。第３図に代表的に示されたビット
線ＢＬＩ〜ＢＬ４は両側のメモリマットに共有され、メ
モリマットＭＲＹＭ１とセンスアンプアレイＳＡＡとの
間にはＮチャンネル型ＭＯ３ＦＥＴＱＩによって構成さ
れるシェアリングスイッチアレイ５ＷＡＩが介在され、
メモリマットＭＲＹＭ２とセンスアンプアレイＳＡＡと
の間にはＮチャンネル型ＭＯ８ＦＥＴＱＩによって構成
されるシェアリングスイッチアレイ５ＷＡ２が介在され
る。シェアリングスイッチアレイ５ＷＡＩ、５ＷＡ２は
、相互に何れか一方がオン状態にされ、その制御はロー
アドレスＸ０−Ｘ９の内の所定の１ビットのレベルに従
う。
ＳＳＡが配置され、その両側には当該センスアンプアレ
イＳＳＡを共有するメモリマットＭＲＹＭＩ、ＭＲＹＭ
２が設けられている。第３図に代表的に示されたビット
線ＢＬＩ〜ＢＬ４は両側のメモリマットに共有され、メ
モリマットＭＲＹＭ１とセンスアンプアレイＳＡＡとの
間にはＮチャンネル型ＭＯ３ＦＥＴＱＩによって構成さ
れるシェアリングスイッチアレイ５ＷＡＩが介在され、
メモリマットＭＲＹＭ２とセンスアンプアレイＳＡＡと
の間にはＮチャンネル型ＭＯ８ＦＥＴＱＩによって構成
されるシェアリングスイッチアレイ５ＷＡ２が介在され
る。シェアリングスイッチアレイ５ＷＡＩ、５ＷＡ２は
、相互に何れか一方がオン状態にされ、その制御はロー
アドレスＸ０−Ｘ９の内の所定の１ビットのレベルに従
う。
センスアンプアレイＳＡＡには、その他にセンスアンプ
ＳＡ、プリチャージ回路ＰＣＧ、及び代表的に示されて
いるカラム選択回路ｃｓｗｉ〜Ｃ３Ｗ４が含まれている
。
ＳＡ、プリチャージ回路ＰＣＧ、及び代表的に示されて
いるカラム選択回路ｃｓｗｉ〜Ｃ３Ｗ４が含まれている
。
前記メモリマットＭＲＹＭＩ、ＭＲＹＭ２には。
多数のメモリセルＭＣが含まれている。
上記メモリセルＭＣは、特に制限されないが。
Ｎチャンネル型ＭＯ８ＦＥＴＱ２と蓄積容量Ｃｓが直列
接続されて成る１トランジスタ型とされ、そのデータ入
出力端子が所定ビット線に結合され５その選択端子が所
定のワード線ＷＬに結合される。
接続されて成る１トランジスタ型とされ、そのデータ入
出力端子が所定ビット線に結合され５その選択端子が所
定のワード線ＷＬに結合される。
各メモリセルＭＣの蓄積容量Ｃｓには、特に制限されな
いが１回路の一方の電源電圧の半分に相当するプレート
電位Ｖｐｌが与えられる。
いが１回路の一方の電源電圧の半分に相当するプレート
電位Ｖｐｌが与えられる。
上記センスアンプＳＡは、特に制限されないが、ＣＭＯ
Ｓスタティック型とされる。例えば、ソース電極が制御
ｇｃＬ１に共通接続されたＮチャンネル型ＭＯ５ＦＥＴ
Ｑ３．Ｑ４と、ソース電極が制御線ＣＬ２に共通接続さ
れたＰチャンネル型ＭＯ５ＦＥＴＱ５．Ｑ６を含み、そ
れらによって構成される２個のＣＭＯＳインバータの入
力端子と出力端子が相互に交差結合されてスタティック
フリップフロップを構成する。そしてＭＯ８ＦＥＴＱ３
．Ｑ５の共通ドレイン電極と、ＭＯＳＦＥＴＱ４．Ｑ６
の共通ドレイン電極が対応するビット線に結合されてい
る。上記Ｎチャンネル型ＭＯ５ＦＥＴＱ３．Ｑ４のコモ
ンソース電極には図示しないパワースイッチＭＯ８ＦＥ
Ｔを介して回路の接地電位のような一方の電源電圧が印
加可能とされ、また、上記Ｐチャンネル型ＭＯ３ＦＥＴ
Ｑ５Ｑ６のコモンソース電極には、Ｐチャンネル型パワ
ースイッチＭＯ８ＦＥＴを介して回路の他方の電源電圧
が印加可能とされる。
Ｓスタティック型とされる。例えば、ソース電極が制御
ｇｃＬ１に共通接続されたＮチャンネル型ＭＯ５ＦＥＴ
Ｑ３．Ｑ４と、ソース電極が制御線ＣＬ２に共通接続さ
れたＰチャンネル型ＭＯ５ＦＥＴＱ５．Ｑ６を含み、そ
れらによって構成される２個のＣＭＯＳインバータの入
力端子と出力端子が相互に交差結合されてスタティック
フリップフロップを構成する。そしてＭＯ８ＦＥＴＱ３
．Ｑ５の共通ドレイン電極と、ＭＯＳＦＥＴＱ４．Ｑ６
の共通ドレイン電極が対応するビット線に結合されてい
る。上記Ｎチャンネル型ＭＯ５ＦＥＴＱ３．Ｑ４のコモ
ンソース電極には図示しないパワースイッチＭＯ８ＦＥ
Ｔを介して回路の接地電位のような一方の電源電圧が印
加可能とされ、また、上記Ｐチャンネル型ＭＯ３ＦＥＴ
Ｑ５Ｑ６のコモンソース電極には、Ｐチャンネル型パワ
ースイッチＭＯ８ＦＥＴを介して回路の他方の電源電圧
が印加可能とされる。
上記プリチャージ回路ＰＣＧは、特に制限されないが、
チップ非選択期間の所定タイミングにオン動作されるこ
とによってビット線対をリークさせて電源電圧の中間レ
ベルに平衡化するＮチャンネル型イコライザＭＯ８ＦＥ
ＴＱ９．ＱＩＯを含み、さらにイコライザＭＯ８ＦＥＴ
Ｑ９．ＱＩＯの結合ノードにはビット線のリーク電流な
どに対してプリチャージレベルを補償するための電圧が
印加される。上記各イコライザＭＯ８ＦＥＴＱ９及びＱ
ＩＯは、チップ非選択期間においてハイレベルに制御さ
れるようなプリチャージ信号φｐｃによってスイッチ制
御され、ワード線選択タイミングまでには全てオフ状態
に制御される。プリチャージ回路ＰＣＧは、メモリアク
セス開始時にビット線やセンスアンプＳＡのノードを予
めその動作上望ましいレベルにプリチャージすると共に
、メモリセルデータの読出しに当たっては１判定レベル
を与える。
チップ非選択期間の所定タイミングにオン動作されるこ
とによってビット線対をリークさせて電源電圧の中間レ
ベルに平衡化するＮチャンネル型イコライザＭＯ８ＦＥ
ＴＱ９．ＱＩＯを含み、さらにイコライザＭＯ８ＦＥＴ
Ｑ９．ＱＩＯの結合ノードにはビット線のリーク電流な
どに対してプリチャージレベルを補償するための電圧が
印加される。上記各イコライザＭＯ８ＦＥＴＱ９及びＱ
ＩＯは、チップ非選択期間においてハイレベルに制御さ
れるようなプリチャージ信号φｐｃによってスイッチ制
御され、ワード線選択タイミングまでには全てオフ状態
に制御される。プリチャージ回路ＰＣＧは、メモリアク
セス開始時にビット線やセンスアンプＳＡのノードを予
めその動作上望ましいレベルにプリチャージすると共に
、メモリセルデータの読出しに当たっては１判定レベル
を与える。
第３図においてカラムスイッチ回路Ｃ３ＷＩ〜Ｃ３Ｗ４
は夫々１対のＮチャンネル型ＭＯ８ＦＥＴＱＩＩ、Ｑ１
２によって構成されている。
は夫々１対のＮチャンネル型ＭＯ８ＦＥＴＱＩＩ、Ｑ１
２によって構成されている。
上記実施例によれば以下の作用効果がある。
（１）カラムアドレスデコーダＣＡＤＥＣが同時に選択
すべき４個のカラム選択回路のための選択信号を、非共
通化された信号線を介してカラム選択回路に供給するよ
うにするとともに、メモリアクセス動作においてその信
号線１本当たりのアクセスビット数をメモリブロック毎
に１ビットにする選択手段５ＥＬＬ−５ＥＬ４ （ＳＥ
Ｌ５〜５ＥＬ８）を設けたから、チップの大部分を占め
るメモリセルアレイにおいてカラム選択信号線がアルミ
マイグレーションなどに起因して経時的に断線または半
断線状態になっても、当該カラム選択信号線１木当たり
のアクセスビット数はメモリブロック毎に１ビットにさ
れる。
すべき４個のカラム選択回路のための選択信号を、非共
通化された信号線を介してカラム選択回路に供給するよ
うにするとともに、メモリアクセス動作においてその信
号線１本当たりのアクセスビット数をメモリブロック毎
に１ビットにする選択手段５ＥＬＬ−５ＥＬ４ （ＳＥ
Ｌ５〜５ＥＬ８）を設けたから、チップの大部分を占め
るメモリセルアレイにおいてカラム選択信号線がアルミ
マイグレーションなどに起因して経時的に断線または半
断線状態になっても、当該カラム選択信号線１木当たり
のアクセスビット数はメモリブロック毎に１ビットにさ
れる。
（２）従来はカラム選択信号線が１本切断すると。
複数ビットが不良になる虞があったが１本実施例ではそ
の虞はまったくない。本実施例のＤＲＡＭを利用するシ
ステムにおいて１ビットのエラー検出訂正機能が働かな
くなるのは、同一のカラム選択信号を伝達する４本の信
号線のうち副数本が切断又は半断線状態になる場合であ
る。このような状態に至る確率は１本の信号線が切断し
たり半断線状態になる確率に比べて低い、これにより、
多ビット同時出力の場合にも、１ビットのエラー検出訂
正機能によるシステムの信頼性を比較的高く保証するこ
とができる。
の虞はまったくない。本実施例のＤＲＡＭを利用するシ
ステムにおいて１ビットのエラー検出訂正機能が働かな
くなるのは、同一のカラム選択信号を伝達する４本の信
号線のうち副数本が切断又は半断線状態になる場合であ
る。このような状態に至る確率は１本の信号線が切断し
たり半断線状態になる確率に比べて低い、これにより、
多ビット同時出力の場合にも、１ビットのエラー検出訂
正機能によるシステムの信頼性を比較的高く保証するこ
とができる。
以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが１本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能であることは言うまでもない。
具体的に説明したが１本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能であることは言うまでもない。
例えば上記実施例のＤＲＡＭは８個のメモリブロックを
持ち、１６メガビットの記憶容量を有するものとして説
明したが、そのメモリブロックの分割数や記憶容量は適
宜変更することができる。
持ち、１６メガビットの記憶容量を有するものとして説
明したが、そのメモリブロックの分割数や記憶容量は適
宜変更することができる。
又、各メモリブロックはセンスアンプアレイを共有する
シェアリング構造に限定されない、また。
シェアリング構造に限定されない、また。
メインアンプや書込みアンプは選択回路５ＥＬＬ〜５Ｅ
Ｌ８のような選択手段の後段側に配置してもよい、さら
に、同一カラム選択信号を伝達するためのカラム選択信
号線の分岐数は４に限定されず適宜変更することができ
る。
Ｌ８のような選択手段の後段側に配置してもよい、さら
に、同一カラム選択信号を伝達するためのカラム選択信
号線の分岐数は４に限定されず適宜変更することができ
る。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＤＲＡＭに適用した
場合について説明したが、本発明はそれに限定されるも
のではなく、ＳＲＡＭ （スタティック・ランダム・ア
クセス・メモリ）、疑似ＳＲＡＭなどの各種単体メモリ
、そしてメモリを内蔵するマイクロコンピュータなどの
各種半導体集積回路にも広く適用することができる。
をその背景となった利用分野であるＤＲＡＭに適用した
場合について説明したが、本発明はそれに限定されるも
のではなく、ＳＲＡＭ （スタティック・ランダム・ア
クセス・メモリ）、疑似ＳＲＡＭなどの各種単体メモリ
、そしてメモリを内蔵するマイクロコンピュータなどの
各種半導体集積回路にも広く適用することができる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単（説明すれば下記の通りである。
て得られる効果を簡単（説明すれば下記の通りである。
すなわち、カラムアドレスデコーダが同時に選択すべき
カラム選択回路のための選択信号を、非共通化させた信
号線を介してカラム選択回路に供給するとともに、メモ
リアクセス動作においてその信号線１本当たりのアクセ
スビット数を１ビットにする選択手段を設けたから、多
ビット同時出力の場合にも、１ビットのエラー検出訂正
機能によるシステムの信頼性を比較的高く保証すること
ができるという効果がある。
カラム選択回路のための選択信号を、非共通化させた信
号線を介してカラム選択回路に供給するとともに、メモ
リアクセス動作においてその信号線１本当たりのアクセ
スビット数を１ビットにする選択手段を設けたから、多
ビット同時出力の場合にも、１ビットのエラー検出訂正
機能によるシステムの信頼性を比較的高く保証すること
ができるという効果がある。
第１図は本発明の一実施例にかかるＤＲＡＭのブロック
図。 第２図はカラム選択回路とその選択信号線配線との関係
構成を示す概略説明図、 第３図はメモリブロックの一例部分詳細回路図。 第４図はカラムアドレスデコーダを複数個のメモリブロ
ックが共有する従来のＤＲＡＭの概略ブロック図である
。 ＭＢＩ〜ＭＢ８・・・メモリブロック、ＣＤＩ〜ＣＤ４
・・・コモンデータ線、ＣＡＤＥＣ・・・カラムアドレ
スデコーダ、ＲＷＩ〜ＲＷ４・・・書込み読出し回路、
５ＥＬＬ〜５ＥＬ８・・・選択回路、ＤＥＣ・・・デコ
ーダ、ＢＬＩ〜ＢＬ２０４８・・・ビット線、Ｃ５Ｗ１
〜Ｃ３Ｗ２０４８・・・カラム選択回路、Ｃ３Ｌ１〜Ｃ
３Ｌ５１２・・・カラム選択信号、Ｃ３ＤＬＩ〜Ｃ３Ｄ
Ｌ２０４８・・・選択信号線。
図。 第２図はカラム選択回路とその選択信号線配線との関係
構成を示す概略説明図、 第３図はメモリブロックの一例部分詳細回路図。 第４図はカラムアドレスデコーダを複数個のメモリブロ
ックが共有する従来のＤＲＡＭの概略ブロック図である
。 ＭＢＩ〜ＭＢ８・・・メモリブロック、ＣＤＩ〜ＣＤ４
・・・コモンデータ線、ＣＡＤＥＣ・・・カラムアドレ
スデコーダ、ＲＷＩ〜ＲＷ４・・・書込み読出し回路、
５ＥＬＬ〜５ＥＬ８・・・選択回路、ＤＥＣ・・・デコ
ーダ、ＢＬＩ〜ＢＬ２０４８・・・ビット線、Ｃ５Ｗ１
〜Ｃ３Ｗ２０４８・・・カラム選択回路、Ｃ３Ｌ１〜Ｃ
３Ｌ５１２・・・カラム選択信号、Ｃ３ＤＬＩ〜Ｃ３Ｄ
Ｌ２０４８・・・選択信号線。
Claims (1)
- 【特許請求の範囲】 １）カラム選択回路を介して複数組のコモンデータ線と
ビット線との間で同時に多ビットをやりとり可能にされ
た複数個のメモリブロックと、前記カラム選択回路の選
択信号を複数個のメモリブロックの間で共通化して形成
するカラムアドレスデコーダと、 各々のメモリブロック毎にコモンデータ線を選択する選
択手段とを備え、 前記カラムアドレスデコーダは、同時に選択すべきカラ
ム選択回路のための選択信号を、非共通化された信号線
を介してカラム選択回路に供給するようにされ、 前記選択手段は、前記各々非共通化された信号線を利用
する複数個のメモリブロックに対し、各々の非共通化さ
れたカラム選択信号線毎に１ビットを選択するようにさ
れて成るものであることを特徴とする半導体記憶装置。 ２）カラム選択回路を介して複数組のコモンデータ線と
ビット線との間で同時に多ビットをやりとり可能にされ
た複数個のメモリブロックを備え、 前記カラム選択回路の選択信号を形成するカラムアドレ
スデコーダを複数個のメモリブロックの間で共通化し、 前記カラムアドレスデコーダは、同時に選択すべきカラ
ム選択回路のための選択信号を、非共通化された信号線
を介してカラム選択回路に供給するようにされ、 メモリアクセス動作において前記信号線１本当たりのア
クセスビット数を非共通化されたカラム選択信号線毎に
１ビットとする選択手段を含んで成るものであることを
特徴とする半導体記憶装置。 ３）前記メモリセルは、ダイナミック型メモリセルであ
ることを特徴とする請求項１又は２記載の半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2073313A JPH03276487A (ja) | 1990-03-26 | 1990-03-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2073313A JPH03276487A (ja) | 1990-03-26 | 1990-03-26 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03276487A true JPH03276487A (ja) | 1991-12-06 |
Family
ID=13514562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2073313A Pending JPH03276487A (ja) | 1990-03-26 | 1990-03-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03276487A (ja) |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002269986A (ja) * | 2001-03-12 | 2002-09-20 | Fujitsu Ltd | マルチプレクサ並びにこれを用いたメモリ回路及び半導体装置 |
| US7515453B2 (en) | 2005-06-24 | 2009-04-07 | Metaram, Inc. | Integrated memory core and memory interface circuit |
| US7580312B2 (en) | 2006-07-31 | 2009-08-25 | Metaram, Inc. | Power saving system and method for use with a plurality of memory circuits |
| US7581127B2 (en) | 2006-07-31 | 2009-08-25 | Metaram, Inc. | Interface circuit system and method for performing power saving operations during a command-related latency |
| US7599205B2 (en) | 2005-09-02 | 2009-10-06 | Metaram, Inc. | Methods and apparatus of stacking DRAMs |
| US7609567B2 (en) | 2005-06-24 | 2009-10-27 | Metaram, Inc. | System and method for simulating an aspect of a memory circuit |
| US8868829B2 (en) | 2006-07-31 | 2014-10-21 | Google Inc. | Memory circuit system and method |
| US8972673B2 (en) | 2006-07-31 | 2015-03-03 | Google Inc. | Power management of memory circuits by virtual memory simulation |
| US8977806B1 (en) | 2006-10-05 | 2015-03-10 | Google Inc. | Hybrid memory module |
| US9047976B2 (en) | 2006-07-31 | 2015-06-02 | Google Inc. | Combined signal delay and power saving for use with a plurality of memory circuits |
| US9171585B2 (en) | 2005-06-24 | 2015-10-27 | Google Inc. | Configurable memory circuit system and method |
| US9507739B2 (en) | 2005-06-24 | 2016-11-29 | Google Inc. | Configurable memory circuit system and method |
| US9542352B2 (en) | 2006-02-09 | 2017-01-10 | Google Inc. | System and method for reducing command scheduling constraints of memory circuits |
| US9632929B2 (en) | 2006-02-09 | 2017-04-25 | Google Inc. | Translating an address associated with a command communicated between a system and memory circuits |
| US10013371B2 (en) | 2005-06-24 | 2018-07-03 | Google Llc | Configurable memory circuit system and method |
-
1990
- 1990-03-26 JP JP2073313A patent/JPH03276487A/ja active Pending
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002269986A (ja) * | 2001-03-12 | 2002-09-20 | Fujitsu Ltd | マルチプレクサ並びにこれを用いたメモリ回路及び半導体装置 |
| JP4553504B2 (ja) * | 2001-03-12 | 2010-09-29 | 富士通セミコンダクター株式会社 | マルチプレクサ並びにこれを用いたメモリ回路及び半導体装置 |
| US9171585B2 (en) | 2005-06-24 | 2015-10-27 | Google Inc. | Configurable memory circuit system and method |
| US7515453B2 (en) | 2005-06-24 | 2009-04-07 | Metaram, Inc. | Integrated memory core and memory interface circuit |
| US10013371B2 (en) | 2005-06-24 | 2018-07-03 | Google Llc | Configurable memory circuit system and method |
| US7609567B2 (en) | 2005-06-24 | 2009-10-27 | Metaram, Inc. | System and method for simulating an aspect of a memory circuit |
| US9507739B2 (en) | 2005-06-24 | 2016-11-29 | Google Inc. | Configurable memory circuit system and method |
| US7599205B2 (en) | 2005-09-02 | 2009-10-06 | Metaram, Inc. | Methods and apparatus of stacking DRAMs |
| US9727458B2 (en) | 2006-02-09 | 2017-08-08 | Google Inc. | Translating an address associated with a command communicated between a system and memory circuits |
| US9632929B2 (en) | 2006-02-09 | 2017-04-25 | Google Inc. | Translating an address associated with a command communicated between a system and memory circuits |
| US9542353B2 (en) | 2006-02-09 | 2017-01-10 | Google Inc. | System and method for reducing command scheduling constraints of memory circuits |
| US9542352B2 (en) | 2006-02-09 | 2017-01-10 | Google Inc. | System and method for reducing command scheduling constraints of memory circuits |
| US7590796B2 (en) | 2006-07-31 | 2009-09-15 | Metaram, Inc. | System and method for power management in memory systems |
| US9047976B2 (en) | 2006-07-31 | 2015-06-02 | Google Inc. | Combined signal delay and power saving for use with a plurality of memory circuits |
| US8972673B2 (en) | 2006-07-31 | 2015-03-03 | Google Inc. | Power management of memory circuits by virtual memory simulation |
| US8868829B2 (en) | 2006-07-31 | 2014-10-21 | Google Inc. | Memory circuit system and method |
| US7581127B2 (en) | 2006-07-31 | 2009-08-25 | Metaram, Inc. | Interface circuit system and method for performing power saving operations during a command-related latency |
| US7580312B2 (en) | 2006-07-31 | 2009-08-25 | Metaram, Inc. | Power saving system and method for use with a plurality of memory circuits |
| US8977806B1 (en) | 2006-10-05 | 2015-03-10 | Google Inc. | Hybrid memory module |
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