JP2000149599A - メモリテスト回路 - Google Patents
メモリテスト回路Info
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- 238000012360 testing method Methods 0.000 title claims abstract description 66
- 230000005540 biological transmission Effects 0.000 claims description 4
- 230000004044 response Effects 0.000 claims description 4
- 230000003111 delayed effect Effects 0.000 claims description 3
- 230000001360 synchronised effect Effects 0.000 claims description 3
- 230000001934 delay Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 10
- 101150016164 msw1 gene Proteins 0.000 description 10
- 102100040428 Chitobiosyldiphosphodolichol beta-mannosyltransferase Human genes 0.000 description 9
- 101000891557 Homo sapiens Chitobiosyldiphosphodolichol beta-mannosyltransferase Proteins 0.000 description 9
- 101100346430 Arabidopsis thaliana MRF2 gene Proteins 0.000 description 6
- 102100040553 FXYD domain-containing ion transport regulator 3 Human genes 0.000 description 6
- 101150078182 FXYD3 gene Proteins 0.000 description 6
- 230000010354 integration Effects 0.000 description 3
- 101100508840 Daucus carota INV3 gene Proteins 0.000 description 1
- 101100026165 Drosophila melanogaster ND-75 gene Proteins 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/26—Accessing multiple arrays
Landscapes
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】メインアンプを追加せずに高集積メモリのテス
トを行い、テスト時間の短縮を図ったメモリテスト回路
を提供する。 【解決手段】本発明によるメモリテスト回路は、第１〜
第８マットＭＡＴ１〜ＭＡＴ８と、ローカル入出力ライ
ン１及びグローバル入出力ライン２と、複数のマットス
イッチＭＳＷ１〜ＭＳＷ９と、第１〜第４メインアンプ
ＭＡ１〜ＭＡ４と、比較部ＣＯＭＰと、を備えた従来の
メモリテスト回路において、第１〜第９マットスイッチ
ＭＳＷ１〜ＭＳＷ９を制御するマットスイッチ制御部１
０と、メインアンプで増幅されたデータをラッチして同
時に出力するラッチ部２０と、各マットＭＡＴ１〜ＭＡ
Ｔ８の活性状態を制御するマット制御部３０と、メイン
アンプＭＡ１〜ＭＡ４の動作状態を制御するメインアン
プ制御部４０と、を備えて構成される。
トを行い、テスト時間の短縮を図ったメモリテスト回路
を提供する。 【解決手段】本発明によるメモリテスト回路は、第１〜
第８マットＭＡＴ１〜ＭＡＴ８と、ローカル入出力ライ
ン１及びグローバル入出力ライン２と、複数のマットス
イッチＭＳＷ１〜ＭＳＷ９と、第１〜第４メインアンプ
ＭＡ１〜ＭＡ４と、比較部ＣＯＭＰと、を備えた従来の
メモリテスト回路において、第１〜第９マットスイッチ
ＭＳＷ１〜ＭＳＷ９を制御するマットスイッチ制御部１
０と、メインアンプで増幅されたデータをラッチして同
時に出力するラッチ部２０と、各マットＭＡＴ１〜ＭＡ
Ｔ８の活性状態を制御するマット制御部３０と、メイン
アンプＭＡ１〜ＭＡ４の動作状態を制御するメインアン
プ制御部４０と、を備えて構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリテスト回路
に係るもので、詳しくは、高集積半導体メモリ装置をテ
ストするとき、各マットを偶数番目または奇数番目に分
離して同時にテストを行うことでメモリのテスト時間の
短縮を図ったメモリテスト回路に関するものである。
に係るもので、詳しくは、高集積半導体メモリ装置をテ
ストするとき、各マットを偶数番目または奇数番目に分
離して同時にテストを行うことでメモリのテスト時間の
短縮を図ったメモリテスト回路に関するものである。
【０００２】
【従来の技術】一般に、１６ＭビットＤＲＡＭは、２５
６Ｋビットの基本セルアレイ、ワードラインを駆動する
ワードライン駆動回路およびセンスアンプからなるマッ
ト（mat）が８個備えられて１つの単位が構成され、そ
の単位構成がさらに８個集積されて構成される。このよ
うな構成の１６ＭビットＤＲＡＭで使用されるメインア
ンプの数は、一般に１６個〜６４個であるが、ここでは
例えば３２個のメインアンプを使用する場合について説
明する。
６Ｋビットの基本セルアレイ、ワードラインを駆動する
ワードライン駆動回路およびセンスアンプからなるマッ
ト（mat）が８個備えられて１つの単位が構成され、そ
の単位構成がさらに８個集積されて構成される。このよ
うな構成の１６ＭビットＤＲＡＭで使用されるメインア
ンプの数は、一般に１６個〜６４個であるが、ここでは
例えば３２個のメインアンプを使用する場合について説
明する。
【０００３】従来のメモリテスト回路は、図９に示すよ
うに、２５６Ｋビットの基本セルアレイ、ワードライン
を駆動するワードライン駆動回路およびセンスアンプか
らなる第１〜第８マットＭＡＴ１〜ＭＡＴ８と、それら
第１〜第８マットＭＡＴ１〜ＭＡＴ８に情報を伝送し、
または、それら第１〜第８マットＭＡＴ１〜ＭＡＴ８に
貯蔵された情報を伝送するローカル入出力ライン（Loca
l IO Line）１およびグローバル入出力ライン（Global
IO Line）２と、それらローカル入出力ライン１および
グローバル入出力ライン２を選択的に接続または遮断す
る第１〜第９マットスイッチＭＳＷ１〜ＭＳＷ９と、グ
ローバル入出力ライン２により伝送されるデータを増幅
する第１〜第４メインアンプＭＡ１〜ＭＡ４と、それら
第１〜第４メインアンプＭＡ１〜ＭＡ４の出力を比較す
る比較部ＣＯＭＰと、を備えて構成されていた。
うに、２５６Ｋビットの基本セルアレイ、ワードライン
を駆動するワードライン駆動回路およびセンスアンプか
らなる第１〜第８マットＭＡＴ１〜ＭＡＴ８と、それら
第１〜第８マットＭＡＴ１〜ＭＡＴ８に情報を伝送し、
または、それら第１〜第８マットＭＡＴ１〜ＭＡＴ８に
貯蔵された情報を伝送するローカル入出力ライン（Loca
l IO Line）１およびグローバル入出力ライン（Global
IO Line）２と、それらローカル入出力ライン１および
グローバル入出力ライン２を選択的に接続または遮断す
る第１〜第９マットスイッチＭＳＷ１〜ＭＳＷ９と、グ
ローバル入出力ライン２により伝送されるデータを増幅
する第１〜第４メインアンプＭＡ１〜ＭＡ４と、それら
第１〜第４メインアンプＭＡ１〜ＭＡ４の出力を比較す
る比較部ＣＯＭＰと、を備えて構成されていた。
【０００４】このように構成された従来のメモリテスト
回路の動作について説明すると、まず、正常モードでリ
ード動作を行うときには、選択されたマットのメモリセ
ルに貯蔵されたデータが、ビットラインを介してローカ
ル入出力ライン１に出力され、各マットスイッチＭＳＷ
１〜ＭＳＷ９のスイッチ動作に応じてグローバル入出力
ライン２に出力されて、第１〜第４メインアンプＭＡ１
〜ＭＡ４に伝達される。そして、それら第１〜第４メイ
ンアンプＭＡ１〜ＭＡ４で増幅されたデータは、図示さ
れていない出力バッファに出力される。
回路の動作について説明すると、まず、正常モードでリ
ード動作を行うときには、選択されたマットのメモリセ
ルに貯蔵されたデータが、ビットラインを介してローカ
ル入出力ライン１に出力され、各マットスイッチＭＳＷ
１〜ＭＳＷ９のスイッチ動作に応じてグローバル入出力
ライン２に出力されて、第１〜第４メインアンプＭＡ１
〜ＭＡ４に伝達される。そして、それら第１〜第４メイ
ンアンプＭＡ１〜ＭＡ４で増幅されたデータは、図示さ
れていない出力バッファに出力される。
【０００５】一方、テストモードでアドレスまたはデー
タを圧縮するときには、テスト時に発生するアドレス数
を減らしてテスト時間を短縮させるため、第１〜第４メ
インアンプＭＡ１〜ＭＡ４を全部動作させ、それらの各
出力が論理素子によって圧縮されることで、まるで１６
ＭビットＤＲＡＭが１ＭビットＤＲＡＭのように動作す
る構成となっていた。すなわち、正常モードのときのよ
うにグローバル入出力ライン２により伝送されるデータ
がアドレスによって区別されず、全てが第１〜第４メイ
ンアンプＭＡ１〜ＭＡ４に入力されて増幅された後、そ
れら増幅されたデータが比較部ＣＯＭＰで比較されて、
該比較データが出力バッファに出力されていた。
タを圧縮するときには、テスト時に発生するアドレス数
を減らしてテスト時間を短縮させるため、第１〜第４メ
インアンプＭＡ１〜ＭＡ４を全部動作させ、それらの各
出力が論理素子によって圧縮されることで、まるで１６
ＭビットＤＲＡＭが１ＭビットＤＲＡＭのように動作す
る構成となっていた。すなわち、正常モードのときのよ
うにグローバル入出力ライン２により伝送されるデータ
がアドレスによって区別されず、全てが第１〜第４メイ
ンアンプＭＡ１〜ＭＡ４に入力されて増幅された後、そ
れら増幅されたデータが比較部ＣＯＭＰで比較されて、
該比較データが出力バッファに出力されていた。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のメモリテスト回路においては、テストすべき
メモリの高集積化に伴って、極めて多数のアドレスの比
較が必要となるため、テスト量が増加して多数のテスト
モード用のメインアンプが必要となり、ひいてはチップ
の面積が大きくなって、処理速度が低下するという不都
合な点があった。
うな従来のメモリテスト回路においては、テストすべき
メモリの高集積化に伴って、極めて多数のアドレスの比
較が必要となるため、テスト量が増加して多数のテスト
モード用のメインアンプが必要となり、ひいてはチップ
の面積が大きくなって、処理速度が低下するという不都
合な点があった。
【０００７】また、アドレス比較の頻度が多くなると、
データ障害の保障範囲（DATA faultcoverage）が狭くな
って、故障が発生しても修復（repair）ができなかった
り、または、故障位置を把握するためにフルアドレス
（Full Address）によるテストを再度行わねばならない
という不都合な点があった。
データ障害の保障範囲（DATA faultcoverage）が狭くな
って、故障が発生しても修復（repair）ができなかった
り、または、故障位置を把握するためにフルアドレス
（Full Address）によるテストを再度行わねばならない
という不都合な点があった。
【０００８】本発明は、このような従来の課題に鑑みて
なされたもので、メインアンプを追加しないで高集積メ
モリのテストを円滑に行い、かつ、テスト時間を短縮で
きるメモリテスト回路を提供することを目的とする。
なされたもので、メインアンプを追加しないで高集積メ
モリのテストを円滑に行い、かつ、テスト時間を短縮で
きるメモリテスト回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】このような目的を達成す
るため、本発明に係るメモリテスト回路は、２５６Ｋビ
ットの基本セルアレイ、ワードラインを駆動するワード
ライン駆動回路およびセンスアンプを有する第１〜第８
マットと、該各第１〜第８マットに情報を伝送し、また
は、前記各第１〜第８マットに貯蔵された情報を伝送す
るローカル入出力ラインおよびグローバル入出力ライン
と、該ローカル入出力ラインおよびグローバル入出力ラ
インを選択的に接続または遮断する第１〜第９マットス
イッチと、前記グローバル入出力ラインにより伝送され
るデータを増幅する第１〜第４メインアンプと、該第１
〜第４メインアンプの各出力信号を比較する比較部と、
を備えて構成されたメモリテスト回路において、前記第
１〜第９マットスイッチの各スイッチ動作を制御するマ
ットスイッチ制御部と、前記第１〜第４メインアンプに
よって増幅されたデータを同時に出力するようにラッチ
するラッチ部と、正常モードのときには、マット選択ア
ドレス信号に応じて選択された前記マットを活性化さ
せ、テストモードのときには、同一のグローバル入出力
ラインに接続された前記第１〜第８マットを偶数番目お
よび奇数番目のいずれかに分離し、該分離された偶数番
目または奇数番目のマットだけを同時に活性化させるよ
うに、前記各第１〜第８マットを制御するマット制御部
と、を含んで構成されるものである。また、第１〜第４
メインアンプのうちの１つを選択して順次動作させるよ
うに制御するメインアンプ制御部を含んで構成されるよ
うにしてもよい。
るため、本発明に係るメモリテスト回路は、２５６Ｋビ
ットの基本セルアレイ、ワードラインを駆動するワード
ライン駆動回路およびセンスアンプを有する第１〜第８
マットと、該各第１〜第８マットに情報を伝送し、また
は、前記各第１〜第８マットに貯蔵された情報を伝送す
るローカル入出力ラインおよびグローバル入出力ライン
と、該ローカル入出力ラインおよびグローバル入出力ラ
インを選択的に接続または遮断する第１〜第９マットス
イッチと、前記グローバル入出力ラインにより伝送され
るデータを増幅する第１〜第４メインアンプと、該第１
〜第４メインアンプの各出力信号を比較する比較部と、
を備えて構成されたメモリテスト回路において、前記第
１〜第９マットスイッチの各スイッチ動作を制御するマ
ットスイッチ制御部と、前記第１〜第４メインアンプに
よって増幅されたデータを同時に出力するようにラッチ
するラッチ部と、正常モードのときには、マット選択ア
ドレス信号に応じて選択された前記マットを活性化さ
せ、テストモードのときには、同一のグローバル入出力
ラインに接続された前記第１〜第８マットを偶数番目お
よび奇数番目のいずれかに分離し、該分離された偶数番
目または奇数番目のマットだけを同時に活性化させるよ
うに、前記各第１〜第８マットを制御するマット制御部
と、を含んで構成されるものである。また、第１〜第４
メインアンプのうちの１つを選択して順次動作させるよ
うに制御するメインアンプ制御部を含んで構成されるよ
うにしてもよい。
【００１０】かかる構成のメモリテスト回路では、テス
トモードのとき、マット制御部による制御の下で、偶数
番目または奇数番目のマットが１つのクループとして同
時に活性化（イネーブル）されて、マットスイッチ制御
部およびラッチ部の動作に応じてデータのリード動作ま
たはライト動作が行われるようになる。これにより、高
集積メモリのテスト時間を短縮することができると共
に、メモリの高集積化に伴ってテスト量が増加してもメ
インアンプを増加させる必要がないため、チップ面積を
縮小できるようになる。
トモードのとき、マット制御部による制御の下で、偶数
番目または奇数番目のマットが１つのクループとして同
時に活性化（イネーブル）されて、マットスイッチ制御
部およびラッチ部の動作に応じてデータのリード動作ま
たはライト動作が行われるようになる。これにより、高
集積メモリのテスト時間を短縮することができると共
に、メモリの高集積化に伴ってテスト量が増加してもメ
インアンプを増加させる必要がないため、チップ面積を
縮小できるようになる。
【００１１】上記メモリテスト回路の各部の具体的な構
成については、以降の実施形態において詳しく説明する
ものとする。
成については、以降の実施形態において詳しく説明する
ものとする。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。図１は、本発明の実施形態に
かかるメモリテスト回路の構成を示すブロック図であ
る。
て図面を用いて説明する。図１は、本発明の実施形態に
かかるメモリテスト回路の構成を示すブロック図であ
る。
【００１３】図１において、本メモリテスト回路は、２
５６Ｋビットの基本セルアレイ、ワードラインを駆動す
るワードライン駆動回路およびセンスアンプを有する第
１〜第８マットＭＡＴ１〜ＭＡＴ８と、それらの各第１
〜第８マットＭＡＴ１〜ＭＡＴ８に情報を伝送するか、
または、各第１〜第８マットに貯蔵された情報を伝送す
るローカル入出力ライン（Local IO Line）１およびグ
ローバル入出力ライン（Global IO Line）２と、該ロー
カル入出力ライン１およびグローバル入出力ライン２を
選択的に接続または遮断する第１〜第９マットスイッチ
ＭＳＷ１〜ＭＳＷ９と、グローバル入出力ライン２によ
り伝送されるデータを増幅する第１〜第４メインアンプ
ＭＡ１〜ＭＡ４と、該第１〜第４メインアンプＭＡ１〜
ＭＡ４の各出力信号を比較する比較部ＣＯＭＰと、第１
〜第９マットスイッチＭＳＷ１〜ＭＳＷ９を制御するマ
ットスイッチ制御部１０と、第１〜第４メインアンプＭ
Ａ１〜ＭＡ４によって増幅されたデータを同時に出力す
るようにラッチするラッチ部２０と、正常モードのとき
には、特定のマットを選択して活性化させ、また、テス
トモードのときには、同一のグローバル入出力ライン２
に接続された複数のマットを偶数番目または奇数番目の
グループに分離し、それら分離された偶数番目または奇
数番目のマットだけを同時に活性化させるように、各マ
ットを制御するマット制御部３０と、第１〜第４メイン
アンプＭＡ１〜ＭＡ４のうちの１つを選択して順次動作
させるように制御するメインアンプ制御部４０と、を含
んで構成される。
５６Ｋビットの基本セルアレイ、ワードラインを駆動す
るワードライン駆動回路およびセンスアンプを有する第
１〜第８マットＭＡＴ１〜ＭＡＴ８と、それらの各第１
〜第８マットＭＡＴ１〜ＭＡＴ８に情報を伝送するか、
または、各第１〜第８マットに貯蔵された情報を伝送す
るローカル入出力ライン（Local IO Line）１およびグ
ローバル入出力ライン（Global IO Line）２と、該ロー
カル入出力ライン１およびグローバル入出力ライン２を
選択的に接続または遮断する第１〜第９マットスイッチ
ＭＳＷ１〜ＭＳＷ９と、グローバル入出力ライン２によ
り伝送されるデータを増幅する第１〜第４メインアンプ
ＭＡ１〜ＭＡ４と、該第１〜第４メインアンプＭＡ１〜
ＭＡ４の各出力信号を比較する比較部ＣＯＭＰと、第１
〜第９マットスイッチＭＳＷ１〜ＭＳＷ９を制御するマ
ットスイッチ制御部１０と、第１〜第４メインアンプＭ
Ａ１〜ＭＡ４によって増幅されたデータを同時に出力す
るようにラッチするラッチ部２０と、正常モードのとき
には、特定のマットを選択して活性化させ、また、テス
トモードのときには、同一のグローバル入出力ライン２
に接続された複数のマットを偶数番目または奇数番目の
グループに分離し、それら分離された偶数番目または奇
数番目のマットだけを同時に活性化させるように、各マ
ットを制御するマット制御部３０と、第１〜第４メイン
アンプＭＡ１〜ＭＡ４のうちの１つを選択して順次動作
させるように制御するメインアンプ制御部４０と、を含
んで構成される。
【００１４】第１マットスイッチＭＳＷ１は、図２に示
すように、偶数番目のマットを制御する制御信号ＭＡＴ
ＣＯＮｅ（ｅ＝２，４，６，８）と奇数番目のマットを
制御する制御信号ＭＡＴＣＯＮｏ（ｏ＝１，３，５，
７）とを否定論理和するＮＯＲゲートＮＯＲ３１と、テ
ストモードイネーブル信号ＴＭＥを反転させる第１イン
バータＩＮＶ３１と、ＮＯＲゲートＮＯＲ３１の出力信
号と第１インバータＩＮＶ３１の出力信号とを否定論理
積する第１ＮＡＮＤゲートＮＤ３１と、テストモードイ
ネーブル信号ＴＭＥと第１マットスイッチ制御信号ＭＳ
ＷＯＮ１とを否定論理積する第２ＮＡＮＤゲートＮＤ３
２と、第１ＮＡＮＤゲートＮＤ３１の出力信号と第２Ｎ
ＡＮＤゲートＮＤ３２の出力信号とを否定論理積する第
３ＮＡＮＤゲートＮＤ３３と、該第３ＮＡＮＤゲートＮ
Ｄ３３の出力信号を反転させる第２インバータＩＮＶ３
２と、選択されたローカル入出力ライン１をプリチャー
ジするプリチャージ部ＰＣと、該プリチャージ部ＰＣに
よってプリチャージされたローカル入出力ライン１をグ
ローバル入出力ライン２に選択的に接続または遮断する
第１、第２伝送ゲートＴＧ３１，ＴＧ３２と、を有す
る。
すように、偶数番目のマットを制御する制御信号ＭＡＴ
ＣＯＮｅ（ｅ＝２，４，６，８）と奇数番目のマットを
制御する制御信号ＭＡＴＣＯＮｏ（ｏ＝１，３，５，
７）とを否定論理和するＮＯＲゲートＮＯＲ３１と、テ
ストモードイネーブル信号ＴＭＥを反転させる第１イン
バータＩＮＶ３１と、ＮＯＲゲートＮＯＲ３１の出力信
号と第１インバータＩＮＶ３１の出力信号とを否定論理
積する第１ＮＡＮＤゲートＮＤ３１と、テストモードイ
ネーブル信号ＴＭＥと第１マットスイッチ制御信号ＭＳ
ＷＯＮ１とを否定論理積する第２ＮＡＮＤゲートＮＤ３
２と、第１ＮＡＮＤゲートＮＤ３１の出力信号と第２Ｎ
ＡＮＤゲートＮＤ３２の出力信号とを否定論理積する第
３ＮＡＮＤゲートＮＤ３３と、該第３ＮＡＮＤゲートＮ
Ｄ３３の出力信号を反転させる第２インバータＩＮＶ３
２と、選択されたローカル入出力ライン１をプリチャー
ジするプリチャージ部ＰＣと、該プリチャージ部ＰＣに
よってプリチャージされたローカル入出力ライン１をグ
ローバル入出力ライン２に選択的に接続または遮断する
第１、第２伝送ゲートＴＧ３１，ＴＧ３２と、を有す
る。
【００１５】また、第１マットスイッチＭＳＷ１以外の
他のマットスイッチＭＳＷ２〜ＭＳＷ９についても、第
１マットスイッチＭＳＷ１と同様に構成される。マット
スイッチ制御部１０は、図３に示すように、内部パルス
信号ＩＰおよびテストモードイネーブル信号ＴＭＥを受
けてシフト制御信号ＳＣＯＮを出力するシフト制御部１
１と、該シフト制御部１１のシフト制御信号ＳＣＯＮを
受けてシフトするシフトレジスタ１２と、該シフトレジ
スタ１２から出力される第１〜第４データ出力信号Ｑｉ
（ｉ＝１〜４）とマット選択アドレス（図１に示したＡ
ｘ，Ａｙ，Ａｚ）中の最下位ビットＡｘとを用いて第１
〜第９マットスイッチ制御信号ＭＳＷＯＮｍ（ｍ＝１〜
９）を出力するマットスイッチ制御信号発生部１３と、
を有する。
他のマットスイッチＭＳＷ２〜ＭＳＷ９についても、第
１マットスイッチＭＳＷ１と同様に構成される。マット
スイッチ制御部１０は、図３に示すように、内部パルス
信号ＩＰおよびテストモードイネーブル信号ＴＭＥを受
けてシフト制御信号ＳＣＯＮを出力するシフト制御部１
１と、該シフト制御部１１のシフト制御信号ＳＣＯＮを
受けてシフトするシフトレジスタ１２と、該シフトレジ
スタ１２から出力される第１〜第４データ出力信号Ｑｉ
（ｉ＝１〜４）とマット選択アドレス（図１に示したＡ
ｘ，Ａｙ，Ａｚ）中の最下位ビットＡｘとを用いて第１
〜第９マットスイッチ制御信号ＭＳＷＯＮｍ（ｍ＝１〜
９）を出力するマットスイッチ制御信号発生部１３と、
を有する。
【００１６】シフト制御部１１は、図４に示すように、
テストモードイネーブル信号ＴＭＥと内部パルス信号Ｉ
Ｐとを否定論理積する第１ＮＡＮＤゲートＮＤ５１と、
該第１ＮＡＮＤゲートＮＤ５１の出力信号を順次反転さ
せる第１、第２インバータＩＮＶ５１，ＩＮＶ５２と、
第１インバータＩＮＶ５１の出力信号を遅延させる遅延
部ＤＥと、該遅延部ＤＥの出力信号と第２インバータＩ
ＮＶ５２の出力信号とを否定論理積する第２ＮＡＮＤゲ
ートＮＤ５２と、該第２ＮＡＮＤゲートＮＤ５２の出力
信号を反転させてシフト制御信号ＳＣＯＮを出力する第
３インバータＩＮＶ５３と、を有する。
テストモードイネーブル信号ＴＭＥと内部パルス信号Ｉ
Ｐとを否定論理積する第１ＮＡＮＤゲートＮＤ５１と、
該第１ＮＡＮＤゲートＮＤ５１の出力信号を順次反転さ
せる第１、第２インバータＩＮＶ５１，ＩＮＶ５２と、
第１インバータＩＮＶ５１の出力信号を遅延させる遅延
部ＤＥと、該遅延部ＤＥの出力信号と第２インバータＩ
ＮＶ５２の出力信号とを否定論理積する第２ＮＡＮＤゲ
ートＮＤ５２と、該第２ＮＡＮＤゲートＮＤ５２の出力
信号を反転させてシフト制御信号ＳＣＯＮを出力する第
３インバータＩＮＶ５３と、を有する。
【００１７】シフトレジスタ１２は、図５に示すよう
に、クロック信号ＣＬＫまたは内部制御信号ＩＣＯＮに
より同期され、シフト制御信号ＳＣＯＮがデータ入力と
して入力される第１フリップフロップＤＦＦ６１と、該
第１フリップフロップＤＦＦ６１のデータ出力信号Ｑ１
を遅延させる第１遅延部ＤＥ６１と、から第１ブロック
ＢＬ１が構成され、該第１ブロックＢＬ１と同様にし
て、その他の第２〜第４ブロックＢＬ２〜ＢＬ４がそれ
ぞれ構成されて、それら第１〜第４ブロックＢＬ１〜Ｂ
Ｌ４が直列に接続される。ここで、前段のブロックの遅
延部のデータ出力は次のブロックのフリップフロップの
データ入力端子Ｄに入力され、各フリップフロップのク
ロック入力端子にはクロック信号ＣＬＫまたは内部制御
信号ＩＣＯＮが入力されて、各フリップフロップが同期
するようになっている。
に、クロック信号ＣＬＫまたは内部制御信号ＩＣＯＮに
より同期され、シフト制御信号ＳＣＯＮがデータ入力と
して入力される第１フリップフロップＤＦＦ６１と、該
第１フリップフロップＤＦＦ６１のデータ出力信号Ｑ１
を遅延させる第１遅延部ＤＥ６１と、から第１ブロック
ＢＬ１が構成され、該第１ブロックＢＬ１と同様にし
て、その他の第２〜第４ブロックＢＬ２〜ＢＬ４がそれ
ぞれ構成されて、それら第１〜第４ブロックＢＬ１〜Ｂ
Ｌ４が直列に接続される。ここで、前段のブロックの遅
延部のデータ出力は次のブロックのフリップフロップの
データ入力端子Ｄに入力され、各フリップフロップのク
ロック入力端子にはクロック信号ＣＬＫまたは内部制御
信号ＩＣＯＮが入力されて、各フリップフロップが同期
するようになっている。
【００１８】マットスイッチ制御信号発生部１３は、図
６に示すように、マット選択アドレス中の最下位ビット
Ａｘを反転させる第１インバータＩＮＶ７１と、シフト
レジスタ１２の第１フリップフロップＤＦＦ６１のデー
タ出力信号Ｑ１と第１インバータＩＮＶ７１の出力信号
とを否定論理積する第１ＮＡＮＤゲートＮＤ７１と、第
１ＮＡＮＤゲートＮＤ７１の出力信号を反転させて第１
マットスイッチ制御信号ＭＳＷＯＮ１を出力する第２イ
ンバータＩＮＶ７２と、シフトレジスタ１２の第１フリ
ップフロップＤＦＦ６１のデータ出力信号Ｑ１を順次反
転させて第２マットスイッチ制御信号ＭＳＷＯＮ２を出
力する第３、第４インバータＩＮＶ７３，ＩＮＶ７４
と、第１インバータＩＮＶ７１の出力信号とシフトレジ
スタ１２の第２フリップフロップＤＦＦ６２のデータ出
力信号Ｑ２とを否定論理積する第２ＮＡＮＤゲートＮＤ
７２と、マット選択アドレス中の最下位ビットＡｘとシ
フトレジスタ１２の第１フリップフロップＤＦＦ６１の
データ出力信号Ｑ１とを否定論理積する第３ＮＡＮＤゲ
ートＮＤ７３と、第２ＮＡＮＤゲートＮＤ７２の出力信
号と第３ＮＡＮＤゲートＮＤ７３の出力信号とを否定論
理積して第３マットスイッチ制御信号ＭＳＷＯＮ３を出
力する第４ＮＡＮＤゲートＮＤ７４と、シフトレジスタ
１２の第２フリップフロップＤＦＦ６２のデータ出力Ｑ
２信号を順次反転して第４マットスイッチ制御信号ＭＳ
ＷＯＮ４を出力する第５、第６インバータＩＮＶ７５，
ＩＮＶ７６と、第１インバータＩＮＶ７１の出力信号と
シフトレジスタ１２の第３フリップフロップＤＦＦ６３
のデータ出力信号Ｑ３とを否定論理積する第５ＮＡＮＤ
ゲートＮＤ７５と、マット選択アドレス中の最下位ビッ
トＡｘとシフトレジスタ１２の第２フリップフロップＤ
ＦＦ６２のデータ出力信号Ｑ２とを否定論理積する第６
ＮＡＮＤゲートＮＤ７６と、第５ＮＡＮＤゲートＮＤ７
５の出力信号と第６ＮＡＮＤゲートＮＤ７６の出力信号
とを否定論理積して第５マットスイッチ制御信号ＭＳＷ
ＯＮ５を出力する第７ＮＡＮＤゲートＮＤ７７と、シフ
トレジスタ１２の第３フリップフロップＤＦＦ６３のデ
ータ出力信号Ｑ３を順次反転して第６マットスイッチ制
御信号ＭＳＷＯＮ６を出力する第７、第８インバータＩ
ＮＶ７７，ＩＮＶ７８と、第１インバータＩＮＶ７１の
出力とシフトレジスタ１２の第４フリップフロップＤＦ
Ｆ６４のデータ出力信号Ｑ４とを否定論理積する第８Ｎ
ＡＮＤゲートＮＤ７８と、シフトレジスタ１２の第３フ
リップフロップＤＦＦ６３のデータ出力信号Ｑ３とマッ
ト選択アドレス中の最下位ビットＡｘとを否定論理積す
る第９ＮＡＮＤゲートＮＤ７９と、第８ＮＡＮＤゲート
ＮＤ７８の出力信号と第９ＮＡＮＤゲートＮＤ７９の出
力信号とを否定論理積して第７マットスイッチ制御信号
ＭＳＷＯＮ７を出力する第１０ＮＡＮＤゲートＮＤ７１
０と、シフトレジスタ１２の第４フリップフロップＤＦ
Ｆ６４のデータ出力信号Ｑ４を順次反転して第８マット
スイッチ制御信号ＭＳＷＯＮ７８を出力する第９、第１
０インバータＩＮＶ７９，ＩＮＶ７１０と、マット選択
アドレス中の最下位ビットＡｘとシフトレジスタ１２の
第４フリップフロップＤＦＦ６４のデータ出力信号Ｑ４
とを否定論理積する第１１ＮＡＮＤゲートＮＤ７１１
と、第１１ＮＡＮＤゲートＮＤ７１１の出力信号を反転
させて第９マットスイッチ制御信号ＭＳＷＯＮ９を出力
する第１１インバータＩＮＶ７１１と、を有する。
６に示すように、マット選択アドレス中の最下位ビット
Ａｘを反転させる第１インバータＩＮＶ７１と、シフト
レジスタ１２の第１フリップフロップＤＦＦ６１のデー
タ出力信号Ｑ１と第１インバータＩＮＶ７１の出力信号
とを否定論理積する第１ＮＡＮＤゲートＮＤ７１と、第
１ＮＡＮＤゲートＮＤ７１の出力信号を反転させて第１
マットスイッチ制御信号ＭＳＷＯＮ１を出力する第２イ
ンバータＩＮＶ７２と、シフトレジスタ１２の第１フリ
ップフロップＤＦＦ６１のデータ出力信号Ｑ１を順次反
転させて第２マットスイッチ制御信号ＭＳＷＯＮ２を出
力する第３、第４インバータＩＮＶ７３，ＩＮＶ７４
と、第１インバータＩＮＶ７１の出力信号とシフトレジ
スタ１２の第２フリップフロップＤＦＦ６２のデータ出
力信号Ｑ２とを否定論理積する第２ＮＡＮＤゲートＮＤ
７２と、マット選択アドレス中の最下位ビットＡｘとシ
フトレジスタ１２の第１フリップフロップＤＦＦ６１の
データ出力信号Ｑ１とを否定論理積する第３ＮＡＮＤゲ
ートＮＤ７３と、第２ＮＡＮＤゲートＮＤ７２の出力信
号と第３ＮＡＮＤゲートＮＤ７３の出力信号とを否定論
理積して第３マットスイッチ制御信号ＭＳＷＯＮ３を出
力する第４ＮＡＮＤゲートＮＤ７４と、シフトレジスタ
１２の第２フリップフロップＤＦＦ６２のデータ出力Ｑ
２信号を順次反転して第４マットスイッチ制御信号ＭＳ
ＷＯＮ４を出力する第５、第６インバータＩＮＶ７５，
ＩＮＶ７６と、第１インバータＩＮＶ７１の出力信号と
シフトレジスタ１２の第３フリップフロップＤＦＦ６３
のデータ出力信号Ｑ３とを否定論理積する第５ＮＡＮＤ
ゲートＮＤ７５と、マット選択アドレス中の最下位ビッ
トＡｘとシフトレジスタ１２の第２フリップフロップＤ
ＦＦ６２のデータ出力信号Ｑ２とを否定論理積する第６
ＮＡＮＤゲートＮＤ７６と、第５ＮＡＮＤゲートＮＤ７
５の出力信号と第６ＮＡＮＤゲートＮＤ７６の出力信号
とを否定論理積して第５マットスイッチ制御信号ＭＳＷ
ＯＮ５を出力する第７ＮＡＮＤゲートＮＤ７７と、シフ
トレジスタ１２の第３フリップフロップＤＦＦ６３のデ
ータ出力信号Ｑ３を順次反転して第６マットスイッチ制
御信号ＭＳＷＯＮ６を出力する第７、第８インバータＩ
ＮＶ７７，ＩＮＶ７８と、第１インバータＩＮＶ７１の
出力とシフトレジスタ１２の第４フリップフロップＤＦ
Ｆ６４のデータ出力信号Ｑ４とを否定論理積する第８Ｎ
ＡＮＤゲートＮＤ７８と、シフトレジスタ１２の第３フ
リップフロップＤＦＦ６３のデータ出力信号Ｑ３とマッ
ト選択アドレス中の最下位ビットＡｘとを否定論理積す
る第９ＮＡＮＤゲートＮＤ７９と、第８ＮＡＮＤゲート
ＮＤ７８の出力信号と第９ＮＡＮＤゲートＮＤ７９の出
力信号とを否定論理積して第７マットスイッチ制御信号
ＭＳＷＯＮ７を出力する第１０ＮＡＮＤゲートＮＤ７１
０と、シフトレジスタ１２の第４フリップフロップＤＦ
Ｆ６４のデータ出力信号Ｑ４を順次反転して第８マット
スイッチ制御信号ＭＳＷＯＮ７８を出力する第９、第１
０インバータＩＮＶ７９，ＩＮＶ７１０と、マット選択
アドレス中の最下位ビットＡｘとシフトレジスタ１２の
第４フリップフロップＤＦＦ６４のデータ出力信号Ｑ４
とを否定論理積する第１１ＮＡＮＤゲートＮＤ７１１
と、第１１ＮＡＮＤゲートＮＤ７１１の出力信号を反転
させて第９マットスイッチ制御信号ＭＳＷＯＮ９を出力
する第１１インバータＩＮＶ７１１と、を有する。
【００１９】ラッチ部２０は、図７に示すように、マッ
トスイッチ制御部１０のシフトレジスタ１２の各第１〜
第４遅延部ＤＥ６１〜ＤＥ６４から出力される遅延出力
信号ＱｉＤ（ｉ＝１〜４）を遅延する第１遅延部ＤＥ８
１と、マットスイッチ制御部１０のシフトレジスタ１２
の第１〜第４遅延部ＤＥ６１〜ＤＥ６４の遅延出力信号
ＱｉＤを反転させる第１インバータＩＮＶ８１と、第１
インバータＩＮＶ８１の出力信号と第１遅延部ＤＥ８１
の出力信号とを否定論理積する第１ＮＡＮＤゲートＮＤ
８１と、第１ＮＡＮＤゲートＮＤ８１の出力信号を反転
させる第２インバータＩＮＶ８２と、第１〜第４メイン
アンプＭＡ１〜ＭＡ４の出力信号ＭＡＯｉがゲート端子
に入力される第１ＰＭＯＳトランジスタＰＭ８１および
第２ＮＭＯＳトランジスタＮＭ８２と、第１ＮＡＮＤゲ
ートＮＤ８１の出力信号およびその反転された信号がゲ
ート端子にそれぞれ入力される第２ＰＭＯＳトランジス
タＰＭ８２および第１ＮＭＯＳトランジスタＮＭ８１
と、それら第２ＰＭＯＳトランジスタＰＭ８２および第
１ＮＭＯＳトランジスタＮＭ８１の共通に接続されたド
レイン端子からの出力信号を順次反転させてラッチする
第３、第４インバータＩＮＶ８３，ＩＮＶ８４と、を有
する。なお、ここでは、各トランジスタＰＭ８１，ＰＭ
８２，ＮＭ８１，ＮＭ８２が、外部電源電圧端子ＶＣＣ
と接地電源電圧端子ＶＳＳの間に直列に接続されてい
る。
トスイッチ制御部１０のシフトレジスタ１２の各第１〜
第４遅延部ＤＥ６１〜ＤＥ６４から出力される遅延出力
信号ＱｉＤ（ｉ＝１〜４）を遅延する第１遅延部ＤＥ８
１と、マットスイッチ制御部１０のシフトレジスタ１２
の第１〜第４遅延部ＤＥ６１〜ＤＥ６４の遅延出力信号
ＱｉＤを反転させる第１インバータＩＮＶ８１と、第１
インバータＩＮＶ８１の出力信号と第１遅延部ＤＥ８１
の出力信号とを否定論理積する第１ＮＡＮＤゲートＮＤ
８１と、第１ＮＡＮＤゲートＮＤ８１の出力信号を反転
させる第２インバータＩＮＶ８２と、第１〜第４メイン
アンプＭＡ１〜ＭＡ４の出力信号ＭＡＯｉがゲート端子
に入力される第１ＰＭＯＳトランジスタＰＭ８１および
第２ＮＭＯＳトランジスタＮＭ８２と、第１ＮＡＮＤゲ
ートＮＤ８１の出力信号およびその反転された信号がゲ
ート端子にそれぞれ入力される第２ＰＭＯＳトランジス
タＰＭ８２および第１ＮＭＯＳトランジスタＮＭ８１
と、それら第２ＰＭＯＳトランジスタＰＭ８２および第
１ＮＭＯＳトランジスタＮＭ８１の共通に接続されたド
レイン端子からの出力信号を順次反転させてラッチする
第３、第４インバータＩＮＶ８３，ＩＮＶ８４と、を有
する。なお、ここでは、各トランジスタＰＭ８１，ＰＭ
８２，ＮＭ８１，ＮＭ８２が、外部電源電圧端子ＶＣＣ
と接地電源電圧端子ＶＳＳの間に直列に接続されてい
る。
【００２０】マット制御部３０は、図８に示すように、
第１〜第３マット選択アドレス信号Ａｘ、Ａｙ、Ａｚを
それぞれ反転させる第１〜第３インバータＩＮＶ９１〜
ＩＮＶ９３と、第１マット選択アドレス信号Ａｘとテス
トモードイネーブル信号ＴＭＥとを否定論理積する第１
ＮＡＮＤゲートＮＤ９１と、テストモードイネーブル信
号ＴＭＥを反転させる第４インバータＩＮＶ９４と、第
１インバータＩＮＶ９１の出力信号とテストモードイネ
ーブル信号ＴＭＥとを否定論理積する第２ＮＡＮＤゲー
トＮＤ９２と、第１〜第３インバータＩＮＶ９１〜ＩＮ
Ｖ９３の各出力信号を否定論理積する第３ＮＡＮＤゲー
トＮＤ９３と、第２、第３インバータＩＮＶ９２，ＩＮ
Ｖ９３の出力信号と第１マット選択アドレス信号Ａｘと
を否定論理積する第４ＮＡＮＤゲートＮＤ９４と、第
１、第３インバータＩＮＶ９１，ＩＮＶ９３の出力信号
と第２マット選択アドレス信号Ａｙとを否定論理積する
第５ＮＡＮＤゲートＮＤ９５と、第３インバータＩＮＶ
９３の出力信号と第１、第２マット選択アドレス信号Ａ
ｘ，Ａｙとを否定論理積する第６ＮＡＮＤゲートＮＤ９
６と、第１、第２インバータＩＮＶ９１，ＩＮＶ９２の
出力信号と第３マット選択アドレス信号Ａｚとを否定論
理積する第７ＮＡＮＤゲートＮＤ９７と、第１、第３マ
ット選択アドレス信号Ａｘ，Ａｚと第２インバータＩＮ
Ｖ９２の出力信号とを否定論理積する第８ＮＡＮＤゲー
トＮＤ９８と、第２、第３アドレス信号Ａｙ，Ａｚと第
１インバータＩＮＶ９１の出力信号とを否定論理積する
第９ＮＡＮＤゲートＮＤ９９と、第１〜第３アドレス信
号Ａｘ，Ａｙ，Ａｚを否定論理積する第１０ＮＡＮＤゲ
ートＮＤ９１０と、第１入力端子に第３〜第１０ＮＡＮ
ＤゲートＮＤ９３〜ＮＤ９１０の出力信号がそれぞれ入
力され、第２入力端子に第４インバータＩＮＶ９４の出
力信号が入力されて否定論理積する第１１〜第１８ＮＡ
ＮＤゲートＮＤ９１１〜ＮＤ９１８と、第１入力端子に
第１１、第１３、第１５、第１７ＮＡＮＤゲートＮＤ９
１１，ＮＤ９１３，ＮＤ９１５，ＮＤ９１７の出力信号
がそれぞれ入力され、第２入力端子に第１ＮＡＮＤゲー
トＮＤ９１の出力信号が入力されてそれぞれ否定論理積
する第１９、第２１、第２３、第２５ＮＡＮＤゲートＮ
Ｄ９１９，ＮＤ９２１，ＮＤ９２３，ＮＤ９２５と、第
１入力端子に第１２、第１４、第１６、第１８ＮＡＮＤ
ゲートＮＤ９１２，ＮＤ９１４，ＮＤ９１６，ＮＤ９１
８の出力信号がそれぞれ入力され、第２入力端子に第２
ＮＡＮＤゲートＮＤ９２の出力信号が入力されてそれぞ
れ否定論理積する第２０、第２２、第２４、第２６ＮＡ
ＮＤゲートＮＤ９２０，ＮＤ９２２，ＮＤ９２４，ＮＤ
９２６と、第１９〜第２６ＮＡＮＤゲートＮＤ９１９〜
ＮＤ９２６の出力信号をそれぞれ反転させて第１〜第８
マット制御信号ＭＡＴＣＯＮ１〜ＭＡＴＣＯＮ８を出力
する第５〜第１２インバータＩＮＶ９５〜ＩＮＶ９１２
と、を有する。
第１〜第３マット選択アドレス信号Ａｘ、Ａｙ、Ａｚを
それぞれ反転させる第１〜第３インバータＩＮＶ９１〜
ＩＮＶ９３と、第１マット選択アドレス信号Ａｘとテス
トモードイネーブル信号ＴＭＥとを否定論理積する第１
ＮＡＮＤゲートＮＤ９１と、テストモードイネーブル信
号ＴＭＥを反転させる第４インバータＩＮＶ９４と、第
１インバータＩＮＶ９１の出力信号とテストモードイネ
ーブル信号ＴＭＥとを否定論理積する第２ＮＡＮＤゲー
トＮＤ９２と、第１〜第３インバータＩＮＶ９１〜ＩＮ
Ｖ９３の各出力信号を否定論理積する第３ＮＡＮＤゲー
トＮＤ９３と、第２、第３インバータＩＮＶ９２，ＩＮ
Ｖ９３の出力信号と第１マット選択アドレス信号Ａｘと
を否定論理積する第４ＮＡＮＤゲートＮＤ９４と、第
１、第３インバータＩＮＶ９１，ＩＮＶ９３の出力信号
と第２マット選択アドレス信号Ａｙとを否定論理積する
第５ＮＡＮＤゲートＮＤ９５と、第３インバータＩＮＶ
９３の出力信号と第１、第２マット選択アドレス信号Ａ
ｘ，Ａｙとを否定論理積する第６ＮＡＮＤゲートＮＤ９
６と、第１、第２インバータＩＮＶ９１，ＩＮＶ９２の
出力信号と第３マット選択アドレス信号Ａｚとを否定論
理積する第７ＮＡＮＤゲートＮＤ９７と、第１、第３マ
ット選択アドレス信号Ａｘ，Ａｚと第２インバータＩＮ
Ｖ９２の出力信号とを否定論理積する第８ＮＡＮＤゲー
トＮＤ９８と、第２、第３アドレス信号Ａｙ，Ａｚと第
１インバータＩＮＶ９１の出力信号とを否定論理積する
第９ＮＡＮＤゲートＮＤ９９と、第１〜第３アドレス信
号Ａｘ，Ａｙ，Ａｚを否定論理積する第１０ＮＡＮＤゲ
ートＮＤ９１０と、第１入力端子に第３〜第１０ＮＡＮ
ＤゲートＮＤ９３〜ＮＤ９１０の出力信号がそれぞれ入
力され、第２入力端子に第４インバータＩＮＶ９４の出
力信号が入力されて否定論理積する第１１〜第１８ＮＡ
ＮＤゲートＮＤ９１１〜ＮＤ９１８と、第１入力端子に
第１１、第１３、第１５、第１７ＮＡＮＤゲートＮＤ９
１１，ＮＤ９１３，ＮＤ９１５，ＮＤ９１７の出力信号
がそれぞれ入力され、第２入力端子に第１ＮＡＮＤゲー
トＮＤ９１の出力信号が入力されてそれぞれ否定論理積
する第１９、第２１、第２３、第２５ＮＡＮＤゲートＮ
Ｄ９１９，ＮＤ９２１，ＮＤ９２３，ＮＤ９２５と、第
１入力端子に第１２、第１４、第１６、第１８ＮＡＮＤ
ゲートＮＤ９１２，ＮＤ９１４，ＮＤ９１６，ＮＤ９１
８の出力信号がそれぞれ入力され、第２入力端子に第２
ＮＡＮＤゲートＮＤ９２の出力信号が入力されてそれぞ
れ否定論理積する第２０、第２２、第２４、第２６ＮＡ
ＮＤゲートＮＤ９２０，ＮＤ９２２，ＮＤ９２４，ＮＤ
９２６と、第１９〜第２６ＮＡＮＤゲートＮＤ９１９〜
ＮＤ９２６の出力信号をそれぞれ反転させて第１〜第８
マット制御信号ＭＡＴＣＯＮ１〜ＭＡＴＣＯＮ８を出力
する第５〜第１２インバータＩＮＶ９５〜ＩＮＶ９１２
と、を有する。
【００２１】以下、上記のように構成された本実施形態
にかかるメモリテスト回路の動作について説明する。ま
ず、正常モードでリード動作を行うときは、同一のグロ
ーバル入出力ライン２を共有するマット中、例えば、第
１マットＭＡＴ１が選択されたと仮定すると、ビットラ
インにデータを載せてセンスアンプに出力し、該センス
アンプによりデータを増幅する。
にかかるメモリテスト回路の動作について説明する。ま
ず、正常モードでリード動作を行うときは、同一のグロ
ーバル入出力ライン２を共有するマット中、例えば、第
１マットＭＡＴ１が選択されたと仮定すると、ビットラ
インにデータを載せてセンスアンプに出力し、該センス
アンプによりデータを増幅する。
【００２２】そして、増幅されたデータをローカル入出
力ライン１に伝達し、選択された第１、第２マットスイ
ッチＭＳＷ１，ＭＳＷ２によりローカル入出力ライン１
とグローバル入出力ライン２とを接続して、第１〜第４
メインアンプＭＡ１〜ＭＡ４にデータを伝達する。第１
〜第４メインアンプＭＡ１〜ＭＡ４は、データを更に増
幅した後にデータラインを介して図示しない出力バッフ
ァに伝達する。なお、このとき、第１、第２マットスイ
ッチＭＳＷ１，ＭＳＷ２は第１マット選択アドレス信号
Ａｘに応じて接続状態が予め決定されている。
力ライン１に伝達し、選択された第１、第２マットスイ
ッチＭＳＷ１，ＭＳＷ２によりローカル入出力ライン１
とグローバル入出力ライン２とを接続して、第１〜第４
メインアンプＭＡ１〜ＭＡ４にデータを伝達する。第１
〜第４メインアンプＭＡ１〜ＭＡ４は、データを更に増
幅した後にデータラインを介して図示しない出力バッフ
ァに伝達する。なお、このとき、第１、第２マットスイ
ッチＭＳＷ１，ＭＳＷ２は第１マット選択アドレス信号
Ａｘに応じて接続状態が予め決定されている。
【００２３】ここで、第１〜第４メインアンプＭＡ１〜
ＭＡ４の出力ラインであるデータラインは一般に共通化
されているので、２つ以上のデータを同時に出力するこ
とができない。したがって、マットから出力された４対
のデータから１つのデータのみを選択し、各第１〜第４
メインアンプＭＡ１〜ＭＡ４から選択された１個のメイ
ンアンプが選択されたデータを増幅して、データライン
を介して図示しない出力バッファに伝達するようになっ
ている。
ＭＡ４の出力ラインであるデータラインは一般に共通化
されているので、２つ以上のデータを同時に出力するこ
とができない。したがって、マットから出力された４対
のデータから１つのデータのみを選択し、各第１〜第４
メインアンプＭＡ１〜ＭＡ４から選択された１個のメイ
ンアンプが選択されたデータを増幅して、データライン
を介して図示しない出力バッファに伝達するようになっ
ている。
【００２４】また、正常モードでライト動作を行うとき
は、上述したリード動作を行うときの逆動作が行われ
る。すなわち、入力バッファに入力されたデータはグロ
ーバル入出力ライン２およびローカル入出力ライン１を
介して選択されたマットに伝達されて書き込まれる。
は、上述したリード動作を行うときの逆動作が行われ
る。すなわち、入力バッファに入力されたデータはグロ
ーバル入出力ライン２およびローカル入出力ライン１を
介して選択されたマットに伝達されて書き込まれる。
【００２５】一方、テストモードでリード動作を行うと
きは、マット制御部３０によりマットを偶数番目または
奇数番目に分離し、区分された偶数番目または奇数番目
のマット同士を同時にイネーブル（活性化）させる。こ
のような動作は、マット選択アドレス中の最下位ビット
（Least significant Bit；ＬＳＢ）に該当する第１マ
ット選択アドレス信号Ａｘに応じて制御される。
きは、マット制御部３０によりマットを偶数番目または
奇数番目に分離し、区分された偶数番目または奇数番目
のマット同士を同時にイネーブル（活性化）させる。こ
のような動作は、マット選択アドレス中の最下位ビット
（Least significant Bit；ＬＳＢ）に該当する第１マ
ット選択アドレス信号Ａｘに応じて制御される。
【００２６】このとき、第１〜第９マットスイッチＭＳ
Ｗ１〜ＭＳＷ９は、正常モードのときとは異なって予め
選択されず、マットスイッチ制御部１０の制御下におい
て、同時動作中の第１〜第４マットＭＡ１〜ＭＡ４に対
し、グローバル入出力ラインに載せられた１６対のデー
タを順次センシングできるようにする。すなわち、４個
のデータが同時に第１〜第４メインアンプＭＡ１〜ＭＡ
４で増幅され、このとき、同時にイネーブルされたマッ
トによるデータの衝突を防止するために、マットスイッ
チ制御部１０が第１〜第９マットスイッチＭＳＷ１〜Ｍ
ＳＷ９を制御して、データを第１〜第４メインアンプＭ
Ａ１〜ＭＡ４に順次伝送する。
Ｗ１〜ＭＳＷ９は、正常モードのときとは異なって予め
選択されず、マットスイッチ制御部１０の制御下におい
て、同時動作中の第１〜第４マットＭＡ１〜ＭＡ４に対
し、グローバル入出力ラインに載せられた１６対のデー
タを順次センシングできるようにする。すなわち、４個
のデータが同時に第１〜第４メインアンプＭＡ１〜ＭＡ
４で増幅され、このとき、同時にイネーブルされたマッ
トによるデータの衝突を防止するために、マットスイッ
チ制御部１０が第１〜第９マットスイッチＭＳＷ１〜Ｍ
ＳＷ９を制御して、データを第１〜第４メインアンプＭ
Ａ１〜ＭＡ４に順次伝送する。
【００２７】例えば、奇数番目のマットをイネーブルさ
せた場合、第１マットＭＡＴ１の４個のデータを各第１
〜第４メインアンプＭＡ１〜ＭＡ４により増幅し、ラッ
チ部２０でラッチした後に比較部３０で比較して、図示
しない出力バッファに出力する。次に、第３マットＭＡ
Ｔ３の４個のデータを各第１〜第４メインアンプＭＡ１
〜ＭＡ４により増幅し、ラッチ部２０でラッチした後に
比較部３０で比較して出力バッファに出力する。このよ
うな動作が奇数番目のマットについて順次行われる。こ
れは、並列および直列データ伝送方式を結合させた方式
である。
せた場合、第１マットＭＡＴ１の４個のデータを各第１
〜第４メインアンプＭＡ１〜ＭＡ４により増幅し、ラッ
チ部２０でラッチした後に比較部３０で比較して、図示
しない出力バッファに出力する。次に、第３マットＭＡ
Ｔ３の４個のデータを各第１〜第４メインアンプＭＡ１
〜ＭＡ４により増幅し、ラッチ部２０でラッチした後に
比較部３０で比較して出力バッファに出力する。このよ
うな動作が奇数番目のマットについて順次行われる。こ
れは、並列および直列データ伝送方式を結合させた方式
である。
【００２８】また、テストモードでライト動作を行うと
きは、入力バッファに入力されたデータはグローバル入
出力ライン２、ローカル入出力ライン１およびビットラ
インを介して、マットスイッチのイネーブル順に従い、
予めイネーブルされた奇数番目または偶数番目のマット
にライト動作を順次行う。ここで、グローバル入出力ラ
イン２の４本には同じデータがアドレス信号に拘わらず
載せられている。
きは、入力バッファに入力されたデータはグローバル入
出力ライン２、ローカル入出力ライン１およびビットラ
インを介して、マットスイッチのイネーブル順に従い、
予めイネーブルされた奇数番目または偶数番目のマット
にライト動作を順次行う。ここで、グローバル入出力ラ
イン２の４本には同じデータがアドレス信号に拘わらず
載せられている。
【００２９】このように、テストモードの場合は、複数
のマットが奇数番目または偶数番目に分離されて同時に
イネーブル（活性化）された状態で、リード動作および
ライト動作が行われるようになっている。
のマットが奇数番目または偶数番目に分離されて同時に
イネーブル（活性化）された状態で、リード動作および
ライト動作が行われるようになっている。
【００３０】
【発明の効果】以上説明したように、本発明に係るメモ
リテスト回路においては、マット制御部、マットスイッ
チ制御部およびラッチ部を設けて、テストモードのと
き、偶数番目または奇数番目を単位としてマットを活性
化させてリード動作またはライト動作を行うようにした
ため、高集積メモリのテスト時間を短縮することができ
る。また、メモリの高集積化に伴ってテスト量が増加し
ても、メインアンプを増加させる必要がなく、チップ面
積を縮小できるという効果がある。
リテスト回路においては、マット制御部、マットスイッ
チ制御部およびラッチ部を設けて、テストモードのと
き、偶数番目または奇数番目を単位としてマットを活性
化させてリード動作またはライト動作を行うようにした
ため、高集積メモリのテスト時間を短縮することができ
る。また、メモリの高集積化に伴ってテスト量が増加し
ても、メインアンプを増加させる必要がなく、チップ面
積を縮小できるという効果がある。
【図１】本発明の実施形態に係るメモリテスト回路の構
成を示したブロック図である。
成を示したブロック図である。
【図２】図１のマットスイッチの構成を示した回路図で
ある。
ある。
【図３】図１のマットスイッチ制御部の構成を示した回
路図である。
路図である。
【図４】図３のシフト制御部の構成を示した回路図であ
る。
る。
【図５】図３のシフトレジスタの構成を示した回路図で
ある。
ある。
【図６】図３のマットスイッチ制御信号発生部の構成を
示した回路図である。
示した回路図である。
【図７】図１のラッチ部の構成を示した回路図である。
【図８】図１のマット制御部の構成を示した回路図であ
る。
る。
【図９】従来のメモリテスト回路の構成を示したブロッ
ク図である。
ク図である。
ＭＡＴ１〜ＭＡＴ８：第１〜第８マット ＭＳＷ１〜ＭＳＷ９：第１〜第９マットスイッチ ＭＡ１〜ＭＡ４：第１〜第４メインアンプ ＣＯＭＰ：比較部 １：ローカル入出力ライン ２：グローバル入出力ライン １０：マットスイッチ制御部 １１：シフト制御部 １２：シフトレジスタ １３：マットスイッチ制御信号発生部 ２０：ラッチ部 ３０：マット制御部 ４０：メインアンプ制御部
Claims (9)
- 【請求項１】２５６Ｋビットの基本セルアレイ、ワード
ラインを駆動するワードライン駆動回路およびセンスア
ンプを有する第１〜第８マットと、 該各第１〜第８マットに情報を伝送し、または、前記各
第１〜第８マットに貯蔵された情報を伝送するローカル
入出力ラインおよびグローバル入出力ラインと、 該ローカル入出力ラインおよびグローバル入出力ライン
を選択的に接続または遮断する第１〜第９マットスイッ
チと、 前記グローバル入出力ラインにより伝送されるデータを
増幅する第１〜第４メインアンプと、 該第１〜第４メインアンプの各出力信号を比較する比較
部と、を備えて構成されたメモリテスト回路において、 前記第１〜第９マットスイッチの各スイッチ動作を制御
するマットスイッチ制御部と、 前記第１〜第４メインアンプによって増幅されたデータ
を同時に出力するようにラッチするラッチ部と、 正常モードのときには、マット選択アドレス信号に応じ
て選択された前記マットを活性化させ、テストモードの
ときには、同一のグローバル入出力ラインに接続された
前記第１〜第８マットを偶数番目および奇数番目のいず
れかに分離し、該分離された偶数番目または奇数番目の
マットだけを同時に活性化させるように、前記各第１〜
第８マットを制御するマット制御部と、を含んで構成さ
れたことを特徴とするメモリテスト回路。 - 【請求項２】前記第１〜第９マットスイッチは、それぞ
れ、 偶数番目のマットを制御する制御信号と奇数番目のマッ
トを制御する制御信号とを否定論理和するＮＯＲゲート
と、 テストモードイネーブル信号を反転させる第１インバー
タと、 前記ＮＯＲゲートの出力信号と前記第１インバータの出
力信号とを否定論理積する第１ＮＡＮＤゲートと、 前記テストモードイネーブル信号と前記マットスイッチ
制御部から送られるマットスイッチ制御信号とを否定論
理積する第２ＮＡＮＤゲートと、 前記第１ＮＡＮＤゲートの出力信号と前記第２ＮＡＮＤ
ゲートの出力信号とを否定論理積する第３ＮＡＮＤゲー
トと、 該第３ＮＡＮＤゲートの出力信号を反転させる第２イン
バータと、 前記第１〜第９マットのうちの対応するマットから出力
されたデータを伝送する前記ローカル入出力ラインをプ
リチャージするプリチャージ部と、 前記第３ＮＡＮＤゲートの出力信号およびその反転され
た信号に応じてそれぞれ制御され、前記プリチャージ部
によってプリチャージされたローカル入出力ラインを前
記グローバル入出力ラインに選択的に接続または遮断す
る第１伝送ゲートおよび第２伝送ゲートと、を備えたこ
とを特徴とする請求項１記載のメモリテスト回路。 - 【請求項３】前記マットスイッチ制御部は、 内部パルス信号およびテストモードイネーブル信号を受
けてシフト制御信号を出力するシフト制御部と、 該シフト制御部からのシフト制御信号を受けてシフト動
作し、第１〜第４データ出力信号および第１〜第４遅延
出力信号を発生するシフトレジスタと、 該シフトレジスタからの第１〜第４データ出力信号とマ
ット選択アドレス中の最下位ビットとを用いて、前記第
１〜第９マットに対応したマットスイッチ制御信号を出
力するマットスイッチ制御信号発生部と、備えたことを
特徴とする請求項１または２記載のメモリテスト回路。 - 【請求項４】前記シフト制御部は、 前記内部パルス信号と前記テストモードイネーブル信号
とを否定論理積する第１ＮＡＮＤゲートと、 該第１ＮＡＮＤゲートの出力信号を順次反転させる第
１、第２インバータと、 該第１インバータの出力信号を遅延させる遅延部と、 該遅延部の出力信号と前記第２インバータの出力信号と
を否定論理積する第２ＮＡＮＤゲートと、 該第２ＮＡＮＤゲートの出力信号を反転させて前記シフ
ト制御信号を出力する第３インバータと、を備えたこと
を特徴とする請求項３記載のメモリテスト回路。 - 【請求項５】前記シフトレジスタは、 クロック信号または内部制御信号がクロック入力端子に
入力されて同期され、前記スイッチ制御信号がデータ入
力となるフリップフロップと、該フリップフロップのデ
ータ出力信号を遅延する遅延部と、からなる複数のブロ
ックが直列に接続されて構成され、 前段のブロックの前記遅延部からの出力信号が、次段の
ブロックの前記フリップフロップのデータ入力端子に入
力されることを特徴とする請求項３または４記載のメモ
リテスト回路。 - 【請求項６】前記マットスイッチ制御信号発生部は、 マット選択アドレス中の最下位ビットを反転させる第１
インバータと、 前記シフトレジスタからの第１データ出力信号と前記第
１インバータの出力信号とを否定論理積する第１ＮＡＮ
Ｄゲートと、 該第１ＮＡＮＤゲートの出力を反転させて第１マットス
イッチ制御信号を出力する第２インバータと、 前記シフトレジスタからの第１データ出力信号を順次反
転させて第２マットスイッチ制御信号を出力する第３、
第４インバータと、 前記第１インバータの出力信号と前記シフトレジスタか
らの第２データ出力信号とを否定論理積する第２ＮＡＮ
Ｄゲートと、 前記マット選択アドレス中の最下位ビットと前記シフト
レジスタからの第１データ出力信号とを否定論理積する
第３ＮＡＮＤゲートと、 前記第２ＮＡＮＤゲートの出力信号と第３ＮＡＮＤゲー
トの出力信号とを否定論理積して第３マットスイッチ制
御信号を出力する第４ＮＡＮＤゲートと、 前記シフトレジスタからの第２データ出力信号を順次反
転して第４マットスイッチ制御信号を出力する第５、第
６インバータと、 前記第１インバータの出力信号と前記シフトレジスタか
らの第３データ出力信号とを否定論理積する第５ＮＡＮ
Ｄゲートと、 前記マット選択アドレス中の最下位ビットと前記シフト
レジスタからの第２データ出力信号とを否定論理積する
第６ＮＡＮＤゲートと、 前記第５ＮＡＮＤゲートの出力信号と第６ＮＡＮＤゲー
トの出力信号とを否定論理積して第５マットスイッチ制
御信号を出力する第７ＮＡＮＤゲートと、 前記シフトレジスタからの第３データ出力信号を順次反
転して第６マットスイッチ制御信号を出力する第７、第
８インバータと、 前記第１インバータの出力信号と前記シフトレジスタか
らの第４データ出力信号とを否定論理積する第８ＮＡＮ
Ｄゲートと、 前記シフトレジスタからの第３データ出力信号と前記マ
ット選択アドレス中の最下位ビットとを否定論理積する
第９ＮＡＮＤゲートと、 前記第８ＮＡＮＤゲートの出力信号と第９ＮＡＮＤゲー
トの出力信号とを否定論理積して第７マットスイッチ制
御信号を出力する第１０ＮＡＮＤゲートと、 前記シフトレジスタからの第４データ出力信号を順次反
転して第８マットスイッチ制御信号を出力する第９、第
１０インバータと、 前記マット選択アドレス中の最下位ビットと前記シフト
レジスタからの第４データ出力信号とを否定論理積する
第１１ＮＡＮＤゲートと、 該第１１ＮＡＮＤゲートの出力信号を反転させて第９マ
ットスイッチ制御信号を出力する第１１インバータと、
を備えたことを特徴とする請求項３〜５のいずれか１つ
に記載のメモリテスト回路。 - 【請求項７】前記ラッチ部は、 前記マットスイッチ制御部のシフトレジスタからの第１
〜第４遅延出力信号を反転させる第１インバータと、 前記マットスイッチ制御部のシフトレジスタからの第１
〜第４遅延出力信号を遅延する遅延部と、 前記第１インバータの出力信号および前記遅延部の出力
信号を否定論理積する第１ＮＡＮＤゲートと、 該第１ＮＡＮＤゲートの出力信号を反転させる第２イン
バータと、 外部電源電圧端子と接地電源電圧端子の間に直列に接続
され、前記第１〜第４メインアンプの各出力信号がゲー
ト端子に入力される第１ＰＭＯＳトランジスタおよび第
２ＮＭＯＳトランジスタと、 前記第１ＮＡＮＤゲートからの出力信号がゲート端子に
入力される第２ＰＭＯＳトランジスタと、 前記第２インバータからの出力信号がゲート端子に入力
される第１ＮＭＯＳトランジスタと、 前記第２ＰＭＯＳトランジスタおよび前記第１ＮＭＯＳ
トランジスタの共通に接続されたドレイン端子からの出
力信号をラッチする第３、第４インバータと、を有する
ことを特徴とする請求項３〜６のいずれか１つに記載の
メモリテスト回路。 - 【請求項８】前記マット制御部は、 第１〜第３マット選択アドレス信号をそれぞれ反転させ
る第１〜第３インバータと、 前記第１マット選択アドレス信号とテストモードイネー
ブル信号とを否定論理積する第１ＮＡＮＤゲートと、 前記テストモードイネーブル信号を反転させる第４イン
バータと、 前記第１インバータの出力信号と前記テストモードイネ
ーブル信号とを否定論理積する第２ＮＡＮＤゲートと、 前記第１〜第３インバータの各出力信号を否定論理積す
る第３ＮＡＮＤゲートと、 前記第２、第３インバータの各出力信号と前記第１マッ
ト選択アドレス信号とを否定論理積する第４ＮＡＮＤゲ
ートと、 前記第１、第３インバータの各出力信号と前記第２マッ
ト選択アドレス信号とを否定論理積する第５ＮＡＮＤゲ
ートと、 前記第３インバータの出力信号と前記第１、第２マット
選択アドレス信号とを否定論理積する第６ＮＡＮＤゲー
トと、 前記第１、第２インバータの各出力信号と前記第３マッ
ト選択アドレス信号とを否定論理積する第７ＮＡＮＤゲ
ートと、 前記第１、第３マット選択アドレス信号と前記第２イン
バータの出力信号とを否定論理積する第８ＮＡＮＤゲー
トと、 前記第２、第３マット選択アドレス信号と前記第１イン
バータの出力信号とを否定論理積する第９ＮＡＮＤゲー
トと、 前記第１〜第３マット選択アドレス信号を否定論理積す
る第１０ＮＡＮＤゲートと、 第１入力端子に前記第３〜第１０ＮＡＮＤゲートの各出
力信号がそれぞれ入力され、第２入力端子に前記第４イ
ンバータの出力信号が入力されて、それぞれ否定論理積
する第１１〜第１８ＮＡＮＤゲートと、 第１入力端子に前記第１１、第１３、第１５および第１
７ＮＡＮＤゲートの各出力信号がそれぞれ入力され、第
２入力端子に前記第１ＮＡＮＤゲートの出力信号が入力
されて、それぞれ否定論理積する第１９、第２１、第２
３および第２５ＮＡＮＤゲートと、 第１入力端子に前記第１２、第１４、第１６および第１
８ＮＡＮＤゲートの各出力信号がそれぞれ入力され、第
２入力端子に前記第２ＮＡＮＤゲートの出力が入力され
て、それぞれ否定論理積する第２０、第２２、第２４お
よび第２６ＮＡＮＤゲートと、 前記第１９〜第２６ＮＡＮＤゲートの各出力信号をそれ
ぞれ反転させて第１〜第８マット制御信号を出力する第
５〜第１２インバータと、を備えたことを特徴とする請
求項１〜７のいずれか１つに記載のメモリテスト回路。 - 【請求項９】前記第１〜第４メインアンプのうちの１つ
を選択して順次動作させるように制御するメインアンプ
制御部を含んで構成されたことを特徴とする請求項１〜
８のいずれか１つに記載のメモリテスト回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980048186A KR100282525B1 (ko) | 1998-11-11 | 1998-11-11 | 메모리 테스트 회로 |
| KR48186/1998 | 1998-11-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000149599A true JP2000149599A (ja) | 2000-05-30 |
| JP4632468B2 JP4632468B2 (ja) | 2011-02-16 |
Family
ID=19557852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31945399A Expired - Fee Related JP4632468B2 (ja) | 1998-11-11 | 1999-11-10 | メモリテスト回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6502214B1 (ja) |
| JP (1) | JP4632468B2 (ja) |
| KR (1) | KR100282525B1 (ja) |
| DE (1) | DE19908157A1 (ja) |
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1998
- 1998-11-11 KR KR1019980048186A patent/KR100282525B1/ko not_active Expired - Fee Related
-
1999
- 1999-02-25 DE DE19908157A patent/DE19908157A1/de not_active Withdrawn
- 1999-08-31 US US09/386,158 patent/US6502214B1/en not_active Expired - Fee Related
- 1999-11-10 JP JP31945399A patent/JP4632468B2/ja not_active Expired - Fee Related
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| KR100282525B1 (ko) | 2001-02-15 |
| DE19908157A1 (de) | 2000-05-18 |
| US6502214B1 (en) | 2002-12-31 |
| JP4632468B2 (ja) | 2011-02-16 |
| KR20000031922A (ko) | 2000-06-05 |
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| Date | Code | Title | Description |
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