JPH06259370A - データ処理システムおよびそれに使用されるプロセッサ - Google Patents
データ処理システムおよびそれに使用されるプロセッサInfo
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- JPH06259370A JPH06259370A JP5047725A JP4772593A JPH06259370A JP H06259370 A JPH06259370 A JP H06259370A JP 5047725 A JP5047725 A JP 5047725A JP 4772593 A JP4772593 A JP 4772593A JP H06259370 A JPH06259370 A JP H06259370A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
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- G06F13/14—Handling requests for interconnection or transfer
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- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
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Abstract
(57)【要約】
【目的】 プロセッサ（１０１）とクロック同期型ダイ
ナミックメモリ（１０２）を含む高速システムを提供す
る。同時に入出力コントローラ（１０４）がすべての主
記憶アクセスにダイレクトメモリアクセス（ＤＭＡ）で
きる要件を保証する。 【構成】 クロック同期ＤＲＡＭ（１０２）のアドレス
は専用アドレスバス（１０８）を経由してプロセッサ
（１０１）から直接高速に供給される。また入出力コン
トローラ（１０４）がＤＭＡ処理を行う時、このアクセ
ス対象がクロック同期ＤＲＡＭ（１０２）である時に
は、１０１はアドレスをプロセッサシステムバス１０９
から１０８へと伝達し、１０２をアクセスする。 【効果】 プロセッサ（１０１）からクロック同期ＤＲ
ＡＭ（１０２）へ、専用アドレスバス（１０８）を介し
て高速アクセス動作ができる。
ナミックメモリ（１０２）を含む高速システムを提供す
る。同時に入出力コントローラ（１０４）がすべての主
記憶アクセスにダイレクトメモリアクセス（ＤＭＡ）で
きる要件を保証する。 【構成】 クロック同期ＤＲＡＭ（１０２）のアドレス
は専用アドレスバス（１０８）を経由してプロセッサ
（１０１）から直接高速に供給される。また入出力コン
トローラ（１０４）がＤＭＡ処理を行う時、このアクセ
ス対象がクロック同期ＤＲＡＭ（１０２）である時に
は、１０１はアドレスをプロセッサシステムバス１０９
から１０８へと伝達し、１０２をアクセスする。 【効果】 プロセッサ（１０１）からクロック同期ＤＲ
ＡＭ（１０２）へ、専用アドレスバス（１０８）を介し
て高速アクセス動作ができる。
Description
【０００１】
【産業上の利用分野】本発明はデータ処理システムおよ
びそれに使用されるプロセッサに関し、特に主記憶装置
がクロック同期型ダイナミックメモリである場合の高速
アクセス技術に関するものである。
びそれに使用されるプロセッサに関し、特に主記憶装置
がクロック同期型ダイナミックメモリである場合の高速
アクセス技術に関するものである。
【０００２】
【従来の技術】従来のマイクロプロセッサ（以下単にプ
ロセッサとよぶ）の外部端子に関する記述は例えば「ｉ
４８６TMマイクロプロセッサ・ユーザーズ・マニュア
ル,１９８９年」(Intel i486TM Microprocessor, 1989)
の1.0 TABLE OF CONTENTS, 7.2.1 NON-CACHEABLE NON-B
URST SINGLE SYSLE, 7.2.9 BUS HOLDに記載されてい
る。
ロセッサとよぶ）の外部端子に関する記述は例えば「ｉ
４８６TMマイクロプロセッサ・ユーザーズ・マニュア
ル,１９８９年」(Intel i486TM Microprocessor, 1989)
の1.0 TABLE OF CONTENTS, 7.2.1 NON-CACHEABLE NON-B
URST SINGLE SYSLE, 7.2.9 BUS HOLDに記載されてい
る。
【０００３】従来のプロセッサシステムにおいて、デー
タあるいは命令を格納する主記憶装置は価格の安い汎用
のダイナミックメモリを用いて構成している。このよう
な汎用のダイナミックメモリの仕様は「日立ＩＣメモリ
ハンドブック２」（’９１．９）の第３８９頁から第３
９３頁に見られる。このように従来のダイナミックメモ
リはチップの入力信号としてクロック入力を持たず、リ
ード／ライト時にはチップの内部で他の制御入力信号か
ら内部動作クロックを発生していた。また、内部にその
ダイナミックメモリの動作モードを規定するモードレジ
スタがなく、このため従来のダイナミックメモリでは動
作モードは基本的には単一であった。また、ダイナミッ
クメモリの内部は単一のバンクで構成されていた。
タあるいは命令を格納する主記憶装置は価格の安い汎用
のダイナミックメモリを用いて構成している。このよう
な汎用のダイナミックメモリの仕様は「日立ＩＣメモリ
ハンドブック２」（’９１．９）の第３８９頁から第３
９３頁に見られる。このように従来のダイナミックメモ
リはチップの入力信号としてクロック入力を持たず、リ
ード／ライト時にはチップの内部で他の制御入力信号か
ら内部動作クロックを発生していた。また、内部にその
ダイナミックメモリの動作モードを規定するモードレジ
スタがなく、このため従来のダイナミックメモリでは動
作モードは基本的には単一であった。また、ダイナミッ
クメモリの内部は単一のバンクで構成されていた。
【０００４】一方、クロック端子を入力するダイナミッ
クメモリＬＳＩが、「日経エレクトロニクス１９９２年
６月８日号（Ｎｏ．５５６）」第１０９頁から第１１３
頁に記述されている。この文献の第１１１頁には１００
ＭＨｚのクロック信号を入力し１クロックに１回のレー
トでデータアクセスできるＤＲＡＭや、２５０ＭＨｚの
クロック信号を入力し、１クロックに２回のレートでデ
ータアクセスできるＤＲＡＭの図が示されている。
クメモリＬＳＩが、「日経エレクトロニクス１９９２年
６月８日号（Ｎｏ．５５６）」第１０９頁から第１１３
頁に記述されている。この文献の第１１１頁には１００
ＭＨｚのクロック信号を入力し１クロックに１回のレー
トでデータアクセスできるＤＲＡＭや、２５０ＭＨｚの
クロック信号を入力し、１クロックに２回のレートでデ
ータアクセスできるＤＲＡＭの図が示されている。
【０００５】上記の「ｉ４８６TMマイクロプロセッサ・
ユーザーズ・マニュアル」によると、ｉ４８６TMプロセ
ッサはプロセッサ・バスとして３０ビットのアドレス外
部端子Ａ３１−Ａ２，３２ビットのデータ外部端子Ｄ３
１−Ｄ０を有している。またＲＤＹ＃，ＢＲＤＹ＃なる
外部入力端子をもち、プロセッサ外部回路のアクセス動
作完了に同期してアサート（信号が論理値１になるこ
と）すると記述されている。またＨＯＬＤなる外部入力
端子をもち、プロセッサ外部回路がプロセッサ・バスの
使用を要求する時にアサートすると記述されている。ま
たＨＬＤＡなる外部出力端子をもち、ＨＯＬＤに応答
し、プロセッサ外部回路がプロセッサ・バスを使用でき
る時にアサートすると記述されている。信号ＨＯＬＤは
バス権獲得要求信号、信号ＨＬＤＡはバス権獲得認可信
号である。
ユーザーズ・マニュアル」によると、ｉ４８６TMプロセ
ッサはプロセッサ・バスとして３０ビットのアドレス外
部端子Ａ３１−Ａ２，３２ビットのデータ外部端子Ｄ３
１−Ｄ０を有している。またＲＤＹ＃，ＢＲＤＹ＃なる
外部入力端子をもち、プロセッサ外部回路のアクセス動
作完了に同期してアサート（信号が論理値１になるこ
と）すると記述されている。またＨＯＬＤなる外部入力
端子をもち、プロセッサ外部回路がプロセッサ・バスの
使用を要求する時にアサートすると記述されている。ま
たＨＬＤＡなる外部出力端子をもち、ＨＯＬＤに応答
し、プロセッサ外部回路がプロセッサ・バスを使用でき
る時にアサートすると記述されている。信号ＨＯＬＤは
バス権獲得要求信号、信号ＨＬＤＡはバス権獲得認可信
号である。
【０００６】一般にバス権獲得要求信号、バス権獲得認
可信号はプロセッサ以外のデバイス、例えば入出力コン
トローラが主記憶を直接にアクセスするＤＭＡ(Direct
Memory Access)処理を可能とするために設けられてい
る。
可信号はプロセッサ以外のデバイス、例えば入出力コン
トローラが主記憶を直接にアクセスするＤＭＡ(Direct
Memory Access)処理を可能とするために設けられてい
る。
【０００７】
【発明が解決しようとする課題】従来のプロセッサＬＳ
Ｉの技術を用いて情報処理システムを構成したものが、
図２である。図２では、２０１はプロセッサＬＳＩ、２
０２は入出力コントローラ、２０３は磁気ディスク装
置、２０４は主記憶装置、２０５はグラフィックメモ
リ、２０６は３０ビットのプロセッサ・アドレスバス、
２０７は３２ビットのプロセッサ・データバス、２０
８：ＨＯＬＤはバス権獲得要求信号、２０９：ＨＬＤＡ
はバス権獲得認可信号、２１０：ＲＤＹ＃はデータ転送
完了信号、２１１は入出力バスである。図２で入出力コ
ントローラ２０２が２０８：ＨＯＬＤアサートし、かつ
２０９：ＨＬＤＡのアサートを確認することによって、
プロセッサバス２０６、２０７の使用を認められ、ＤＭ
Ａ処理によって主記憶を直接にアクセスすることが可能
となる。
Ｉの技術を用いて情報処理システムを構成したものが、
図２である。図２では、２０１はプロセッサＬＳＩ、２
０２は入出力コントローラ、２０３は磁気ディスク装
置、２０４は主記憶装置、２０５はグラフィックメモ
リ、２０６は３０ビットのプロセッサ・アドレスバス、
２０７は３２ビットのプロセッサ・データバス、２０
８：ＨＯＬＤはバス権獲得要求信号、２０９：ＨＬＤＡ
はバス権獲得認可信号、２１０：ＲＤＹ＃はデータ転送
完了信号、２１１は入出力バスである。図２で入出力コ
ントローラ２０２が２０８：ＨＯＬＤアサートし、かつ
２０９：ＨＬＤＡのアサートを確認することによって、
プロセッサバス２０６、２０７の使用を認められ、ＤＭ
Ａ処理によって主記憶を直接にアクセスすることが可能
となる。
【０００８】一方、図２のシステムで特に主記憶のメモ
リＬＳＩが高速である場合いくつかの問題が生じる。図
２のシステムで最も問題となることは、プロセッサ２０
１がプロセッサアドレスバス２０６を経由して主記憶装
置２０４であるダイナミックメモリにアドレスを伝達す
る時のタイミング設計の難しさである。数十個のメモリ
ＬＳＩを使用するシステムでは、負荷容量の問題からア
ドレス端子のバッファＬＳＩが必要である。特にアドレ
ス信号はアドレスをデコードする全てのプロセッサバス
上のデバイスと全てのメモリＬＳＩとに供給なければな
らないので、アドレスバス２０６のトータルの負荷容量
がデータバス２０７よりも大きい。さらに、このバッフ
ァＬＳＩを通過するために、信号遅延時間が発生し、ダ
イナミックメモリ本来のアクセス時間よりもアクセス時
間が余計に要する。また、上記の「日経エレクトロニク
ス」の文献に示される高速クロックで同期して動作する
メモリＬＳＩを用いた場合には、プロセッサとメモリＬ
ＳＩとの間にバッファを介在させると、サイクル時間が
短いためにタイミング設計がより困難になると言う問題
が生じる。
リＬＳＩが高速である場合いくつかの問題が生じる。図
２のシステムで最も問題となることは、プロセッサ２０
１がプロセッサアドレスバス２０６を経由して主記憶装
置２０４であるダイナミックメモリにアドレスを伝達す
る時のタイミング設計の難しさである。数十個のメモリ
ＬＳＩを使用するシステムでは、負荷容量の問題からア
ドレス端子のバッファＬＳＩが必要である。特にアドレ
ス信号はアドレスをデコードする全てのプロセッサバス
上のデバイスと全てのメモリＬＳＩとに供給なければな
らないので、アドレスバス２０６のトータルの負荷容量
がデータバス２０７よりも大きい。さらに、このバッフ
ァＬＳＩを通過するために、信号遅延時間が発生し、ダ
イナミックメモリ本来のアクセス時間よりもアクセス時
間が余計に要する。また、上記の「日経エレクトロニク
ス」の文献に示される高速クロックで同期して動作する
メモリＬＳＩを用いた場合には、プロセッサとメモリＬ
ＳＩとの間にバッファを介在させると、サイクル時間が
短いためにタイミング設計がより困難になると言う問題
が生じる。
【０００９】従って本発明の目的とするところは、プロ
セッサと主記憶装置であるダイナミックメモリＬＳＩと
を含むシステムで、特に主記憶のアクセス時間を最小化
することである。また本発明の他の目的は、プロセッサ
と主記憶装置であるダイナミックメモリＬＳＩとを含む
システムのＤＭＡ処理で、ＤＭＡを行うコントローラが
全ての主記憶装置に正しくアクセスできるようにするこ
とである。
セッサと主記憶装置であるダイナミックメモリＬＳＩと
を含むシステムで、特に主記憶のアクセス時間を最小化
することである。また本発明の他の目的は、プロセッサ
と主記憶装置であるダイナミックメモリＬＳＩとを含む
システムのＤＭＡ処理で、ＤＭＡを行うコントローラが
全ての主記憶装置に正しくアクセスできるようにするこ
とである。
【００１０】
【課題を解決するための手段】本発明の代表的な実施形
態は、プロセッサ１０１であるＬＳＩと、主記憶装置１
０２であるクロック同期型ダイナミックメモリと、プロ
セッサＬＳＩ１０１と外部装置１０３、１０４、１０
５、１０６、１０７を接続する第１のアドレスバス１０
９と、プロセッサＬＳＩ１０１とダイナミックメモリ１
０２を直接に接続する第２のアドレスバス１０８とを有
することを特徴とする。なお、クロック同期型ダイナミ
ックメモリとは、外部クロック入力端子を有し、外部ク
ロック入力信号に同期して動作するダイナミックメモリ
ＬＳＩをいうものとする。
態は、プロセッサ１０１であるＬＳＩと、主記憶装置１
０２であるクロック同期型ダイナミックメモリと、プロ
セッサＬＳＩ１０１と外部装置１０３、１０４、１０
５、１０６、１０７を接続する第１のアドレスバス１０
９と、プロセッサＬＳＩ１０１とダイナミックメモリ１
０２を直接に接続する第２のアドレスバス１０８とを有
することを特徴とする。なお、クロック同期型ダイナミ
ックメモリとは、外部クロック入力端子を有し、外部ク
ロック入力信号に同期して動作するダイナミックメモリ
ＬＳＩをいうものとする。
【００１１】さらに本発明のより好適な実施形態では、
第１のアドレスバス１０９に接続された外部装置のひと
つである入出力コントローラ１０４がＤＭＡ処理を行う
際に、このＤＭＡ処理によってアクセスされるアドレス
がダイナミックメモリ１０２の番地である時に、プロセ
ッサは第１のアドレスバス１０９から第２のアドレスバ
ス１０８へアドレスを伝達する。
第１のアドレスバス１０９に接続された外部装置のひと
つである入出力コントローラ１０４がＤＭＡ処理を行う
際に、このＤＭＡ処理によってアクセスされるアドレス
がダイナミックメモリ１０２の番地である時に、プロセ
ッサは第１のアドレスバス１０９から第２のアドレスバ
ス１０８へアドレスを伝達する。
【００１２】
【作用】プロセッサから主記憶装置であるクロック同期
型ダイナミックメモリへ供給されるアドレスは、クロッ
ク同期型ダイナミックメモリ以外の外部装置へプロセッ
サから供給されるアドレスを転送する第１のアドレスバ
スとは別個に設けられた第２のアドレスバスを介して転
送されるので、この第２のアドレスバスを介して転送に
際して従来のバッファＬＳＩを通過するための信号遅延
が発生しない。またプロセッサ以外のデバイスが行うＤ
ＭＡ処理の時には、ＤＭＡが発行するアドレスをプロセ
ッサが主記憶装置であるクロック同期型ダイナミックメ
モリへ伝達するのでＤＭＡ処理が正しく実行できる。本
発明のその他の目的と特徴は、以下の実施例から明らか
となろう。
型ダイナミックメモリへ供給されるアドレスは、クロッ
ク同期型ダイナミックメモリ以外の外部装置へプロセッ
サから供給されるアドレスを転送する第１のアドレスバ
スとは別個に設けられた第２のアドレスバスを介して転
送されるので、この第２のアドレスバスを介して転送に
際して従来のバッファＬＳＩを通過するための信号遅延
が発生しない。またプロセッサ以外のデバイスが行うＤ
ＭＡ処理の時には、ＤＭＡが発行するアドレスをプロセ
ッサが主記憶装置であるクロック同期型ダイナミックメ
モリへ伝達するのでＤＭＡ処理が正しく実行できる。本
発明のその他の目的と特徴は、以下の実施例から明らか
となろう。
【００１３】
【実施例】図１は、本発明の実施例によるデータ処理シ
ステムを示す。１０１はプロセッサＬＳＩで、１０１は
１個のＬＳＩからなっている。１０２は主記憶装置とし
てのクロック同期型ダイナミックメモリＬＳＩで、１０
２は複数個のＬＳＩによって実現されているが、その詳
細な説明は後で行う。ダイナミックメモリＬＳＩ１０２
のアドレスはプロセッサＬＳＩ１０１から専用のアドレ
スバス１０８を経由して供給されることが大きな特徴で
ある。１０９はプロセッサ・アドレスバスで、１１０は
プロセッサ・データバスで、１０９、１１０とを総称し
てプロセッサ・バスと呼ぶ。プロセッサ・バス１０９、
１１０には、プロセッサＬＳＩ１０１と、浮動小数点プ
ロセッサ１０３と、入出力コントローラ１０４と、増設
主記憶装置１０６と、グラフィックメモリ１０７とが接
続されている。またプロセッサ・データバス１１０には
クロック同期型ダイナミックメモリＬＳＩ１０２が接続
されている。尚、増設主記憶装置１０６は、このデータ
処理システムの主記憶のメモリ容量を増設するために用
いられる。１１１、１１２、１１３は、プロセッサ・バ
ス１０９、１１０の制御信号線である。１１１：ｈｒｅ
ｑはプロセッサＬＳＩ１０１以外のデバイスがバスマス
タとなり直接にプロセッサ・バス１０９、１１０を使用
したいと要求する時に”１”にする信号である。１１
２：ｈａｃｋはｈｒｅｑに対する応答信号で、ｈａｃｋ
（１１２）が”１”になった時にはプロセッサＬＳＩ１
０１以外のデバイスの要求がプロセッサ１０１により認
められ、要求を出したデバイスがプロセッサ・バス１０
９、１１０を使用してよいことを示す。１１３：ｒｅａ
ｄｙはデータ転送の終了を示す信号である。ｒｅａｄｙ
（１１３）を”１”にするとバスサイクルが終了する約
束となっているので、ｒｅａｄｙ（１１３）を”１”に
することを延長することによって、いくらでもアクセス
時間の長い記憶装置をも使用可能である。また、入出力
コントローラ１０４はＤＭＡ機能を備えている。図示さ
れてはいないが、キーボードやディスプレイ等の個々の
入出力装置は入出力装置バス１１４を介して入出力コン
トローラ１０４と接続されている。磁気ディスク装置１
０５は典型的な入出力装置の一例である。この入出力コ
ントローラ１０４のＤＭＡ処理時のプロセッサ・アドレ
スバス１０９のアドレスは、プロセッサ１０１を介して
専用アドレスバス１０８を介して主記憶装置１０２とし
てのクロック同期型ダイナミックメモリＬＳＩに転送さ
れることができる。１１５はクロックパルス発生器であ
り、データ処理システムのシステムクロックを発生す
る。１１６、１１７はそのクロック出力信号である。１
１６、１１７の周波数は２：１の関係にあり、また１１
７の立ち上がり（”Ｌ”から”Ｈ”への遷移）の時に、
１１６もまた立ち上がるように同期がなされている。
ステムを示す。１０１はプロセッサＬＳＩで、１０１は
１個のＬＳＩからなっている。１０２は主記憶装置とし
てのクロック同期型ダイナミックメモリＬＳＩで、１０
２は複数個のＬＳＩによって実現されているが、その詳
細な説明は後で行う。ダイナミックメモリＬＳＩ１０２
のアドレスはプロセッサＬＳＩ１０１から専用のアドレ
スバス１０８を経由して供給されることが大きな特徴で
ある。１０９はプロセッサ・アドレスバスで、１１０は
プロセッサ・データバスで、１０９、１１０とを総称し
てプロセッサ・バスと呼ぶ。プロセッサ・バス１０９、
１１０には、プロセッサＬＳＩ１０１と、浮動小数点プ
ロセッサ１０３と、入出力コントローラ１０４と、増設
主記憶装置１０６と、グラフィックメモリ１０７とが接
続されている。またプロセッサ・データバス１１０には
クロック同期型ダイナミックメモリＬＳＩ１０２が接続
されている。尚、増設主記憶装置１０６は、このデータ
処理システムの主記憶のメモリ容量を増設するために用
いられる。１１１、１１２、１１３は、プロセッサ・バ
ス１０９、１１０の制御信号線である。１１１：ｈｒｅ
ｑはプロセッサＬＳＩ１０１以外のデバイスがバスマス
タとなり直接にプロセッサ・バス１０９、１１０を使用
したいと要求する時に”１”にする信号である。１１
２：ｈａｃｋはｈｒｅｑに対する応答信号で、ｈａｃｋ
（１１２）が”１”になった時にはプロセッサＬＳＩ１
０１以外のデバイスの要求がプロセッサ１０１により認
められ、要求を出したデバイスがプロセッサ・バス１０
９、１１０を使用してよいことを示す。１１３：ｒｅａ
ｄｙはデータ転送の終了を示す信号である。ｒｅａｄｙ
（１１３）を”１”にするとバスサイクルが終了する約
束となっているので、ｒｅａｄｙ（１１３）を”１”に
することを延長することによって、いくらでもアクセス
時間の長い記憶装置をも使用可能である。また、入出力
コントローラ１０４はＤＭＡ機能を備えている。図示さ
れてはいないが、キーボードやディスプレイ等の個々の
入出力装置は入出力装置バス１１４を介して入出力コン
トローラ１０４と接続されている。磁気ディスク装置１
０５は典型的な入出力装置の一例である。この入出力コ
ントローラ１０４のＤＭＡ処理時のプロセッサ・アドレ
スバス１０９のアドレスは、プロセッサ１０１を介して
専用アドレスバス１０８を介して主記憶装置１０２とし
てのクロック同期型ダイナミックメモリＬＳＩに転送さ
れることができる。１１５はクロックパルス発生器であ
り、データ処理システムのシステムクロックを発生す
る。１１６、１１７はそのクロック出力信号である。１
１６、１１７の周波数は２：１の関係にあり、また１１
７の立ち上がり（”Ｌ”から”Ｈ”への遷移）の時に、
１１６もまた立ち上がるように同期がなされている。
【００１４】プロセッサＬＳＩ１０１が主記憶装置をア
クセスする時のアドレスとデータの流れについて説明す
る。アクセスされるメモリの存在場所が主記憶装置であ
る同期型ダイナミックメモリＬＳＩ１０２である時に
は、プロセッサＬＳＩ１０１は専用アドレスバス１０８
とプロセッサ・データバス１１０とを使用して同期型ダ
イナミックメモリ１０２をアクセスする。アクセスされ
るメモリの存在場所が増設主記憶装置１０６である時に
は、プロセッサＬＳＩ１０１はプロセッサ・アドレスバ
ス１０９とプロセッサ・データバス１１０を使用して増
設主記憶装置１０６をアクセスする。
クセスする時のアドレスとデータの流れについて説明す
る。アクセスされるメモリの存在場所が主記憶装置であ
る同期型ダイナミックメモリＬＳＩ１０２である時に
は、プロセッサＬＳＩ１０１は専用アドレスバス１０８
とプロセッサ・データバス１１０とを使用して同期型ダ
イナミックメモリ１０２をアクセスする。アクセスされ
るメモリの存在場所が増設主記憶装置１０６である時に
は、プロセッサＬＳＩ１０１はプロセッサ・アドレスバ
ス１０９とプロセッサ・データバス１１０を使用して増
設主記憶装置１０６をアクセスする。
【００１５】主記憶装置１０２のＬＳＩの構成図を、図
３に示す。主記憶装置１０２は４個のダイナミックメモ
リＬＳＩ３０１、３０２、３０３、３０４からなる。こ
れらのダイナミックメモリＬＳＩ３０１、３０２、３０
３、３０４のインターフェース信号は次の通りである。 Ａ０−Ａ１１（１０８）：アドレス信号。入力。行アド
レスおよび列アドレスがマルチプレックス方式で入力さ
れる。すなわち、行アドレスはＡ０−Ａ１０の１１ビッ
トが使われ、列アドレスはＡ０−Ａ８の９ビットが使わ
れる。尚、行アドレス入力時のＡ１１はバンク指定に使
われる。 ／ＲＡＳ（３０５）：行アドレスストローブ信号。入
力。行アドレスを送りこむ時にアサート（Ｌｏｗレベ
ル、以下、Ｌ）にする。 ／ＣＡＳ（３０６）：列アドレスストローブ信号。入
力。列アドレスを送りこむ時にアサート（Ｌ）にする。 ／ＤＱＭ（３０７）：データマスク信号。入力。リード
時にはＩＯ７−ＩＯ０（１１０）の出力エネーブル信号
になる。リード時、この信号がアサート（”Ｌ”レベ
ル）されないと出力１１０はハイインピーダンス状態の
ままである。一方、ライト時にはライトエネーブル信号
になる。ライト時、この信号がアサート（”Ｌ”レベ
ル）されることにより、実際にデータが書き込まれる。 ＩＯ０−ＩＯ７（１１０）：データ信号。入出力。リー
ド／ライト時のデータ信号用インターフェース。 ／ＷＥ（３０９）：ライトエネーブル信号。入力。デー
タ書き込みを指示する時にアサート（”Ｌ”レベル）す
る。 ＣＬＫ（１１７）：クロック信号。入力。この信号に立
上りエッジに同期してこのチップの入力信号上の値がチ
ップ内部に取り込まれる。また、この信号に立上りエッ
ジに同期してこのチップの外部に出力が送出される。 ／ＣＫＥ（３０８）：クロックエネーブル信号。この信
号がネゲート（Ｈ）されるとクロック入力ＣＬＫ（１１
７）がＬＳＩ内部に伝達されなくなる。 なお、／ＷＥ（３０９）は４つのメモリＬＳＩ３０１−
３０４に独立であるので、バイト毎の書き換えが可能で
ある。また／ＣＫＥ（３０８）はこの装置では機能せ
ず、Ｌレベルに固定されている。クロック同期型ＬＳＩ
３０１、３０４は内部にモードレジスタを有し、／ＲＡ
Ｓと／ＣＡＳと／ＷＥの３つがすべてＬレベルなる時
に、ＩＯ０−ＩＯ７を経由してそのモードレジスタに書
き込みが行われる。内部のモードレジスタの値は、ＲＡ
Ｓ遅延：ＲＡＳ入力からデータ出力までのクロック数、
ＣＡＳ遅延：ＣＡＳ入力からデータ出力までのクロック
数、ラップ長：ラップアラウンドするアドレスの大き
さ、を指定する。例えば、ラップ長に４を指定すると、
アドレスはクロック単位に０−１−２−３、１−２−３
−０、２−３−０−１、３−０−１−２のようにラップ
アラウンドしていく。また、図１に図示していないが、
３０５、３０６、３０７、３０９はプロセッサＬＳＩ１
０１より供給される。クロック同期型ダイナミックメモ
リ３０１、３０２、３０３、３０４はデータ処理システ
ムのクロック信号１１７に同期している。そのメモリの
読み出しの時にはクロック信号１１７の立ち上がりに同
期して、３０１−３０４は有効データを出力し、プロセ
ッサＬＳＩ１０１はデータをとりこむ。また、そのメモ
リの書き込みの時にはクロック信号１１７の立ち上がり
に同期して、プロセッサＬＳＩ１０１は有効データを出
力し、３０１−３０４はデータをとりこむ。読み出し、
書き込みの両方ともデータの転送はクロック信号１１７
の１クロックピッチで行われる。
３に示す。主記憶装置１０２は４個のダイナミックメモ
リＬＳＩ３０１、３０２、３０３、３０４からなる。こ
れらのダイナミックメモリＬＳＩ３０１、３０２、３０
３、３０４のインターフェース信号は次の通りである。 Ａ０−Ａ１１（１０８）：アドレス信号。入力。行アド
レスおよび列アドレスがマルチプレックス方式で入力さ
れる。すなわち、行アドレスはＡ０−Ａ１０の１１ビッ
トが使われ、列アドレスはＡ０−Ａ８の９ビットが使わ
れる。尚、行アドレス入力時のＡ１１はバンク指定に使
われる。 ／ＲＡＳ（３０５）：行アドレスストローブ信号。入
力。行アドレスを送りこむ時にアサート（Ｌｏｗレベ
ル、以下、Ｌ）にする。 ／ＣＡＳ（３０６）：列アドレスストローブ信号。入
力。列アドレスを送りこむ時にアサート（Ｌ）にする。 ／ＤＱＭ（３０７）：データマスク信号。入力。リード
時にはＩＯ７−ＩＯ０（１１０）の出力エネーブル信号
になる。リード時、この信号がアサート（”Ｌ”レベ
ル）されないと出力１１０はハイインピーダンス状態の
ままである。一方、ライト時にはライトエネーブル信号
になる。ライト時、この信号がアサート（”Ｌ”レベ
ル）されることにより、実際にデータが書き込まれる。 ＩＯ０−ＩＯ７（１１０）：データ信号。入出力。リー
ド／ライト時のデータ信号用インターフェース。 ／ＷＥ（３０９）：ライトエネーブル信号。入力。デー
タ書き込みを指示する時にアサート（”Ｌ”レベル）す
る。 ＣＬＫ（１１７）：クロック信号。入力。この信号に立
上りエッジに同期してこのチップの入力信号上の値がチ
ップ内部に取り込まれる。また、この信号に立上りエッ
ジに同期してこのチップの外部に出力が送出される。 ／ＣＫＥ（３０８）：クロックエネーブル信号。この信
号がネゲート（Ｈ）されるとクロック入力ＣＬＫ（１１
７）がＬＳＩ内部に伝達されなくなる。 なお、／ＷＥ（３０９）は４つのメモリＬＳＩ３０１−
３０４に独立であるので、バイト毎の書き換えが可能で
ある。また／ＣＫＥ（３０８）はこの装置では機能せ
ず、Ｌレベルに固定されている。クロック同期型ＬＳＩ
３０１、３０４は内部にモードレジスタを有し、／ＲＡ
Ｓと／ＣＡＳと／ＷＥの３つがすべてＬレベルなる時
に、ＩＯ０−ＩＯ７を経由してそのモードレジスタに書
き込みが行われる。内部のモードレジスタの値は、ＲＡ
Ｓ遅延：ＲＡＳ入力からデータ出力までのクロック数、
ＣＡＳ遅延：ＣＡＳ入力からデータ出力までのクロック
数、ラップ長：ラップアラウンドするアドレスの大き
さ、を指定する。例えば、ラップ長に４を指定すると、
アドレスはクロック単位に０−１−２−３、１−２−３
−０、２−３−０−１、３−０−１−２のようにラップ
アラウンドしていく。また、図１に図示していないが、
３０５、３０６、３０７、３０９はプロセッサＬＳＩ１
０１より供給される。クロック同期型ダイナミックメモ
リ３０１、３０２、３０３、３０４はデータ処理システ
ムのクロック信号１１７に同期している。そのメモリの
読み出しの時にはクロック信号１１７の立ち上がりに同
期して、３０１−３０４は有効データを出力し、プロセ
ッサＬＳＩ１０１はデータをとりこむ。また、そのメモ
リの書き込みの時にはクロック信号１１７の立ち上がり
に同期して、プロセッサＬＳＩ１０１は有効データを出
力し、３０１−３０４はデータをとりこむ。読み出し、
書き込みの両方ともデータの転送はクロック信号１１７
の１クロックピッチで行われる。
【００１６】入出力コントローラ１０４がＤＭＡ機構を
利用して直接に主記憶装置にアクセスする場合の動作フ
ローチャートを、図４に示す。その動作は例えば仮想記
憶システムの動作にて起こるメモリスワップ動作にて磁
気ディスク装置１０５と主記憶装置１０２または１０６
との間でデータ転送を行う場合に起こる。 処理４０１：スタート。処理４０２へ。 処理４０２：ｈｒｅｑ（１１１）信号を１にする。処理
４０３へ。
利用して直接に主記憶装置にアクセスする場合の動作フ
ローチャートを、図４に示す。その動作は例えば仮想記
憶システムの動作にて起こるメモリスワップ動作にて磁
気ディスク装置１０５と主記憶装置１０２または１０６
との間でデータ転送を行う場合に起こる。 処理４０１：スタート。処理４０２へ。 処理４０２：ｈｒｅｑ（１１１）信号を１にする。処理
４０３へ。
【００１７】処理４０３：ｈａｃｋ（１１２）信号を検
査する。１なら処理４０４へ。０なら処理４０３へ。 処理４０４：データ転送をｒｅａｄｙ（１１３）に同期
させて行う。主記憶へのライト（書き込み）動作の場
合、データは入出力コントローラ１０４から主記憶装置
１０２あるいは１０６に伝達される。主記憶からのリー
ド（読み出し）動作の場合、データは主記憶装置１０２
あるいは１０６から入出力コントローラ１０４に伝達さ
れる。処理４０５へ。 処理４０５：転送完了なら処理４０６へ。さもなければ
処理４０４へ。 処理４０６：ｈｒｅｑ（１１１）信号を０にする。処理
４０７へ。 処理４０７：フローチャートの終了。
査する。１なら処理４０４へ。０なら処理４０３へ。 処理４０４：データ転送をｒｅａｄｙ（１１３）に同期
させて行う。主記憶へのライト（書き込み）動作の場
合、データは入出力コントローラ１０４から主記憶装置
１０２あるいは１０６に伝達される。主記憶からのリー
ド（読み出し）動作の場合、データは主記憶装置１０２
あるいは１０６から入出力コントローラ１０４に伝達さ
れる。処理４０５へ。 処理４０５：転送完了なら処理４０６へ。さもなければ
処理４０４へ。 処理４０６：ｈｒｅｑ（１１１）信号を０にする。処理
４０７へ。 処理４０７：フローチャートの終了。
【００１８】また、バス権獲得要求信号ｈｒｅｑ（１１
１）信号がアサートされた時のプロセッサＬＳＩ１０１
の動作のフローチャートを、図５に示す。 処理５０１：スタート。処理５０２へ。 処理５０２：自分（プロセッサＬＳＩ１０１）自身がプ
ロセッサ・バスを使用中か調べる。使用中なら処理５０
２へ。さもなければ処理５０３へ。 処理５０３：ｈａｃｋ（１１２）信号を１にする。処理
５０４へ。 処理５０４：プロセッサアドレスバス１０９上のアドレ
スをデコード（解読）する。処理５０５へ。 処理５０５：プロセッサアドレスバス１０９上のアドレ
スが主記憶１０２に割り当てられたアドレスならば処理
５０６へ。さもなければ処理５０９へ。 処理５０６：主記憶１０２をアクセスする。プロセッサ
アドレスバス１０９上のアドレスを行アドレス、列アド
レスに分割して専用アドレスバス１０８に伝達する。そ
して主記憶１０２のデータ転送を行う。処理５０７へ。 処理５０７：ｒｅａｄｙ（１１３）をアサートする。処
理５０８へ。 処理５０８：ｈｒｅｑ（１１１）信号を検査する。”
０”なら、処理５１０へ。”１”なら、処理５０９へ。 処理５０９：次のデータ転送が開始したかどうか調べ
る。開始したなら処理５０４へ。さもなければ処理５０
８へ。 処理５１０：フローチャートの終了。
１）信号がアサートされた時のプロセッサＬＳＩ１０１
の動作のフローチャートを、図５に示す。 処理５０１：スタート。処理５０２へ。 処理５０２：自分（プロセッサＬＳＩ１０１）自身がプ
ロセッサ・バスを使用中か調べる。使用中なら処理５０
２へ。さもなければ処理５０３へ。 処理５０３：ｈａｃｋ（１１２）信号を１にする。処理
５０４へ。 処理５０４：プロセッサアドレスバス１０９上のアドレ
スをデコード（解読）する。処理５０５へ。 処理５０５：プロセッサアドレスバス１０９上のアドレ
スが主記憶１０２に割り当てられたアドレスならば処理
５０６へ。さもなければ処理５０９へ。 処理５０６：主記憶１０２をアクセスする。プロセッサ
アドレスバス１０９上のアドレスを行アドレス、列アド
レスに分割して専用アドレスバス１０８に伝達する。そ
して主記憶１０２のデータ転送を行う。処理５０７へ。 処理５０７：ｒｅａｄｙ（１１３）をアサートする。処
理５０８へ。 処理５０８：ｈｒｅｑ（１１１）信号を検査する。”
０”なら、処理５１０へ。”１”なら、処理５０９へ。 処理５０９：次のデータ転送が開始したかどうか調べ
る。開始したなら処理５０４へ。さもなければ処理５０
８へ。 処理５１０：フローチャートの終了。
【００１９】図６はプロセッサＬＳＩ１０１の内部に存
在するアドレスデコード装置の構成を示す図である。こ
のアドレスデコード装置６０１は、アドレスレジスタ６
０２と比較器６０３とからなる。アドレスレジスタ６０
２はプロセッサＬＳＩ１０１から設定可能なレジスタで
あり、主記憶装置である同期型ダイナミックメモリＬＳ
Ｉ１０２のアドレス位置を指定する機能をもつ。外部回
路の起こすバスサイクル中、プロセッサアドレスバス１
０９の９ビットの値はアドレスレジスタ６０２の９ビッ
トの値（６０３）と比較され、比較結果は信号線６０５
を経由して、別の制御回路へ伝達される。この比較動作
によって図５の５０５の判定動作が可能になる。
在するアドレスデコード装置の構成を示す図である。こ
のアドレスデコード装置６０１は、アドレスレジスタ６
０２と比較器６０３とからなる。アドレスレジスタ６０
２はプロセッサＬＳＩ１０１から設定可能なレジスタで
あり、主記憶装置である同期型ダイナミックメモリＬＳ
Ｉ１０２のアドレス位置を指定する機能をもつ。外部回
路の起こすバスサイクル中、プロセッサアドレスバス１
０９の９ビットの値はアドレスレジスタ６０２の９ビッ
トの値（６０３）と比較され、比較結果は信号線６０５
を経由して、別の制御回路へ伝達される。この比較動作
によって図５の５０５の判定動作が可能になる。
【００２０】以上本発明の実施例を詳細に説明したが、
本発明は上記の実施例に限定されるものではなくその技
術思想の範囲内で種々の変形が可能である。例えば、プ
ロセッサ１０１はそのＬＳＩチップにオンチップの命令
キャッシュおよびデータキャッシュの１次キャッシュメ
モリを持つことができ、また同期型ダイナミックメモリ
１０２はそのＬＳＩチップにキャッシュＳＲＡＭなどの
２次キャッシュメモリを持つことができる。
本発明は上記の実施例に限定されるものではなくその技
術思想の範囲内で種々の変形が可能である。例えば、プ
ロセッサ１０１はそのＬＳＩチップにオンチップの命令
キャッシュおよびデータキャッシュの１次キャッシュメ
モリを持つことができ、また同期型ダイナミックメモリ
１０２はそのＬＳＩチップにキャッシュＳＲＡＭなどの
２次キャッシュメモリを持つことができる。
【００２１】
【発明の効果】プロセッサから主記憶装置であるクロッ
ク同期型ダイナミックメモリへ供給されるアドレスは、
クロック同期型ダイナミックメモリ以外の外部装置へプ
ロセッサから供給されるアドレスを転送するアドレスバ
スとは別個に設けられた専用アドレスバスを介して高速
に転送される。
ク同期型ダイナミックメモリへ供給されるアドレスは、
クロック同期型ダイナミックメモリ以外の外部装置へプ
ロセッサから供給されるアドレスを転送するアドレスバ
スとは別個に設けられた専用アドレスバスを介して高速
に転送される。
【００２２】またプロセッサ以外のデバイスが行うＤＭ
Ａ処理の時には、ＤＭＡが発行するアドレスをプロセッ
サが主記憶装置である同期型ダイナミックメモリに伝達
するのでＤＭＡ処理が正しく実行できる。
Ａ処理の時には、ＤＭＡが発行するアドレスをプロセッ
サが主記憶装置である同期型ダイナミックメモリに伝達
するのでＤＭＡ処理が正しく実行できる。
【図１】本発明の実施例によるプロセッサを用いたデー
タ処理システムの構成を示す図である。
タ処理システムの構成を示す図である。
【図２】従来のデータ処理システムの構成図である。
【図３】図１のクロック同期型ダイナミックメモリ１０
２の構成を示す図である。
２の構成を示す図である。
【図４】図１の入出力装置１０４がＤＭＡ処理を行う時
の処理を示す図である。
の処理を示す図である。
【図５】バス権獲得要求信号ｈｒｅｑがアサートされた
時の図１のプロセッサ１０１が行う処理を示す図であ
る。
時の図１のプロセッサ１０１が行う処理を示す図であ
る。
【図６】図１のプロセッサ１０１内部のアドレスデコー
ド装置の構成を示す図である。
ド装置の構成を示す図である。
１０１…プロセッサＬＳＩ、１０２…クロック同期型ダ
イナミックメモリＬＳＩ、１０３…浮動小数点プロセッ
サ、１０４…入出力コントローラ、１０５…磁気ディス
ク装置、１０６…増設主記憶装置、１０７…グラフィッ
クメモリ、１０８…専用アドレスバス、１０９…プロセ
ッサ・アドレスバス、１１０…プロセッサ・データバ
ス、１１１…バス権獲得要求信号、１１２…バス権獲得
認可信号、１１３…データ転送完了信号、１１４…入出
力バス、１１５…クロックパルス発生器、１１６…クロ
ック信号、１１７…クロック信号、２０１…プロセッサ
ＬＳＩ、２０２…入出力コントローラ、２０３…磁気デ
ィスク装置、２０４…主記憶装置、２０５…グラフィッ
クメモリ、２０６…プロセッサ・アドレスバス、２０７
…プロセッサ・データバス、２０８…バス権獲得要求信
号、２０９…バス権獲得認可信号、２１０…データ転送
完了信号、２１１…入出力バス、３０１、３０２、３０
３、３０４…クロック同期型ダイナミックメモリ、３０
５…行アドレスストローブ信号、３０６…列アドレスス
トローブ信号、３０７…データマスク信号、３０８…ク
ロックエネーブル信号、３０９…ライトエネーブル信
号、４０１…フローチャートの始まり、４０２…４０６
…処理、４０７…フローチャートの終わり、５０１…フ
ローチャートの始まり、５０２…５０９…処理、５１０
…フローチャートの終わり、６０１…アドレスデコー
ダ、６０２…アドレスレジスタ、６０３…一致比較器、
６０４…信号線、６０５…一致判定結果。
イナミックメモリＬＳＩ、１０３…浮動小数点プロセッ
サ、１０４…入出力コントローラ、１０５…磁気ディス
ク装置、１０６…増設主記憶装置、１０７…グラフィッ
クメモリ、１０８…専用アドレスバス、１０９…プロセ
ッサ・アドレスバス、１１０…プロセッサ・データバ
ス、１１１…バス権獲得要求信号、１１２…バス権獲得
認可信号、１１３…データ転送完了信号、１１４…入出
力バス、１１５…クロックパルス発生器、１１６…クロ
ック信号、１１７…クロック信号、２０１…プロセッサ
ＬＳＩ、２０２…入出力コントローラ、２０３…磁気デ
ィスク装置、２０４…主記憶装置、２０５…グラフィッ
クメモリ、２０６…プロセッサ・アドレスバス、２０７
…プロセッサ・データバス、２０８…バス権獲得要求信
号、２０９…バス権獲得認可信号、２１０…データ転送
完了信号、２１１…入出力バス、３０１、３０２、３０
３、３０４…クロック同期型ダイナミックメモリ、３０
５…行アドレスストローブ信号、３０６…列アドレスス
トローブ信号、３０７…データマスク信号、３０８…ク
ロックエネーブル信号、３０９…ライトエネーブル信
号、４０１…フローチャートの始まり、４０２…４０６
…処理、４０７…フローチャートの終わり、５０１…フ
ローチャートの始まり、５０２…５０９…処理、５１０
…フローチャートの終わり、６０１…アドレスデコー
ダ、６０２…アドレスレジスタ、６０３…一致比較器、
６０４…信号線、６０５…一致判定結果。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 平塚 憲晴 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (8)
- 【請求項１】プロセッサと、 上記プロセッサと接続されたアドレスバスと、 上記アドレスバスを介してアクセスされる主記憶装置お
よび外部装置とを具備してなるデータ処理システムにお
いて、 上記主記憶装置は、上記プロセッサのクロックと同期し
たクロック信号が供給されるクロック同期型ダイナミッ
クメモリであり、 上記アドレスバスは、上記プロセッサと上記外部装置と
を接続する第１のアドレスバスと、上記プロセッサと上
記クロック同期型ダイナミックメモリとを接続する第２
のアドレスバスとからなり、 上記プロセッサは上記第１のアドレスバスに接続される
第１のアドレス端子と上記第２のアドレスバスに接続さ
れる第２のアドレス端子とを有することを特徴とするデ
ータ処理システム。 - 【請求項２】上記外部装置は、上記主記憶装置に関して
ダイレクトメモリアクセス処理を実行する入出力装置を
含んでなり、 上記ダイレクトメモリアクセス処理のアクセス対象が上
記クロック同期型ダイナミックメモリであることを上記
プロセッサが検出し、該検出結果に応答して上記第２の
アドレスバスのアドレスを上記第１のアドレスバスへ転
送する如く上記プロセッサが構成されてなることを特徴
とする請求項１に記載のデータ処理システム。 - 【請求項３】上記第２のアドレス端子に関して上記プロ
セッサはアドレスを双方向に信号伝達を実行可能である
ことを特徴とする請求項２に記載のデータ処理システ
ム。 - 【請求項４】上記クロック同期型ダイナミックメモリと
異なる増設主記憶装置を上記外部装置が含んでなること
を特徴とする請求項１から請求項３までのいずれかに記
載のデータ処理システム。 - 【請求項５】アドレスバスと接続された主記憶装置およ
び外部装置とを具備し、上記主記憶装置はクロック同期
型ダイナミックメモリであり、上記アドレスバスは上記
外部装置と接続された第１のアドレスバスと、上記クロ
ック同期型ダイナミックメモリと接続された第２のアド
レスバスとからなるデータ処理システムに使用されるプ
ロセッサであって、 上記クロック同期型ダイナミックメモリに供給されるク
ロック信号と同期したクロックで動作し、上記第１のア
ドレスバスにアドレスを出力する第１のアドレス端子
と、上記第２のアドレスバスにアドレスを出力する第２
のアドレス端子とを有することを特徴とするプロセッ
サ。 - 【請求項６】上記外部装置中の入出力装置による上記主
記憶装置に関してダイレクトメモリアクセス処理のアク
セス対象が上記クロック同期型ダイナミックメモリであ
ることを検出する手段と、該検出手段の検出結果に応答
して上記第２のアドレスバスのアドレスを上記第１のア
ドレスバスへ転送する手段とを具備してなることを特徴
とする請求項５に記載のプロセッサ。 - 【請求項７】上記第１のアドレス端子に関してアドレス
を双方向に信号伝達することを特徴とする請求項６に記
載のプロセッサ。 - 【請求項８】上記検出手段は、上記クロック同期型ダイ
ナミックメモリのアドレス情報を格納する第１の手段
と、該格納アドレス情報と上記第２のアドレスバスのア
ドレスの情報とを比較する第２の手段とを含んでなるこ
とを特徴とする請求項７に記載のプロセッサ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5047725A JPH06259370A (ja) | 1993-03-09 | 1993-03-09 | データ処理システムおよびそれに使用されるプロセッサ |
| KR1019940003991A KR940022285A (ko) | 1993-03-09 | 1994-03-02 | 데이타처리시스템 및 그것에 사용되는 프로세서 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5047725A JPH06259370A (ja) | 1993-03-09 | 1993-03-09 | データ処理システムおよびそれに使用されるプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06259370A true JPH06259370A (ja) | 1994-09-16 |
Family
ID=12783312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5047725A Pending JPH06259370A (ja) | 1993-03-09 | 1993-03-09 | データ処理システムおよびそれに使用されるプロセッサ |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH06259370A (ja) |
| KR (1) | KR940022285A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5596541A (en) * | 1993-09-29 | 1997-01-21 | Kabushiki Kaisha Toshiba | Synchronous dynamic random access memory |
-
1993
- 1993-03-09 JP JP5047725A patent/JPH06259370A/ja active Pending
-
1994
- 1994-03-02 KR KR1019940003991A patent/KR940022285A/ko not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5596541A (en) * | 1993-09-29 | 1997-01-21 | Kabushiki Kaisha Toshiba | Synchronous dynamic random access memory |
| US6018491A (en) * | 1993-09-29 | 2000-01-25 | Kabushiki Kaisha Toshiba | Synchronous dynamic random access memory |
| US6144615A (en) * | 1993-09-29 | 2000-11-07 | Kabushiki Kaisha Toshiba | Synchronous dynamic random access memory |
| US6377503B1 (en) | 1993-09-29 | 2002-04-23 | Kabushiki Kaisha Toshiba | Synchronous dynamic random access memory |
| US6487142B2 (en) | 1993-09-29 | 2002-11-26 | Kabushiki Kaisha Toshiba | Synchronous dynamic random access memory |
| US6646955B2 (en) | 1993-09-29 | 2003-11-11 | Kabushiki Kaisha Toshiba | Synchronous dynamic random access memory |
| US6816433B2 (en) | 1993-09-29 | 2004-11-09 | Kabushiki Kaisha Toshiba | Synchronous dynamic random access memory for burst read/write operations |
| US6928028B2 (en) | 1993-09-29 | 2005-08-09 | Kabushiki Kaisha Toshiba | Synchronous dynamic random access memory for burst read/write operations |
Also Published As
| Publication number | Publication date |
|---|---|
| KR940022285A (ko) | 1994-10-20 |
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