DE69521257T2

DE69521257T2 - Fliessband-Halbleiterspeicheranordnung, die Zeitverlust beim Datenzugriff aufgrund des Unterschieds zwischen Fliessbandstufen eliminiert

Info

Publication number: DE69521257T2
Application number: DE69521257T
Authority: DE
Inventors: Yasuji Koshikawa
Original assignee: NEC Corp
Current assignee: NEC Electronics Corp
Priority date: 1994-09-28
Filing date: 1995-09-26
Publication date: 2002-04-25
Anticipated expiration: 2015-09-27
Also published as: KR0170006B1; US5579267A; JPH0896573A; KR960012011A; DE69521257D1; EP0704848A3; EP0704848A2; JP3013714B2; EP0704848B1

Description

Erfindungsgebiet

Die vorliegende Erfindung betrifft eine Halbleiter-Pipeline-Speichervorrichtung und insbesondere eine Halbleiter- Pipeline-Speichervorrichtung, die Zeitverlust infolge des Unterschiedes der Signalausbreitungswege zwischen Pipelinestufe eliminiert.

Beschreibung des Standes der Technik

Die Halbleiterspeichervorrichtung ist üblicherweise ein Teil eines Mikroprozessors und sieht für diesen eine Datenspeicherung vor. Beim Mikroprozessor ist die Rechengeschwindigkeit verbessert worden und demgemäß wird von der Halbleiterspeichervorrichtung erwartet, daß ihre Zugriffsgeschwindigkeit erhöht wird. Die derzeit zur Verfügung stehenden Verarbeitungstechnologien und ein großer Halbleiterchip für eine Ultragroßintegration setzen jedoch der Zugriffsgeschwindigkeit Grenzen und die Halbleiterspeichervorrichtung kann einen Systemdesigner nicht zufriedenstellen.
Eine der Annäherungen für die Geschwindigkeitserhöhung ist eine Pipelinestruktur und es wurden mehrere Halbleiter- Pipeline-Speichervorrichtungen vorgeschlagen. Die japanischen ungeprüften Patentanmeldungsveröffentlichungen Nrn. 61-148692 und 6-76566 offenbaren typische Beispiele der Halbleiter-Pipeline-Speichervorrichtung.
Fig. 1 zeigt ein typisches Beispiel der Halbleiter-Pipeline-Speichervorrichtung, die auf einem Halbleiterchip 1 hergestellt ist. Die Halbleiter-Pipeline-Speichervorrichtung gemäß dem Stand der Technik hat ein Speicherzellenarray 2, das durch eine Vielzahl von adressierbaren Speicherzellen und Leseverstärkerschaltungen, die über Bitleitungspaare 4 mit dem Speicherzellenarray 2 verbunden sind, implementiert ist. Die Bitleitungspaare 4 werden selektiv an die adressierbaren Speicherzellen angeschlossen und verbreiten herausgelesene Datenbits und eingeschriebene Datenbits zwischen den Leseverstärkerschaltungen 3 und dem Speicherzellenarray 2.
Die Halbleiter-Pipeline-Speichervorrichtung gemäß dem Stand der Technik hat weiterhin ein Adressiersystem 5 zum Wählen der adressierbaren Speicherzellen. Obwohl das Adressiersystem ein Zeilenadreßsubsystem und ein Pipelinespaltenadressiersubsystem aufweist, ist nur das Pipelinespaltenadressiersubsystem dargestellt und im folgenden beschrieben.
Das Pipelinespaltenadressiersubsystem hat Adreßeingangsschaltungen 5a zum Erzeugen der Spaltenadreßdatensignale CL1 aus einem externen Spaltenadreßsignal ADD, einen Spaltenadreßdecoder 5b zum Decodieren der Spaltenadreßdatensignale CL1 in decodierte Spaltenadreßsignale CL2 und zwei Sätze von Haltekreisen 5c bzw. 5d, die den Adreßeingangsschaltungen 5a bzw. dem Spaltenadreßdecoder 5b zugeordnet sind. Der Satz von Haltekreisen 5c antwortet auf ein Zeitschalttaktsignal PH1 zum Speichern der Spaltenadreßdatensignale CL1. Der andere Satz Haltekreise 5d antwortet ebenfalls auf das Zeitschalttaktsignal PH1 und speichert das decodierte Spaltenadreßsignal CL2. Die decodierten Spaltenadreßsignale CL2 spezifizieren eine der Leseverstärkerschaltungen 3 und demgemäß wird ein ausgelesenes Datenbit und ein Einschreibedatenbit zu der gewählten Leseverstärkerschaltung geleitet.
Die Halbleiter-Pipeline-Speichervorrichtung gemäß dem Stand der Technik hat weiterhin eine Steuerung 6 und ein Pipelinelese-/-einschreibsystem zum Verbreiten der ausgelesenen Datenbits und Einschreibdatenbits von und zu den Leseverstärkerschaltungen 3. Die Steuerung 6 hat eine Takteingangsschaltung 6a und die Takteingangsschaltung 6a erzeugt das Zeitschalttaktsignal PH1 aus einem Systemtakt CLK. Das Zeitschalttaktsignal PH1 steigt in Antwort auf die Führungskante des Systemtaktes CLK und das Zeitschalttaktsignal PH1 hat eine vorbestimmte Impulsbreite. Obwohl in der Fig. 1 nicht dargestellt, hat die Steuerung 6 ferner eine Lese-Schreib-Steuerschaltung und die Lese-Schreib-Steuerschaltung antwortet auf ein Lese-/Schreibfreigabesignal zum Ändern des Pipelineauslese-/-einschreibsystems zwischen einer Auslesephase und einer Einschreibphase.
Das Pipelineauslese-/-einschreibsystem hat eine Dateneingangsschaltung 7a und eine Datenausgangsschaltung 7b, die parallel zu einem Eingangs- und Ausgangsdatenpin DQ gekoppelt sind. Ein Eingangssignal Sin, welches ein Einschreibdatenbit anzeigt, wird von außen der Dateneingangsschaltung 7a zugeführt und wird temporär in der Dateneingangsschaltung 7a gespeichert. Die Dateneingangsschaltung 7a erzeugt aus dem Eingangsdatensignal Sin ein Einschreibdatenbit und dieses wird einer gewählten Leseverstärkerschaltung 3 zugeführt. Andererseits wird ein Auslesedatenbit von einer gewählten Leseverstärkerschaltung 3 zur Datenausgangsschaltung 7b geleitet und temporär in der Datenausgangsschaltung 7b gespeichert. Die Datenausgangsschaltung 7b erzeugt ein Ausgangsdatensignal Sout aus dem Auslesedatenbit und das ausgegebene Datensignal Sout wird über den Eingangs- und Ausgangsdatenpin DQ nach außen geleitet.
Das Pipelineauslese-/-einschreibsystem 7 hat weiterhin einen Einschreibpuffer 7c für das Einschreibdatenbit, eine Lesepufferschaltung 7d für das Auslesedatenbit und eine Datenverstärkerschaltung 7e, die über einen Datenbus 7f an die Einschreibpufferschaltung 7c gekoppelt ist. Die zwei Haltekreise 7g und 7h sind der Dateneingangsschaltung 7a zugeordnet und sind zwischen der Dateneingangsschaltung 7a und dem Datenbus 7f in Reihe geschaltet. Andererseits ist ein Haltekreis 7i zwischen die Datenverstärkerschaltung 7e und die Datenausgangsschaltung 7b gekoppelt. Die Haltekreise 7g, 7h und 7i antworten auf das Zeitschalttaktsignal PH1 und speichern temporär das Einschreibdatenbit und das Auslesedatenbit. Die Dateneingangsschaltung 7a, die Haltekreise 7g und 7h, der Datenbus 7f und die Schreibpufferschaltung 7c bilden einen Einschreibdatenausbreitungsweg für das Einschreibdatenbit, und die Lesepufferschaltung 7d, der Datenbus 7f, die Datenverstärkerschaltung 7e, der Haltekreis 7i und die Datenausgangsschaltung 7b bilden einen Auslesedatenausbreitungspfad. Somit wird der Datenbus 7f gemeinsam von dem Einschreibdatenausbreitungspfad und dem Auslesedatenausbreitungspfad benutzt, und der Einschreibdatenausbreitungspfad und der Auslesedatenausbreitungspfad werden selektiv durch die Leseschreibsteuerschaltung (nicht dargestellt) der Steuerung 6 freigegeben.
Die Halbleiter-Pipeline-Speichervorrichtung des Standes der Technik verhält sich wie folgt.
Die Auslesedatenbits, die von der gewählten Leseverstärkerschaltung 3, der Lesepufferschaltung 7d und dem Haltekreis 7i geliefert worden sind, sind mit "RD1", "RD2" bzw. "RD3" bezeichnet. Andererseits sind die Einschreibdatenbits, die von der Dateneingangsschaltung 7a, dem Haltekreis 7g, dem Haltekreis 7h und der Schreibpufferschaltung 7c geliefert worden sind, mit "WD1", "WD2", "WD3" bzw. "WD4" bezeichnet.
Als erstes wird nun angenommen, daß das Lese-/Einschreibfreigabesignal bewirkt, daß die Leseschreibsteuerungsschaltung den Auslesedatenausbreitungspfad freigibt. Das Zeilenadressiersubsystem (nicht dargestellt) bewirkt, daß eine Zeile adressierbarer Speicherzellen die ausgelesenen Datenbits auf das Bitleitungspaar 4 gibt und die Leseverstärkerschaltungen 3 verstärken die ausgelesenen Datenbits.
Andererseits wird das Spaltenadreßsignal ADD, welches eine Spaltenadresse A1 anzeigt, dem Adreßport AP synchron mit dem Systemtakt CLK(1) zugeführt und die Adreßeingangsschaltungen 5a erzeugen die Spaltenadreßdatensignale CL1. Die Spaltenadreßdatensignale CL1, die die Spaltenadresse A1 anzeigen, werden durch die Halteschaltungen 5c synchron mit dem Zeitschalttaktsignal PH(1) zum Zeitpunkt t1 gehalten, und die Spaltenadreßdatensignale CL1 werden zu den dekodierten Spaltenadreßsignalen dekodiert, die ebenfalls die Spaltenadresse A1 anzeigen.
Das Spaltenadreßsignal ADD ändert die Spaltenadresse synchron mit CLK(2) in A2, und die Takteingangsschaltung 6a hebt das Zeitschalttaktsignal PH1(2) zum Zeitpunkt t2 an. Die decodierten Spaltenadreßsignale CL2 werden durch die Haltekreise 5d synchron mit dem Zeitschalttaktsignal PH1(2) gehalten und die Spaltenadreßsignale CL1 werden durch die Haltekreise 5c ebenfalls synchron mit dem Zeitschalttaktsignal PH1(2) gehalten. Der Spaltenadreßdecoder 5b decodiert die Datensignale CL1, die die Spaltenadresse A2 anzeigen, zu den decodierten Spaltenadreßsignalen CL2.
Die decodierten Spaltenadreßsignale CL2, die in den Haltekreisen 5d gespeichert sind, wählen das. Auslesedatenbit RD1(1), das aus der adressierbaren Speicherzelle, die durch die Spaltenadresse A1 bezeichnet worden ist, aus, und das Auslesedatenbit RD(1) wird über die Lesepufferschaltung 5d und den Datenbus 7f der Datenverstärkerschaltung 7e zugeführt. Die Datenverstärkerschaltung 7e verstärkt das Auslesedatenbit RD1(1) und leitet das Auslesedatenbit RD2(1) zum Haltekreis 7i.
Der Systemtakt CLK(3) bewirkt, daß das Zeitschalttaktsignal PH1(3) zum Zeitpunkt t3 ansteigt. Der Haltekreis 7i hält das Auslesedatenbit RD2(1) und leitet das Auslesedatenbit RD3(1) zur Datenausgangsschaltung 7b. Die Datenausgangsschaltung 7b erzeugt das Ausgangsdatensignal Sout(1) aus dem Auslesedatenbit RD3(1) und das Ausgangsdatensignal Sout(1) wird von dem Eingangs- und Ausgangsdatenpin DQ nach außen geliefert.
Die Haltekreise 5d halten die decodierten Spaltenadreßsignale, die die Spaltenadresse A2 anzeigen, ebenfalls synchron mit dem Zeitschalttaktsignal PH1(3) und die Leseverstärkerschaltungen 3 speisen das Auslesedatenbit RD1(2), das aus der adressierbaren Speicherzelle ausgelesen worden ist, welche durch die Spaltenadresse A2 bezeichnet worden ist. Das Auslesedatenbit RD1(2) wird über die Lesepufferschaltung 7d und den Datenbus 7f zur Datenverstärkerschaltung 7e geleitet, und die Datenverstärkerschaltung 7e leitet das Auslesedatenbit RD2(2) zum Haltekreis 7i.
Der Systemtakt CLK(4) bewirkt ein Ansteigen des Zeitschalttaktsignals PH1(4) zum Zeitpunkt t4, und der Haltekreis hält das Auslesedatenbit RD2(2) synchron mit dem Zeitschalttaktsignal PH1(4). Der Haltekreis 7i leitet das Auslesedatenbit RD2(2) zur Datenausgangsschaltung 7b und die Datenausgangsschaltung 7b erzeugt das Ausgangsdatensignal Sout(2). Das Ausgangsdatensignal Sout(2) wird am Eingangs- und Ausgangsdatenpin DQ nach außen geliefert.
Somit übertragen das Spaltenadreßsubsystem und der Auslesedatenausbreitungspfad die Spaltenadressen und die Auslesedatenbits nach Art der Pipeline.
Fig. 3 zeigt den Pipelineeinschreibevorgang. Das Zeilenadreßsubsystem (nicht dargestellt) wählt eine der Zeilen der adressierbaren Speicherzellen und koppelt das Bitleitungspaar 4 elektrisch an die jeweiligen gewählten adressierbaren Speicherzellen. Das Spaltenadreßsignal ADD, das die Spaltenadresse A1 anzeigt, wird dem Adreßport AP synchron mit dem Systemtaktsignal CLK(5) zugeführt, und die Adreßeingangsschaltungen 5a erzeugen die Spaltenadreßdatensignale CL1. Das Eingangsdatensignal Sin(1) wird ebenfalls dem Eingangs-Ausgangs-Datenpin DQ synchron mit dem Systemtakt CLK(5) zugeführt und die Dateneingangsschaltung 7a erzeugt das Einschreibdatenbit WD1(1).
Der Systemtakt CLK(5) bewirkt, daß das Zeitschalttaktsignal PH1(5) zum Zeitpunkt t5 ansteigt, und das Zeitschalttaktsignal PH(5) wird auf die Haltekreise 5c, 5d, 7g, 7h und 7i verteilt. Die Haltekreise 5c speichern temporär die Spaltenadreßdatensignale CL1 in Antwort auf das Zeitschalttaktsignal PH1(5) und der Spaltenadreßdecoder 5b decodiert die Spaltenadreßdatensignale CL1 zu den decodierten Spaltenadreßsignalen CL2, die die Spaltenadresse A1 anzeigen.
Das Einschreibdatenbit WD1(1) wird ebenfalls durch den Haltekreis 7g in Antwort auf das Zeitschalttaktsignal PH1(5) gehalten. Dann leitet der Haltekreis 7g das Einschreibdatenbit WD2(1) zur nächsten Stufe. Das Einschreibdatenbit WD2(1) wird jedoch nicht gehalten, weil das Zeitschalttaktsignal PH1(5) bereits wieder den niedrigen Pegel eingenommen hat.
Das Spaltenadreßsignal ADD ändert die Spaltenadresse synchron mit dem Systemtakt CLK(6) auf "A2" und das Eingangsdatensignal Sin ändert ebenfalls synchron mit dem Systemtakt CLK(6) seinen Wert auf "Sin(2)". Die Takteingangsschaltung 6a hebt das Zeitschalttaktsignal PH1(6) zum Zeitpunkt t6 an.
Der Haltekreis 7h antwortet auf das Zeitschalttaktsignal PH1(6) und hält das Einschreibdatenbit WD2(1). Der Haltekreis 7h leitet das Einschreibdatenbit WD3(1) zur Schreibpufferschaltung 7c und die Schreibpufferschaltung 7c leitet das Einschreibdatenbit WD4(1) zu den Leseverstärkerschaltungen 3.
Die Haltekreise 5d speichern die decodierten Spaltenadreßsignale CL2, die die Spaltenadresse A1 anzeigen, und das Einschreibdatenbit WD4(1) wird auf eine der Leseverstärkerschaltungen 3 transferiert. Die gewählte Leseverstärkerschaltung 3 verstärkt das Einschreibdatenbit WD4(1) und das Einschreibdatenbit WD4(1) wird in die adressierbare Speicherzelle, die durch die Spaltenadresse A1 bezeichnet ist, eingeschrieben.
Die Adreßeingangsschaltungen 5a erzeugen die Spaltenadreßdatensignale CL1, die die Spaltenadresse A2 anzeigen, und die Spaltenadreßdatensignale CL1 werden durch die Haltekreise 5c in Antwort auf das Zeitschalttaktsignal PH1(6) gehalten.
Die Dateneingangsschaltung 7a erzeugt das Einschreibdatenbit WD1(2) und der Haltekreis 7g hält das Einschreibdatenbit WE1(2) in Antwort auf das Zeitschalttaktsignal PH1(6). Der Haltekreis 7g leitet das Einschreibdatenbit WD2(2) zur nächsten Stufe 7h. Das Zeitschalttaktsignal PH1(7) hat jedoch bereits seinen ursprünglichen Wert wieder eingenommen und der Haltekreis 7h speichert das Einschreibdatenbit WD2(2) nicht.
Der Systemtakt CLK(7) bewirkt, daß die Takteingangsschaltung 7a das Zeitschalttaktsignal PH1(7) zum Zeitpunkt t7 anhebt. Die Haltekreise 5d halten die decodierten Spaltenadreßsignale CL2 in Antwort auf das Zeitschalttaktsignal PH1(7) und die decodierten Spaltenadreßsignale CL2 wählen eine weitere Leseverstärkerschaltung, die der adressierbaren Speicherzelle, welche durch die Spaltenadresse A2 bezeichnet ist, zugeordnet ist.
Der Haltekreis 7h antwortet auch auf das Zeitschalttaktsignal PH1(7) und hält das Einschreibdatenbit WD2(2). Der Haltekreis 7h leitet das Einschreibdatenbit WD3(2) durch den Datenbus 7f zur Schreibpufferschaltung 7c und die Schreibpufferschaltung 7c leitet das Einschreibdatenbit WD4(2) zu der gewählten Leseverstärkerschaltung 3. Die Leseverstärkerschaltung 3 verstärkt das Einschreibdatenbit WD4(2) und das Einschreibdatenbit WD2(2) wird in die adressierbare Speicherzelle, die durch die Spaltenadresse A2 bezeichnet ist, eingeschrieben.
Somit werden die Einschreibdatenbits sequentiell in die gewählten adressierbaren Speicherzellen durch Pipelinespaltenadressierung und Pipelinedatenübertragung eingeschrieben.
Es wird davon ausgegangen, daß das Spaltenadreßsubsystem für das Übertragen der Spaltenadresse zwischen den Haltekreisen 5c und 5d die Zeit t1 verbraucht. Es wird davon ausgegangen, daß der Übertragungsvorgang vom Halten der Adresse in den Haltekreisen 5d bis zum Halten der ausgelesenen Daten in den Haltekreisen 7e die Zeit t2 verbraucht. Es wird angenommen, daß der Datentransfer von dem Haltekreis 7i zum Eingangs-/Ausgangsdatenpin DQ die Zeit t3 verbraucht. Das Zeitintervall t3 ist die Zugriffszeit der Halbleiter-Pipeline-Speichervorrichtung gemäß dem Stand der Technik und entweder um die Zeit t1 oder t2 länger als die andere ist die Zykluszeit. Der Haltekreis 7i liegt üblicherweise nahe bei dem Eingangs- und Ausgangsdatenpin DQ und aus diesem Grund ist die Zugriffszeit t3 kürzer als die Zykluszeit t1 oder t2.
Die Haltekreise 5d liegen näher am Adreßport AP als die Leseverstärkerschaltungen 3 und demgemäß ist die Zeit t2 üblicherweise länger als die Zeit t1. Die Adreßzugriffszeit T wird durch die Gleichung 1 ausgedrückt.
T = t2 · 2 + t3 Gleichung (1)
Die Adreßzugriffzeit T ist länger als die Gesamtzeit (t1 + t2 + t3) und der Zeitverlust TL findet wie folgt statt.
TL = (t2 · 2 + t3) - (t1 + t2 + t3) = t2 - t1 Gleichung (2)
Somit ist infolge der Anordnung der Haltekreise 5d näher zum Adreßport AP als die Leseverstärkerschaltungen 3 die Zeit t2 länger als die Zeit t1 und es findet ein unerwünschter Zeitverlust TL statt. Der Zeitverlust TL ist durch die Pipelinekonfiguration bestimmt und wird durch die Simulation und Evaluierung eines tatsächlichen Produktes kaum gesenkt.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist daher eine wichtige Aufgabe der vorliegenden Erfindung, eine Halbleiter-Pipeline-Speichervorrichtung zu schaffen, bei der dieser Zeitverlust vermindert ist.
Um die Aufgabe zu lösen, schlägt die vorliegende Erfindung vor, einem Zeitintervall über zwei Pipelinezyklen eine lange Datenausbreitung zuzuordnen.
Gemäß der vorliegenden Erfindung ist eine Halbleiter-Pipeline-Speichervorrichtung geschaffen, mit: einer Vielzahl von adressierbaren Speicherzellen zum jeweiligen Speichern von Datenbits; einer Vielzahl von Datenausbreitungspfaden, die selektiv an die Vielzahl von adressierbaren Speicherzellen gekoppelt sind; einem Adressiersystem, das auf ein externes Adreßsignal antwortet, welches einem Adreßport zugeführt wird, um die Vielzahl von adressierbaren Speicherzellen selektiv zugreifbar zu machen; einem Datenausbreitungssystem, das zwischen die Vielzahl von Datenausbreitungspfaden und einen Datenport gekoppelt ist; und ein Pipelinesteuersystem, welches bewirkt, daß das Adressiersystem und das Datenausbreitungssystem eine Pipelinesequenz von einem Adreßeingang zu einer Datenzufuhr verfolgen, und wenigstens ein erstes Zeitschalttaktsignal erzeugt, das gemäß einem ersten Aktivpegel in jedem der Pipelinezyklen geändert wird, ein zweites Zeitschalttaktsignal auf einen zweiten Aktivpegel nach dem ersten Zeitschalttaktsignal in jedem der Pipelinezyklen geändert wird, und ein drittes Zeitschalttaktsignal auf einen dritten Aktivpegel zwischen dem ersten Zeitschalttaktsignal und dem zweiten Zeitschalttaktsignal in jedem der Pipelinezyklen geändert wird, wobei die Pipelinesequenz aufweist eine erste Pipelinestufe nahe dem Adreßport und mit ersten temporären Speichermitteln, die auf das erste Zeitschalttaktsignal antworten, um eine erste Aufgabe in einem ersten Zeitintervall zwischen dem ersten Zeitschalttaktsignal in jedem der Pipelinezyklen und dem zweiten Zeitschalttaktsignal in dem gleichen Pipelinezyklus zu erzielen, eine zweite Pipelinestufe, die auf die erste Pipelinestufe folgt, und zweite temporäre Speichermittel hat, die auf die zweiten und dritten Zeitschalttaktsignale antworten, um eine zweite Aufgabe in einem zweiten Zeitintervall zwischen dem zweiten Zeitschalttaktsignal in jedem der Pipelinezyklen und dem dritten Zeitschalttaktsignal in dem nächsten Pipelinezyklus zu erzielen, und eine dritte Pipelinestufe, die auf die zweite Pipelinestufe folgt und dritte temporäre Speichermittel hat, die auf das erste Zeitschalttaktsignal antworten, um in einem dritten Zeitintervall zwischen dem dritten Zeitschalttaktsignal in jedem der Pipelinezyklen und dem ersten Zeitschalttaktsignal in dem nächsten Pipelinezyklus eine dritte Aufgabe zu erfüllen.

KURZE BESCHREIBUNG DER FIGUREN

Die Merkmale und Vorteile der Halbleiter-Pipeline-Speichervorrichtung gemäß der vorliegenden Erfindung gehen aus der folgenden Beschreibung anhand der begleitenden Figuren klarer hervor, in welchen zeigt:
Fig. 1 ein Blockschaltbild der Anordnung der Halbleiter- Pipeline-Speichervorrichtung gemäß dem Stand der Technik;
Fig. 2 einen Zeitschaltplan, der den Auslesevorgang bei der Halbleiter-Pipeline-Speichervorrichtung gemäß dem Stand der Technik zeigt;
Fig. 3 einen Zeitschaltplan des Einschreibvorganges bei der Halbleiter-Pipeline-Speichervorrichtung gemäß dem Stand der Technik;
Fig. 4 ein Blockschaltbild der Anordnung einer Halbleiter- Pipeline-Speichervorrichtung gemäß der vorliegenden Erfindung;
Fig. 5 eine schematische Darstellung der Schaltungsanordnung einer Verzögerungsschaltung, die in der Halbleiter-Pipeline-Speichervorrichtung eingebaut ist;
Fig. 6 einen Zeitschaltplan des Pipelineauslesevorganges der Halbleiter-Pipeline-Speichervorrichtung;
Fig. 7 einen Zeitschaltplan eines Pipelineeinschreibvorganges der Halbleiter-Pipeline-Speichervorrichtung;
Fig. 8 ein Blockschaltbild der Anordnung einer anderen Halbleiter-Pipeline-Speichervorrichtung gemäß der vorliegenden Erfindung;
Fig. 9 ein Schaltbild der Anordnung einer Verzögerungsschaltung, die in der Halbleiter-Pipeline-Speichervorrichtung gemäß Fig. 8 eingebaut ist; und
Fig. 10 einen Zeitschaltplan eines Pipelineauslesevorgangs der Halbleiter-Pipeline-Speichervorrichtung gemäß Fig. 8.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Erste Ausführungsform

Bezugnehmend auf Fig. 4 der Zeichnungen ist eine Halbleiter-Pipeline-Speichervorrichtung, die die vorliegende Erfindung verkörpert, auf einem Halbleiterchip 11 hergestellt und besteht großenteils aus einem Speicherzellenarray 12, Leseverstärkerschaltungen 13, einem Adressiersystem 14, einer Steuerung 16 und einem Pipeline-Lese-Schreib-System 17. Die Halbleiter-Pipeline-Speichervorrichtung wird zwischen einer Einschreibphase und einer Auslesephase umgeschaltet, und Datenbits werden sequentiell in das Speicherzellenarray 12 nach Art einer Pipeline eingeschrieben oder aus diesen ausgelesen.
Eine Vielzahl von Speicherzellen bilden in Kombination das Speicherzellenarray 12, und kleine Kreise stehen für die Vielzahl von Speicherzellen. Die Vielzahl von Speicherzellen sind in Zeilen und Spalten, wie dargestellt, angeordnet. Wortleitungen WL1 bis WLm sind jeweils mit den Zeilen der Speicherzellen gekoppelt und werden selektiv gespeist, um eine Zeile der Speicherzellen zu wählen. Bitleitungspaare BL1, BL2 bis BLn sind jeweils an die Spalten der Speicherzellen gekoppelt und Datenbits werden von und zu den gewählten Zeilenspeicherzellen ausgebreitet.
Die Leseverstärkerschaltungen 13 sind jeweils an die Bitleitungspaare BL1, BL2, ... und BLn gekoppelt und verstärken die Datenbits an den Bitleitungspaaren BL1 bis BLn.
Das Adressiersystem 14 hat ein Zeilenadreßsubsystem 15a zum selektiven Speisen der Wortleitungen WL1 bis WLm und ein Spaltenadreßsubsystem 15b. Das Zeilenadreßsubsystem 15a antwortet auf die Zeilenadreßdatensignale RW, die aus einem externen Mehrbit-Zeilenadreßsignal erzeugt worden sind, um eine der Wortleitungen. WL1 bis WLm zu speisen.
Das Spaltenadreßsubsystem 15b hat Adreßeingangsschaltungen 15c zum Erzeugen der Spaltenadreßdatensignale CL1 aus dem externen Mehrbitspaltenadreßsignal ADD, einen Pipelinespaltenadreßdecoder 15d zum Decodieren der Spaltenadreßdatensignale CL1 in decodierte Spaltenadreßsignale CL2 und zwei Sätze Haltekreise 15i und 15f, die jeweils den Adreßeingangsschaltungen 15c und dem Spaltenadreßdecoder 15d zugeordnet sind. Der Satz Haltekreise 15e antwortet auf ein erstes Zeitschalttaktsignal PH1 zum Speichern der Spaltenadreßdatensignale CL1. Andererseits antwortet der andere Satz Haltekreise 15f auf ein zweites Zeitschalttaktsignal PH2 und speichert das dekodierte Spaltenadreßsignal CL2. Das zweite Zeitschalttaktsignal PH2 wird aus dem ersten Zeitschalttaktsignal PH1 erzeugt, wie dies später beschrieben wird.
Das Pipelinespaltenadreßsubsystem 15b hat ferner einen Spaltenwähler 15g, der an die Bitleitungspaare BL1 bis BLn gekoppelt ist, und decodierte Spaltenadreßsignale CL2 bewirken, daß der Spaltenwähler 15g ein Datenbit auf einem der Bitleitungspaare BL1 bis BLn durch dieses ausbreitet. Aus diesem Grund wird ein Datenbit von der gewählten Bitleitung zum Lese-Schreib-System 17 in der Auslesephase und vom Lese-Schreib-System 17 zur gewählten Bitleitung in der Einschreibphase übertragen.
Die Steuerung 16 hat eine Takteingangsschaltung 16a, die ari einen Takteingangspin CP gekoppelt ist, und eine Verzögerungsschaltung 16b, die an die Takteingangsschaltung 16a gekoppelt ist, und die Takteingangsschaltung 16a erzeugt das erste Zeitschalttaktsignal PH1 aus einem Systemtakt CLK. Wie in der Fig. 5 gezeigt, ist die Verzögerungsschaltung 16b aus zwei Verzögerungselementen 16c und 16d implementiert, die parallel gekoppelt sind. Das Verzögerungselement 16c führt eine erste Zeitverzögerung in das erste Zeitschalttaktsignal PH1 ein, um das zweite Zeitschalttaktsignal PH2 zu erzeugen, und das andere Verzögerungselement 16d leitet ebenfalls eine zweite Zeitverzögerung, die sich von der ersten Zeitverzögerung unterscheidet, in das erste Zeitschalttaktsignal PH1 ein, um das dritte Zeitschalttaktsignal PH3 zu erzeugen. Die Zeitverzögerungen sind so bestimmt, daß die Signalausbreitungslänge jeder Pipelinestufe aufgenommen wird. Bei diesem Beispiel ist die zweite Zeitverzögerung länger als die erste Zeitverzögerung, weil die Lesepufferschaltung 17g näher als die Haltekreise 15f am Spaltenwähler 15g liegt. Auf diese Art und Weise erzeugt die Verzögerungsschaltung 16b das zweite Zeitschalttaktsignal PH2 und das dritte Zeitschalttaktsignal PH3 aus dem ersten Zeitschalttaktsignal PH1. Die erste Zeitverzögerung und die zweite Zeitverzögerung sind durch Ändern der Verdrahtungen der Verzögerungselemente 16c und 16d regulierbar und der Verdrahtungsschritt wird nach der Diffusion in einer Herstellvorgangssequenz durchgeführt.
Das erste Zeitschalttaktsignal PH1 steigt in Antwort auf die Führungskante des Systemtaktes CLK an. Das erste Zeitschalttaktsignal PH1 hat eine vorbestimmte Impulsbreite und demgemäß haben die zweiten und dritten Zeitschalttaktsignale PH2 und PH3 ebenfalls die vorbestimmte Impulsbreite. Obwohl in der Fig. 4 nicht dargestellt, hat die Steuerung 16 weiterhin eine Lese-Schreib-Steuerschaltung, und die Lese-Schreib-Steuerschaltung antwortet auf ein Lese-/Schreibfreigabesignal, um das Pipeline-Lese-Schreib- System 17 zwischen der Auslesephase und der Einschreibphase umzuschalten.
Das Pipeline-Lese-Schreib-System 17 hat eine Dateneingangsschaltung 17a und eine Datenausgangsschaltung 17b, die parallel zu einem Eingangs- und Ausgangsdatenpin DQ gekoppelt sind. Die Dateneingangsschaltung 17a bildet einen Teil eines Pipelineeinschreibdatenausbreitungspfades und die Ausgangsschaltung 17b ist in einem Pipelineauslesedatenausbreitungspfad eingebaut.
Ein Eingangsdatensignal Sin, das ein Einschreibdatenbit anzeigt, wird von außerhalb in die Dateneingangsschaltung 17a eingegeben und wird temporär in der Dateneingangsschaltung 17a gespeichert. Die Dateneingangsschaltung 17a erzeugt aus dem Eingangsdatensignal Sin ein Einschreibdatenbit WD1, und das Einschreibdatenbit wird über den Pipelineeinschreibdatenausbreitungspfad zum Spaltenwähler 15g übertragen. Andererseits wird vom Spaltenwähler 15g über den Pipelineauslesedatenausbreitungspfad ein Auslesedatenbit RD1 zur Datenausgangsschaltung 17b übertragen, und wird temporär in der Datenausgangsschaltung 17b gespeichert. Die Datenausgangsschaltung 17b erzeugt das Ausgangsdatensignal Sout aus dem Auslesedatenbit und das Ausgangsdatensignal Sout wird durch den Eingangs- und Ausgangsdatenpin DQ nach außen geleitet.
Der Pipelineeinschreibdatenausbreitungspfad hat weiterhin die Haltekreise 17c und 17d, einen Datenbus 17e und eine Schreibpufferschaltung 17f. Die Haltekreise 17c und 17d sind zwischen der Dateneingangsschaltung 17a und dem Datenbus 17e in Reihe geschaltet, und der Datenbus 17e ist an die Schreibpufferschaltung 17f gekoppelt. Die Haltekreise 17c und 17d antworten auf das erste Zeitschalttaktsignal PH1 und das zweite Zeitschalttaktsignal PH2, um das Einschreibdatenbit temporär zu speichern. Die Schreibpufferschaltung 17f ist an den Spaltenwähler 17g gekoppelt und leitet das Einschreibdatenbit durch den Spaltenwähler 15g zu einem gewählten Bitleitungspaar. Obwohl das Einschreibdatenbit, das durch den Haltekreis 17c gehalten wird, mit "WD1" bezeichnet ist, ist das Einschreibdatenbit, welches vom Haltekreis 17d geliefert wird, mit "WD2" bezeichnet und "WD3" steht für das Einschreibdatenbit, welches von der Schreibpufferschaltung 17f zum Spaltenwähler 15g geleitet wird.
Der Pipelineauslesedatenausbreitungspfad umfaßt ferner eine Lesepufferschaltung 17g, den Datenbus 17e, einen Datenverstärker 17h und einen Haltekreis 17i, die zwischen Spaltenwähler 15g bis Datenausgangsschaltung 17b gekoppelt sind, und der Datenbus 17e wird von dem Pipelineeinschreibdatenausbreitungspfad und dem Pipelineauslesedatenausbreitungspfad gemeinsam genutzt. Die Lesepufferschaltung 17g antwortet auf das dritte Zeitschalttaktsignal PH3, um das Auslesedatenbit RD1 zu speichern, und der Haltekreis 17i hält das Auslesedatenbit in Antwort auf das erste Zeitschaltsteuersignal PH1. Das Auslesedatenbit, welches von der Lesepufferschaltung 17g geliefert wird, ist mit "RD2" gezeichnet und der Datenverstärker 17h verstärkt das Auslesedatenbit RD2. Das Auslesedatenbit, welches von dem Haltekreis 17i geliefert wird, ist mit "RD3" bezeichnet und die Datenausgangsschaltung 17b erzeugt das Ausgangsdatensignal Sout aus dem Auslesedatenbit RD3. Der Pipelineeinschreibdatenausbreitungspfad und der Pipelineauslesedatenausbreitungspfad werden durch die Lese-Schreib-Steuerschaltung (nicht dargestellt) der Steuerung 16 selektiv freigegeben.
In einem Pipelineauslesevorgang geht die erste Pipelinestufe von den Haltekreisen 15e zu den Haltekreisen 15f, die zweite Pipelinestufe von den Haltekreisen 15d über die Lesepufferschaltung 17g zum Haltekreis 17i und die dritte Pipelinestufe vom Haltekreis 17i bis zur Lieferung des Ausgangsdatensignals Sout an dem Eingangs- und Ausgangsdatenpin DQ.
Wie vorstehend beschrieben, sind die Signalausbreitungszeiten der ersten Zeitverzögerung tD1 und der zweiten Zeitverzögerung tD2 dadurch bestimmt, daß die Signalausbreitungszeiten entlang der ersten bis dritten Pipelinestufen genommen werden. Wenn die erste Pipelinestufe eine Signalausbreitungszeit t1 verbraucht, ist im einzelnen die erste Verzögerungszeit t4 so bestimmt, daß sie gleich der Signalausbreitungszeit t1 ist, wie dies folgt.
TD1 = t1 Gleichung 3
Die Signalausbreitungszeit t2 in der zweiten Pipelinestufe ist durch eine erste Signalausbreitungssubzeit t21 von den Haltekreisen 15f bis zur Lesepufferschaltung 1% und eine zweite Signalausbreitungssubzeit t22 von den Haltekreisen 15f zum Haltekreis 17i gebildet. Die zweite Verzögerungszeit tD2 erfüllt die Gleichungen 4 und 5.
t1 + t21 = (t1 + t2)/2 + tD2 Gleichung 4
t22 = (t1 + t2)/2 - tD2 Gleichung 5
Die so bestimmten ersten und zweiten Zeitverzögerungen sind ein Minimum und machen die Signalausbreitungszeiten t1 und t2 einander gleich. Die Adressenzugriffszeit T in der Auslesephase ist durch die Gleichung 6 ausgedrückt.
T = t1 + t2 + t3 Gleichung 6
Die Lesepufferschaltung 17g liegt an einer Position näher zum Haltekreis 17i als der Mittelpunkt zwischen den Haltekreisen 15e und dem Haltekreis 17i und die zweite Zeitverzögerung tD2 nimmt keinen negativen Wert an.
Die Halbleiter-Pipeline-Speichervorrichtung gemäß der vorliegenden Erfindung verhält sich wie folgt. Als erstes wird nun angenommen, daß eine externe Vorrichtung, wie beispielsweise ein Mikroprozessor, Datenbits lesen soll, die in den Speicherzellen gespeichert sind, welche eine Zeilenadresse und entsprechend bezeichnete Spaltenadressen A1 und A2 gemeinsam haben, wobei die externe Vorrichtung das Lese-/Schreibfreigabesignal zuführt, und die Lese-Schreib-Steuerschaltung den Pipelineauslesedatenausbreitungspfad freigibt. Die externe Vorrichtung leitet das Mehrbitzeilenadreßsignal dem Zeilenadreßsubsystem 15a zu und das Zeilenadreßsubsystem 15a speist die Wortleitung WL1 beispielsweise und verbindet eine Zeile Speicherzellen mit den Bitleitungspaaren BL1 bis BLn elektrisch. Die Datenbits werden aus der gewählten Zeile Speicherzellen auf die Bitleitungspaare BL1 bis BLn jeweils ausgelesen und die Leseverstärkerschaltungen 13 verstärken die ausgelesenen Datenbits auf den Bitleitungspaaren BL1 bis BLn.
Die externe Vorrichtung leitet das Mehrbitspaltenadreßsignal ADD, welches die Spaltenadresse A1 anzeigt, zum Adreßport AP synchron mit dem Systemtakt CLK(10) (siehe Fig. 6), und die Adreßeingangsschaltungen 15c erzeugen die Spaltenadreßdatensignale CL1.
Die Takteingangsschaltung 16a antwortet auf den Systemtakt CLK(10), um das erste Zeitschalttaktsignal PH1(10) zum Zeitpunkt t10 zu erzeugen, und die Verzögerungselemente 16c und 16d geben das zweite Zeitschalttaktsignal PH2(10) und das dritte Zeitschalttaktsignal PH3(10) zum Zeitpunkt t12 bzw. t11 aus.
Die Spaltenadreßdatensignale CL1, die die Spaltenadresse A1 anzeigen, werden in den Haltekreisen 15e in Antwort auf das Zeitschalttaktsignal PH1(10) gehalten, und die Spaltenadreßdatensignale CL1 werden zu den decodierten Spaltenadreßsignalen CL2 decodiert, die ebenfalls die Spaltenadresse A1 anzeigen. Die decodierten Spaltenadreßsignale CL2 warten jedoch auf das zweite Zeitschalttaktsignal PH2(10).
Das dritte Zeitschalttaktsignal PH3(10) steigt zum Zeitpunkt t11 an und macht die Lesepufferschaltung 17g aktiv.
Danach steigt das zweite Zeitschalttaktsignal PH2(10) zum Zeitpunkt t12 und die Halteschaltungen 15f halten die decodierten Spaltenadreßsignale CL2, die die Spaltenadresse A1 anzeigen, in Antwort auf das zweite Zeitschalttaktsignal PH2(10). Der Spaltenwähler 15g koppelt das Bitleitungspaar BL1 an den Eingangsknoten der Lesepufferschaltung 17g und das Auslesedatenbit RD1(1) erreicht die Lesepufferschaltung 17g. Das dritte Zeitschalttaktsignal PH3(10) hat jedoch bereits den inaktiven niedrigen Pegel wieder eingenommen und das Auslesedatenbit RD1(1) wird nicht in der Lesepufferschaltung gespeichert.
Die externe Vorrichtung schaltet das Mehrbitspaltenadreßsignal ADD synchron mit dem Systemtakt CLK(11) auf A2, und die Adreßeingangsschaltungen 15c erzeugen die Spaltenadreßdatensignale CL1 aus dem Mehrbitspaltenadreßsignal ADD, welches die Spaltenadresse A2 anzeigt. Die Takteingangsschaltung 16a hebt das erste Zeitschalttaktsignal PH1(11) zum Zeitpunkt T13 an, und die Verzögerungsschaltung 16b hebt das dritte Zeitschaltsteuersignal PH3(11) zum Zeitpunkt t14 an und das zweite Zeitschaltsteuersignal PH2(11) zum Zeitpunkt t15 an.
Die Spaltenadreßdatensignale CL1, die die Spaltenadresse A2 anzeigen, werden durch die Haltekreise 15e in Antwort auf das erste Zeitschaltsteuersignal PH1(11) gehalten, und die Lesepufferschaltung 17g speichert das Auslesedatenbit RD1(1) in Antwort auf das dritte Zeitschalttaktsignal PH3(11). Die Lesepufferschaltung 17g leitet das Auslesedatenbit RD2(1) durch den Datenbus 17e zum Datenverstärker 17h, und der Datenverstärker 17h verstärkt das Auslesedatenbit RD2(1). Obwohl der Datenverstärker 17h das Auslesedatenbit RD2(1) zum Haltekreis 17i leitet, hat das erste Zeitschalttaktsignal PH1(11) bereits wieder den inaktiven niedrigen Pegel eingenommen und das Auslesedatenbit RD2(1) wird nicht im Haltekreis 17i gespeichert.
Die Haltekreise 15f halten die decodierten Spaltenadreßsignale CL2, die die Spaltenadresse A2 anzeigen, in Antwort auf das zweite Zeitschalttaktsignal PH2(11), und leiten die decodierten Spaltenadreßsignale CL2 zum Spaltenwähler 15g. Der Spaltenwähler 15g koppelt das Bitleitungspaar BL2 an den Eingang der Lesepufferschaltung 17g und das Auslesedatenbit RD1(2) wird der Lesepufferschaltung 17g zugeführt. Das dritte Zeitschalttaktsignal PH3(11) hat zum Zeitpunkt t15 den inaktiv niedrigen Pegel wieder eingenommen und das Auslesedatenbit RD1(2) wird im zweiten Zyklus nicht in der Lesepufferschaltung 17g gespeichert.
Der Systemtakt CLK(12) bewirkt, daß die Takteingangsschaltung 16a das erste Zeitschalttaktsignal PH1(12) zum Zeitpunkt t16 anhebt, und die Verzögerungsschaltung 16b hebt das dritte Zeitschalttaktsignal PH3(12) zum Zeitpunkt t17 an bzw. das zweite Zeitschalttaktsignal PH2(12) zum Zeitpunkt t18 an.
Der Haltekreis 17i hält das Auslesedatenbit RD2(1) in Antwort auf das erste Zeitschalttaktsignal PH1(12) und leitet das Auslesedatenbit RD3(1) zur Datenausgangsschaltung 17b. Die Datenausgangsschaltung 17b erzeugt das Ausgangsdatensignal Sout(1) aus dem Auslesedatenbit RD3(1) und das Ausgangsdatensignal Sout(1) wird dem Eingangs- und Ausgangsdatenpin DQ zugeführt.
Die Lesepufferschaltung 17g hält das Auslesedatenbit RD1(2) in Antwort auf das dritte Zeitschalttaktsignal PH3(12) und die Lesepufferschaltung 17g leitet das Auslesedatenbit RD2(2) zum Datenverstärker 17h. Der Datenverstärker 17h verstärkt das Auslesedatenbit RD2(2) und leitet das ausgelesene Datenbit RD2(2) zum Haltekreis 17i. Der Haltekreis 17i speichert jedoch das Auslesedatenbit RD2(2) nicht, da das erste Zeitschalttaktsignal PH1(12) bereits den inaktiven, niedrigen Pegel eingenommen hat.
Der Systemtakt CLK(13) bewirkt, daß die Takteingangsschaltung 16a das erste Zeitschalttaktsignal PH1(13) zum Zeitpunkt t19 anhebt, und die Verzögerungsschaltung 16b erzeugt das dritte Zeitschalttaktsignal PH3(13) zum Zeitpunkt t20 und das zweite Zeitschalttaktsignal PH2(13) zum Zeitpunkt t21.
Der Haltekreis 17i antwortet auf das erste Zeitschalttaktsignal PH1(13), um das Auslesedatenbit RD2(2) zu speichern und leitet das Auslesedatenbit RD3(2) zur Datenausgangsschaltung 17b. Die Datenausgangsschaltung 17b erzeugt das Ausgangsdatensignal Sout(2) aus dem Auslesedatenbit RD3(2) und das Ausgangsdatensignal Sout(2) wird über den Eingangs- und Ausgangsdatenpin DQ der externen Vorrichtung geliefert.
Wie aus der vorstehenden Beschreibung zu verstehen ist, ermöglicht der Pipelineauslesevorgang, daß die zweite Pipelinestufe sich über zwei Zyklen erstreckt und verlängert das Zeitintervall vom Adressenhalten in den Haltekreisen 15f bis zum Adressenhalten in der Lesepufferschaltung 17g. Beispielsweise werden die decodierten Spaltenadreßsignale CL2 in Antwort auf das zweite Zeitschalttaktsignal PH2(10) zum Zeitpunkt t12 gehalten und das Auslesedatenbit RD(1) wird in der Lesepufferschaltung 17g in Antwort auf den dritten Zeitschalttakt PH3(11) zum Zeitpunkt t14 gespeichert. Anders ausgedrückt, die zweite Pipelinestufe kann das lange Zeitintervall zwischen t12 und t14 verbrauchen. Ähnlich ist die lange Zeitspanne von dem Zeitpunkt t11/t14 zum Zeitpunkt t13/t16 der dritten Pipelinestufe zugeordnet, und die dritte Pipelinestufe kann den Datentransfer und die Datenverstärkung innerhalb des langen Zeitintervalls beenden. Die erste Pipelinestufe ist relativ kurz und das relativ kurze Zeitintervall zwischen dem Zeitpunkt t10/t13 und dem Zeitpunkt t12/t15 ist der zweiten Pipelinestufe zugeordnet. Somit sind die ersten bis dritten Pipelinestufen jeweils geeigneten Zeitintervallen in Abhängigkeit von dem Signalausbreitungspfad zugeordnet und der Zeitverlust ist minimiert.
Fig. 7 illustriert den Pipelineeinschreibvorgang. Es wird davon ausgegangen, daß das Zeilenadreßsubsystem 15a die Zeile Speicherzellen wählt, die an die Wortleitung WL1 gekoppelt sind, und koppelt die Bitleitungspaare BL1 bis BLn elektrisch an die jeweils gewählte Zeile Speicherzellen.
Die externe Vorrichtung leitet das Spaltenadreßsignal ADD, welches die Spaltenadresse A1 anzeigt, an die Adreßeingangsschaltungen 15c synchron mit dem Systemtaktsignal CLK(14), und die Adreßeingangsschaltungen 15c erzeugen das Spaltenadreßdatensignal CL1. Das Eingangsdatensignal Sin (1) wird ebenfalls über den Eingangs-Ausgangsdatenpin DQ an die Dateneingangsschaltung 17a synchron mit dem Systemtakt CLK(14) angelegt und die Dateneingangsschaltung 17a erzeugt das Einschreibdatenbit WD1(1).
Der Systemtakt CLK(14) bewirkt, daß die Takteingangsschaltung 16a das erste Zeitschalttaktsignal PH1(14) zum Zeitpunkt t30 anhebt, und die Verzögerungsschaltung 16b erzeugt das zweite Zeitschalttaktsignal PH2(14) zum Zeitpunkt t31.
Die Haltekreise 15e speichern temporär die Spaltenadreßdatensignale CL1 in Antwort auf das erste Zeitschalttaktsignal PH1(14) und der Spaltenadreßdecoder 15b decodiert die Spaltenadreßdatensignale CL1 zu den decodierten Spaltenadreßsignalen CL2, die die Spaltenadresse A1 anzeigen. Das Einschreibdatenbit WD1(1) wird ebenfalls durch den Haltekreis 17c in Antwort auf das erste Zeitschalttaktsignal PH1(14) gehalten, und das Einschreibdatenbit WD1(1) wird auf den Haltekreis 17d übertragen.
Die Haltekreise 15f antworten auf das zweite Zeitschalttaktsignal PH2(14), um die decodierten Spaltenadreßsignale CL2, die die Spaltenadresse A1 anzeigen, zu speichern, und die decodierten Spaltenadreßsignale CL2 bewirken, daß der Spaltenwähler 15g die Schreibpufferschaltung 16f an das Bitleitungspaar BL1 koppelt.
Der Haltekreis 17d antwortet auch auf das zweite Zeitschalttaktsignal PH2(14), um das Einschreibdatenbit WD1(1) zu halten, und leitet das Einschreibdatenbit WD2(1) durch den Datenbus 17e zur Schreibpufferschaltung 17f. Die Schreibpufferschaltung 17f ist bereits durch den Spaltenwähler 15g an das Bitleitungspaar BL1 gekoppelt, und die Schreibpufferschaltung 17f leitet das Einschreibdatenbit WD3(1) zum Bitleitungspaar BL1. Das Bitleitungspaar BL1 breitet das Einschreibdatenbit WD3(1) zur Speicherzelle aus, die durch die Spaltenadresse A1 bezeichnet ist, und das Einschreibdatenbit WD3(1) wird in die Speicherzelle eingeschrieben.
Die externe Vorrichtung speist die Adreßeingangsschaltungen 15c synchron mit dem Systemtaktsignal CLK(15) mit dem Spaltenadreßsignal ADD, das die Spaltenadresse A2 anzeigt, und die Adreßeingangsschaltungen 15c erzeugen die Spaltenadreßdatensignale CL1. Das Eingangsdatensignal Sin(2) wird ebenfalls über den Eingangs-Ausgangsdatenpin DQ synchron mit dem Systemtakt CLK(15) der Dateneingangsschaltung 17a zugeführt, und die Dateneingangsschaltung 17a erzeugt das Einschreibdatenbit WD1(2).
Der Systemtakt CLK(15) bewirkt, daß die Takteingangsschaltung 16a das erste Zeitschalttaktsignal PH1(15) zum Zeitpunkt t32 anhebt, und die Verzögerungsschaltung 16b erzeugt zum Zeitpunkt t33 das zweite Zeitschalttaktsignal. PH&sub2; (15).
Die Halteschaltungen 15e speichern temporär die Spaltenadreßdatensignale CL1 in Antwort auf das erste Zeitschalttaktsignal PH1(15), und der Spaltenadreßdecoder 15d decodiert die Spaltenadreßdatensignale CL1 zu den decodierten Spaltenadreßsignalen CL2, die die Spaltenadresse A2 anzeigen.
Das Einschreibdatenbit WD1(1) wird durch den Haltekreis 17c ebenfalls in Antwort auf das erste Zeitschalttaktsignal PH&sub1;(15) gehalten und das Einschreibdatenbit WD1(2) wird auf den Haltekreis 17d übertragen.
Die Haltekreise 15f antworten auf das zweite Zeitschalttaktsignal PH2(15), um die decodierten Spaltenadreßsignale CL2, die die Spaltenadresse A2 anzeigen, zu speichern, und die decodierten Spaltenadreßsignale CL2 bewirken, daß der Spaltenwähler 15g die Schreibpufferschaltung 17f an das Bitleitungspaar BL2 koppelt.
Der Haltekreis 17d antwortet auch auf das zweite Zeitschalttaktsignal PH2(15), um das Einschreibdatenbit WD1(2) zu halten, und leitet das Einschreibdatenbit WD2(2) über den Datenbus 17e zur Schreibpufferschaltung 17f. Die Schreibpufferschaltung 17f ist bereits über den Spaltenwähler 15g an das Bitleitungspaar BL2 gekoppelt, und die Schreibpufferschaltung 17f leitet das Einschreibdatenbit WD3(2) an das Bitleitungspaar BL1. Das Bitleitungspaar BL1 verbreitet das Einschreibdatenbit WD3(2) auf die Speicherzelle, die durch die Spaltenadresse A2 bezeichnet ist, und das Einschreibdatenbit WD3(2) wird in die Speicherzelle eingeschrieben.
Bei diesem Beispiel dienen die Bitleitungspaare BL1 bis BLn als die Vielzahl von Datenausbreitungspfaden und das Pipeline-Lese-Schreib-System 17 und der Spaltenwähler 15g bilden insgesamt das Datenausbreitungssystem. Die erste temporäre Speichervorrichtung ist durch die Haltekreise 15e implementiert, und die Haltekreise 15f und die Lesepufferschaltung 17g bilden in Kombination die zweite temporäre Speichervorrichtung. Der Haltekreis 17i dient als die dritte temporäre Speichervorrichtung. Die erste Aufgabe ist die Spaltenadreßübertragung über die Haltekreise 15e auf die Haltekreise 15f. Die zweite Aufgabe ist die Spaltenadreßübertragung von den Haltekreisen 15f auf den Spaltenwähler 15g und der Datentransfer von der gewählten Bitleitung über den Spaltenwähler 15g auf die Lesepufferschaltung 17g. Die dritte Aufgabe ist der Datentransfer von der Lesepufferschaltung 17g auf den Haltekreis 17i.
Wie aus der vorstehenden Beschreibung zu ersehen ist, beschleunigen die ersten und zweiten Zeitschalttaktsignale PH1 und PH2 den Pipelineeinschreibvorgang und das Pipelinespaltenadreßsubsystem 15b und der Pipelineeinschreibdatenausbreitungspfad beenden den Einschreibvorgang für jedes Einschreibdatenbit innerhalb eines einzigen Zyklus.

Zweite Ausführungsform

Bezugnehmend auf die Fig. 8 der Zeichnungen ist eine weitere Halbleiter-Pipeline-Speichervorrichtung, die die vorliegende Erfindung verkörpert, auf einem Halbleiterchip 21 hergestellt, und besteht großen Teils aus einem Speicherzellenarray 22, Leseverstärkerschaltungen 23, einem Adreßsystem 24, einer Steuerung 26 und einem Pipelinedatenausbreitungssystem 27. Das Speicherzellenarray 22, die Leseverstärkerschaltungen 23, das Adreßsystem 24 und das Pipelinedatenausbreitungssystem 27 sind jedoch ähnlich wie bei der ersten Ausführungsform, und deren Komponenten sind mit den gleichen Bezugsziffern bezeichnet, die entsprechende Komponenten der ersten Ausführungsform bezeichnen.
Die Steuerung 26 hat auch die Takteingangsschaltung 16a und eine Verzögerungsschaltung 26b, und die Schaltungsanordnung der Verzögerungsschaltung 26b ist im einzelnen in der Fig. 9 gezeigt.
Die Verzögerungsschaltung 26b hat Verzögerungselemente 26c und 26d, einen Inverter 26e, der an einen Eingangsknoten des Verzögerungselementes 26d gekoppelt ist, ein ODER-Gate 26f, das an die Ausgangsknoten der Verzögerungselemente 26c und 26d gekoppelt ist, und einen Inverter 26g, der an die Lesepufferschaltung 17g gekoppelt ist (siehe Fig. 8). Die Verzögerungselemente 26c und 26d leiten jeweilige Zeitverzögerungen in den ersten Zeitschalttakt PH1 und die Zeitverzögerungen sind durch Ändern der Verdrahtungsanordnungen der Verzögerungselemente 26c und 26d in einem späteren Stadium des Herstellvorganges einstellbar.
Das ODER-Gate leitet ein zweites Zeitschalttaktsignal PH12 an die Haltekreise 15f und 17d, und der Inverter 26g speist das invertierte zweite Zeitschalttaktsignal oder ein drittes Taktsignal zur Lesepufferschaltung 17g.
Die so angeordnete Halbleiter-Pipeline-Speichervorrichtung verhält sich in der Auslesephase, wie in der Fig. 10 gezeigt. Wenn das zweite Zeitschalttaktsignal PH12 zu den Zeitpunkten t11, t14, t17 und t20 abfällt, hebt der Inverter 26g das dritte Zeitschalttaktsignal an. Aus diesem Grund ist der Pipelineauslesevorgang ähnlich wie derjenige bei der ersten Ausführungsform, und die Beschreibung wird zur Vermeidung von Wiederholungen weggelassen.
Obwohl besondere Ausführungsformen der vorliegenden Erfindung gezeigt und beschrieben worden sind, ist für den Fachmann offensichtlich, daß verschiedene Änderungen und Modifikationen durchgeführt werden können, ohne daß vom Umfang der vorliegenden Erfindung abgewichen wird. Beispielsweise kann das Pipeline-Lese-Schreib-System für Mehrbiteingangs-/-ausgangsdatensignale multipliziert werden.

Claims

1. Halbleiterpipelinespeichervorrichtung mit:

einer Vielzahl von adressierbaren Speicherzellen (12; 22) zum jeweiligen Speichern von Datenbits;

einer Vielzahl von Datenausbreitungspfaden (BL1-BLn), die selektiv an die Vielzahl von adressierbaren Speicherzellen gekoppelt, sind;

einem Adressiersystem (14; 24), das auf ein externes Adressignal (ADD) anspricht, welches einem Adressenport zugeführt wird, um die Vielzahl von adressierbaren Speicherzellen selektiv zugreifbar zu machen;

einem Datenausbreitungssystem (17; 27), das zwischen die Vielzahl der Datenausbreitungspfade und einen Datenport (DQ) gekoppelt ist; und

einem Pipelinesteuersystem (16; 26), das bewirkt, daß das Adressiersystem und das Datenausbreitungssystem eine Pipelinesequenz von einem Adresseneingang zu einer Datenzufuhr verfolgt,

wobei das Pipelinesteuersystem (16; 26) wenigstens ein erstes Zeitschalttaktsignal (PH1) erzeugt, das in jedem der Pipelinezyklen auf einen ersten Aktivpegel umschaltet, ein zweites Zeitschalttaktsignal (PH2; PH12), das nach dem ersten Zeitschalttaktsignal in jedem der Pipelinezyklen auf einen zweiten Aktivpegel umschaltet, und ein drittes Zeitschalttaktsignal (PH3; die Inversion von PH12), das zwischen dem ersten Zeitschalttaktsignal und dem zweiten Zeitschalttaktsignal in jedem der Pipelinezyklen auf einen dritten Pegel schaltet,

wobei die Pipelinesequenz aufweist:

eine erste Pipelinestufe (15e/15d) nahe dem Adressport mit ersten temporären Speichermitteln (15e), die auf das erste Zeitschalttaktsignal (PH1) antwortet, um eine erste Aufgabe in einem ersten Zeitintervall (t10-t12/t13-t15) zwischen dem ersten Zeitschalttaktsignal in jedem der Pipelinezyklen und dem zweiten Zeitschalttaktsignal in jedem der Pipelinezyklen zu erfüllen,

eine zweite Pipelinestufe (15f/15g/17g/17h), die auf die erste Pipelinestufe folgt und zweite temporäre Speichermittel (15f/17g) hat, die auf die zweiten und dritten Zeitschalttaktsignale antworten, um eine zweite Aufgabe in einem zweiten Zeitintervall (t12/t14/t15-t17) zwischen dem ersten Zeitschalttaktsignal in jedem der Pipelinezyklen und dem dritten Zeitschalttaktsignal in dem nächsten Pipelinezyklus, zu erfüllen, und

eine dritte Pipelinestufe (17i/17b), die auf die zweite Pipelinestufe folgt und dritte temporäre Speichermittel (17i) hat, die auf das erste Zeitschalttaktsignal antworten, um eine dritte Aufgabe in einem dritten Zeitintervall (t11-t13/t14-t16) zwischen dem dritten Zeitschalttaktsignal in jedem der Pipelinezyklen und dem ersten Zeitschalttaktsignal in dem nächsten Pipelinezyklus zu erfüllen.

2. Halbleiterpipelinespeichervorrichtung nach Anspruch 1, wobei das Adressiersystem (14; 24) aufweist:

ein Zeilenadressubsystem (15a), das auf ein externes Zeilenadress-Subsignal anspricht, um eine der Gruppen der Vielzahl von adressierbaren Speicherzellen (12; 22) mit der Vielzahl von Datenausbreitungspfaden (BL1-BLn) zu koppeln, und

ein Spaltenadressier-Subsystem (15b) mit:

einer Adresseingangsschaltung (15c), die an den Adressport gekoppelt ist, und Spaltenadressdatensignale (CL1) aus einem externen Spaltenadress-Subsignal (ADD) erzeugt,

ersten Haltekreisen (15e), die an die Adresseingangsschaltung (15c) gekoppelt sind und auf das erste Zeitschalttaktsignal (PH1) antworten, um die Spaltenadress-Datensignale (CL1) temporär zu speichern,

einem Spaltenadressdekoder (15d) der an die ersten Halteschaltungen (15e) gekoppelt ist, und aus den Spaltenadressdatensignalen (CL1), die in den ersten Halteschaltkreisen (15e) gespeichert sind, dekodierte Spaltenadresssignale (CL2) erzeugt, und

zweiten Halteschaltkreisen (15f) die an den Spaltenadressdekoder (15d) gekoppelt sind und auf das zweite Zeitschalt-Taktsignal (PH2; PH12) antworten, um die dekodierten Spaltenadressignale (CL2) temporär zu speichern, wobei die zweiten Halteschaltkreise (15f) die dekodierten Spaltenadressignale (CL2) dem Datenausbreitungssystem (17; 27) so zuführen, daß das Datenausbreitungssystem (17; 27) selektiv an die Vielzahl von Datenausbreitungspfaden (BL1-BLn) gekoppelt wird.

3. Halbleiterpipelinespeichervorrichtung nach Anspruch 1, wobei das Adressiersystem (14, 24) aufweist:

ein Zeilenadress-Subsystem (15a), das auf ein externes Zeilenadress-Subssignal antwortet, um eine der Gruppen der Vielzahl von adressierbaren Speicherzellen (12; 22) an die Vielzahl von Datenausbreitungspfaden (BL1-BL2) zu koppeln, und

ein Spaltenadressiersubsystem (15b) mit:

einer Adresseneingangsschaltung (15c) die an den Adressport gekoppelt ist und Spaltenadressdatensignale (CL1) aus einem externen Spaltenadress-Subsignal (ADD) erzeugt,

ersten Halteschaltkreisen (15e), die an die Adresseneingangsschaltung (15c) gekoppelt sind und auf das erste Zeitschalttaktsignal (PH1) antworten, um die Spaltenadress- Datensignale (CL1) temporär zu speichern,

einem Spaltenadressdekoder (15d), der an die ersten Halteschaltkreise (15e) gekoppelt ist und dekodierte Spaltenadressignale (CL2) aus den Spaltenadress-Datensignalen (CL1) erzeugt, die in den ersten Halteschaltkreisen (15e) gespeichert sind, und

zweiten Halteschaltkreisen (15f), die an den Spaltenadressdekoder (15d) gekoppelt sind und auf das zweite Zeitschalttaktsignal (PH2; PH12) antworten, um die dekodierten Spaltenadressignale (CL2) temporär zu speichern, wobei die zweiten Halteschaltkreise (15f) die dekodierten Spaltenadressignale (CL2) zu den Datenausbreitungssystemen (17; 27) zuführen, um selektiv das Datenausbreitungssystem (17; 27) mit der Vielzahl von Datenausbreitungspfaden (PL1; PLn) zu koppeln,

wobei das Datenausbreitungssystem (17; 27) aufweist:

ein Pipeline-Einschreibdatenausbreitungs-Subsystem (17a/17c/17d/17f), das an den Datenport (DQ) gekoppelt ist, um eingegebene Daten (WD1/WD2/WD3) zu der Vielzahl von Datenausbreitungspfaden (BL1-BLn) hin auszubreiten,

ein Pipeline-Auslesedatenausbreitungs-Subsystem (17g/17h/17i/17b), das an den Datenport (DQ) parallel zu dem Pipeline-Einschreibdaten-Ausbreitungssubsystem gekoppelt ist, um Ausgangsdaten (RD1/RD2/RD3) an den Datenport (DQ) auszubreiten, und

einen Spaltenwähler (15g), der zwischen die Vielzahl von Datenausbreitungspfaden (BL1-BLn) und das Pipeline-Einschreibdaten-Ausbreitungs-Subsystem und das Pipeline-Auslesedaten-Ausbreitungssubsystem gekoppelt ist und auf die dekodierten Spaltenadressignale (CL2) antwortet, um die Vielzahl von Datenausbreitungspfaden (BL1-BLn) an das Pipeline- Einschreibdatenausbreitungs-Subsystem oder das Pipeline- Auslesedaten-Ausbreitungssubsystem zu koppeln.

4. Halbleiterpipelinespeichervorrichtung nach Anspruch 2, wobei das Datenausbreitungssystem (17; 27) ferner eine Vielzahl von Leseverstärkerschaltungen (13; 23) aufweist, die jeweils an die Vielzahl von Datenausbreitungspfaden (BL1-BLn) gekoppelt sind.

5. Halbleiterpipelinespeichervorrichtung nach Anspruch 3, wobei das Pipeline-Auslesedatenausbreitungs-Subsystem aufweist:

eine Lesepufferschaltung (17g), die an den Spaltenwähler (15g) gekoppelt ist und auf das dritte Zeitschalt-Taktsignal (PH3; die Umkehrung von PH12) antwortet, um diese Ausgangsdaten (RD1) temporär zu speichern,

einen Datenverstärker (17h), der an die Lesepufferschaltung (17g) gekoppelt ist, um die Ausgangsdaten (RD2) zu verstärken,

einem dritten Halteschaltkreis (17e), der an den Datenverstärker (17h) gekoppelt ist, und auf das erste Zeitschalttaktsignal (PH&sub1;) antwortet, um die Ausgangsdaten (RD2) temporär zu speichern, und

eine Datenausgangsschaltung (17b), die an den dritten Halteschaltkreis (17i) gekoppelt ist und ein Ausgangsdatensignal (Sout) aus den Ausgangsdaten (RD3) erzeugt,

wobei die ersten Halteschaltkreise (15e) und der Spaltenadressdekoder (15d) eine erste Pipelinestufe bilden,

der zweite Halteschaltkreis (15f) der Spaltenwähler (15g) die Lesepufferschaltung (17g) und der Datenverstärker (17h)die zweite Pipelinestufe bilden,

der dritte Halteschaltkreis (17i) und der Datenausgangsschaltkreis (17b) die dritte Pipelinestufe bilden.

6. Halbleiterpipelinespeichervorrichtung nach Anspruch 3, wobei das Pipeline-Einschreibdatenausbreitungs-Subsystem aufweist:

eine Dateneingangsschaltung (17a), die an den Datenport (DQ) gekoppelt ist und aus einem eingegebenen Datensignal (Sin) die Eingangsdaten (WD1) erzeugt,

einen dritten Halteschaltkreis (17c), der an die Dateneingangsschaltung (17a) gekoppelt ist, und auf das erste Zeitschalttaktsignal (PH1) antwortet, um die Eingangsdaten (WD1) temporär zu speichern,

einen vierten Halteschaltkreis (17d), der an den dritten Halteschaltkreis (17c) gekoppelt ist und auf das zweite Zeitschalttaktsignal (PH2; PH2) antwortet, um temporär die Eingangsdaten (WD1) zu speichern, und

eine Einschreibpufferschaltung (17f), die zwischen den vierten Halteschaltkreis (17d) und den Spaltenwähler (15g) gekoppelt ist, um die Eingangsdaten (WD3) zu dem Spaltenwähler (15g) zu transferieren.

7. Halbleiterpipelinespeichervorrichtung nach Anspruch 1, wobei das Pipelinesteuersystem (16; 26) aufweist:

eine Takteingangsschaltung (16a), die mit einem externen Taktsignal (CLK) gespeist wird, um das erste Zeitschalt-Taktsignal (PH1) zu erzeugen, und

eine Verzögerungsschaltung (16b; 26b; 26g) zum Einführen einer ersten Zeitverzögerung in das erste Zeitschalttaktsignal (PH1) zum Erzeugen des zweiten Zeitschalt-Taktsignals (PH2; PH12) und einer zweiten Zeitverzögerung in das erste Zeitschalttaktsignal (PH1), um das dritte Zeitschalttaktsignal (PH3; die Inversion von PH12) zu erzeugen.

8. Halbleiterpipelinespeichervorrichtung nach Anspruch 7, wobei der erste Aktivpegel identisch mit dem zweiten Aktivpegel und dem dritten Aktivpegel ist.

9. Halbleiterpipelinespeichervorrichtung nach Anspruch 7, wobei die Verzögerungsschaltung (16b) aufweist:

eine erste Verzögerungs-Subschaltung (16c), die die erste Zeitverzögerung in das erste Zeitschalt-Taktsignal (PH1) einleitet, um das zweite Zeitschalt-Taktsignal (PH2) zu erzeugen, und

eine zweite Verzögerungs-Subschaltung (16b), die die zweite Zeitverzögerung in das erste Zeitschalt-Taktsignal (PH1) einleitet, um das dritte Zeitschalt-Taktsignal (PH3) zu erzeugen.

10. Halbleiterpipelinespeichervorrichtung nach Anspruch 7, wobei die Verzögerungsschaltung aufweist:

eine erste Verzögerungs-Subschaltung (26c), die an die Takteingangsschaltung (16a) gekoppelt ist,

einen ersten Inverter (26e), der an die Takteingangsschaltung (16a) gekoppelt ist,

eine zweite Verzögerungs-Subschaltung (26d), die an den ersten Inverter (26e) gekoppelt ist,

ein ODER-Gate (26f), das an einen Ausgangsknoten der ersten Verzögerungs-Subschaltung (26c) und einen Ausgangsknoten der zweiten Verzögerungs-Subschaltung (26d) gekoppelt ist und das zweite Zeitschalt-Taktsignal (PH12) erzeugt, und

einen zweiten Inverter (26g), der an einen Ausgangsknoten des ODER-Gates (26f) gekoppelt ist, um das dritte Zeitschalt-Taktsignal (die Invervion von PH12) zu erzeugen.

11. Halbleiterpipelinespeichervorrichtung nach Anspruch 7, wobei die erste Zeitverzögerung gleich einer ersten Zeit ist, die durch eine Signalausbreitung durch die erste Pipelinestufe verbraucht wird, und die zweite Zeitverzögerung die folgenden Gleichungen erfüllt

t1 + t21 = (t1 + t2)/2 + tD²

t22 = (t1 + t2)/2 - tD²

mit t1 gleich der ersten Zeit, t2 gleich einer zweiten Zeit, die durch eine Signalausbreitung durch die zweite Pipelinestufe verbraucht wird, T21 gleich einer dritten Zeit, die durch eine Signalausbreitung von einer ersten Sub-Einrichtung (15f) der zweiten temporären Speichereinrichtung in Antwort auf das zweite Zeitschalttaktsignal (PH2; PH12) zu einer zweiten Sub-Einrichtung (17f) der zweiten temporären Speichereinrichtung ist, in Antwort auf das dritte Zeitschalt-Taktsignal (PH3; die Inversion von PH12) verbraucht wird, tD2 gleich der zweiten Zeitverzögerung und t22 gleich einer vierten Zeit, die durch eine Signalausbreitung von der zweiten Sub-Einrichtung zu der dritten temporären Speichereinrichtung (17i) in Antwort auf das erste Zeitschalt-Taktsignal verbraucht wird.