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TECHNISCHES
GEBIET
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Die vorliegende Erfindung betrifft
eine Halbleiterspeichervorrichtung und betrifft insbesondere eine
Halbleiterspeichervorrichtung mit einer hierarchischen Wortleitungsstruktur.
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HINTERGRUND
DER ERFINDUNG
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In den letzten Jahren wurde für Hochgeschwindigkeits-,
Hochdichte DRAMs (Dynamische Schreib-Lese-Speicher) eine hierarchische
Wortleitungsstruktur angenommen, um hinsichtlich der Grenzen bei
Zwischenverbindungsleitungsabstände zu
erweitern. Dies ist eine Struktur, bei der jede Wortleitung aus
einer Haupt-Wortleitung und aus Neben-Wortleitungen hergestellt ist, die jeweils
zwei verschiedenen Schichten angehören. Ein solches Beispiel ist
ein DRAM, das in der japanischen Offenlegungsschrift Nr. 6-195964
(veröffentlicht
am 15. Juli 1994) offenbart ist. T. Sugibayashi et al. haben in "A 30 ns 256Mb DRAM
with Multi-Divided Array Structure", ISSCC, Digest of Technical Papers,
pp. 50–51, Feb.
1993, ein beispielhaftes DRAM gezeigt, das eine nicht-gemultiplexte
Adresseingabe verwendet. Bei diesen Beispielen des Stands der Technik
werden nur ein Teil der Neben-Wortleitungen aktiviert, die einer
gemeinsamen Haupt-Wortleitung zugeordnet sind.
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Bei dem Stand der Technik wird jedoch, selbst
beim Aktivieren mehrerer Neben-Wortleitungen,
die einer einzelnen Haupt-Wortleitung entweder sequenziell oder
zufällig
zugeordnet sind, eine Abfolge, die aus (1) Aktivieren der Haupt-Wortleitung,
(2) Aktivieren einer Neben-Wortleitung, (3) Deaktivieren der Neben-Wortleitung
und (4) Deaktivieren der Haupt-Wortleitung wiederholt durchgeführt. Dementsprechend
muss jedes Mal, wenn die zu aktivierende Neben-Wortleitung gewchselt
wird, eine Haupt-Wortleitung erneut ausgewählt werden, was einer Vergrößerung der
Reihenzugriffsgeschwindigkeit zuwider läuft.
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GB 2307998 A offenbart eine Halbleiter-Speichervorrichtung,
wie sie in dem Oberbegriff von Anspruch 1 beschrieben ist.
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Offenbarung
der Erfindung
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Eine Aufgabe der vorliegenden Erfindung besteht
darin, die Reihenzugriffsgeschwindigkeiten einer Halbleiterspeichervorrichtung
mit einer hierarchischen Wortleitungsstruktur zu vergrößern.
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Um diese Aufgabe zu erreichen, gibt
die vorliegende Erfindung einen Halbleiterspeicher, wie er in Anspruch
1 definiert ist, an. Sie nimmt eine Konstruktion an, die eine erste
Einrichtung zum Aktivieren einer Haupt-Wortleitung und zweite Einrichtungen
zum Ändern
aktivierter Neben-Wortleitungen, die gemeinsam der Haupt-Wortleitung
zugeordnet sind, während
die Haupt-Wortleitung aktiviert ist. Falls mehrere Neben-Wortleitungen,
die einer einzelnen Haupt-Wortleitung gemeinsam zugeordnet sind,
entweder auf einander folgend oder zu unter Verwendung dieser Struktur
aktiviert werden sollen, können die
zu aktivierenden Neben-Wortleitungen gewechselt werden, während die
selbe Haupt-Wortleitung noch
ausgewählt
ist. Somit vergrößert sich
die Reihenzugriffsgeschwindigkeit im Vergleich mit der bekannten
Struktur. Vorzugsweise wird eine Struktur benutzt, bei der die zweiten
Mittel nur bedient werden, wenn ein besonderer Modus, der in einem
gegebenen Steuerpaket spezifiziert ist, benutzt wird.
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KURZE BESCHREIBUNG
DER ZEICHNUNGEN
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1 ist
ein Blockdiagramm, das eine beispielhafte Konfiguration für eine Halbleiter-Speichervorrichtung
gemäß der vorliegenden
Erfindung darstellt.
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2 ist
ein Zeitablaufsdiagramm, das im Einzelnen ein Steuerpaket, das der
Halbleiter-Speichervorrichtung, wie in 1 gezeigt ist, zugeführt werden soll.
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3 ist
ein Blockdiagramm, das eine detaillierte Konfiguration der Speicherbank,
die in 1 gezeigt ist,
darstellt.
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4 ist
ein Schaltkreisdiagramm, das detaillierte Konfigurationen des Leseverstärkerantriebs, der
Leseverstärker
und der Spaltenschalter, die in den 3 gezeigt
sind, darstellt.
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5 stellt
drei Moden dar, die von der Moden-Erkennungseinrichtung, die in 1 gezeigt ist, erkannt werden
sollen.
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6 ist
ein Zeitablaufsdiagramm, das einen beispielhaften Betrieb der Halbleiter-Speichervorrichtung,
die in 1 gezeigt ist,
darstellt.
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7 ist
ein Zeitablaufsdiagramm, das einen anderen beispielhaften Betrieb
der Halbleiter-Speichervorrichtung, die in 1 gezeigt ist, darstellt.
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8 ist
ein Schaltkreis-Diagramm, das eine detaillierte Konfiguration der
Neben-Wortdekodiereinrichtung,
die in 3 gezeigt ist,
darstellt.
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BESTE AUSFÜHRUNGSFORM
DER ERFINDUNG
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Nachfolgend werden Ausführungsformen der
Halbleiter-Speichervorrichtung der vorliegenden Erfindung unter
Bezugnahme auf die anliegenden Zeichnungen beschrieben.
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1 stellt
eine beispielhafte Konfigurationen für einen DRAM-Chip gemäß der vorliegenden Erfindung
dar. Der DRAM-Chip beinhaltet nicht nur vier Speicherbänke (BANK0 bis BANK3) 10, 11, 12 und 13,
die jede eine hierarchische Wortleitungsstruktur aufweisen, sondern
auch eine Schnittstelle 14, eine Modenerkennungseinrichtung 15,
eine Haupt-Wortvordekodiereinrichtung 16, Neben-Wortvordekodiereinrichtung 17 und
Spalten-Vordekodiereinrichtung 18. synchron mit einem externen
Taktsignal (CLK) wird ein Steuerpaket PKT an die
Schnittstelle 14 eingegeben. Wie in 2 dargestellt ist, besteht PKT aus
4 Bit (PKT0 bis PKT3). In diesem Beispiel werden
4 Bits M0 bis M3, die einen Modus darstellen,
der für
jede Speicherbank spezifiziert ist, 6 Bits RA0 bis RA5,
die eine Reihenadresse darstellen, und 6 Bits CA0 bis CA5,
die eine Spaltenadresse darstellen, als PKT an den DRAM-Chip
während
vier Pulsdauern des CLK-Signals eingegeben. Wie in 1 gezeigt ist, werden M0 bis M3,
die den Modus spezifizieren, durch die Moden-Erkennungseinrichtung 15 geleitet.
Ein Teil der Reihenadressen RA0 bis RA5, der eine
Haupt-Wortadresse MWA darstellt, wird der Haupt-Wortvordekodiereinrichtung 16 zugeführt, während der
andere Teil davon, der eine Neben-Wortadresse SWA darstellt,
der Neben-Wortvordekodiereinrichtung 17 zugeführt wird.
Die Spaltenadressen CA0 bis CA5 werden der Spalten-Vordekodiereinrichtung 18 zugeführt. Die
Moden-Erkennungseinrichtung 15 bestimmt, welcher Modus
von M0 bis M3 spezifiziert ist, und stellt Steuersignale,
die das Ergebnis darstellen, den jeweiligen Schaltkreisblöcken zur
Verfügung.
In 1 sind Signale Ermögliche-Wechsel-des-Haupt-Worts (MEN0 bis MEN3) für die jeweiligen
Speicherbänke,
Ermögliche-Wechsel-des-Neben-Worts (SEN0 bis SEN3)
für die
jeweiligen Speicherbänke
und Ermögliche-Wechsel-der-Spalte
(CEN0 bis CEN3) für die jeweiligen Speicherbänke dargestellt.
Die Haupt-Wortvordekodiereinrichtung 16, die Neben-Wortvordekodiereinrichtung 17 und
die Spalten-Vordekodiereinrichtung 18 stellen ein Haupt-Wortvordekodiersignal
(MPD), eine Neben-Wortvordekodiersignal (SPD)
bzw. einen Spalten-Wortvordekodiersignal (CPD) an BANK0 bis BANK3 zur
Verfügung.
Man beachte, dass die Darstellung eines Daten-Eingabe/Ausgabe-Weges
und eines Zeitablaufssignals und anderer Steuerungssignale für die Schaltkreisblöcke in 1 weggelassen sind.
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3 stellt
eine detaillierte Konfiguration der BANK0 dar. BANK0 beinhaltet
mehrere Speicherblöcke,
die jeder die selbe innere Konstruktion aufweisen, eine Haupt-Dekodiereinrichtung 22 und
eine Spalten-Dekodiereinrichtung 23. die tatsächliche
Anzahl der Speicherblöcke
kann beispielsweise acht sein. Es sind jedoch nur zwei Speicherblöcke (BLK0 und BLK1) 20 und 21 dargestellt,
um die Beschreibung einfach zu halten. BLK0 beinhaltet
Speicherzellen MC, die wie eine Matrix angeordnet sind,
Neben-Wortleitungen,
Neben-Wortleitungsantriebseinrichtungen, eine Neben-Wortauswahlleitung S0,
eine Neben-Wortdekodiereinrichtung SD0, einen Leseverstärker antrieb DR0,
Leseverstärker,
Spalten-Schalter und mehrere Paare von Bitleitungen. In 3 sind nur zwei Neben-Wortleitungen SWL00 und SWL01,
nur zwei Neben-Wortleitungsantriebe SWD00 und SWD01,
nur zwei Leseverstärker SA00 und SA01,
nur zwei Spalten-Schalter SW00 und SW01 und nur
zwei Bitleitungspaare BL00 und BL01 dargestellt,
um die Beschreibung zu vereinfachen. Jeder der SWL00 und SWL01 ist
mit zugeordneten Speicherzellen verbunden. Als Reaktion auf die
Führungsspitze
des MEN0-Signals verriegelt die Haupt-Wortdekodiereinrichtung 22 das
MPD-Signal und veranlasst eine der Haupt-Wortleitungsantriebseinrichtungen
dazu, eine zugeordnete Haupt-Wortleitung als Reaktion auf das verriegelte
MPD-Signal zu aktivieren. In 3 sind
zur Vereinfachung nur zwei Haupt-Wortleitungen MWL0 und MWL1 und
nur zwei Haupt-Wortleitungsantriebseinrichtungen MWD0 und MWD1 dargestellt.
Als Reaktion auf die Führungsspitze
des SEN0-Signals verriegelt SD0 das SPD-Signal und bestimmt
als Reaktion auf das verriegelte SPD-Signal, ob S0 aktiviert
werden soll oder nicht. Falls MWL0 und S0 bei
der aktiviert sind, wird SWL00 von SWD00 aktiviert.
Falls MWL1 und S0 bei der aktiviert sind, wird SWL01 von SWD01 aktiviert. Als
Reaktion auf die Führungsspitze
des SEN0-Signals, verriegelt DR0 das SPD-Signal und bestimmt als
Reaktion auf das verriegelte SPD-Signal, ob eine Spannung angelegt
werden sollte, um SA00 und SA01 zu betreiben,
oder nicht. Speziell falls BLK0 von dem SPD-Signal spezifiziert
ist, wird dann S0 von SD0 aktiviert, und SA00 und SA01 werden
von DR0 aktiviert. Sowohl SA00 als auch SA01 sind
mit zugeordneten Speicherzellen durch BL00 bzw. BL01 gekoppelt.
Als Reaktion auf die Führungsspitze
des CENO-Signals verriegelt die Spalten-Dekodiereinrichtung 23 das
CPD-Signal und aktiviert als Reaktion auf das verriegelte CPD-Signal
eine der mehreren Spaltenauswahlleitungen. In 3 sind aus Gründen der Einfachheit nur vier
Spaltenauswahlleitungen C00, C01, C10 und C11 dargestellt.
Falls C00 aktiviert wurde, wird BL01 von SW01 mit
den Datenleitungspaar DL verbunden. Falls C01 aktiviert
ist, wird BL01 von SW01 mit dem Datenleitungspaar DL verbunden.
In BLK1 bezeichnen SWL10 und SWL11 Neben-Wortleitungen, SWD10, SWD11 bezeichnen Neben-Wortleitungsantriebseinrichtungen, S1 bezeichnet
eine Neben-Wortauswahlleitung, SD1 bezeichnet eine Neben-Wortdekodiereinrichtung, DR1 bezeichnet
einen Leseverstärkerantrieb, SA10 und SA11 bezeichnen
Leseverstärker, SW10 und SW11 bezeichnen
Spalten-Schalter und BL10 und BL11 bezeichnen
Bitleitungspaare. SWL00 und SWL10 sind der Haupt-Wortleitung MWL0 gemeinsam
zugeordnet, und SWL01 und SWL11 sind der Haupt-Wortleitung MWL1 gemeinsam
zugeordnet. Ferner weist jede der BANK1 bis BANK3 die
selbe innere Konstruktion auf, wie sie in 3 dargestellt ist.
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4 stellt
eine detaillierte Konfiguration eines Teils von BLK0 dar. DR0 beinhaltet:
einen Riegel 31 zum Zurückhalten
des SPD-Signals als Reaktion auf die Führungsspitze des SEN0-Signals;
eine Dekodiereinrichtung 32 zum Dekodieren des SPD-Signals,
dass am Riegel 31 zurückgehalten
wird; einen Invertor 33; einen PMOS-Transistor 34;
und zwei NMOS-Transistoren und 35 und 36. Falls
die Ausgabe der Dekodiereinrichtung 32 HOCH ist, legt DR0 eine
Spannung zum Betrieb von SA00 und SA01 (d. h.
eine Span nungsdifferenz zwischen VDD und VSS) zwischen
zwei Signalleitungen 37 und 38 an. Falls die Ausgabe
der dekodieren Einrichtung 32 NIEDRIG ist, gleicht der
NMOS-Transistor 36 die
Spannungen auf den Signalleitungen 37 und 38 an
einander an. SA00 wird von zwei PMOS-Transistoren und 41 und 42 und
zwei NMOS-Transistoren 43 und 44 gebildet. SW00 wird
von zwei NMOS-Transistoren 51 und 52 gebildet.
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5 stellt
Spezifikationen dreier Moden, die von der Moden-Erkennungseinrichtung 15 erkannt
werden sollen, dar. Nachfolgend wird beschrieben, wie man einen
Modus für BANK0 spezifiziert.
In Modus A werden die Führungsspitzen
der Signale MEN0, SEN0 und CEN0 auf eine
solche Weise produziert, dass die Haupt-Wortleitungen, Neben-Wortleitungen und
Spalten-Auswahlleitungen, die aktiviert werden sollen, gewechselt
werden können.
In Modus B werden die Führungsspitzen
der Signale SEN0 und CEN0 produziert, während der
logische Stand des MEN0-Signals fest ist, sodass die Neben-Wortleitungen und
die Spalten-Auswahlleitungen, die aktiviert werden sollen, gewechselt
werden können,
während noch
dieselbe Haupt-Wortleitung ausgewählt ist. In Modus C wird die
Führungsspitze
des CEN0-Signals produziert, während
die logischen Stände
der Signale MEN0 und SEN0 beide fest sind, so
dass Spalten-Auswahl Leitungen, die aktiviert werden sollen, gewechselt
werden können,
während
die selben Haupt-Wortleitung
und die selben Neben-Wortleitungen noch ausgewählt sind. Man beachte, dass,
falls ein anderer bestimmter Modus durch M0 bis M3 spezifiziert
ist, die Moden-Erkennungseinrichtung 15 dann
ein Steuersignal erzeugen kann, dass alle der Haupt-Wort-, Neben-Wort-
und Spalten-Auswahlleitungen deaktivieren kann. Falls dieser bestimmte Modus
spezifiziert wurde, werden die Signale MEN0, SEN0 und CEN0 alle
negiert. Alternativ können
zusätzlich
drei Moden definiert werden, um die Haupt-Wortleitungen, Neben-Wortleitungen und Spalten-Auswahlleitungen
einzeln zu deaktivieren.
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6 stellt
einen beispielhaften Datenlesebetrieb dar, der auf BANK0 durchgeführt wird.
Hier wird dieser Betrieb für
jede der vier Perioden, die in 6 dargestellt
sind, beschrieben.
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Während
der ersten Periode werden PKT, das Bits, die Modus A spezifizieren,
eine Reihenadresse, die MWL0 und BLK0 spezifiziert,
und eine Spaltenadresse beinhaltet, die C00 spezifiziert, eingegeben.
Wenn sie solche Bits empfängt,
die Modus A spezifizieren, erzeugt die Modenerkennungseinrichtung 15 die
Führungsspitzen
der Signale MEN0, SEN0 und CEN0. Infolgedessen
wird von den mehreren Neben-Wortleitungen, die MWL0 zugeordnet sind,
nur SWL00 aktiviert, von den mehreren Leseverstärkerantrieben
arbeitet nur DR0 und mehrere Leseverstärker einschließlich SA00 und SA01 werden
aktiviert. Und wenn C00 aktiviert ist, öffnet SW00, so dass
Daten, die in einer spezifiziert in Speicherzelle in BLK0 gespeichert
sind, auf DL ausgelesen werden. In der Zwischenzeit ist
beispielsweise SWL10 nicht aktiviert, und DR1 legt
keine Spannung an, um die Leseverstärker zu betreiben.
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Während
der zweiten Periode wird PKT, das Bits beinhaltet, die
Modus B spezifizieren, eine Reihenadresse, die BLK1 spezifiziert,
und eine Spaltenadresse, die C10 spezifiziert, eingegeben.
Wenn sie solche Bits empfängt,
die Modus B spezifizieren, negiert die Modenerkennungseinrichtung 15 einmal
die Signale SEN0 und CEN0, während der logische Stand des
MEN0-Signals fest ist, und erzeugt dann die Führungsspitzen der Signale SEN0 und CEN0. Infolgedessen
werden SWL10 und C10 an Stelle von SWL00 bzw. C00 aktiviert,
während MWL0 noch
ausgewählt
ist, und Daten, die in einer spezifiziert in Speicherzelle in BLK1 gespeichert
sind, werden auf DL ausgelesen.
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Während
der dritten Periode wird PKT eingegeben, das Bits beinhaltet, die
Modus C spezifizieren, und eine Spaltenadresse, die C11 spezifiziert. Wenn
sie solche Bits empfängt,
die Modus C spezifizieren, negiert die Modenerkennungseinrichtung 15 einmal
das CEN0-Signal, während
die logischen Stände
der Signale MEN0 und SEN0 fest sind, und erzeugt
dann die Führungsspitze
des CEN0-Signals. Infolgedessen wird C11 an Stelle von C10 aktiviert, während MWL0 und
SWL0 noch aktiviert sind, und Daten, die auf einer spezifizierten
Speicherzelle in BLK1 gespeichert sind, werden auf DL ausgelesen.
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Während
der vierten Periode wird PKT eingegeben, das Bits beinhaltet,
die einen Modus spezifizieren, in dem die Haupt-Wort-, Neben-Wort-
und Spalten-Auswahlleitungen alle die aktiviert sind. Infolgedessen
werden die Signale MEN0, SEN0 und CEN0 alle
negiert und MWL0, SWL0 und C11 werden
alle die aktiviert.
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7 stellt
einen anderen beispielhaften Betrieb des die RAM-Chips dar, der
in 1 gezeigt ist. In
dem er Beispiel, dass in 7 dargestellt
ist, spezifizieren M0 bis M3 in PKT in dieser
Reihenfolge Modus A für BANK1,
Modus A für BANK2,
Modus B für BANK3 und
dann Modus A für BANK3.
bei der Konfiguration, die in 1 gezeigt
ist, können
mehrere Speicherbänke
auf einmal aktiviert werden, und Moden können für die jeweiligen Speicherbänke unabhängig eingestellt
werden.
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Wie oben beschrieben wurde, können in
dem die RAM-Chip mit einer solchen Konfiguration, während eine
Haupt-Wortleitung aktiviert ist, aktivierte der mehreren Neben-Wortleitungen, die
dieser Haupt-Wortleitung zugeordnet sind, geändert werden. Somit vergrößern sich
die Reihen-Zugriffsgeschwindigkeiten im Vergleich mit dem Stand
der Technik. Zusätzlich
werden nur eine Neben-Wortleitung und Leseverstärker, die zu einem spezifizierten der
mehreren Speicherblöcke
gehören,
aktiviert, wodurch der Energieverbrauch des DRAM-Chips gesenkt wird.
Diese Wirkung der Senkung des Energieverbrauchs macht sich besonders
in einem die RAM-Chip bemerkbar, bei dem mehrere Speicherbänke auf
einmal aktiviert sind. Ferner können,
wenn nur Modus B spezifiziert ist, die Neben-Wortleitungen, die
aktiviert werden sollen, geändert
werden, während
die selbe Haupt-Wortleitung noch ausgewählt ist. In anderen Moden sind
jedoch andere Betriebsarten auswählbar.
Infolgedessen kann der DRAM-Chip flexibler verwendet werden. Darüber hinaus
kann, weil eine Adresse unter Verwendung eines Steuerpakets eingegeben
wird, die Anzahl der Pins, die bei der Verpackung des DRAM erforderlich sind,
im Vergleich mit nicht-gemultiplexten Adresseingaben verringert
werden. Man beachte jedoch, dass die vorliegende Erfindung auch
auf einen DRAM-Chip mit einer einzelnen Bankstruktur oder auf einen
DRAM, der keine Steuerpakete verwendet, anwendbar ist.
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In dem vorstehenden Beispiel stellt
ein Teil einer Reihenadresse eine Neben-Wortadresse dar. Alternativ kann einen
Teil einer Spaltenadresse die Neben-Wortadresse darstellen. Ferner kann
jede Speicherbank eine Konfiguration aufweisen, die so entworfen
ist, dass sie Stöße von Bits
liest. Die Bildbreite des Steuerpakets ist nicht auf diejenige des Beispiels
beschränkt,
sondern kann einen beliebiger Wert sein. Ferner können verschiedene
andere Moden einschließlich
Auffrischungs-, Test- und Abschalt-Moden unter Verwendung des Steuerpakets definiert
werden.
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Bei dem vorstehenden Beispiel ist
nur eine Neben-Wortleitung dazu vorgesehen, unter den mehreren Neben-Wortleitungen,
die einer gemeinsamen Haupt-Wortleitung zugeordnet sind, aktiviert
zu sein. Dem entsprechend ist die Anzahl von Speicherzellen, auf die
aufeinanderfolgend in dem so genannten "Seiten-Modus" zugegriffen werden kann, viel kleiner als
einer Situation, in der die hierarchische Wortleitungsstruktur nicht
angenommen ist. Das bedeutet, dass die Seitenlänge sich verkürzt. Falls
die Seitenlänge
lieber ausgedehnt wird, kann die Konfiguration auf eine solche Weise
modifiziert werden, dass wenigstens zwei Neben-Wortleitungen auf
einmal aktiviert werden.
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8.
stellt eine detaillierte Konfiguration für Neben-Wortdekodiereinrichtungen BANK0 dar,
die zur Ausdehnung der Seitenlänge
geeignet sind. In 8 sind
nicht nur SD0, SD1, S0 und S1,
die in 3 gezeigt sind,
sondern auch zwei andere Neben-Wortdekodiereinrichtungen SD2 und SD3 dargestellt.
Die Darstellung des Riegels zum Zurückhalten des SPD-Signals als
Reaktion auf die Führungsspitze
des SEN0-Signals ist jedoch weggelassen. Die in 8 gezeigt ist, wird das SPD-Signal durch
wenigstens sechs Signal Leitungen SPD2, XSPD2, SPD1, XSPD1, SPD0 und XSPD0 übertragen. SPD2 und XSPD1 bilden
ein anderes Paar komplementärer
Signalleitungen. Und SPD0 und XSPD1 bilden noch
ein anderes Paar komplementärer
Signalleitungen. SD0 ist so konstruiert, dass sie S0 aktiviert,
während
die logischen Stände
von SPD2, SPD1 und SPD0 HOCH sind. SD1 ist
es so konstruiert, dass sie S1 aktiviert, während die
logischen Stände
von SPD2, SPD1 und XSPD0 HOCH sind. SD2 ist
so konstruiert, dass es es zwei aktiviert, während die logischen Stände von SPD2, XSPD1 und SPD0 HOCH
sind. Und SD3 ist so konstruiert, dass sie S3 aktiviert,
während
die logischen Stände
von SPD2, XSPD1 und XSPD0 HOCH sind.
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Bei der Konfiguration, die in 8 gezeigt ist, sind die
logischen Stände
einer der Signalleitungen SPD2 und XSPD2, die
logischen Stände
einer der Signalleitungen SPD1 und XSPD1 sowie
die logischen Stände
einer der Signalleitungen SPD0 und XSPD0 für gewöhnlich auf
HOCH eingestellt. In diesem Fall werden zwei oder mehr der Neben-Wortauswahlleitungen S0, S1, S3 und S3 nicht
auf einmal aktiviert. Um S0 und S1 auf einmal
zu aktivieren, so dass die Seitenlänge ausgedehnt werden kann,
werden die logischen Stände
von SPD2, SPD1, SPD0, XSPD0 auf
HOCH eingestellt. In diesem Fall werden eine Neben-Wortleitung in BLK0 und
eine andere Neben-Wortleitung in BLK1 auf einmal aktiviert.
Als Reaktion legen sowohl DR0 als auch DR1 eine
Spannung an, um im mehrere Leseverstärker zu betreiben. Um vier
Neben-Wortleitungen gleichzeitig zu aktivieren, können die
logischen Stände
von SPD2, SPD1, SPD0 und XSPD0 auf
HOCH eingestellt werden.
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GEWERBLICHE
ANWENDBARKEIT
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Gemäß der vorliegenden Erfindung
wird ein DRAM-Chip mit einer vergrößerten Reihenzugriffsgeschwindigkeit
geschaffen. Die vorliegende Erfindung ist jedoch auch auf jede andere
Halbleiter-Speichervorrichtung als die vom DRAM-Typ anwendbar, solange
die Vorrichtung die hierarchische Wortleitungsstruktur aufweist.