DE69429573T2 - Halbleiterspeicheranordnung mit einem Wortleitungstreiber, der ein einzelnes Wortleitungstreibersignal benötigt - Google Patents

Description

• Die vorliegende Erfindung bezieht sich auf eine Halbleiter-Speichervorrichtung und insbesondere auf eine Halbleiter-Speichervorrichtung, bei der Verdrahtungsmuster vereinfacht werden können und in der Wortleitungen auf einem vorbestimmten Potential gehalten werden, um nicht zu schwimmen.
• Die Integrationsdichte wird in einer Halbleiter-Speichervorrichtung; mittels der fortgeschrittenen Fein-Verarbeitungstechnologie beachtlich erhöht. Insbesondere in einem dynamischen RAM (DRAM), in dem der Aufbau einer Speicherzelle sein einfach ist, ist die Zunahme der Integrationsdichte beachtlich. Ein 16-Mbit-DRAM wird zur Zeit massenproduziert, und ein 64-Mbit-DRAM befindet sich in Erprobung.
• In dem 64-Mbit-DRAM wird als ein Beispiel eine Halbleiter-Speichervorrichtung unterteilter Decodierung vorgeschlagen, bei der jede der Wortleitungen in eine Vielzahl von Abschnitten unterteilt ist, so daß ein Zugriff auf Speicherzellen mit höherer Geschwindigkeit möglich ist, und es wird ein Treiber für einige der unterteilten Abschnitte vorgesehen. Fig. 1 ist ein Blockdiagramm, das eine derartige Halbleiter-Speichervorrichtung mit unterteilter Decodierung zeigt.
• Die Speicherzellen MCmn (m und n sind ganze Zahlen und gleich oder größer als Null) sind in eine Vielzahl von Blöcken unterteilt, und eine Teil eines Blocks ist in Fig. 1 gezeigt. Die Speicherzellen in jeder der Vielzahl der Blöcke sind außerdem in eine Vielzahl von Unterblöcke unterteilt; z. B. gibt es die Speicherzellen MCOO, MC10, MC20 und MC30 in einem Unterblock. Eine Vielzahl von Wortleitung-Treiberschaltungen 52a, 52b, 53a, 53b, ..., 54a, 54b, ... sind in dem Block matrixartig und verstreut vorgesehen. Gruppen von Wortleitung-Treiberschaltungen in einer Zeilenrichtung sind jeweils mit Gruppen von Wortleitung-Treibersignalen WLP0, WLP1, WLP2, ... und Wortleitung- Rücksetzsignalen WLP0', WLP 1', WLP2', ... verbunden, so daß den Wortleitung-Treiberschaltungen in einer Gruppe gemeinsam die Gruppe der Signale zugeführt wird. Ein Zeilendecodierer 51 decodiert einen Teil einer Zeilenadresse einer externen Adresse, um die Wortleitung-Treibersignale und die Wortleitung-Rücksetzsignale als Reaktion auf ein Wortleitung-Vorabladesignal t'P von einer Schaltung 58 zu erzeugen, welche auch ein Bitleitung-Vorabladesignal (nicht gezeigt) erzeugt. Die Treiberstrom-Zufuhrschaltungen 57a bis 57d decodieren die unteren beiden Bits der Zeilenadresse, um Wortleitung-Auswahlsignale RA0, RA1, RA2 und RA3 in Übereinstimmung mit dem decodierten Ergebnis zu erzeugen und um einen Wortleitung-Treiberstrom Gruppen aus Wortleitung-Treiberschaltungen zuzuführen. Zwei Wortleitung-Auswahlsignale RA0 und RA2 und zwei weitere Wortleitung-Auswahlsignale RA1 und RA3 werden abwechselnd Gruppen aus Wortleitung-Treiberschaltungen in einer Spaltenrichtung zugeführt. Wenn z. B. das Wortleitung- Auswahlsignal RA0 und und das Wortleitung-Treibersignal WLP0 aktiv sind, führt die Schaltung 57a den Treiberstrom den Wortleitung-Treiberschaltungen 52a, 52c und 52e zu, so daß die Wortleitungen WL00, WL01, WL02 und WL03 angesteuert werden. Ein Leseverstärker (SA) 56a, 56b, 56c oder 56d ist für jede Gruppe der Unterblöcke aus Speicherzellen in der Spaltenrichtung vorgesehen. Zwei Bitleitungen BL0 und BL1, BL2 und BL3, sind mit jedem der Leseverstärker verbunden, und jede Speicherzelle ist an dem Schnittpunkt der Wortleitung und der Bitleitung angeordnet. Eine Hilfszelle (nicht gezeigt) ist mit einer Bitleitung eines Paares verbunden, das der mit der Speicherzelle verbundenen anderen Bitleitung gegenüberliegt. So ist z. B. bezüglich einer Speicherzelle MCOO die Hilfzelle an dem Schnittpunkt der Bitleitung BL1 und einer Wortleitung WL00 von der Wortleitung- Treiberschaltung 52a ausgebildet. Daten werden von der Hilfszelle und der Speicherzelle MC00 durch den Leseverstärker 56a erfaßt und auf die Datenleitungen DL0 und DL1 ausgegeben.
• Alle Wortleitung-Treiberschaltungen haben denselben Aufbau, und Fig. 2 ist ein Blockdiagramm, das die Wortleitung-Treiberschaltung 42a als repräsentative Schaltung der Wortleitung-Treiberschaltungen zeigt. Die Wortleitung-Treiberschaltung 52a enthält zwei selbst-bootende Arten von Treiberschaltungen, wie in Fig. 2 gezeigt. Insbesondere enthält die Wortleitung-Treiberschaltung 52a zwei Schaltungsteile, wovon der eine die Transistoren QN4, QN7 und QN8 enthält. Der Drain-Anschluß des Transistors QN4 ist mit dem Wortleitung-Treibersignal WLP0 verbunden, der Gate-Anschluß ist mit einer Stromversorgungsleitung verbunden, und der Source-Anschluß ist mit dem Gate-Anschluß des Transistors QN7 verbunden. Der Drain-Anschluß des Transistors QN7 ist mit dem Wortleitung- Auswahlsignal RA0 verbunden, und sein Source-Anschluß ist mit dem Drain-Anschluß des Transistors QN8 verbunden. Der Gate-Anschluß des Transistors QN8 ist mit dem Wortleitung-Rücksetzsignal WLP0' verbunden, und sein Source-Anschluß ist mit dem Massepotential als Rücksetzpotential verbunden. Die Transistoren QN4', QNT und QN8' in der anderen Schaltung sind ähnlich geschaltet mit der Ausnahme, daß der Drain-Anschluß des Transistors QN7' mit dem Wortleitung-Auswahlsignal RA2 anstelle des Signals RA0 verbunden ist.
• Fig. 3 ist ein Blockdiagramm, das den Zeilendecodierer 51 und die Wortleitung-Treiberschaltungen 52a und 52c schematisch zeigt. Die Beziehung des Zeilendecodierers 51 und der anderen Wortleitung-Treiberschaltungen ist dieselbe. Anhand von Fig. 4A bis 4F wird nun die Funktionsweise der Halbleiter-Speichervorrichtung weiter unten beschrieben.
• In einer Rücksetz-Betriebsart befinden sich das Wortleitung-Vorabladesignal Φp, ein Zeilenadresssignal, das Wortleitung-Auswahlsignal RA0 und die Wortleitung WL00 allesamt auf dem Massepotential als dem Rücksetzpotenzial. Das Wortleitung-Treibersignal WLP0 und das Wortleitung-Rücksetzsignal WLP0' sind, komplementär, und das Signal WLP0' ist auf dem Stromversorgungspotential-Pegel, da ein p-Transistor QP2 (Fig. 3) eingeschaltet ist, während das Signal WLP0 wegen einem Inverter INV 1 auf dem Massepotential-Pegel ist. Da das Signal WLP0 auf dem Massepotential-Pegel ist, ist der Transistor QN7 in dem Aus-Zustand, und da der Transistor QN8 wegen dem Signal WLP0' in dem Ein-Zustand ist, befindet sich die Wortleitung WL00 auf dem Massepotential-Pegel.
• Wenn dann die Speicherzellen in Übereinstimmung mit den externen Adressen ausgewählt werden sollen, das heißt in einer Auswahl-Betriebsart, decodiert die Schaltung 58 einen Teil einer externen Adresse, die einen Block bezeichnet, um das Wortleitung-Vorabladesignal PP zu erzeugen, das auf den Stromversorgungspotential-Pegel angehoben wird, wie in Fig. 4A gezeigt. Nachdem ein p-Transistor QP 1 vollständig in den Aus-Zustand eintritt, wird das Zeilenadresssignal in dem Zeilendecodierer 51 aktiviert durch Decodieren einer Zeilenadresse der von den unteren zwei Bits verschiedenen externen Adresse, wie in Fig. 4B gezeigt. Wenn das Wortleitung-Treibersignal WLP0 ausgewählt werden soll, gehen die Transistoren QN1 bis QN3 als Reaktion auf das Zeilenadresssignal in den Ein-Zustand über, so daß das Signal WLP0' zu dem Massepotential-Pegel übergeht, wie in Fig. 4D gezeigt. Es wird auch das Potential eines Knotens N1 (Fig. 2) zu einem Potential Vcc-Vth wegen der Ausgabe WLP0 des Inverters INV1 verändert, wobei Vcc das Stromversorgungs-Potential und Vth eine Schwellenspannung des Transistors QN4 ist.
• Wenn dann das Auswahlsignal RA0 in der Treiberstrom-Zufuhrschaltung 57a angehoben wird durch Decodieren der unteren beiden Bits der Zeilenadresse, wie in Fig. 4E gezeigt, wird das Selbst-Booten eines Transistors bewirkt, so daß das Potential des Knotens N1 auf einen weiteren höheren Potentialpegel als der angehobene Potentialpegel des Auswahlsignals RA0 angehoben wird, um den Potentialpegel der Wortleitung WL00 auf denselben Pegel wie der des Signals RA0 anzuheben, wie in Fig. 4F gezeigt.
• Ein ähnlicher Vorgang wird in den Wortleitung-Treiberschaltungen 52c und 52e durchgeführt, so daß die Wortleitungen WL01, WL02 und WL03 aktiviert werden.
• Wenn nun ein Wortleitung-Treibersignal, z. B. das Signal WLP0 aktiviert wird, werden auf diese Weise die unterteilten Wortleitungen, z. B. die Wortleitungen WL00, WL01, WL02 und WL03, auf der Grundlage des Auswahlsignals RA0 zu einem Zeitpunkt ausgewählt, so daß die Speicherzellen, die mit den aktivierten unterteilten Wortleitungen verbunden sind, ausgewählt werden können. Daten jeder Speicherzelle werden zu dem Leseverstärker überführt, ebenso wie Daten der entsprechenden Hilfszelle, und die Daten werden dort gelesen, um auf die Datenleitungen gegeben zu werden.
• Wenn der Zugriff auf die Speicherzellen abgeschlossen ist, werden das Vorabladesignal tP und das Zeilenadresssignal auf den Massepotentialpegel rückgesetzt, so daß der Transistor QP1 zu dem Ein-Zustand wechselt und die Transistoren QN1 bis QN3 zu dem Aus- Zustand wechseln, so daß die Signale WLP0 und WLP0' invertiert werden. Wenn das Wortleitung-Rücksetzsignal zu dem Stromversorgungspotential-Pegel übergeht und das Wortleitung-Treibersignal zu dem Massepotential-Pegel übergeht, geht der Transistoren QN7 in den Aus-Zustand und der Transistor QN8 in dem Ein-Zustand über. Folglich geht die Wortleitung WL00 zu dem Massepotential-Pegel über und wird auf diesem Pegel als Rücksetzpegel gehalten.
• Ein unterteilter Wortleitungsaufbau ist z. B. in der DE-A-41 17 881 offenbart.
• Wie oben beschrieben, sind in der Halbleiter-Speichervorrichtung mit unterteilter Decodierung und mit den Wortleitung-Treiberschaltungen die Wortleitungen aus Polysilizium gebildet, während die Wortleitung-Treibersignalleitungen und die Wortleitung-Rücksetzsignalleitungen aus Metall, wie z. B. Aluminium, parallel zu den Wortleitungen gebildet sind. Da in diesem Fall das Treibersignal und das Rücksetzsignal komplementär sind, ergibt sich, daß dann, wenn das eine auf dem Pegel mit hohem Potential ist, das andere auf dem Pegel mit niedrigem Potential ist.
• Im allgemeinen nimmt die Schrittweite zwischen den Wortleitungen in dem DRAM oftmals einen minimalen Abstand ein, der in dem Herstellungsverfahren erlaubt werden kann. Daher ist der Abstand zwischen der Treibersignal-Leitung und der Rücksetzsignal-Leitung ebenfalls nicht ausreichend, und es besteht eine große Wahrscheinlichkeit, daß zwischen der Treibersignal-Leitung und der Rücksetz-Signalleitung aufgrund einer Kontamination bei dem Herstellungsverfahren ein Kurzschluß auftritt. In diesem Fall hat die hergestellte Halbleiter-Speichervorrichtung einen fehlerhaften Bereitschaftsstrom.
• Außerdem gibt es bei der hohen Integration in dem DRAM viele Fälle, bei denen eine Speicherzelle aus Kapazitätsgründen der Speicherzelle dreidimensional ausgebildet ist, wie z. B. in einer Stapel-Speicherzelle. Somit wird ein die Speicherzellen bildender Bereich mit einer Stufe für eine Bereich versehen, der die periphere Schaltung mit der Treibersignal- Leitung und der Rücksetzsignal-Leitung bildet. Für die feine Verarbeitung der Halbleiter- Speichervorrichtung wird andererseits die numerische Apertur einer Linse in einer Belichtungseinheit größer und die Wellenlänge des Lichts kürzer, so daß die Schärfentiefe gering wird. Infolge dessen ist es unmöglich, auf den Speicherzellenbereich und den peripheren Bereich gleichzeitig zu fokussieren. Wenn auf den Speicherzellenbereich fokussiert wird, ist die Auflösung in dem peripheren Bereich mangelhaft. Wenn der Abstand zwischen der Treibersignal-Leitung und der Rücksetzsignal-Leitung kleiner ist, werden ihre Muster nicht aufgelöst, so daß ein Kurzschluß zwischen ihnen gebildet würde. Wenn die beiden Verfahren für die Metallverdrahtung des Speicherzellenbereichs und des peripheren Bereichs durchgeführt werden, um einen solchen Fall zu vermeiden, würden die Kosten ansteigen.
• Wenn die Anzahl der Speicherzellen in jedem Unterblock doppelt so groß ist, kann der Abstand zwischen der Treibersignal-Leitung und der Rücksetzsignal-Leitung aufgeweitet werden. Allerdings benötigen die Treiberstrom-Zufuhrschaltungen, wie z. B. die Schaltungen 57a, 57b, ... eine große Treiberkapazität, so daß die Ausmaße groß werden würden. Wenn die Größe so bleibt, wie sie ist, würde die Zugriffsgeschwindigkeit kleiner werden.
• In der EP-A-0 210 454 ist eine Halbleiter-Speichervorrichtung offenbart mit einem Wortleitung-Treiber mit einer ersten Treiberschaltung zum Halten der Wortleitung auf einem Nicht-Auswahlpegel, wenn ein Wortleitung-Treibersignal und ein Rücksetzsignal auf einen inaktiven Pegel sind, und mit einer zweiten Treiberschaltung zum Ansteuern der Wortleitung zu einem Auswahlpegel. Allerdings ist dies eine Vorrichtung mit normaler Decodierung, bei der nur ein einziger Decodierer, der eine einzige Adresseninformation erhält, verwendet wird.
• Der Erfindung liegt daher die Aufgabe zugrunde, eine Halbleiter-Speichervorrichtung bereitzustellen, die einen verbesserten Wortleitung-Treiber hat.
• Eine weitere Aufgabe der vorliegenden Erfindung besteht darin, eine Halbleiter-Speichervorrichtung bereitzustellen, die einen verbesserten Schaltungsaufbau hat, der kein komplementäres Signal eines Wortleitung-Treibersignals benötigt.
• Diese Aufgaben werden durch eine Halbleiter-Speichervorrichtung gemäß Anspruch 1 gelöst. Der Anspruch 2 gibt eine Weiterentwicklung der Erfindung an.
• Mit der so aufgebauten Schaltung wird nur ein Wortleitung-Treibersignal benötigt, und dessen komplementäres Signal wird weggelassen. Der Bereitschaftsstrom-Fehler aufgrund eines Kurzschlusses wird dadurch beseitigt. Auf diese Weise kann gemäß der vorliegenden Erfindung die Halbleiter-Speichervorrichtung mit einer hohen Ausbeute hergestellt werden, ohne daß man die Chipfläche merklich erhöht.
• Fig. 1 ist ein Blockdiagramm, das einen Teil einer herkömmlichen Halbleiter-Speichervorrichtung zeigt;
• Fig. 2 ist ein Blockdiagramm, das eine in Fig. 1 gezeigte Wortleitung-Treiberschaltung zeigt;
• Fig. 3 ist ein schematisches Blockdiagramm, das die Funktionsweise der herkömmlichen Halbleiter-Speichervorrichtung zeigt;
• Fig. 4A bis 4F sind Signalverlaufsdiagramme zum Beschreiben der Funktionsweise der herkömmlichen Halbleiter-Speichervorrichtung;
• Fig. 5 ist ein Blockdiagramm, das einen Teil einer Halbleiter-Speichervorrichtung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung zeigt;
• Fig. 6 ist ein Blockdiagramm, das eine in Fig. 5 gezeigte Wortleitung-Treiberschaltung zeigt;
• Fig. 7 ist ein schematisches Blockdiagramm zum Beschreiben der Funktionsweise der Halbleiter-Speichervorrichtung gemäß dem Ausführungsbeispiel der vorliegenden Erfindung;
• Fig. 8A bis 8F sind Signalverlaufsdiagramme zum Beschreiben der Funktionsweise der Halbleiter-Speichervorrichtung gemäß dem Ausführungsbeispiel der vorliegenden Erfindung;
• Fig. 9 ist ein Blockdiagramm, das einen Teil einer Halbleiter-Speichervorrichtung gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung zeigt; und
• Fig. 10 ist ein Blockdiagramm, das einen Teil einer Halbleiter-Speichervorrichtung gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung zeigt.
• Die vorliegende Erfindung wird nun anhand der begleitenden Zeichnung beschrieben.
• Fig. 5 ist ein Blockdiagramm, das einen Halbleiterspeicher, wie z. B. einen dynamischen Speicher mit wahlfreiem Zugriff (DRAM) gemäß einem Ausführungsbeispiel der vorliegenden Erfindung zeigt. In der Figur sind die Speicherzellen MCmn (m und n sind ganze Zahlen und gleich oder größer als Null) in eine Vielzahl von Blöcken unterteilt, wovon ein Teil in Fig. 5 gezeigt ist. Die Speicherzellen in jedem der Vielzahl der Blöcke sind außerdem in eine Vielzahl von Unterblöcke matrixartig unterteilt. Eine Vielzahl von Wortleitung-Treiberschaltungen 2a, 2b, ..., 3a, 3b, ..., 4a, 4b, ... sind entsprechend der Vielzahl der Unterblöcke in dem Block matrixartig verstreut vorgesehen. Jede der Gruppen der Wortleitung-Treiberschaltungen in einer Zeilen- oder Wortleitungsrichtung wird ein Wortleitung-Treibersignal WLP0, WLP1 und WLP2 gemeinsam zugeführt. Ein Zeilendecodierer 1 decodiert einen Teil einer Zeilenadresse einer externen Adresse, um das Wortleitung-Treibersignal als Reaktion auf ein Wortleitung-Vorabladesignal ΦP von einer Vorablade- Schaltung 8 zu erzeugen, die einen Teil einer Spaltenadresse der externen Adresse, das heißt eine dem Block entsprechende Adresse decodiert, um das Signal ΦP und ein Bitleitung-Vorabladesignal ΦBP (in Fig. 5 nicht gezeigt) zu erzeugen. In dem vorliegenden Ausführungsbeispiel erzeugt der Zeilendecodierer 1 kein Wortleitung-Rücksetzsignal, und eine Rücksetzschaltung 5 ist für die Wortleitung-Treiberschaltungen gemeinsam vorgesehen, um ein Rücksetzsignal Φr zuzuführen, um die ausgewählten Wortleitungen rückzusetzen und sie auf dem vorbestimmten Potentialpegel zu halten. Die Rücksetzschaltung 5 decodiert einen Teil der externen Adresse, um das Rücksetzsignal Φr zu erzeugen, das jeder der Wortleitung-Treiberschaltungen zugeführt wird. Die Treiberstrom-Zufuhrschaltungen 7a bis 7d decodieren zwei Bits der Zeilenadresse, um Wortleitung-Auswahlsignale RA0, RA1, RA2 und RA3 in Übereinstimmung mit dem decodierten Ergebnis zu erzeugen. Der Wortleitung-Treiberstrom wird den Wortleitung-Treiberschaltungen als Auswahlsignale von den Schaltungen 7a bis 7d zugeführt. Zwei Wortleitung-Auswahlsignale RA0 und RA2 und zwei weitere Wortleitung-Auswahlsignale RA1 und RA3 werden den Gruppen der Wortleitung-Treiberschaltungen in einer Spaltenrichtung alternativ zugeführt. Wenn z. B. das Wortleitung-Auswahlsignal RA0 und das Wortleitung-Treibersignal WLP0 aktiv sind, werden die Wortleitung-Treiberschaltungen 2a, 2c und 2e aktiv, um die Wortleitungen WL00, WL01, WL02 und WL03 anzusteuern. Ein Leseverstärker (SA) 6a, 6b, 6c und 6d wird für jede der Gruppe der Speicherzellen-Unterblöcke in der Spaltenrichtung zugeführt. Zwei Bitleitungen BL0 und BL1, BL2 und BL3, ... sind mit jedem der Leseverstärker verbunden, und jede Speicherzelle ist an der Schnittstelle der Wortleitung und der Bitleitung angeordnet. Eine Hilfszelle (nicht gezeigt) ist mit einer Bitleitung verbunden, die der mit der Speicherzelle verbundenen anderen Bitleitung gegenüberliegt. So ist z. B. bezüglich einer Speicherzelle MC00 die Hilfszelle an der Schnittstelle der Bitleitung BL1 und einer Wortleitung WL00 von der Wortleitung-Treiberschaltung 2a ausgebildet. Daten werden von der Hilfzelle und der Speicherzelle MC00 durch den Leseverstärker 6a erfaßt und auf die Datenleitungen DL0 und DL1 ausgegeben.
• Es wird nun die Wortleitung-Treiberschaltung anhand von Fig. 6 beschrieben, wobei die Schaltung 2a als Beispiel genommen wird. Die anderen Wortleitung-Treiberschaltungen sind dieselben wie die Schaltung 2a. Die Wortleitung-Auswahlsignale RA0 und RA2, das Wortleitung-Treibersignal WLP0 und das Rücksetzsignal 4r werden von der Treiberstrom- Zufuhrschaltung 7a, dem Zeilendecodier 1 und der Rücksetzschaltung 5 jeweils abgegeben. Die Transistoren QN7 und QN8 sind zwischen der Signalleitung RA0 und dem Massepotential in Serie geschaltet. Ein Transistor QN4 ist zwischen dem Gate-Anschluß des Transistors QN7 und der Signalleitung WLP0 angeordnet, und sein Gate-Anschluß ist mit einem Stromversorgungspotential verbunden. Der Knoten zwischen den Transistoren QN7 und QN8 ist mit einer Wortleitung WL00 verbunden. Die Transistoren QN5 und QN6 sind zwischen dem Stromversorgungspotential und dem Massepotential in Serie geschaltet. Der Knoten zwischen den Transistoren QN5 und QN6 ist mit dem Gate-Anschluß des Transistors QN8 verbunden, und der Gate-Anschluß des Transistors QN6 ist mit der Wortleitung WL00 derart verbunden, daß die Transistoren QN8 und QN6 ein Flipflop bilden. Der Gate- Anschluß des Transistors QN5 ist mit der Rücksetzsignal-Leitung Φr verbunden. Die Transistoren QN7', QN8', QN4' und QN6' sind miteinander auf dieselbe Art und Weise wie die Transistoren QN7, QN8, QN4 und QN6 verbunden, wobei eine Wortleitung WL20 anstelle der Wortleitung WL00 verwendet wird. Es wird jedoch betont, daß kein Transistor, der dem Transistor QN5 entspricht, vorhanden ist.
• Es wird nun ein Teil des Zeilendecodierers 1 und ein Teil der Wortleitung-Treiberschaltungen 2a und 2b weiter unten anhand von Fig. 7 beschrieben. Eine Parallelschaltung von p-Kanal-Transistoren QP1 und QP2 ist zwischen dem Stromversorgungspotential und einem Anschluß einer Serienschaltung der Transistoren QN1, QN2 und QN3 geschaltet, wobei der andere Anschluß mit dem Massepotential verbunden ist. Das Wortleitung-Vorabladesignal ΦP wird dem Gate-Anschluß des Transistors QP1 von der Vorablade-Schaltung 8 zugeführt durch Decodieren eines Teils einer externen Adresse, und das Zeilenadresssignal wird den Gate-Anschlüssen der Transistoren QN1, QN2 und QN3 von dem Zeilendecodierer 1 zugeführt durch Decodieren einer Zeilenadresse der externen Adresse, die sich von den unteren beiden Bits unterscheidet. Der Knoten zwischen der Parallelschaltung und der Serienschaltung ist mit einem Inverter INV 1 verbunden. Die Ausgabe des Inverters INV1 ist mit dem Gate-Anschluß des Transistors QP2 verbunden und führt den Wortleitung- Treiberschaltungen 2a, 2b, 2c, 2d und 2e das Wortleitung-Treibersignal WLP0 zu. Im Gegensatz zu der herkömmlichen Halbleiter-Speichervorrichtung ist das Wortleitung-Rücksetzsignal nicht mit dem Knoten verbunden.
• Der Betrieb der Halbleiter-Speichervorrichtung gemäß dem Ausführungsbeispiel der vorliegenden Erfindung wird nun weiter unten anhand von Fig. 6, 7 und 8A bis 8F beschrieben. Wie in Fig. 8A und 8C gezeigt, sind in der Rücksetz-Betriebsart das Wortleitung- Vorabladesignal ΦP und das Wortleitung-Rücksetzsignal Φr auf dem Massepotential-Pegel bzw. dem Stromversorgungspotential-Pegel. Auch das Zeilenadresssignal ist auf dem Massepotential-Pegel, wie in Fig. 8B gezeigt. Da somit die Transistoren QN1 bis QN3 im Aus- Zustand sind und der Transistor QP1 im Ein-Zustand ist, befindet sich das Signal WLP0 auf dem Massepotential-Pegel wie in Fig. 8D gezeigt, und der Transistor QN7 ist in dem Aus-Zustand.
• Wenn die Speicherzellen ausgewählt sind und auf sie zugegriffen wurde (in einer Auswahl- Betriebsart), geht das Wortleitung-Vorabladesignal ΦP zu dem Stromversorgungspotential- Pegel über, wie in Fig. 8A gezeigt. Nachdem, wie in Fig. 8B gezeigt, der Transistor QP2 vollständig in den Aus-Zustand überführt worden ist, wird die externe Adresse durch den Zeilendecodierer 1 decodiert, so daß ein Zeilenadresssignal aktiviert wird und den Transistoren QN1 bis QN3 zugeführt wird, die eingeschaltet sind. Zu diesem Zeitpunkt wird ein Teil des Adressensignals der Schaltung 5 zugeführt, um das Rücksetzsignal Φr zu erzeugen oder zu aktivieren. Daher wird im wesentlichen zum selben Zeitpunkt, bei dem das Zeilenadresssignal aktiviert wird, das Wortleitung-Rücksetzsignal Φr auf den Massepotential- Pegel gebracht, wie in Fig. 8C gezeigt. Wenn die Transistoren QN1 bis QN3 eingeschaltet werden, geht das Signal WLP0 zu dem Stromversorgungspotential über, wie in Fig. 8D gezeigt. Infolge dessen wird der Transistor QN4 eingeschaltet, so daß das Potential eines Knotens N1 zwischen dem Source-Anschluß des Transistors QN4 und dem Gate-Anschluß des Transistors QN7 zu einem Potential Vcc-Vth geändert wird, wobei Vcc das Stromversorgungspotential und Vth eine Schwellenspannung des Transistors QN4 ist.
• Wenn dann die unteren beiden Bits der Zeilenadressen decodiert werden und das Auswahlsignal RA0 durch die Treiberstrom-Zufuhrschaltung 7a aktiviert wird, wie in Fig. 8E gezeigt, wird der Transistor QN7 eingeschaltet, so daß das Potential des Knotens N1 auf einen weiteren höheren Potentialpegel als den angehobenen Potentialpegel des Auswahlsignals RA0 durch Selbst-Booten angehoben wird. Auf diese Weise kann der Potentialpegel der Wortleitung WL00 weiter und schneller auf denselben Pegel wie der des Signals RA0 angehoben werden, wie in Fig. 8F gezeigt. Da die Wortleitung WL00 auf den hohen Potentialpegel geht, wird der Transistor QN6 eingeschaltet, so daß der Transistor QN8 ausgeschaltet wird. Da das Rücksetzsignal Φr auf dem hohen Potentialpegel ist, wird der Transistor QN5 in dem Ein-Zustand gehalten.
• Ein ähnlicher Betrieb wird in den Wortleitung-Treiberschaltungen 2c und 2e durchgeführt, so daß die Wortleitungen WL01, WL02 und WL03 aktiviert werden.
• Wenn ein Wortleitung-Treibersignal, z. B. das Signal WLP0 aktiviert wird, werden auf diese Weise die unterteilten Wortleitungen, z. B. die Wortleitungen WL00, WL01, WL02 und WL03, auf der Grundlage des Auswahlsignals RA0 zu einem Zeitpunkt ausgewählt, so daß die mit den aktivierten und verteilten Wortleitungen verbundenen Speicherzellen ausgewählt werden können. Daten jeder Speicherzelle werden zu dem Leseverstärker überführt, ebenso wie Daten der Hilfszelle, und die Daten werden dort gelesen, um auf die Datenleitungen DL0 bis DL7 gegeben zu werden.
• Wenn der Zugriff auf die Speicherzellen abgeschlossen ist, verschwindet die externe Adresse, so daß das Zeilenadresssignal und das Wortleitung-Auswahlsignal RA0 auf das Massepotential rückgesetzt werden, wie in Fig. 8B und 8E gezeigt, um dadurch das Vorabladesignal PP auf den Massepotential-Pegel rückzusetzen, wie in Fig. 8A gezeigt. Folglich werden die Transistoren QN1 bis QN3 abgeschaltet, und der Transistor QP1 wird eingeschaltet, so daß das Wortleitung-Treibersignal WLP0 auf den Massepotential-Pegel geht, wie in Fig. 8D gezeigt. Da das Auswahlsignal RA0 auf den Massepotential-Pegel rückgesetzt wird, wird außerdem die Stromversorgung von der Schaltung 7a ebenfalls gestoppt, so daß der Transistor QN7 abschaltet. Da das Wortleitung-Rücksetzsignal Φr zu dem Stromversorgungspotential übergeht, wie in Fig. 8C gezeigt, schaltet der Transistor QN5 ein. Daher schaltet der Transistor QN8 ein, so daß die Wortleitung WL00 auf den Massepotential-Pegel geht, wie in Fig. 8F gezeigt, und der Transistor QN6 schaltet ab.
• Andererseits gibt es den Fall, bei dem mindestens einer der Transistoren QN1, QN2 und QN3 den Aus-Zustand in der Auswahl-Betriebsart beibehält, da die Speicherzellen nicht ausgewählt werden, wobei eine Wandlung zu dem Wortleitung-Treibersignal WLP0 stattfindet. Das Wortleitung-Treibersignal WLP0 behält den Massepotential-Pegel durch den INV1 und den Transistor QP2 zum Zeitpunkt der Auswahl-Betriebsart bei. Zu dem Zeitpunkt, bei dem das Vorablade-Signal ΦP auf den Massepotential-Pegel geht, nimmt der Gate-Anschluß des Transistors QN8 einen Hochimpedanz-Zustand ein, weil der Transistor QN7 den Aus-Zustand beibehält. Der Transistor QN8 behält jedoch den Ein-Zustand aufgrund einer Wirkung des aus den Transistoren QN6 und QN8 bestehenden Flipflops bei. Daher behält der Pegel der Wortleitung WL00 das Massepotential bei, wodurch ein Schwimmen der Wortleitung WL00 verhindert wird und sie durch Rauschen nicht beeinflußt wird.
• Wenn das Auswahlsignal RA0 nicht ausgewählt wird, ändert sich das Potential des Gate- Anschlusses des Transistors QN8 zu einem Hochimpedanz-Zustand, wobei jedoch ähnlich wie oben verhindert wird, daß die Wortleitung WL00 schwimmt.
• Da das Wortleitung-Treibersignal und das Wortleitung-Rücksetzsignal nicht komplementär sind, wird gemäß dem vorliegenden Ausführungsbeispiel kein Bereitschaftsstrom-Fehler aufgrund eines Kurzschlusses hervorgerufen. Da der Abstand bzw. das Bit zwischen den Wortleitung-Treibersignalleitungen im Vergleich zu demjenigen der herkömmlchen Halbleiter-Speichervorrichtung doppelt ist, besteht außerdem eine geringere Wahrscheinlichkeit, daß ein Kurzschluß aufgrund einer Kontamination zustande kommt. In einem Fall, bei dem es schwierig ist, auf den Speicherzellenbereich und den die Treibersignal-Leitung enthaltenden peripheren Bereich gleichzeitig zu fokussieren, da eine Stufe zwischen dem Speicherzellenbereich und dem peripheren Bereich vorliegt, gibt es außerdem keinen Fall der Bildung eines Kurzschlusses selbst dann, wenn die Fokussierung auf die Speicherzellenbereiche nicht ausreichend durchgeführt wird, weil zwischen den Speicherzellenbereichen eine große Spanne in dem Verdrahtungsabstand liegt.
• Hinsichtlich der Zunahme der Chipfläche ist gemäß dem vorliegender Ausführungsbeispiel im Vergleich zu der herkömmlichen Halbleiter-Speichervorrichtung die zusätzliche Komponente nur eine Signalleitung für das Signal Φr und eine Transistorschaltung zum Rücksetzen der Wortleitung in jeder Treiberschaltung. Allerdings benötigen die Transistoren in der Transistorschaltung keine große Stromzufuhr-Fähigkeit und können Transistoren kleinster Abmessung sein, so daß die Zunahme der Chipfläche minimal sein kann.
• Es wird nun eine Halbleiter-Speichervorrichtung gemäß dem zweiter. Ausführungsbeispiel der vorliegenden Erfindung anhand von Fig. 9 beschrieben. Dieselben Komponenten wie die in dem ersten Ausführungsbeispiel tragen dieselben Bezugsziffern, und ihre Beschreibung wird ausgelassen. In dem zweiten Ausführungsbeispiel wird das Bitleitung-Vorabladesignal ΦBP, das durch die Vorablade-Schaltung 18 erzeugt wird, als das Wortleitung- Rücksetzsignal Φr anstelle desjenigen der Schaltung 5 verwendet. Das Bitleitung-Vorabladesignal ΦBP wird zur Zeitdauer für die Rücksetz-Betriebsart aktiviert und wird zur Zeitdauer für die Auswahl-Betriebsart inaktiviert. Daher hat das Signal ΦBP im wesentlichen denselben Signalverlauf wie das des Rücksetzsignals Φr von der Schaltung 5. Das Bitleitung-Vorabladesignal ΦBP wird jeder der Gruppe der Wortleitung-Treiberschaltungen in einer Spalten- oder Bitleitung-Richtung zugeführt. Da in diesem Ausführungsbeispiel die Schaltung 5 entfernt ist, kann die Zunahme der Chipfläche noch weiter gedrückt werden.
• Das Ausführungsbeispiel stellt die vorteilhafteste Wirkung dar, wenn ein gemeinsames Leseverstärker-System verwendet wird, in welchem die Leseverstärker auf beiden Seiten der Speicherzellenanordnung angeordnet sind. Fig. 10 zeigt ein schematisches Diagramm eines DRAM des gemeinsamen Leseverstärker-Systems, bei dem das zweite Ausführungsbeispiel verwendet ist. Da bei dem DRAM des gemeinsamen Lesevorstärker-Systems die auf beiden Seiten der Speicherzellenanordnung angeordneten Leseverstärker zur selben Zeit aktiviert werden müssen, werden die Bitleitung-Vorabladesignal-~ Erzeugungsschaltungen 8 und 8' ebenfalls zur gleichen Zeit aktiviert. Daher wird das Rücksetzsignal ΦBP den Wortleitung-Treiberschaltungen 2a bis 4a, 2b bis 4b, ... von beiden Seiten der Speicherzellenanordnung zugeführt, so daß die Zeitkonstante über der Signalüberführung ausreichend klein sein kann. Folglich können die Bitleitung-Vorabladesignal-Leitungen aus einem Material mit einem relativ hohen spezifischen Widerstand gefertigt werden, wie z. B. das Material einer Gate-Elektrode, z. B. Polysilizium oder ein laminiertes Schichtmaterial aus einer Polysiliziumschicht und einer Wolframsilizid-Schicht. Da in diesem Fall die Metallverdrahtung nicht notwendig ist, muß kein Kontaktloch bereitgestellt werden, wodurch die Zunahme der Chipfläche gering gehalten wird.

Claims (2)

1. Halbleiter-Speichervorrichtung, welche aufweist:

eine Vielzahl von Speicherzellen-Matrixblöcken, die matrixförmig aus Zeilen und Spalten angeordnet sind und jeweils eine Vielzahl von Wortleitungen (WL), eine Vielzahl von Bitleitungen (BL) und eine Vielzahl von Speicherzellen (MC) enthalten, die jeweils bei einem anderen Schnittpunkt der Schnittpunkte der Wort- und Bitleitungen angeordnet sind;

eine Vielzahl von Wortleitungstreibern (2-4), die jeweils für einen entsprechenden Block der Speicherzellen-Matrixblöcke vorgesehen sind;

eine erste Decodierschaltung (1), die auf eine erste Adresserinformation reagiert, um eine Vielzahl von Wortleitungs-Treibersignalen zu erzeugen und einer zugeordneten Leitung einer Vielzahl von Hauptwortleitungen (WLP) zuzuführen, wobei jede der Hauptwortleitungen gemeinsam mit Treibern der Wortleitungstreiber verbunden sind, die in einer gleichen Zeile angeordnet sind, und wobei jedes der Wortleitungs-Treibersignale einen aktiven Pegel oder einen inaktiven Pegel einnimmt;

eine zweite Decodierschaltung (7), die auf eine zweite Adresseninformation reagiert, um eine Vielzahl von Wortleitungs-Auswahlsignalen (RA) zu erzeugen, wobei ausgewählte Signale der Wortleitungs-Auswahlsignale gemeinsam mit Treibern der Wortleitungstreiber verbunden sind, die in einer gleichen Spalte angeordnet sind, und wobei jedes der Wortleitungs-Auswahlsignale entweder einen aktiven Pegel oder einen inaktiven Pegel einnimmt,

gekennzeichnet durch

einen Signalgenerator (5), der ein Rücksetzsignal ( r) erzeugt und den Wortleitungstreibern über Rücksetzleitungen gemeinsam zuführt, wobei das Rücksetzsignal einen aktiven Pegel in einer Rücksetz-Betriebsart und einen inaktiven Pegel in einer Auswahl- Betriebsart einnimmt;

wobei jeder der Wortleitungstreiber auf den aktiven Pegel des Rücksetzsignals reagiert, um jede der Wortleitungen eines zugeordneten Blocks der Speicherzellen-Matrixblöcke zu einem Nicht-Auswahlpegel zu treiben, und auf die aktiven Pegel eines zugeordneten Signals der Wortleitungstreibersignale und eines zugeordneten Signals der Wortleitungsauswahlsignale und außerdem auf den inaktiven Pegel des Rücksetzsignals reagiert, um eine der Wortleitungen der zugeordneten Speicherzellen-Matrixblöcke zu einem Auswahlpegel zu treiben, während eine oder mehrere verbleibende Wortleitungen auf dem Nicht-Auswahlpegel gehalten werden,

wobei jede der Hauptwortleitungen und der Rücksetzleitungen senkrecht zueinander verlängert sind.

2. Speichervorrichtung nach Anspruch 1, bei der jede der Bitleitungen als Reaktion auf den aktiven Pegel des Rücksetzsignals vorabgeladen wird.