JP2737293B2 - Ｍｏｓ型半導体記憶装置 - Google Patents
Ｍｏｓ型半導体記憶装置Info
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- JP2737293B2 JP2737293B2 JP1226080A JP22608089A JP2737293B2 JP 2737293 B2 JP2737293 B2 JP 2737293B2 JP 1226080 A JP1226080 A JP 1226080A JP 22608089 A JP22608089 A JP 22608089A JP 2737293 B2 JP2737293 B2 JP 2737293B2
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- Japan
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- word line
- during
- semiconductor memory
- word
- memory device
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はMOS型半導体記憶装置に関し、特に冗長機能
とワード線リセット用のトランジスタを備えたMOS型半
導体記憶装置に関する。
とワード線リセット用のトランジスタを備えたMOS型半
導体記憶装置に関する。
従来のこの種のMOS型半導体記憶装置の一例を第４図
に示す。
に示す。
１はＸデコーダであり、アドレス信号X1〜X3によりワ
ード線WLを選択したり、プリチャージ信号P1によりワー
ド線WLの電位を制御する。
ード線WLを選択したり、プリチャージ信号P1によりワー
ド線WLの電位を制御する。
T10はワード線リセット用のトランジスタである。
Ｘデコーダ１がワード線非選択時には、節点N1は電源
レベルにプリチャージされている。
レベルにプリチャージされている。
トランジスタT10のドレインはワード線WLに、ゲート
は節点N1に、ソースは接地電位点に接続されている。
は節点N1に、ソースは接地電位点に接続されている。
選択動作期間中のＸデコーダ１がワード線非選択状態
にある時及びプリチャージ動作時には、ワード線WLはト
ランジスタT10により接地電位にディスチャージされて
いる。トランジスタT10は主に非選択状態のワード線WL
のフローティング防止のために働らく。
にある時及びプリチャージ動作時には、ワード線WLはト
ランジスタT10により接地電位にディスチャージされて
いる。トランジスタT10は主に非選択状態のワード線WL
のフローティング防止のために働らく。
MOS型半導体記憶装置の集積度が上がるにつれ、冗長
回路の使用が一般的になりつつある。冗長方式は、メモ
リセルアレイ内部の欠陥セル，ワード線，ディジット線
等をワード線，ディジット線単位で置換するのが一般的
である。また、冗長回路の動作は、ワード線に対しては
ワード線駆動信号，ディジット線に対してはＹスイッチ
の活性化信号を非動作にする禁止信号の発生と、置換ワ
ード線駆動信号あるいは置換ディジット線のＹスイッチ
活性化信号によるものが一般的である。
回路の使用が一般的になりつつある。冗長方式は、メモ
リセルアレイ内部の欠陥セル，ワード線，ディジット線
等をワード線，ディジット線単位で置換するのが一般的
である。また、冗長回路の動作は、ワード線に対しては
ワード線駆動信号，ディジット線に対してはＹスイッチ
の活性化信号を非動作にする禁止信号の発生と、置換ワ
ード線駆動信号あるいは置換ディジット線のＹスイッチ
活性化信号によるものが一般的である。
今、第５図に示すように、ディジット線D1とワード線
WLの短絡（抵抗Ｒで表示）に対してディジット線対D1,
▲▼を冗長用のディジット線対DR,▲▼に置換
した場合を考える。
WLの短絡（抵抗Ｒで表示）に対してディジット線対D1,
▲▼を冗長用のディジット線対DR,▲▼に置換
した場合を考える。
前述したように、冗長回路の使用時にはＹスイッチ活
性化の禁止信号の発生によりＹスイッチYSW11,YSW12は
活性化されず、代わりに冗長用のＹスイッチYSWR1,YSWR
2が活性化されることにより、冗長用のディジット線対D
R,▲▼の信号が入出力線I/O,▲▼に送られ
る。
性化の禁止信号の発生によりＹスイッチYSW11,YSW12は
活性化されず、代わりに冗長用のＹスイッチYSWR1,YSWR
2が活性化されることにより、冗長用のディジット線対D
R,▲▼の信号が入出力線I/O,▲▼に送られ
る。
被置換のディジット線対（D1,▲▼）に対して
は、Ｙスイッチ（YSW11,YSW12）のみが活性化されない
だけで、センス増幅器（SA1）は動作し、ディジット線
対（D1,▲▼）のプリチャージは行なわれる。
は、Ｙスイッチ（YSW11,YSW12）のみが活性化されない
だけで、センス増幅器（SA1）は動作し、ディジット線
対（D1,▲▼）のプリチャージは行なわれる。
上述した従来のMOS型半導体記憶装置は、ワード線リ
セット用のトランジスタT10を備え、ディジット線（D1,
▲▼）とワード線WLとが短絡しこのディジット線
（D1,▲▼）を冗長用のディジット線（DR,▲
▼）に置換した場合、ディジット線（D1,▲▼）の
プリチャージも行なわれる構成となっているので、第５
図の一点鎖線に示す経路で電流が流れ、プリチャージが
行なわれるスタンバイ時の消費電流が増大するという欠
点がある。
セット用のトランジスタT10を備え、ディジット線（D1,
▲▼）とワード線WLとが短絡しこのディジット線
（D1,▲▼）を冗長用のディジット線（DR,▲
▼）に置換した場合、ディジット線（D1,▲▼）の
プリチャージも行なわれる構成となっているので、第５
図の一点鎖線に示す経路で電流が流れ、プリチャージが
行なわれるスタンバイ時の消費電流が増大するという欠
点がある。
本発明の目的は、ワード線とディジット線等との短絡
があり、このディジット線等を冗長用のディジット線等
に置換したとき、この短絡により消費電流が増大するの
を防止することができるMOS型半導体記憶回路を提供す
ることにある。
があり、このディジット線等を冗長用のディジット線等
に置換したとき、この短絡により消費電流が増大するの
を防止することができるMOS型半導体記憶回路を提供す
ることにある。
本発明のMOS型半導体記憶装置は、メモリセルアレイ
の所定のアドレスを選択するための複数のワード線と、
これら各ワード線と接地電位点との間にそれぞれ設けら
れ、ワード線選択動作時に非選択状態にある前記ワード
線、及びプリチャージ動作期間中の前記各ワード線をそ
れぞれ接地電位とする複数のワード線リセット用のトラ
ンジスタとを有するMOS型半導体記憶装置において、前
記プリチャージ動作期間中に前記各ワード線と前記接地
電位点との間に流れる電流を、前記ワード線選択動作時
のワード線非選択時に流れる電流より小さくする手段を
設けて構成される。
の所定のアドレスを選択するための複数のワード線と、
これら各ワード線と接地電位点との間にそれぞれ設けら
れ、ワード線選択動作時に非選択状態にある前記ワード
線、及びプリチャージ動作期間中の前記各ワード線をそ
れぞれ接地電位とする複数のワード線リセット用のトラ
ンジスタとを有するMOS型半導体記憶装置において、前
記プリチャージ動作期間中に前記各ワード線と前記接地
電位点との間に流れる電流を、前記ワード線選択動作時
のワード線非選択時に流れる電流より小さくする手段を
設けて構成される。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第１の実施例の回路図である。
１はＸデコーダ、T10はワード線リセット用のトラン
ジスタであり、第４図に示された従来のMOS型半導体記
憶装置と相違する点は、Ｘデコーダ１によるトランジス
タT10のゲート電位Ｇの制御を、切換回路２を経由して
行なうようにした点にある。
ジスタであり、第４図に示された従来のMOS型半導体記
憶装置と相違する点は、Ｘデコーダ１によるトランジス
タT10のゲート電位Ｇの制御を、切換回路２を経由して
行なうようにした点にある。
ゲート電位Ｇは、トランスファゲートTG1を介して、
Ｘデコーダ１の内部の節点N1が、さらにトランスファゲ
ートTG2を介して中間電位発生回路からの中間電位Ｈが
接続されている。
Ｘデコーダ１の内部の節点N1が、さらにトランスファゲ
ートTG2を介して中間電位発生回路からの中間電位Ｈが
接続されている。
信号φＡはワード線選択動作時に高レベル、プリチャ
ージ動作時に低レベルとなる信号である。
ージ動作時に低レベルとなる信号である。
トランスファゲートTG1は信号φＡによりワード線選
択動作時にオン状態、プリチャージ動作時にオフ状態と
なる。同様にトランスファゲートTG2は、ワード線選択
動作時にオフ状態、プリチャージ動作時にオン状態とな
る。
択動作時にオン状態、プリチャージ動作時にオフ状態と
なる。同様にトランスファゲートTG2は、ワード線選択
動作時にオフ状態、プリチャージ動作時にオン状態とな
る。
Ｘデコーダ１のワード線選択動作時のワード線非選択
状態時におけるゲート電位Ｇの電位変化を第２図に示
す。
状態時におけるゲート電位Ｇの電位変化を第２図に示
す。
ゲート電位Ｇは、ワード線選択動作時（TA）に電源電
位VCC、プリチャージ動作時（TP）には中間電位Ｈのレ
ベルが与えられる。
位VCC、プリチャージ動作時（TP）には中間電位Ｈのレ
ベルが与えられる。
非選択状態のワード線WLの浮きは、ワード線選択動作
時のディジット線、あるいは隣接するワード線とのカッ
プリングノイズによるものが大きく、プリチャージ動作
時にはノイズによるワード線WLの浮き等はほとんど生じ
ない。
時のディジット線、あるいは隣接するワード線とのカッ
プリングノイズによるものが大きく、プリチャージ動作
時にはノイズによるワード線WLの浮き等はほとんど生じ
ない。
従って、ワード線リセット用のトランジスタT10のゲ
ート電位Ｇをプリチャージ動作時に中間電位Ｈに下げ、
トランジスタT10に流れる電流値を下げる事は問題な
い。
ート電位Ｇをプリチャージ動作時に中間電位Ｈに下げ、
トランジスタT10に流れる電流値を下げる事は問題な
い。
第５図に示したようなワード線WLとディジット線D1と
の短絡がある場合には、プリチャージ動作時にトランジ
スタT10のゲート電位Ｇを下げることにより、プリチャ
ージ動作を含むスタンバイ期間の電流が増大するのを防
止することができる。
の短絡がある場合には、プリチャージ動作時にトランジ
スタT10のゲート電位Ｇを下げることにより、プリチャ
ージ動作を含むスタンバイ期間の電流が増大するのを防
止することができる。
第３図は本発明の第２の実施例の回路図である。
この実施例が第４図に示された従来のMOS半導体記憶
装置を相違する点は、ワード線WLのワード線リセット用
のトランジスタT10が接続されている端とは異なる端
に、プリチャージ信号P2により制御されるトランジスタ
T11を設けた点にある。
装置を相違する点は、ワード線WLのワード線リセット用
のトランジスタT10が接続されている端とは異なる端
に、プリチャージ信号P2により制御されるトランジスタ
T11を設けた点にある。
プリチャージ信号P2はワード線選択動作時高レベル、
プリチャージ動作時低レベルとなる。
プリチャージ動作時低レベルとなる。
ワード線選択動作期間中のワード線非選択時には、ワ
ード線WLはトランジスタT10,T11によりディスチャージ
される。
ード線WLはトランジスタT10,T11によりディスチャージ
される。
プリチャージ動作期間中には、トランジスタT11はゲ
ートが低レベルとなるためオフし、ワード線WLはトラン
ジスタT10のみでディスチャージされる。
ートが低レベルとなるためオフし、ワード線WLはトラン
ジスタT10のみでディスチャージされる。
従って、プリチャージ動作期間中のワード線ディスチ
ャージのための電流値は下がり、第１の実施例と同様の
効果を有する。
ャージのための電流値は下がり、第１の実施例と同様の
効果を有する。
この実施例は、ワード線リセット用のトランジスタT1
0の寸法を小さくすることができ、マスク設計上有利と
なる利点がある。
0の寸法を小さくすることができ、マスク設計上有利と
なる利点がある。
以上説明したように本発明は、プリチャージ動作時に
ワード線・接地電位点間に流れる電流をワード線選択動
作時のワード線非選択時の電流より小さくする手段を設
けることにより、ワード線ディジット線等との短絡箇所
があったときに、スタンバイ時の消費電流が増大するの
を防止することができる効果がある。
ワード線・接地電位点間に流れる電流をワード線選択動
作時のワード線非選択時の電流より小さくする手段を設
けることにより、ワード線ディジット線等との短絡箇所
があったときに、スタンバイ時の消費電流が増大するの
を防止することができる効果がある。
第１図は本発明の第１の実施例を示す回路図、第２図は
第１図に示され実施例の動作を説明するための各部信号
の波形図、第３図は本発明の第２の実施例を示す回路
図、第４図は従来のMOS型半導体記憶装置の一例を示す
回路図、第５図は第４図に示されたMOS型半導体記憶装
置の課題を説明するための回路図である。 １……Ｘデコーダ、２……切換回路、D1,▲▼,DR,
▲▼……ディジット線、I1〜I3……インバータ、I/
O,▲▼……入出力線、SA1,SAR……センス増幅
器、T1〜T11……トランジスタ、TG1,TG2……トランスフ
ァゲート、WL……ワード線、YSW11,YSW12,YSWR1,YSWR2
……Ｙスイッチ。
第１図に示され実施例の動作を説明するための各部信号
の波形図、第３図は本発明の第２の実施例を示す回路
図、第４図は従来のMOS型半導体記憶装置の一例を示す
回路図、第５図は第４図に示されたMOS型半導体記憶装
置の課題を説明するための回路図である。 １……Ｘデコーダ、２……切換回路、D1,▲▼,DR,
▲▼……ディジット線、I1〜I3……インバータ、I/
O,▲▼……入出力線、SA1,SAR……センス増幅
器、T1〜T11……トランジスタ、TG1,TG2……トランスフ
ァゲート、WL……ワード線、YSW11,YSW12,YSWR1,YSWR2
……Ｙスイッチ。
Claims (1)
- 【請求項１】メモリセルアレイの所定のアドレスを選択
するための複数のワード線と、これら各ワード線と接地
電位点との間にそれぞれ設けられ、ワード線選択動作時
に非選択状態にある前記ワード線、及びプリチャージ動
作期間中の前記各ワード線をそれぞれ接地電位とする複
数のワード線リセット用のトランジスタとを有するMOS
型半導体記憶装置において、前記プリチャージ動作期間
中に前記各ワード線と前記接地電位点との間に流れる電
流を、前記ワード線選択動作時のワード線非選択時に流
れる電流より小さくする手段を設けたことを特徴とする
MOS型半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1226080A JP2737293B2 (ja) | 1989-08-30 | 1989-08-30 | Ｍｏｓ型半導体記憶装置 |
| US07/574,729 US5113374A (en) | 1989-08-30 | 1990-08-30 | Mos type semiconductor memory device having a word line resetting circuit |
| EP90116650A EP0415408B1 (en) | 1989-08-30 | 1990-08-30 | MOS type semiconductor memory device |
| DE69019438T DE69019438T2 (de) | 1989-08-30 | 1990-08-30 | MOS-Typ-Halbleiterspeicheranordnung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1226080A JP2737293B2 (ja) | 1989-08-30 | 1989-08-30 | Ｍｏｓ型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0388195A JPH0388195A (ja) | 1991-04-12 |
| JP2737293B2 true JP2737293B2 (ja) | 1998-04-08 |
Family
ID=16839509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1226080A Expired - Lifetime JP2737293B2 (ja) | 1989-08-30 | 1989-08-30 | Ｍｏｓ型半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5113374A (ja) |
| EP (1) | EP0415408B1 (ja) |
| JP (1) | JP2737293B2 (ja) |
| DE (1) | DE69019438T2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04225182A (ja) | 1990-12-26 | 1992-08-14 | Toshiba Corp | 半導体記憶装置 |
| JPH056675A (ja) * | 1991-06-27 | 1993-01-14 | Nec Corp | スタテイツク型半導体メモリ装置 |
| JP2870320B2 (ja) * | 1992-09-29 | 1999-03-17 | 日本電気株式会社 | 半導体メモリ回路 |
| JP2842181B2 (ja) * | 1993-11-04 | 1998-12-24 | 日本電気株式会社 | 半導体メモリ装置 |
| JP3337564B2 (ja) * | 1994-09-16 | 2002-10-21 | 松下電器産業株式会社 | 半導体記憶装置 |
| US5491663A (en) * | 1994-11-30 | 1996-02-13 | Sgs-Thomson Microelectronics, Inc. | Pre-charged slave latch with parallel previous state memory |
| JP3068426B2 (ja) * | 1994-12-21 | 2000-07-24 | 日本電気株式会社 | 半導体記憶装置 |
| JP3631277B2 (ja) * | 1995-01-27 | 2005-03-23 | 株式会社日立製作所 | メモリモジュール |
| DE19823956A1 (de) * | 1998-05-28 | 1999-12-02 | Siemens Ag | Anordnung zur Übersprechdämpfung in Wortleitungen von DRAM-Schaltungen |
| JP2000243089A (ja) * | 1999-02-19 | 2000-09-08 | Fujitsu Ltd | デコーダ回路及びデコード方法 |
| JP2011040161A (ja) * | 2000-03-24 | 2011-02-24 | Renesas Electronics Corp | 半導体記憶装置 |
| WO2004077444A1 (ja) | 2003-02-27 | 2004-09-10 | Fujitsu Limited | 半導体記憶装置及びそのリフレッシュ方法 |
| JP2005174426A (ja) * | 2003-12-09 | 2005-06-30 | Micron Technology Inc | 選択可能メモリワード線の不活性化 |
| KR100845774B1 (ko) * | 2006-10-13 | 2008-07-14 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 이를 이용한 전압 제어 방법 |
| US20090307891A1 (en) * | 2008-06-17 | 2009-12-17 | Ge-Hitachi Nuclear Energy Americas Llc | Method and apparatus for remotely inspecting and/or treating welds, pipes, vessels and/or other components used in reactor coolant systems or other process applications |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6027115B2 (ja) * | 1977-10-19 | 1985-06-27 | 株式会社日立製作所 | Ｒａｍ半導体集積回路 |
| JPS56143587A (en) * | 1980-03-26 | 1981-11-09 | Fujitsu Ltd | Static type memory circuit |
| US4539661A (en) * | 1982-06-30 | 1985-09-03 | Fujitsu Limited | Static-type semiconductor memory device |
| JPS6113497A (ja) * | 1984-06-29 | 1986-01-21 | Fujitsu Ltd | 半導体記憶装置 |
| JPS61194695A (ja) * | 1985-02-22 | 1986-08-29 | Nippon Telegr & Teleph Corp <Ntt> | ワ−ド線クランプ回路 |
| JPS6212996A (ja) * | 1985-07-10 | 1987-01-21 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US4691302A (en) * | 1985-09-04 | 1987-09-01 | Siemens Aktiengesellschaft | Circuit arrangement comprising a matrix-shaped memory arrangement for variably adjustable delay of digital signals |
| JPS62114200A (ja) * | 1985-11-13 | 1987-05-25 | Mitsubishi Electric Corp | 半導体メモリ装置 |
-
1989
- 1989-08-30 JP JP1226080A patent/JP2737293B2/ja not_active Expired - Lifetime
-
1990
- 1990-08-30 EP EP90116650A patent/EP0415408B1/en not_active Expired - Lifetime
- 1990-08-30 DE DE69019438T patent/DE69019438T2/de not_active Expired - Fee Related
- 1990-08-30 US US07/574,729 patent/US5113374A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69019438D1 (de) | 1995-06-22 |
| EP0415408A2 (en) | 1991-03-06 |
| DE69019438T2 (de) | 1996-01-04 |
| JPH0388195A (ja) | 1991-04-12 |
| EP0415408B1 (en) | 1995-05-17 |
| US5113374A (en) | 1992-05-12 |
| EP0415408A3 (en) | 1993-05-05 |
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