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JPS5928560Y2 - 冗長ビットを有する記憶装置 - Google Patents

冗長ビットを有する記憶装置

Info

Publication number
JPS5928560Y2
JPS5928560Y2 JP1979157393U JP15739379U JPS5928560Y2 JP S5928560 Y2 JPS5928560 Y2 JP S5928560Y2 JP 1979157393 U JP1979157393 U JP 1979157393U JP 15739379 U JP15739379 U JP 15739379U JP S5928560 Y2 JPS5928560 Y2 JP S5928560Y2
Authority
JP
Japan
Prior art keywords
memory cell
output
transistor
redundant
selection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP1979157393U
Other languages
English (en)
Other versions
JPS5677100U (ja
Inventor
義博 竹前
Original Assignee
富士通株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=15648645&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JPS5928560(Y2) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by 富士通株式会社 filed Critical 富士通株式会社
Priority to JP1979157393U priority Critical patent/JPS5928560Y2/ja
Priority to EP80303939A priority patent/EP0029322B1/en
Priority to DE8080303939T priority patent/DE3068717D1/de
Priority to US06/206,272 priority patent/US4365319A/en
Publication of JPS5677100U publication Critical patent/JPS5677100U/ja
Application granted granted Critical
Publication of JPS5928560Y2 publication Critical patent/JPS5928560Y2/ja
Expired legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/806—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout by reducing size of decoders

Landscapes

  • Techniques For Improving Reliability Of Storages (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)

Description

【考案の詳細な説明】 本考案は、不良ビットの存在で記憶装置全体が使用不能
となることを避けるために冗長ビットを設けた記憶装置
に関する。
多数のメモリセルをマトリクス状に配置し、行および列
を指定して任意の１ビツトを選択する記憶装置では、メ
モリセルの１つ（１ビツト）でも不良であると記憶装置
全体が使いものにならず、歩留りが低下するので、通常
１ワード線または１ビツト線分の冗長メモリセルを記憶
装置に予め設けておくことが実施され始めている。
この種のメモリでは不良ビットが指定された時は内部回
路によって該不良ビットの代りに冗長ビットが選択され
るようになっており、これにより外部からは全く正常な
メモリとして見えることになる。
不良ビットが選択されたとき、該不良ビットに代えて冗
長ビットを使用する回路には、従来様々の形式のものが
考えられているが、本考案は使用素子を小面積化でき、
製造も極めて容易な回路方式を提供するものである。
即ち、本考案は、正規のメモリセルの他に冗長メモリセ
ルを設け、該正規のメモリセルのうちの不良メモリセル
がアドレス指定された時は該冗長メモリセルを選択する
ようにしてなる記憶装置において、アドレスデコーダの
各ワード線またはビット線選択用の論理ゲートの各々に
それぞれ当該ワード線またはビット線の選択を禁止する
トランジスタを設け、またアドレス信号が前記不良メモ
リセルを指定するとき出力を生じる一致回路を設け、該
一致回路の出力で前記トランジスタを作動させて正規メ
モリセル群の選択を一斉に禁止し、且つ該一致回路の出
力め反転信号で冗長メモリセルの選択回路を作動させる
ようにしてなることを特徴とするが、以下図示の実施例
を参照しながらこれを詳細に説明する。
第１図は本考案の一実施例を示す記憶装置の要部構成図
であり、ＭＣは正規のメモリセル、ＭＣ’は冗長メモリ
セル、ＷＬはワード線、ＷＬ′は冗長ワード線、ＢＬは
ビット線、ＷＤはワード線ドライブ用の信号線である。
メモリセルＭＣおよびＭＣ′は各ビット線毎に設けられ
るが、図では省略して１ビツト線分の１部のみを示しで
ある。
ビット線側の選択回路（デコーダ）も同様に省略されて
いる。
ノアゲー１−ＮＯＲは各ワード線毎に設けられ、これら
でワード線アドレスコーダＡＤを構成する。
各ノアゲートＮＯＲにはアドレス信号Ａ０１ Ａ１・・
・・・・Ａｎ−ｔとその反転信号Ａ。
、Ａ１．・・・・・・λｎ−１が加えられる２部本のア
ドレス線ＡＬのうちの選択したｎ本を入力として導びか
れ、ｎ本すべてがレベルのものの出力が選択レベル（Ｈ
レベル）となる。
冗長ワード線ＷＬ′に対しては選択回路としてノアゲー
トＮＯＲ′が設けられ、このゲートＮＯＲ／の入力部に
は最初は上記２部本のアドレス線ＡＬがすべて接続され
、試験により不良ビットが検出されるとそのワード線の
アドレスに従ってｎ本が切断され、アドレス信号が不良
ビットのワード線を指定するとき入力部がすべてＬ、従
ってＨレベルを出力するようにされる。
このワード線デコーダＡＤはアドレス信号入力端子の他
にリセット用の入力端子を備えており、該リセット用入
力端子に一致回路の出力Ｒ８Ｔが導かれる。
またノアゲートＮＯＲ′もアドレス信号入力端子の他に
セット用の入力端子を備えており、この端子へは一致回
路の出力Ｒ８ＴをインバータＩＮＶで反転した信号Ｒ８
Ｔが加えられる。
−数回路ＥＱは前記不良ビットのワード線アドレスを書
込まれており、アドレス信号Ａ。
、Ａ１・・・・・・Ａｎを加えられて該アドレス信号が
不良ビットのワード線を指定するとき出力Ｒ８ＴをＨレ
ベルにする。
従って機能的にノアゲー１− Ｎ ＯＲ’と一致してお
り、該ゲートと一体化してもよい。
第２図はノアゲートＮＯＨの具体例を示す回路図である
。
Ｑｏ ” Ｑ ｎは通常のアドレス信号に対しノア論理
をとるトランジスタ群であり、全てがオフのとき出力Ｏ
ＵＴが選択レベルＨとなる。
Ｑｌｌはワード線選択を行なうのに際してオンとなるト
ランジスタであり、これも通常のアドレスデコーダＡＤ
に含まれているものである。
本考案ではこのノアゲートＮＯＨのトランジスタＱ。
−Ｑｎに並列にトランジスタＱ１２を接続し、これを信
号Ｒ８Ｔでオンオフ制御する。
周知のようにノアゲートは１つでも入力がＨであれば出
力ＯＵＴはＬになるので、不良アドレス選択時にトラン
ジスタＱ１２の人力をＨにすればトランジスタＱ。
−ＱｎのＨ，Ｌ状態によらず出力ＯＵＴを強制的に非選
択レベル（Ｌ）とすることができる。
本回路の動作を説明すると、アドレス信号が正常メモリ
セルを指定している間は一致回路ＥＱの出力はＬレベル
、インバータＩＮＶの出力はＨレベルであり、従ってア
ドレスデコーダＡＤはリセット用トランジスタＱ１□が
ない通常のアドレスデコーダとして動作してワード線選
択を行ない、またノアゲートＮＯＲ’は常にＬレベルと
なって冗長メモリセル選択を行なわず従って該冗長メモ
リセルは無いのと同様になる。
しかしアドレス信号が不良メモリセルを指定すると一致
回路ＥＱの出力はＨレベルとなり、アドレスデコーダＡ
Ｄの各ノアゲートＮＯＨの出力は一斉にＬレベルとなり
ワード線選択を停止する。
代ってインバータＩＮＶの出力はＬレベルになるからノ
アゲ′−トＮＯＲ’が有効になり、かつこのときはその
アドレス信号入力端子のレベルはすべてＬであるから出
力従って冗長ワード線ＷＬ′はＨレベルとなり、冗長メ
モリセルを選択する。
次にアドレス信号が正常メモリセルを指定すると一致回
路ＥＱの出力はＬレベルとなり前記正常時の状態に戻る
。
本回路のようにする利点は次の如くである。
第３種は本考案と同種の切換回路の例を示し、トランジ
スタＱ。
−Ｑｎのみからなるノアゲートの出力をトランスファー
トランジスタＱ１３を通してトランジスタＱ□４へ与え
、選択時にトランジスタＱ１４をオンＯこして電源電圧
ＶＤＤをワード線ＷＬに与えるようにするワード線選択
回路において、トランジスタＱｒ４と電源線との間にト
ランジスタＱ１．を挿入し、該トランジスタＱ１５を一
致回路ＥＱの出力で制御し、不良ビット選択時にはワー
ド線選択回路は電源電圧を断たれて不動作になるが、こ
のようにするとワード線ＷＬに流れる電流値が犬である
ことからトランジスタＱ１５は大面積化する必要がある
。
この点、本考案のようにノアゲートにトランジスタを１
つ追加して該ゲートをオフにする回路構成とすれば、ト
ランジスタＱ１□は線ｌの電荷を抜く微小電流を流すだ
けでよいから小面積のもので済み、単にｎ個のノアゲー
ト構成トランジスタをｎ ＋ １個にするだけで済むの
でレイアウトなども簡単であり、製造容易である利点が
ある。
以上述べたように本考案によれば、不良アドレスの指定
時に冗長ビットを選択する回路を小面積の素子で実現で
きる利点がある。
【図面の簡単な説明】
第１図は本考案の一実施例を示す概要構成図、第２図は
第１図のノアゲートの具体例を示す回路図、第３図は切
換回路の他の例を示す回路図である。 図中、ＭＣは正規のメモリセル、ＭＣ′は冗長メモリセ
ル、ＡＤはアドレスデコーダ、ＥＱは一致回路、ＮＯＲ
はノアゲート、Ｎ ＯＲ’は冗長メモリセルの選択回路
（ノアゲート）、ＩＮＶはインバータ、Ｑ１□はリセッ
ト用トランジスタである。

Claims (2)

    【実用新案登録請求の範囲】
  1. （１） 正規のメモリセルの他に冗長メモリセルを設
    け、該正規のメモリセルのうちの不良メモリセルがアド
    レス指定された時は該冗長メモリセルを選択するように
    してなる記憶装置において、アドレスデコーダの各ワー
    ド線またはビット線選択用の論理ゲートの各々にそれぞ
    れ当該ワード線またはビット線の選択を禁止するトラン
    ジスタを設け、またアドレス信号が前記不良メモリセル
    を指定するとき出力を生じる一致回路を設け、該一致回
    路の出力で前記トランジスタを作動させて正規メモリセ
    ル群の選択を一斉に禁止し、且つ該一致回路の出力の反
    転信号で冗長メモリセルの選択回路を作動させるように
    してなることを特徴とする、冗長ビットを有する記憶装
    置。
  2. （２）アドレスデコーダは複数のノアゲートからなり、
    各ノアゲートを構成するトランジスタに並列に一致回路
    の出力でオンになるトランジスタが接続され、不良メモ
    リセルの選択時に該トランジスタがオンになって該ノア
    ゲ゛−トの出力を非選択レベルにするようをこしてなる
    ことを特徴とする、実用新案登録請求の範囲第１項記載
    の冗長ビットを有する記憶装置。
JP1979157393U 1979-11-13 1979-11-13 冗長ビットを有する記憶装置 Expired JPS5928560Y2 (ja)

Priority Applications (4)

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JP1979157393U JPS5928560Y2 (ja) 1979-11-13 1979-11-13 冗長ビットを有する記憶装置
EP80303939A EP0029322B1 (en) 1979-11-13 1980-11-05 Semiconductor memory device with redundancy
DE8080303939T DE3068717D1 (en) 1979-11-13 1980-11-05 Semiconductor memory device with redundancy
US06/206,272 US4365319A (en) 1979-11-13 1980-11-12 Semiconductor memory device

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JPS5677100U JPS5677100U (ja) 1981-06-23
JPS5928560Y2 true JPS5928560Y2 (ja) 1984-08-17

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EP (1) EP0029322B1 (ja)
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DE (1) DE3068717D1 (ja)

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