JP2547633B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2547633B2 JP2547633B2 JP1116527A JP11652789A JP2547633B2 JP 2547633 B2 JP2547633 B2 JP 2547633B2 JP 1116527 A JP1116527 A JP 1116527A JP 11652789 A JP11652789 A JP 11652789A JP 2547633 B2 JP2547633 B2 JP 2547633B2
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G11C—STATIC STORES
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- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/806—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout by reducing size of decoders
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- G11C8/10—Decoders
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関し、とくに冗長回路
を備えた半導体記憶装置に関するものである。
を備えた半導体記憶装置に関するものである。
第６図は、冗長回路を備え、アドレス入力としてA0〜
A7の信号をもち、メモリセルアレイを２分の１分割動作
させる64kビツトの従来の半導体記憶装置の構成を示す
ブロツク図である。
A7の信号をもち、メモリセルアレイを２分の１分割動作
させる64kビツトの従来の半導体記憶装置の構成を示す
ブロツク図である。
第６図において、メモリセルアレイ1aまたは1bは、複
数行および複数列に配列された複数のメモリセルを含
む。また、メモリセルアレイ1a,1bそれぞれは、複数行
に配列されたスペアメモリセルからなるスペア行2aおよ
び2bを含む。
数行および複数列に配列された複数のメモリセルを含
む。また、メモリセルアレイ1a,1bそれぞれは、複数行
に配列されたスペアメモリセルからなるスペア行2aおよ
び2bを含む。
RASバツフア12は、外部から与えられるロウアドレス
ストローブ信号/RASに応答して行アドレスバツフア８、
／Φｐ発生回路14、Rx発生回路16および、センスアンプ
制御回路17を活性化させる。／Φｐ発生回路14、Rx発生
回路16は、所定のタイミングでそれぞれプリチヤージ信
号／Φｐ、および、駆動信号Rxを発生する。
ストローブ信号/RASに応答して行アドレスバツフア８、
／Φｐ発生回路14、Rx発生回路16および、センスアンプ
制御回路17を活性化させる。／Φｐ発生回路14、Rx発生
回路16は、所定のタイミングでそれぞれプリチヤージ信
号／Φｐ、および、駆動信号Rxを発生する。
CASバツフア13は、外部から与えられるコラムアドレ
スストローブ信号/CASに応答して、列アドレスバツフア
10およびリード・ライトバツフア20を活性化させる。行
アドレスバツフア８は、外部から与えられるアドレス信
号A0〜A7をラツチしてそれらの一部を行アドレス信号RA
2〜RA6として行プリデコーダ９に与え、残りを行アドレ
ス信号RA0〜RA1としてRxサブデコーダ15に与え又、行ア
ドレス信号RA7をブロック選択手段であるブロツク制御
信号発生回路47に与える。
スストローブ信号/CASに応答して、列アドレスバツフア
10およびリード・ライトバツフア20を活性化させる。行
アドレスバツフア８は、外部から与えられるアドレス信
号A0〜A7をラツチしてそれらの一部を行アドレス信号RA
2〜RA6として行プリデコーダ９に与え、残りを行アドレ
ス信号RA0〜RA1としてRxサブデコーダ15に与え又、行ア
ドレス信号RA7をブロック選択手段であるブロツク制御
信号発生回路47に与える。
行プリデコーダ９は、行アドレスバツフア８から与え
られる行アドレス信号RA2〜RA6をプリデコードし、行選
択信号Xi,Xj,Xkをメイン行デコーダとなる行である群4
a,4bに与える。
られる行アドレス信号RA2〜RA6をプリデコードし、行選
択信号Xi,Xj,Xkをメイン行デコーダとなる行である群4
a,4bに与える。
行デコーダ群4a,4bは、／Φｐ発生回路14からのプリ
チヤージ信号／Φｐに応答して行選択信号Xi,Xj,Xkに基
づいてメモリセルアレイ1aまたは1bの４行を選択する。
チヤージ信号／Φｐに応答して行選択信号Xi,Xj,Xkに基
づいてメモリセルアレイ1aまたは1bの４行を選択する。
Rxサブデコーダ15は、Rx発生回路16からの駆動信号Rx
に応答して、行アドレスバツフア８から与えられる行ア
ドレス信号RA0〜RA1に基づいてサブデコード信号Rx1〜R
x4をワードドライバ群３に与える。
に応答して、行アドレスバツフア８から与えられる行ア
ドレス信号RA0〜RA1に基づいてサブデコード信号Rx1〜R
x4をワードドライバ群３に与える。
ワードドライバ群３は、サブデコード信号Rx1〜Rx4に
対応して行デコード群4a,4bより選択された４行のうち
１行のワード線を駆動する。そして、ワードドライバ群
３、行デコーダ群4a,4b、行プリデコーダ９及びRxサブ
デコーダ15によって、行アドレス信号RA0〜RA6に基づい
たメモリセルアレイにおける特定の行に配設されたメモ
リセルを選択するための行選択手段を構成しているもの
である。
対応して行デコード群4a,4bより選択された４行のうち
１行のワード線を駆動する。そして、ワードドライバ群
３、行デコーダ群4a,4b、行プリデコーダ９及びRxサブ
デコーダ15によって、行アドレス信号RA0〜RA6に基づい
たメモリセルアレイにおける特定の行に配設されたメモ
リセルを選択するための行選択手段を構成しているもの
である。
列アドレスバツフア10は、外部から与えられるアドレ
ス信号A0〜A7をラツチしてそれらを列アドレス信号とし
て列プリデコーダ11に与える。
ス信号A0〜A7をラツチしてそれらを列アドレス信号とし
て列プリデコーダ11に与える。
列プリデコーダ11は、列アドレス信号をプリデコード
し、列選択信号を列デコーダ群6a,6bに与える。
し、列選択信号を列デコーダ群6a,6bに与える。
列デコーダ群6a,6bは、列選択信号に基づいてメモリ
セルアレイ1aまたは1bの１列を選択する。
セルアレイ1aまたは1bの１列を選択する。
ブロツク制御信号発生回路47は、行アドレス信号RA7
を用いて２分の１分割動作のメモリセルアレイ1aまたは
1bのブロツクを選択するブロツク選択信号となるブロツ
ク制御信号BSa,BSbを発生させる。
を用いて２分の１分割動作のメモリセルアレイ1aまたは
1bのブロツクを選択するブロツク選択信号となるブロツ
ク制御信号BSa,BSbを発生させる。
スペアRxサブデコーダ19は、スペア行デコーダ選択信
号/SREa,/SREbをうけて、スペアサブデコード信号SRx1
〜SRx4を発生させる。
号/SREa,/SREbをうけて、スペアサブデコード信号SRx1
〜SRx4を発生させる。
スペア行デコーダ選択信号発生回路18a,18bは、サブ
デコード信号Rx1〜Rx4を非活性化させ、冗長用選択手段
となるスペア行デコーダ5a,5bのどちらか一方を活性化
させるスペア行デコーダ選択信号/SREa,/SREbを発生さ
せる。
デコード信号Rx1〜Rx4を非活性化させ、冗長用選択手段
となるスペア行デコーダ5a,5bのどちらか一方を活性化
させるスペア行デコーダ選択信号/SREa,/SREbを発生さ
せる。
このようにして、１つのワード線および１つのビツト
線が選択され、それらの交点にあるメモリセルに対して
情報の読み出しまたは、書き込みが行われる。情報の読
み出しおよび書き込みは、リード・ライトバツフア20に
より選択される。リード・ライトバツフア20は、外部か
ら与えられるリード・ライト信号R/Wに応答して、入力
バツフア21または、出力バツフア22を活性化させる。入
力バツフア21が活性化されると入力データDinが上記の
ようにして選択されたメモリセルに書き込まれる。出力
バツフア22が活性化されると上記のようにして選択され
たメモリセルに蓄えられていた情報が出力データDoutと
して読み出される。
線が選択され、それらの交点にあるメモリセルに対して
情報の読み出しまたは、書き込みが行われる。情報の読
み出しおよび書き込みは、リード・ライトバツフア20に
より選択される。リード・ライトバツフア20は、外部か
ら与えられるリード・ライト信号R/Wに応答して、入力
バツフア21または、出力バツフア22を活性化させる。入
力バツフア21が活性化されると入力データDinが上記の
ようにして選択されたメモリセルに書き込まれる。出力
バツフア22が活性化されると上記のようにして選択され
たメモリセルに蓄えられていた情報が出力データDoutと
して読み出される。
第７図は、第６図に含まれる行プリデコーダ９の一部
分の構成を示す図であり、特に行選択信号Xiを発生させ
るための回路部分が示されている。ここでXiは、X5,X6,
X7,X8のいずれかを意味している。
分の構成を示す図であり、特に行選択信号Xiを発生させ
るための回路部分が示されている。ここでXiは、X5,X6,
X7,X8のいずれかを意味している。
ゲート回路23は、行アドレス信号RA2を受け、それと
同じ信号RA2とその行アドレス信号RA2を反転させた信号
/RA2とを出力する。ゲート回路24は、行アドレス信号RA
3を受け、それと同じ信号RA3とその行アドレス信号RA3
を反転させた信号/RA3とを出力する。ゲート回路25、2
6、27、28には、それぞれ信号RA2,/RA2のいずれか一
方、および信号RA3,/RA3のいずれか一方が入力される。
信号RA2,/RA2のいずれか一方、および信号RA3,/RA3のい
ずれか一方の組合せは、ゲート回路25、26、27、28で互
いに異なつている。ゲート回路25、26、27、28からは、
それぞれ行選択信号X5,X6,X7,X8が出力される。行アド
レス信号RA2,RA3のレベルに応じて行選択信号X5,X6,X7,
X8のうちいずれか一つが、“H"レベルとなり、他は、す
べて“L"レベルとなる。
同じ信号RA2とその行アドレス信号RA2を反転させた信号
/RA2とを出力する。ゲート回路24は、行アドレス信号RA
3を受け、それと同じ信号RA3とその行アドレス信号RA3
を反転させた信号/RA3とを出力する。ゲート回路25、2
6、27、28には、それぞれ信号RA2,/RA2のいずれか一
方、および信号RA3,/RA3のいずれか一方が入力される。
信号RA2,/RA2のいずれか一方、および信号RA3,/RA3のい
ずれか一方の組合せは、ゲート回路25、26、27、28で互
いに異なつている。ゲート回路25、26、27、28からは、
それぞれ行選択信号X5,X6,X7,X8が出力される。行アド
レス信号RA2,RA3のレベルに応じて行選択信号X5,X6,X7,
X8のうちいずれか一つが、“H"レベルとなり、他は、す
べて“L"レベルとなる。
第８図は、第６図に含まれる行プリデコーダ９の一部
分の構成を示す図であり、特に行選択信号Xjを発生させ
るための回路部分が示されている。ここでXjは、X9,X1
0,X11,X12のいずれかを意味している。
分の構成を示す図であり、特に行選択信号Xjを発生させ
るための回路部分が示されている。ここでXjは、X9,X1
0,X11,X12のいずれかを意味している。
ゲート回路29は、行アドレス信号RA4を受け、それと
同じ信号RA4とその行アドレス信号RA4を反転させた信号
/RA4とを出力する。ゲート回路30は、行アドレス信号RA
5を受け、それと同じ信号RA5とその行アドレス信号RA5
を反転させた信号/RA5とを出力する。ゲート回路31、3
2、33、34には、それぞれ信号RA4,/RA4のいずれか一
方、および信号RA5,/RA5のいずれか一方が入力される。
信号RA4,/RA4のいずれか一方、および信号RA5,/RA5のい
ずれか一方の組合せは、ゲート回路31、32、33、34で互
いに異なつている。ゲート回路31、32、33、34からは、
それぞれ行選択信号X9,X10,X11,X12が出力される。行ア
ドレス信号RA4,RA5のレベルに応じて行選択信号X9,X10,
X11,X12のうちいずれか一つが、“H"レベルとなり、他
は、すべて“L"レベルとなる。
同じ信号RA4とその行アドレス信号RA4を反転させた信号
/RA4とを出力する。ゲート回路30は、行アドレス信号RA
5を受け、それと同じ信号RA5とその行アドレス信号RA5
を反転させた信号/RA5とを出力する。ゲート回路31、3
2、33、34には、それぞれ信号RA4,/RA4のいずれか一
方、および信号RA5,/RA5のいずれか一方が入力される。
信号RA4,/RA4のいずれか一方、および信号RA5,/RA5のい
ずれか一方の組合せは、ゲート回路31、32、33、34で互
いに異なつている。ゲート回路31、32、33、34からは、
それぞれ行選択信号X9,X10,X11,X12が出力される。行ア
ドレス信号RA4,RA5のレベルに応じて行選択信号X9,X10,
X11,X12のうちいずれか一つが、“H"レベルとなり、他
は、すべて“L"レベルとなる。
第９図は、第６図に含まれる行プリデコーダ９の一部
分の構成を示す図であり、特に行選択信号Xkを発生させ
るための回路部分が示されている。ここでXkは、X13,X1
4のいずれかを意味している。
分の構成を示す図であり、特に行選択信号Xkを発生させ
るための回路部分が示されている。ここでXkは、X13,X1
4のいずれかを意味している。
ゲート回路35は、行アドレス信号RA6を受け、それと
同じ信号RA6とその行アドレス信号RA6を反転させた信号
/RA6とを出力する。ゲート回路36,37からは、それぞれ
行選択信号X13,X14が出力される。行アドレス信号RA6の
レベルに応じて行選択信号X13,X14のうちいずれか一つ
が、“H"レベルとなり、他は、“L"レベルとなる。
同じ信号RA6とその行アドレス信号RA6を反転させた信号
/RA6とを出力する。ゲート回路36,37からは、それぞれ
行選択信号X13,X14が出力される。行アドレス信号RA6の
レベルに応じて行選択信号X13,X14のうちいずれか一つ
が、“H"レベルとなり、他は、“L"レベルとなる。
第10図は、第６図に含まれるRxサブデコーダ15の構成
を示す図である。Rx1発生回路40、Rx2発生回路41、Rx3
発生回路42、Rx4発生回路43は、それぞれ行アドレス信
号RA0,RA1および反転信号/RA0,/RA1のレベルに応じて、
サブデコード信号Rx1、Rx2、Rx3、Rx4のいずれか１つを
出力する。
を示す図である。Rx1発生回路40、Rx2発生回路41、Rx3
発生回路42、Rx4発生回路43は、それぞれ行アドレス信
号RA0,RA1および反転信号/RA0,/RA1のレベルに応じて、
サブデコード信号Rx1、Rx2、Rx3、Rx4のいずれか１つを
出力する。
第11図は、第６図に含まれるブロツク制御信号発生回
路47の一部分の構成を示す図である。ゲート回路44は、
行アドレス信号RA7を受け、それと同じ信号RA7とその行
アドレス信号RA7を反転させた信号/RA7とを出力する。
ゲート回路45からは、それぞれブロツク制御信号BSa,BS
bが出力される。行アドレス信号RA7のレベルに応じてブ
ロツク制御信号BSa,BSbのうちいずれか一つが、“H"レ
ベルとなり、他は、“L"レベルとなる。
路47の一部分の構成を示す図である。ゲート回路44は、
行アドレス信号RA7を受け、それと同じ信号RA7とその行
アドレス信号RA7を反転させた信号/RA7とを出力する。
ゲート回路45からは、それぞれブロツク制御信号BSa,BS
bが出力される。行アドレス信号RA7のレベルに応じてブ
ロツク制御信号BSa,BSbのうちいずれか一つが、“H"レ
ベルとなり、他は、“L"レベルとなる。
第12図は、第６図に含まれるメモリセルアレイ1aおよ
びその周辺部の詳細な構成を示す図である。なお、第12
図において、メモリセルアレイ1a及び行デコーダ群4aと
スペア行2a、列デコーダ群6a、センスアンプ群7a及びス
ペア行デコーダ5aとの上下配置を、図示の都合上第６図
に対して逆に図示している。メモリセルアレイ1aには、
4m本のワード線WLおよび複数のビツト線対BL,/BLが互い
に交差するように配置されている。ここでｍは、正の整
数である。また、これらのワード線WLの側方には、４本
のスペアワード線SWLが配置されている。各ワード線WL
とビツト線対BL,/BLの交点には、メモリセルMCが設けら
れ、各スペアワード線SWLとビツト線対BL,/BLの交点に
はスペアメモリセルSMCが設けられている。4m本のワー
ド線WLおよび４本のスペアワード線SWLに対応して（4m
＋４）個のワードドライバ3xが設けられている。各ワー
ド線WLおよび各スペアワード線SWLは、対応するワード
ドライバ3xに接続されている。4m本のワード線WLおよび
ワードドライバ3xは、各々が４本のワード線WLおよび４
つのワードドライバ3xからなるｍ組に分けられる。それ
らのｍ組に対応してｍ個の行デコーダ4xが設けられてい
る。各行デコーダ4xにより、対応する４つのワードドラ
イバ3xが選択される。また、４本のスペアワード線SWL
および４つのワードドライバ3xに対応して１つのスペア
行デコーダ5aが設けられている。そのスペア行デコーダ
5aより、対応する４つのワードドライバ3xが選択され
る。
びその周辺部の詳細な構成を示す図である。なお、第12
図において、メモリセルアレイ1a及び行デコーダ群4aと
スペア行2a、列デコーダ群6a、センスアンプ群7a及びス
ペア行デコーダ5aとの上下配置を、図示の都合上第６図
に対して逆に図示している。メモリセルアレイ1aには、
4m本のワード線WLおよび複数のビツト線対BL,/BLが互い
に交差するように配置されている。ここでｍは、正の整
数である。また、これらのワード線WLの側方には、４本
のスペアワード線SWLが配置されている。各ワード線WL
とビツト線対BL,/BLの交点には、メモリセルMCが設けら
れ、各スペアワード線SWLとビツト線対BL,/BLの交点に
はスペアメモリセルSMCが設けられている。4m本のワー
ド線WLおよび４本のスペアワード線SWLに対応して（4m
＋４）個のワードドライバ3xが設けられている。各ワー
ド線WLおよび各スペアワード線SWLは、対応するワード
ドライバ3xに接続されている。4m本のワード線WLおよび
ワードドライバ3xは、各々が４本のワード線WLおよび４
つのワードドライバ3xからなるｍ組に分けられる。それ
らのｍ組に対応してｍ個の行デコーダ4xが設けられてい
る。各行デコーダ4xにより、対応する４つのワードドラ
イバ3xが選択される。また、４本のスペアワード線SWL
および４つのワードドライバ3xに対応して１つのスペア
行デコーダ5aが設けられている。そのスペア行デコーダ
5aより、対応する４つのワードドライバ3xが選択され
る。
一方、複数のビツト線対BL,/BLに対して複数のセンス
アンプ7xおよび複数の行デコーダ6xが設けられている。
各ビツト線対BL,/BLは、対応するセンスアンプ7xおよび
対応する列デコーダ6xに接続されている。
アンプ7xおよび複数の行デコーダ6xが設けられている。
各ビツト線対BL,/BLは、対応するセンスアンプ7xおよび
対応する列デコーダ6xに接続されている。
上記において不良のメモリセルまたは、不良のワード
線が形成された場合には、その不良のメモリセルまた
は、不良のワード線に対応する行デコーダ4xが選択され
る代わりに、スペア行デコーダ5aが選択される。
線が形成された場合には、その不良のメモリセルまた
は、不良のワード線に対応する行デコーダ4xが選択され
る代わりに、スペア行デコーダ5aが選択される。
第13図は第12図に含まれる行デコーダ4x、ワードドラ
イバ3xの具体的な回路構成を示す図である。
イバ3xの具体的な回路構成を示す図である。
行デコーダ4xは、ＮチヤネルMOSトランジスタQ1,Q2,Q
3,Q4,Q7、ＰチヤネルMOSトランジスタQ5,Q6,Q8よりな
る。トランジスタQ5のゲートには、プリチヤージ信号／
Φｐが与えられトランジスタQ6のゲートはノードN2に接
続されている。トランジスタQ1,Q2,Q3のゲートには、そ
れぞれ行選択信号Xi,Xj,Xkが与えられ、トランジスタQ4
のゲートには、ブロツク制御信号BSaが与えられる。ト
ランジスタQ7およびトランジスタQ8がインバータを形成
している。したがつて、ノードN2のレベルはノードN1の
レベルとは極性が反対となる。
3,Q4,Q7、ＰチヤネルMOSトランジスタQ5,Q6,Q8よりな
る。トランジスタQ5のゲートには、プリチヤージ信号／
Φｐが与えられトランジスタQ6のゲートはノードN2に接
続されている。トランジスタQ1,Q2,Q3のゲートには、そ
れぞれ行選択信号Xi,Xj,Xkが与えられ、トランジスタQ4
のゲートには、ブロツク制御信号BSaが与えられる。ト
ランジスタQ7およびトランジスタQ8がインバータを形成
している。したがつて、ノードN2のレベルはノードN1の
レベルとは極性が反対となる。
行デコーダ4xのノードN1、ノードN2は、対応する４つ
のワードドライバ3xに接続されている。ワードドライバ
3xは、ＮチヤネルMOSトランジスタQ9,Q10,Q11からな
る。トランジスタQ10は、サブデコード信号Rx1、Rx2、R
x3、Rx4のいずれか１つとワード線WLとの間に接続され
ている。
のワードドライバ3xに接続されている。ワードドライバ
3xは、ＮチヤネルMOSトランジスタQ9,Q10,Q11からな
る。トランジスタQ10は、サブデコード信号Rx1、Rx2、R
x3、Rx4のいずれか１つとワード線WLとの間に接続され
ている。
次に第13図の動作について説明する。プリチヤージ信
号／Φｐが“L"レベルのときには、トランジスタQ5がオ
ン状態になつており、ノードN1の電位は“H"レベルとな
つている。このため、ワードドライバ3xのトランジスタ
Q11がオン状態となつており、ワード線WLの電位は“L"
レベルとなつている。プリチヤージ信号／Φｐが“H"レ
ベルに立ち上がるとトランジスタQ5がオフする。トラン
ジスタQ1,Q2,Q3,Q4のゲートに与えられる行選択信号Xi,
Xj,Xk及びブロツク制御信号BSaがすべて“H"レベルにな
るとトランジスタQ1,Q2,Q3,Q4がすべてオンする。ノー
ドN1の電位は“L"レベル、ノードN2の電位は“H"レベル
となり、ワードドライバ3xのトランジスタQ10がオン
し、トランジスタQ11がオフする。そしてサブデコード
信号Rx1、Rx2、Rx3、Rx4のいずれか１つが“H"レベルに
立ち上がるとそれに対応するワード線WLの電位は“H"レ
ベルとなる。
号／Φｐが“L"レベルのときには、トランジスタQ5がオ
ン状態になつており、ノードN1の電位は“H"レベルとな
つている。このため、ワードドライバ3xのトランジスタ
Q11がオン状態となつており、ワード線WLの電位は“L"
レベルとなつている。プリチヤージ信号／Φｐが“H"レ
ベルに立ち上がるとトランジスタQ5がオフする。トラン
ジスタQ1,Q2,Q3,Q4のゲートに与えられる行選択信号Xi,
Xj,Xk及びブロツク制御信号BSaがすべて“H"レベルにな
るとトランジスタQ1,Q2,Q3,Q4がすべてオンする。ノー
ドN1の電位は“L"レベル、ノードN2の電位は“H"レベル
となり、ワードドライバ3xのトランジスタQ10がオン
し、トランジスタQ11がオフする。そしてサブデコード
信号Rx1、Rx2、Rx3、Rx4のいずれか１つが“H"レベルに
立ち上がるとそれに対応するワード線WLの電位は“H"レ
ベルとなる。
第14図は、第６図に含まれるRxサブデコーダ15の回路
を示す図である。
を示す図である。
Rxサブデコーダ15は、ＮチヤネルMOSトランジスタQ2
1,Q22,Q25、Q26、Q27、Q31、Q32、Q34、Q35、Ｐチヤネ
ルMOSトランジスタQ23,Q24,Q28、Q29、Q30、Q33よりな
る。トランジスタQ21、Q22、Q23、Q24で形成するNAND回
路はスペア行デコーダ選択信号/SREa、/SREbを受けてこ
れら両信号がともに“H"レベルであると“L"レベルの信
号を出力し、両信号のうち少なくとも一方の信号“L"レ
ベルであると“H"レベルの信号を出力する。トランジス
タQ25、Q26,Q27,Q28,Q29,Q30で形成するNOR回路には、
トランジスタQ21、Q22、Q23、Q24で形成するNAND回路よ
り発生された信号と行アドレス信号RAO、/RAOのいずれ
か、そして行アドレス信号RA1、/RA1のいずれかが入力
している。
1,Q22,Q25、Q26、Q27、Q31、Q32、Q34、Q35、Ｐチヤネ
ルMOSトランジスタQ23,Q24,Q28、Q29、Q30、Q33よりな
る。トランジスタQ21、Q22、Q23、Q24で形成するNAND回
路はスペア行デコーダ選択信号/SREa、/SREbを受けてこ
れら両信号がともに“H"レベルであると“L"レベルの信
号を出力し、両信号のうち少なくとも一方の信号“L"レ
ベルであると“H"レベルの信号を出力する。トランジス
タQ25、Q26,Q27,Q28,Q29,Q30で形成するNOR回路には、
トランジスタQ21、Q22、Q23、Q24で形成するNAND回路よ
り発生された信号と行アドレス信号RAO、/RAOのいずれ
か、そして行アドレス信号RA1、/RA1のいずれかが入力
している。
第15図は、第12図に含まれるスペア行デコーダ5aの具
体的な回路構成を示す図である。
体的な回路構成を示す図である。
スペア行デコーダ5aは、ＮチヤネルMOSトランジスタQ
41,Q42,Q45、ＰチヤネルMOSトランジスタQ43,Q44,Q46よ
りなる。トランジスタQ41、Q42,Q43,Q44で形成するNOR
回路には、、サブデコード信号Rx1〜Rx4を非活性化さ
せ、スペア行デコーダ5aを活性化させるスペア行デコー
ダ選択信号/SREaとメモリセルアレイ1aを選択するブロ
ツク選択信号BSaの反転信号/BSaが入力しており、トラ
ンジスタQ45、Q46で形成するインバータは前記NOR回路
より出力される信号を受けてその反転信号を発生させ
る。スペア行デコーダ5aにスペア行デコーダ選択信号/S
REaとブロツク選択信号BSaの反転信号/BSa両方が“L"レ
ベルのときにノードN3の電位は“H"レベル、ノードN4の
電位は“L"レベルとなり、ワードドライバ3xのトランジ
スタQ48がオンし、トランジスタQ49がオフする。そして
スペアサブデコード信号SRx1、SRx2、SRx3、SRx4のいず
れか１つが“H"レベルに立ち上がるとそれに対応するワ
ード線WLの電位は“H"レベルとなる。
41,Q42,Q45、ＰチヤネルMOSトランジスタQ43,Q44,Q46よ
りなる。トランジスタQ41、Q42,Q43,Q44で形成するNOR
回路には、、サブデコード信号Rx1〜Rx4を非活性化さ
せ、スペア行デコーダ5aを活性化させるスペア行デコー
ダ選択信号/SREaとメモリセルアレイ1aを選択するブロ
ツク選択信号BSaの反転信号/BSaが入力しており、トラ
ンジスタQ45、Q46で形成するインバータは前記NOR回路
より出力される信号を受けてその反転信号を発生させ
る。スペア行デコーダ5aにスペア行デコーダ選択信号/S
REaとブロツク選択信号BSaの反転信号/BSa両方が“L"レ
ベルのときにノードN3の電位は“H"レベル、ノードN4の
電位は“L"レベルとなり、ワードドライバ3xのトランジ
スタQ48がオンし、トランジスタQ49がオフする。そして
スペアサブデコード信号SRx1、SRx2、SRx3、SRx4のいず
れか１つが“H"レベルに立ち上がるとそれに対応するワ
ード線WLの電位は“H"レベルとなる。
第16図は、第６図に含まれるスペアRxサブデコーダ19
の回路を示す図である。
の回路を示す図である。
スペアRxサブデコーダ19は、ＮチヤネルMOSトランジ
スタQ51,Q52,Q55、Q57、Q58、Q59、Q63、Q64、Q66、Q6
7、及びＰチヤネルMOSトランジスタQ53,Q54,Q56、Q60、
Q61、Q62、Q65よりなる。トランジスタQ51、Q52、Q53、
Q54で形成するNAND回路はスペア行デコーダ選択信号/SR
Ea、/SREbを受けてその反転信号を発生させる。トラン
ジスタQ57、Q58,Q59,Q60,Q61,Q62で形成するNOR回路に
は、トランジスタQ51、Q52、Q53、Q54で形成するNAND回
路より発生された信号がトランジスタQ55、Q56で形成す
るインバータにより反転された信号と行アドレス信号RA
0、/RA0のいずれか、そして行アドレス信号RA1、/RA1の
いずれかが入力している。従つてスペア行デコーダ選択
信号/SREa、/SREbのいずれもが“H"レベルのとき、スペ
アRxサブデコード信号SRx1〜SRx4は、すべて非選択とな
る。従つてスペア行デコーダ選択信号/SREa、/SREbのい
ずれかが“L"レベルのとき、行アドレス信号RA0、/RA0
のいずれか、そして行アドレス信号RA1、/RA1のいずれ
かに対応するスペアRxサブデコード信号SRx1〜SRx4が、
選択状態となる。
スタQ51,Q52,Q55、Q57、Q58、Q59、Q63、Q64、Q66、Q6
7、及びＰチヤネルMOSトランジスタQ53,Q54,Q56、Q60、
Q61、Q62、Q65よりなる。トランジスタQ51、Q52、Q53、
Q54で形成するNAND回路はスペア行デコーダ選択信号/SR
Ea、/SREbを受けてその反転信号を発生させる。トラン
ジスタQ57、Q58,Q59,Q60,Q61,Q62で形成するNOR回路に
は、トランジスタQ51、Q52、Q53、Q54で形成するNAND回
路より発生された信号がトランジスタQ55、Q56で形成す
るインバータにより反転された信号と行アドレス信号RA
0、/RA0のいずれか、そして行アドレス信号RA1、/RA1の
いずれかが入力している。従つてスペア行デコーダ選択
信号/SREa、/SREbのいずれもが“H"レベルのとき、スペ
アRxサブデコード信号SRx1〜SRx4は、すべて非選択とな
る。従つてスペア行デコーダ選択信号/SREa、/SREbのい
ずれかが“L"レベルのとき、行アドレス信号RA0、/RA0
のいずれか、そして行アドレス信号RA1、/RA1のいずれ
かに対応するスペアRxサブデコード信号SRx1〜SRx4が、
選択状態となる。
第17図は第６図に含まれるスペア行デコーダ選択信号
発生回路18aの回路を示す図である。
発生回路18aの回路を示す図である。
図中、Q72、Q73、Q76、Q77、Q79、Q80、Q81、Q83はＰ
チヤネルMOSトランジスタ、Q70、Q71、Q74、Q75、Q78、
Q84〜Q99はＮチヤネルMOSトランジスタ、LN1〜LN16はリ
ンク素子を表す。第16図において通常は、リンク素子LN
1〜LN16が接続されているため、アドレス信号RA1〜/RA7
のいずれかが入力することにより、ＮチヤネルMOSトラ
ンジスタQ84〜Q99のいずれかがオン状態となるため、ノ
ードN9の電位は、“L"となり、スペア行デコーダ選択信
号/SREaは“H"となつている。この場合は、スペアワー
ド線は、非選択状態となる。
チヤネルMOSトランジスタ、Q70、Q71、Q74、Q75、Q78、
Q84〜Q99はＮチヤネルMOSトランジスタ、LN1〜LN16はリ
ンク素子を表す。第16図において通常は、リンク素子LN
1〜LN16が接続されているため、アドレス信号RA1〜/RA7
のいずれかが入力することにより、ＮチヤネルMOSトラ
ンジスタQ84〜Q99のいずれかがオン状態となるため、ノ
ードN9の電位は、“L"となり、スペア行デコーダ選択信
号/SREaは“H"となつている。この場合は、スペアワー
ド線は、非選択状態となる。
不良ワード線が存在する場合、該不良ワード線を選択
するアドレス信号が入力するトランジスタに対応するリ
ンク素子をレーザビームにより予め溶断しておくと、該
不良ワード線を選択するアドレス信号がＮチヤネルMOS
トランジスタQ84〜Q99に入力した場合ノードN9の電位
は、下がらず“H"を保つていることにより、Φｐが“H"
に立ち上がつた時点でスペア行デコーダ選択信号/SREa
が“L"に立ち下がることになる。第17図は、スペア行デ
コーダ選択信号/SREaについて説明しているが、スペア
行デコーダ選択信号/SREbについても同様である。
するアドレス信号が入力するトランジスタに対応するリ
ンク素子をレーザビームにより予め溶断しておくと、該
不良ワード線を選択するアドレス信号がＮチヤネルMOS
トランジスタQ84〜Q99に入力した場合ノードN9の電位
は、下がらず“H"を保つていることにより、Φｐが“H"
に立ち上がつた時点でスペア行デコーダ選択信号/SREa
が“L"に立ち下がることになる。第17図は、スペア行デ
コーダ選択信号/SREaについて説明しているが、スペア
行デコーダ選択信号/SREbについても同様である。
ワード線不良が存在する場合、不良ワード線を選択す
る行アドレスが入力された時スペア行デコーダ選択信号
/SREa、/SREbのどちらか一方が“L"となるため、第14図
におけるノードN10の電位は“H"、ノードN11の電位は
“L"、ノードN12の電位は“H"となりすべてのサブデコ
ード信号Rx1、Rx2、Rx3、Rx4が“L"となる。
る行アドレスが入力された時スペア行デコーダ選択信号
/SREa、/SREbのどちらか一方が“L"となるため、第14図
におけるノードN10の電位は“H"、ノードN11の電位は
“L"、ノードN12の電位は“H"となりすべてのサブデコ
ード信号Rx1、Rx2、Rx3、Rx4が“L"となる。
上記、従来例は、第６図におけるメモリセルアレイ1a
について述べたが、メモリセルアレイ1bについても同様
である。
について述べたが、メモリセルアレイ1bについても同様
である。
上記の半導体記憶装置においては、スペア行デコーダ
選択信号発生回路がメモリセルアレイのブロツク分割動
作の数だけ必要であり、そのための回路レイアウトや配
線に要する領域が増大する問題点があつた。
選択信号発生回路がメモリセルアレイのブロツク分割動
作の数だけ必要であり、そのための回路レイアウトや配
線に要する領域が増大する問題点があつた。
この発明は上記のような問題点を解消するためになさ
れたものであり、複数の冗長用メモリセルアレイそれぞ
れに対応して設けられる、冗長用メモリセルアレイを選
択するための複数の冗長用選択手段に対して活性化させ
るための信号を出力する手段のための回路レイアウトや
配線に要する領域の増大の少ない半導体記憶装置を得る
ことを目的とする。
れたものであり、複数の冗長用メモリセルアレイそれぞ
れに対応して設けられる、冗長用メモリセルアレイを選
択するための複数の冗長用選択手段に対して活性化させ
るための信号を出力する手段のための回路レイアウトや
配線に要する領域の増大の少ない半導体記憶装置を得る
ことを目的とする。
複数のブロック、ブロック選択手段、スペア活性信号
発生手段、およびスペアワード線選択信号発生手段を備
える。ブロック選択手段は、外部から供給される複数の
ブロックのいずかを選択するためのブロック選択信号を
発生する。複数のブロックのそれぞれは、メモリセルア
レイ、行選択手段、スペアメモリセルアレイ、およびス
ペア行選択信号を有する。メモリセルアレイは、複数の
第１の行および複数の第１の列に配置された複数のメモ
リセルと、複数の第１の行に配置され、それぞれが対応
する第１の行に配置されたメモリセルと接続された複数
のワード線とを含む。行選択手段は、ブロック選択信号
に応答して活性化され、行アドレス信号に応答して複数
のワード線のうち１つを選択する。スペアメモリセルア
レイは、複数の第２の行および複数の第２の列に配置さ
れ、メモリセルアレイに不良部分が存在するとその不良
部分のメモリセルと置き換えるための複数のスペアメモ
リセルと、複数の第２の行に配置され、それぞれが対応
する第２の行に配置されたスペアメモリセルと接続され
た複数のスペアワード線とを含。スペア行選択手段は、
ブロック選択信号および所定のスペア活性信号に応答し
て活性化され、所定のスペアワード線選択信号に応答し
て複数のスペアワード線のうち１つを選択する。スペア
活性信号発生手段は、複数のブロック内の複数のスペア
行選択手段に共通して設けられ、ブロック選択手段によ
って選択されたブロック内のメモリセルアレイに不良部
分が存在しかつその選択されたブロック内の行選択手段
がその不良部分のワード線を選択することになる場合に
スペア活性信号を発生し、複数のスペア行選択手段に共
通してスペア活性信号を供給する。スペアワード線選択
信号発生手段は、複数のブロック内の複数のスペア行選
択手段に共通して設けられ、行アドレス信号に応答して
ワード線選択信号を発生し、複数のスペア行選択手段に
共通してスペアワード線選択信号を供給する。
発生手段、およびスペアワード線選択信号発生手段を備
える。ブロック選択手段は、外部から供給される複数の
ブロックのいずかを選択するためのブロック選択信号を
発生する。複数のブロックのそれぞれは、メモリセルア
レイ、行選択手段、スペアメモリセルアレイ、およびス
ペア行選択信号を有する。メモリセルアレイは、複数の
第１の行および複数の第１の列に配置された複数のメモ
リセルと、複数の第１の行に配置され、それぞれが対応
する第１の行に配置されたメモリセルと接続された複数
のワード線とを含む。行選択手段は、ブロック選択信号
に応答して活性化され、行アドレス信号に応答して複数
のワード線のうち１つを選択する。スペアメモリセルア
レイは、複数の第２の行および複数の第２の列に配置さ
れ、メモリセルアレイに不良部分が存在するとその不良
部分のメモリセルと置き換えるための複数のスペアメモ
リセルと、複数の第２の行に配置され、それぞれが対応
する第２の行に配置されたスペアメモリセルと接続され
た複数のスペアワード線とを含。スペア行選択手段は、
ブロック選択信号および所定のスペア活性信号に応答し
て活性化され、所定のスペアワード線選択信号に応答し
て複数のスペアワード線のうち１つを選択する。スペア
活性信号発生手段は、複数のブロック内の複数のスペア
行選択手段に共通して設けられ、ブロック選択手段によ
って選択されたブロック内のメモリセルアレイに不良部
分が存在しかつその選択されたブロック内の行選択手段
がその不良部分のワード線を選択することになる場合に
スペア活性信号を発生し、複数のスペア行選択手段に共
通してスペア活性信号を供給する。スペアワード線選択
信号発生手段は、複数のブロック内の複数のスペア行選
択手段に共通して設けられ、行アドレス信号に応答して
ワード線選択信号を発生し、複数のスペア行選択手段に
共通してスペアワード線選択信号を供給する。
この発明においては、スペア活性信号発生手段が複数
のスペア行選択手段に共通して設けられているので、ス
ペア活性信号発生手段からのスペア活性信号は複数のス
ペア行選択手段に共通して供給される。スペアワード線
選択信号発生手段もまた複数のスペア行選択手段に共通
してけられているので、スペアワード線選択信号発生手
段からのスペアワード線選択信号もまた複数のスペア行
選択手段に共通して供給される。
のスペア行選択手段に共通して設けられているので、ス
ペア活性信号発生手段からのスペア活性信号は複数のス
ペア行選択手段に共通して供給される。スペアワード線
選択信号発生手段もまた複数のスペア行選択手段に共通
してけられているので、スペアワード線選択信号発生手
段からのスペアワード線選択信号もまた複数のスペア行
選択手段に共通して供給される。
以下、この発明の一実施例を図を用いて説明する。
第１図は、この発明の一実施例による冗長回路を備
え、アドレス入力としてA0〜A7の信号をもち、メモリセ
ルアレイを２分の１分割動作させる64kビツトの半導体
記憶装置の構成を示すブロツク図である。
え、アドレス入力としてA0〜A7の信号をもち、メモリセ
ルアレイを２分の１分割動作させる64kビツトの半導体
記憶装置の構成を示すブロツク図である。
第１図の半導体記憶装置が第６図の半導体記憶装置と
相違するのは、サブデコード信号Rx1〜Rx4を出力するサ
ブ行デコーダであるRxサブデコーダ15を非活性化させ、
冗長用メイン行デコーダとなるスペア行デコーダ5a,5b
（行選択手段）を活性化させる共通選択信号であるスペ
ア行デコーダ選択信号を発生させる選択信号発生手段と
なる。スペア行デコーダ選択信号発生回路18をメモリセ
ルアレイのブロツク分割動作のメモリセルアレイ1a、1b
で共有していることである。
相違するのは、サブデコード信号Rx1〜Rx4を出力するサ
ブ行デコーダであるRxサブデコーダ15を非活性化させ、
冗長用メイン行デコーダとなるスペア行デコーダ5a,5b
（行選択手段）を活性化させる共通選択信号であるスペ
ア行デコーダ選択信号を発生させる選択信号発生手段と
なる。スペア行デコーダ選択信号発生回路18をメモリセ
ルアレイのブロツク分割動作のメモリセルアレイ1a、1b
で共有していることである。
第１図の半導体記憶装置において不良が生じた場合、
不良アドレスを選択する信号が入力されると行アドレス
バツフア８で発生された行アドレス信号は、スペア行デ
コーダ選択信号発生回路18に入力しスペア行デコーダ選
択信号/SREが出力される。スペア行デコーダ選択信号/S
REはサブデコード信号Rx1〜Rx4を出力するRxサブデコー
ダ15を非活性化させる。そして、スペア行デコーダ5a,5
bを活性化させるようとする。この時、メモリセルアレ
イ1aで起こつた不良を選択する場合には、ブロツク選択
信号BSaが、また、メモリセルアレイ1bで起こつた不良
を選択する場合には、ブロツク選択信号BSbが活性化す
ることによりスペア行デコーダ5a,5bのいずれか１つが
活性化される。また、スペアサブデコード信号SRx1〜SR
x4のいずれかを活性化することにより、対応するスペア
ワード線SWLを活性化させる。
不良アドレスを選択する信号が入力されると行アドレス
バツフア８で発生された行アドレス信号は、スペア行デ
コーダ選択信号発生回路18に入力しスペア行デコーダ選
択信号/SREが出力される。スペア行デコーダ選択信号/S
REはサブデコード信号Rx1〜Rx4を出力するRxサブデコー
ダ15を非活性化させる。そして、スペア行デコーダ5a,5
bを活性化させるようとする。この時、メモリセルアレ
イ1aで起こつた不良を選択する場合には、ブロツク選択
信号BSaが、また、メモリセルアレイ1bで起こつた不良
を選択する場合には、ブロツク選択信号BSbが活性化す
ることによりスペア行デコーダ5a,5bのいずれか１つが
活性化される。また、スペアサブデコード信号SRx1〜SR
x4のいずれかを活性化することにより、対応するスペア
ワード線SWLを活性化させる。
第２図は、第１図の半導体記憶装置に含まれるRxサブ
デコーダ15の回路を示す図である。第２図において第14
図の従来例と異なるのは、入力するスペア行デコーダ選
択信号が/SREだけである点である。
デコーダ15の回路を示す図である。第２図において第14
図の従来例と異なるのは、入力するスペア行デコーダ選
択信号が/SREだけである点である。
第３図は、第１図の半導体記憶装置に含まれるスベア
行デコーダ5a及びスペアワードドライバ3xの回路を示す
図である。第３図において第15図の従来例と異なるの
は、入力するスペア行デコーダ選択信号が/SREだけであ
り、スペア行デコーダ選択信号/SREは、スペア行デコー
ダ5a,5bの両方に入力される。
行デコーダ5a及びスペアワードドライバ3xの回路を示す
図である。第３図において第15図の従来例と異なるの
は、入力するスペア行デコーダ選択信号が/SREだけであ
り、スペア行デコーダ選択信号/SREは、スペア行デコー
ダ5a,5bの両方に入力される。
第４図は、第１図の半導体記憶装置に含まれるスペア
Rxデコーダ19を示す図である。第４図において第16図の
従来例と異なるのは、入力するスペア行デコーダ選択信
号が/SREだけである点である。
Rxデコーダ19を示す図である。第４図において第16図の
従来例と異なるのは、入力するスペア行デコーダ選択信
号が/SREだけである点である。
第５図は、第１図の半導体記憶装置に含まれるスペア
行デコーダ選択信号/SRE発生回路16の回路を示す図であ
る。第５図においてメモリセルアレイ1aとメモリセルア
レイ1bに対応するリンク回路A,Bがそれぞれ配置されて
いる。さらに、これらリンク回路（A,B）からの選択信
号を、ブロック選択信号BSa,BSbによって制御されるＮ
チャネルMOSトランジスタQ100,Q101を介して受け、受け
た選択信号の少なくとも１つが“H"レベルであると“L"
レベルとなり、それ以外であると“H"レベルとなる２値
の共通選択信号（/SRE）を出力する共通選択信号出力部
が配置されている。このリング構成により、メモリセル
アレイ1aとメモリセルアレイ1bのどちらに属する不良ア
ドレスが入力する場合でもスペア行デコーダ選択信号が
/SREが、“Ｌ“レベルとなる。
行デコーダ選択信号/SRE発生回路16の回路を示す図であ
る。第５図においてメモリセルアレイ1aとメモリセルア
レイ1bに対応するリンク回路A,Bがそれぞれ配置されて
いる。さらに、これらリンク回路（A,B）からの選択信
号を、ブロック選択信号BSa,BSbによって制御されるＮ
チャネルMOSトランジスタQ100,Q101を介して受け、受け
た選択信号の少なくとも１つが“H"レベルであると“L"
レベルとなり、それ以外であると“H"レベルとなる２値
の共通選択信号（/SRE）を出力する共通選択信号出力部
が配置されている。このリング構成により、メモリセル
アレイ1aとメモリセルアレイ1bのどちらに属する不良ア
ドレスが入力する場合でもスペア行デコーダ選択信号が
/SREが、“Ｌ“レベルとなる。
上記実施例では、メモリセルブロツク1aについて説明
したがメモリセルブロツク1bについても同様である。
したがメモリセルブロツク1bについても同様である。
また、上記実施例では、ロウアドレス方向の冗長回路
のみについて説明したが、コラムアドレス方向の冗長に
ついても同様である。
のみについて説明したが、コラムアドレス方向の冗長に
ついても同様である。
以上のようにこの発明によれば、スペア活性信号発生
手段が複数のスペア行選択手段に共通して設けられると
ともに、スペアワード線選択信号発生手段が複数のスペ
ア行選択手段に共通して設けられているため、分割動作
のためのブロック数の増大に伴うチップ面積の増大を抑
制することができる。
手段が複数のスペア行選択手段に共通して設けられると
ともに、スペアワード線選択信号発生手段が複数のスペ
ア行選択手段に共通して設けられているため、分割動作
のためのブロック数の増大に伴うチップ面積の増大を抑
制することができる。
第１図は、この発明の一実施例による冗長回路を備え、
アドレス入力としてA0〜A7の信号をもち、メモリセルア
レイを２分の１分割動作させる64kビツトの従来の半導
体記憶装置の構成を示すブロツク図、第２図は第１図の
半導体記憶装置に含まれるRxサブデコーダ15の回路を示
す図、第３図は、第１図の半導体記憶装置に含まれるス
ペア行デコーダ5aの回路を示す図、第４図は、第１図の
半導体記憶装置に含まれるスペアRxサブデコーダ19の回
路を示す図、第５図は、第１図の半導体記憶装置に含ま
れるスペア行デコーダ選択信号発生回路18の回路を示す
図、第６図は、スペア行デコーダ選択信号発生回路がメ
モリセルアレイのブロツク分割動作の数だけ配置された
従来の半導体記憶装置の構成を示すブロツク図、第７
図、第８図、第９図は、第６図に含まれる行プリデコー
ダ９の一部分の構成を示す図、第10図は、第６図に含ま
れるRxサブデコーダ15の構成を示す図、第11図は、第６
図に含まれるブロック制御信号発生回路47の構成を示す
図、第12図は、第６図に含まれるメモリセルアレイ1aお
よびその周辺部の詳細な構成を示す図、第13図は、第12
図に含まれる行デコーダ4x、ワードドライバ3xの具体的
な回路構成を示す図、第14図は、第12図に含まれるRxサ
ブデコーダ15の回路を示す図、第15図は、第12図に含ま
れるスペア行デコーダ5aの具体的な回路構成を示す図、
第16図は、第６図に含まれるスペアRxサブデコーダ19の
回路を示す図、第17図は、第６図に含まれるスペア行デ
コーダ選択信号発生回路18aの回路を示す図である。 図において（1a）（1b）はメモリセルアレイ、（2a）
（2b）はスペア行、（4a）（4b）は行デコーダ群、（5
a）（5b）はスペア行デコーダである。 なお、各図中同一符号は同一または、相当部分を示す。
アドレス入力としてA0〜A7の信号をもち、メモリセルア
レイを２分の１分割動作させる64kビツトの従来の半導
体記憶装置の構成を示すブロツク図、第２図は第１図の
半導体記憶装置に含まれるRxサブデコーダ15の回路を示
す図、第３図は、第１図の半導体記憶装置に含まれるス
ペア行デコーダ5aの回路を示す図、第４図は、第１図の
半導体記憶装置に含まれるスペアRxサブデコーダ19の回
路を示す図、第５図は、第１図の半導体記憶装置に含ま
れるスペア行デコーダ選択信号発生回路18の回路を示す
図、第６図は、スペア行デコーダ選択信号発生回路がメ
モリセルアレイのブロツク分割動作の数だけ配置された
従来の半導体記憶装置の構成を示すブロツク図、第７
図、第８図、第９図は、第６図に含まれる行プリデコー
ダ９の一部分の構成を示す図、第10図は、第６図に含ま
れるRxサブデコーダ15の構成を示す図、第11図は、第６
図に含まれるブロック制御信号発生回路47の構成を示す
図、第12図は、第６図に含まれるメモリセルアレイ1aお
よびその周辺部の詳細な構成を示す図、第13図は、第12
図に含まれる行デコーダ4x、ワードドライバ3xの具体的
な回路構成を示す図、第14図は、第12図に含まれるRxサ
ブデコーダ15の回路を示す図、第15図は、第12図に含ま
れるスペア行デコーダ5aの具体的な回路構成を示す図、
第16図は、第６図に含まれるスペアRxサブデコーダ19の
回路を示す図、第17図は、第６図に含まれるスペア行デ
コーダ選択信号発生回路18aの回路を示す図である。 図において（1a）（1b）はメモリセルアレイ、（2a）
（2b）はスペア行、（4a）（4b）は行デコーダ群、（5
a）（5b）はスペア行デコーダである。 なお、各図中同一符号は同一または、相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 築出 正樹 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (72)発明者 藤島 一康 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (56)参考文献 特開 昭59−151398（ＪＰ，Ａ) 特開 昭63−160095（ＪＰ，Ａ)
Claims (2)
- 【請求項１】複数のブロック、および 外部から供給される行アドレス信号に応答して前記複数
のブロックのいずれかを選択するためのブロック選択信
号を発生するブロック選択手段を備え、 前記複数のブロックのそれぞれが、 （ａ） 複数の第１の行および複数の第１の列に配置さ
れた複数のメモリセルと、前記複数の第１の行に配置さ
れ、それぞれが対応する第１の行に配置されたメモリセ
ルと接続された複数のワード線とを含むメモリセルアレ
イ、 （ｂ） 前記ブロック選択信号に応答して活性化され、
前記行アドレス信号に応答して前記複数のワード線のう
ち１つを選択する行選択手段、 （ｃ） 複数の第２の行および複数の第２の列に配置さ
れ、前記メモリセルアレイに不良部分が存在するとその
不良部分のメモリセルと置き換えるための複数のスペア
メモリセルと、前記複数の第２の行に配置され、それぞ
れが対応する第２の行に配置されたスペアメモリセルと
接続された複数のスペアワード線とを含むスペアメモリ
セルアレイ、および （ｄ） 前記ブロック選択信号および所定のスペア活性
信号に応答して活性化され、所定のスペアワード線選択
信号に応答して前記複数のスペアワード線のうち１つを
選択するスペア行選択手段を有し、 前記複数のブロック内の複数のスペア行選択手段に共通
して設けられ、前記ブロック選択手段によって選択され
たブロック内のメモリセルアレイに不良部分が存在しか
つその選択されたブロック内の行選択手段がその不良部
分のワード線を選択することになる場合に前記スペア活
性信号を発生し、前記複数のスペア行選択手段に共通し
て前記スペア活性信号を供給するスペア活性信号発生手
段、および 前記複数のブロック内の複数のスペア行選択手段に共通
して設けられ、前記行アドレス信号に応答して前記スペ
アワード線選択信号を発生し、前記複数のスペア行選択
手段に共通して前記スペアワード線選択信号を供給する
スペアワード線選択信号発生手段を備えた半導体記憶装
置。 - 【請求項２】前記スペア活性信号発生手段は前記複数の
ブロック内の複数の行選択手段にも共通して前記スペア
活性信号を供給し、 前記行選択手段は前記スペア活性信号に応答して非活性
化されることを特徴とする請求項１記載の半導体記憶装
置。
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