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JPH03203100A - 半導体メモリ装置の並列テスト方法及び半導体メモリ装置 - Google Patents

半導体メモリ装置の並列テスト方法及び半導体メモリ装置

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JPH03203100A
JPH03203100A JP2081484A JP8148490A JPH03203100A JP H03203100 A JPH03203100 A JP H03203100A JP 2081484 A JP2081484 A JP 2081484A JP 8148490 A JP8148490 A JP 8148490A JP H03203100 A JPH03203100 A JP H03203100A
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semiconductor memory
memory device
parallel test
columns
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JP2081484A
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Hoon Choi
ホーン　チョイ
Dong-Il Shu
ドン―イル　シュー
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は半導体メモリ装置におけるメモリテストに係る
もので、特にメモリテスト時間を減らすための多数ビッ
ト並列テストに係る半導体メモリ装置の並列テスト方法
及び半導体メモリ装置に関するものである。
〈従来の技術と解決しようとする課題〉半導体メモリ装
置（またはメモリアレイ）が漸次高集積、微細化されて
行くことによりメモリの評価のためのテスト時間がその
分増加して動作電流（Ｏｐｅｒａｔｉｎｇ　Ｃｕｒｒｅ
ｎｔ）の消費が多く、冗長効率を低下させた。即ち冗長
効率の低下はより多くの冗長メモリアレイを必要とする
ので、それによるチップ製作費用を増加させた。
それゆえ、テスト時間の増加を減らすためにメモリ装置
に並列テスト機能を追加した。ＩＭバイト単位のメモリ
においては４ビツトずつテストする並列テスト方式を使
用し、４Ｍバイト級においては８ピント、１．６Ｍハイ
ド級においては１６ビツト以−七の多数ビット並列テス
ト方式を主に多く採用する趨勢にある。
多数ビット並列テスト方式を実施するためには優先的に
多数個のビ・ノドにアクセス（ａｃｃｅｓｓ）できなけ
ればならないが、一般に使用する方式は一つの例アトｌ
メスデコーダの出力端（列選択ライン）にゲートが共通
接続されてピントラインと人出カラインを連結するトラ
ンジスタの数を増す方式である。即ち、−度に選択され
る列の数を増して並列テストに適応させようとするもの
である。
第３図は従来の多数ビット並列テスト方式を表す回路図
であって、行デコーダ１０とワードラインＷＬＩ〜ＷＬ
４、多数のセンスアンプＳＡＩ〜ＳＡ４と連結されたビ
ットラインＢＬＩ、ＢＬＩ〜ＢＬ４．ＢＬ４、メモリセ
ルＭ、ゲーティングトランジスタ２０及び入出カライン
ｌ１０１．　　ｌ１０１〜ｌ１０４．ｌ１０４、そして
列デコーダ３０とから構成されたメモリアレイが図示さ
れている。
列デコーダ３０は列アドレスバッファー（図示されてい
ない）から出る列アドレス信号ＸＣＡＡ、ＸＣＡＢと並
列テスト信号ＦＴＥを入力し、ゲーティングトランジス
タ２０のゲートに出力を印加する。
第３図のように列デコーダ３０の出力端に多数の列（ま
たはビットライン）が連結されていて、−時に選択され
る列の数が増加するとすれば、次のような問題点が発生
する。
第】に、列冗長（Ｃｏｌｕｍｎ　Ｒｅｄｕｎｄａｎｃｙ
）　　（欠陥が発生したメモリセルを持つノーマル列を
冗長列に代替させる方法）を遂行する場合、一つの列デ
コーダ３０の出力端に連結された列の数と冗長列に必要
な列の数は同じなので、並列テスト時に一時すこアクセ
スされるビット数が増加すれば、これに対する冗長列の
数も増し、結果的に冗長列が単位チップ当りの占める面
積が広範囲になる。
このため、一定面積当りの冗長列の数（不良素子代替確
立）も減らされてメモリ素子の効率を低下させる。
第２には、第３図における従来方式によって多数のピン
トにアクセスするために、一つの列デコーダ３０の出力
端に多数個の列（またはビットライン）を連結する場合
、多数の人出カラインと多数のピントラインが一時に連
結され、プリチャージあるいは継続プルアップ（ｐｕｌ
ｌ−ｕｐ）されている入出カラインからビットラインに
電流が流れる。
この電流は列の数の増加分倍加され、並列テストのため
にノーマルモード（ｎｏｒｍａｌ　ｍｏｄｅ）で動作す
る時大きな電流を消耗するので、プリチャージされた入
出カラインからビットラインに流れる電流を減らして動
作電流（ｏｐｅｒａｔｉＢ　ｃｕｒｒｅｎｔ）を減少さ
せる。
したがって本発明の目的は、半導体メモリ装置でノーマ
ルモードとテストモードを区別して回路を動作させるこ
とにより、並列テストのため問題になる電流消耗を減ら
しうる半導体メモリ装置及びその並列テスト方法を提供
することにある。
本発明の他の目的は、列冗長を採用したメモリ構造にお
いて、並列テスト動作による列の数を減らして冗長効率
を増大させうる半導体メモリ装置を提供することにある
。
〈課題を解決するための手段〉 上記の目的を達成するために本発明は、多数個のビット
を並列にテスト可能な半導体メモリ装置において、Ｅ記
多数個のビットを並列に処理するとき選択される列の個
数が定常的な動作モードで選択される列の個数より少な
くとも一つ多い半導体メモリ装置の並列テスト方法とし
たものである。
上記の他の目的を達成するために本発明は、ノ−マル列
と冗長列を具備し、多数個のビットを並列にテスト可能
な半導体メモリ装置において、上記ノーマル列を選択す
るための多数のノーマル列デコーダと、上記冗長列を有
する冗長列デコーダを具備し、上記多数個のビットをノ
ーマル列で出たビットと冗長列で出たビットとから構成
する半導体メモリ装置としたものである。
く実　施　例〉 以下、本発明を添付図面を参照して詳細に説明する。尚
、従来と共通する部分については同一の符号を付し、重
複する説明は省略する。
第１図は本発明による一実施例を図示した回路図である
。第１図においては第３図とは異なり、ビットラインと
人出カラインを連結するゲーティングトランジスタ４０
及び４１が各々列デコーダ３０及び３１に接続されてい
る。
そして、ノーマルモードでの動作では、行デコーダ１０
によってワードラインＷＬＩ〜ＷＬ４の中の一つ、例え
ばＷＬＩが選択されると、ワードラインＷＬＩに連結さ
れたメモリセルのデータはビットラインＢＬＩ、ＢＬＩ
に伝達されてチャージ分配が起る。このときセンスアン
プＳＡＩはエネイブルされてビットラインＢＬＩを電源
供給電圧ＶＣＣレベルまたは接地レベルに、ビットライ
ンＢＬＩを接地レベルまたは電源供給電圧Ｖｃｃレベル
とする。
入出カラインｌ１０１．ｌ１０１〜ｌ１０４゜ｌ１０４
は列デコーダ３０．３１中のある一つが列アドレス信号
ＸＣＡＡ、ＸＣＡＢ及びＸＣＡＣｌＸＣＡＤの状態によ
って゛ハイ”状態に行くと、列デコーダ３０．３１の出
力端子に連結されたゲーティングトランジスタ４０また
は４工を通じて人出カラインとチャージ分配（ｃｈａｒ
ｇｅ　ｓｈａｒｉｎｇ）　Ｌながら、人出カラインｌ１
０１．１１０１、ｌ１０４、ｌ１０４にメモリセルＭの
データを伝達する。
このとき、上記入出カラインは上記選択された列デコー
ダの出力が″“ハイ”状態に行く前にプリチャージ及び
等化されている。
ここでプリチャージされた人出カラインからピントライ
ンに流れる電流の量は入出カラインと連結された列の数
によることは先に説明したところである。
一方、並列テストモードの場合には２つの列デコーダ３
０．３１が並列テスト信号ＦＴＥによって列アドレス信
号ＸＣＡＡまたはＸＣＡＢ、ＸＣＡＣまたはＸＣＡＢ中
の各々一つがディスエイプルされるので、動作して４個
の全体の列（即ち、全体のピントラインＢＬＩ、ＢＬＩ
〜ＢＬ４．ＢＬ４）を選択して並列テストを行なう。
即ち、第１図の実施例において、ノーマルモード時と並
列テストモードを分離して動作させるために、従来のノ
ーマルモードにおいて生ずる電流消耗を減らすことがで
きるということはこの分野の通常の知識をもつものには
容易に理解しうるちのである。
第２図はスペアセルアレイを内装した列冗長構造におけ
る本発明による他の実施例であって、第２図においては
スペアセルアレイ１００のゲーティングトランジスタ４
５に一つの列冗長デコーダ５０が連結されており、スペ
アセルアレイ１００上部のノーマルセルアレイの構成は
第１図と同一である。
一般的に列冗長とは、欠陥が発生したアドレスが入って
きたときノーマル列デコーダをＯＦＦさせ、冗長列デコ
ーダをＯＮさせてビットをアクセスさせることと知られ
ている。
並列テストのために第３図のようにノーマル列を構成す
る場合、冗長単位当りの列の数が増加するので、第２図
のように冗長列に該当する別途の冗長列デコーダ５０を
具備している。即ち、冗長単位当りの必要な列の数を列
デコーダ３０の分離によって減らしてやったものである
。したがって、第２図のような構成においては同じ列の
数でより多い冗長を遂行しうるちのである。
第２図においては並列テストモードになると、欠陥のあ
る列アドレスが入ってきた場合にアクセスされる多数ビ
ットは、ノーマル列から出るビットとスペアアレイの冗
長列から出るビットとから形成される。
〈発明の効果〉 本発明に係る半導体メモリ装置の並列テスト方法及び半
導体メモリ装置は上記の如きものなので、ノーマルモー
ド及び多数ビット並列テストモードで多数ビットがアク
セスされる列を最小限２個以上の列デコーダによって選
択されるようにすることにより、ノーマル動作時プリチ
ャージされたり継続プルアップされる人出カラインから
ビットラインに流れる電流消耗を減らしうる利点がある
。
また、列デコーダの出力端に連結される列の数を減らし
てやることにより列冗長効率を増大させる効果がある。
【図面の簡単な説明】
第１図は本発明の半導体装置の並列テスト方法に係る一
実施例を示す回路図、 第２図は本発明の半導体装置の並列テスト方法に係る他
の実施例を示す回路図、そして第３図は従来の半導体装
置の並列テスト方法に係る回路図である。 １０　−−ｍ−行デコーダ ２０　　−−・ ３０．３Ｌ　５０ ４０、４１．４５ ００ ゲーティングトランジスタ 列デコーダ ゲーティングトランジスタ スペアセルアレイ メモリセル

Claims (5)

    【特許請求の範囲】
  1. （１）多数個のビットを並列にテスト可能な半導体メモ
    リ装置の並列テスト方法において、 上記多数個のビットを並列に処理するとき選択される列
    の個数が定常的な動作モードで選択される列の個数より
    多い半導体メモリ装置の並列テスト方法。
  2. （２）多数個のビットを並列に処理するとき選択される
    列が最小限２個以上の列デコーダによって駆動される請
    求項１記載の半導体メモリ装置の並列テスト方法。
  3. （３）多数個の列を具備する半導体メモリ装置において
    、 上記多数個の列が最小限２個以上の列デコーダによって
    選択されることを特徴とする半導体メモリ装置。
  4. （４）ノーマル列と冗長列を具備し、多数個のビットを
    並列にテスト可能な半導体メモリ装置において、 上記ノーマル列を選択するための多数のノーマル列デコ
    ーダと、上記冗長列を有する冗長列デコーダを具備し、
    上記多数個のビットをノーマル列で出たビットと冗長列
    で出たビットとから構成することを特徴とする半導体メ
    モリ装置。
  5. （５）多数のノーマル列デコーダ中の最小限１個以上が
    冗長列デコーダと同時に動作することを特徴とする請求
    項４記載の半導体メモリ装置。
JP2081484A 1989-12-29 1990-03-30 列冗長回路を備えた並列テスト可能な半導体メモリ装置 Expired - Lifetime JP3026991B2 (ja)

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