JPH117792A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH117792A JPH117792A JP9162316A JP16231697A JPH117792A JP H117792 A JPH117792 A JP H117792A JP 9162316 A JP9162316 A JP 9162316A JP 16231697 A JP16231697 A JP 16231697A JP H117792 A JPH117792 A JP H117792A
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- G11C29/842—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by introducing a delay in a signal path
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Abstract
(57)【要約】
【課題】 スペアメモリセルを使用しない場合にアクセ
ス速度の高速化を図ることができる半導体記憶装置を提
供する。 【解決手段】 ＳＤＲＡＭにおいて、スペア列選択線Ｓ
ＣＳＬを使用しない場合は相補列アドレス信号／ＣＡＤ
０〜／ＣＡＤ７が確定する時刻ｔ１に列選択線ＣＳＬへ
のアクセスを開始し、スペア列選択線ＳＣＳＬを使用す
る場合は冗長列デコーダ活性化信号／ＳＣＥのレベルが
確定する時刻ｔ２まで列選択線ＣＳＬへのアクセスを停
止する。列選択線ＣＳＬへのアクセスを常に時刻ｔ２ま
で停止していた従来に比べ、アクセス速度の高速化が図
られる。
ス速度の高速化を図ることができる半導体記憶装置を提
供する。 【解決手段】 ＳＤＲＡＭにおいて、スペア列選択線Ｓ
ＣＳＬを使用しない場合は相補列アドレス信号／ＣＡＤ
０〜／ＣＡＤ７が確定する時刻ｔ１に列選択線ＣＳＬへ
のアクセスを開始し、スペア列選択線ＳＣＳＬを使用す
る場合は冗長列デコーダ活性化信号／ＳＣＥのレベルが
確定する時刻ｔ２まで列選択線ＣＳＬへのアクセスを停
止する。列選択線ＣＳＬへのアクセスを常に時刻ｔ２ま
で停止していた従来に比べ、アクセス速度の高速化が図
られる。
Description
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、不良なメモリセルと置換するためのスペア
メモリセルを備え、電気的にデータの書換が可能な半導
体記憶装置に関する。
関し、特に、不良なメモリセルと置換するためのスペア
メモリセルを備え、電気的にデータの書換が可能な半導
体記憶装置に関する。
【０００２】
【従来の技術】図８は、従来のシンクロナスダイナミッ
クランダムアクセスメモリ（以下、ＳＤＲＡＭと称す）
の構成を示すブロック図、図９は、その要部の構成を示
す回路ブロック図である。図８および図９を参照して、
このＳＤＲＡＭは、クロックバッファ５１、制御信号バ
ッファ５２、アドレスバッファ５３、モードレジスタ５
４、および制御回路５５を備える。
クランダムアクセスメモリ（以下、ＳＤＲＡＭと称す）
の構成を示すブロック図、図９は、その要部の構成を示
す回路ブロック図である。図８および図９を参照して、
このＳＤＲＡＭは、クロックバッファ５１、制御信号バ
ッファ５２、アドレスバッファ５３、モードレジスタ５
４、および制御回路５５を備える。
【０００３】クロックバッファ５１は、信号ＣＫＥによ
って活性化され、外部クロック信号ＣＬＫを制御信号バ
ッファ５２、アドレスバッファ５３および制御回路５５
に伝達させる。制御信号バッファ５２は、クロックバッ
ファ５１からの外部クロック信号ＣＬＫに同期して、外
部制御信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ，ＤＱ
Ｍを制御回路５５に伝達させる。アドレスバッファ５３
は、クロックバッファ５１からの外部クロック信号ＣＬ
Ｋに同期して、外部アドレス信号Ａ０〜Ａ１０およびバ
ンク選択信号ＢＡを制御回路５５に伝達させる。モード
レジスタ５４は、外部アドレス信号Ａ０〜Ａ１０などに
よって指示されたモードを記憶する。制御回路５５は、
バッファ５１〜５３およびモードレジスタ５４からの信
号に従って種々の内部信号を生成し、ＳＤＲＡＭ全体を
制御する。
って活性化され、外部クロック信号ＣＬＫを制御信号バ
ッファ５２、アドレスバッファ５３および制御回路５５
に伝達させる。制御信号バッファ５２は、クロックバッ
ファ５１からの外部クロック信号ＣＬＫに同期して、外
部制御信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ，ＤＱ
Ｍを制御回路５５に伝達させる。アドレスバッファ５３
は、クロックバッファ５１からの外部クロック信号ＣＬ
Ｋに同期して、外部アドレス信号Ａ０〜Ａ１０およびバ
ンク選択信号ＢＡを制御回路５５に伝達させる。モード
レジスタ５４は、外部アドレス信号Ａ０〜Ａ１０などに
よって指示されたモードを記憶する。制御回路５５は、
バッファ５１〜５３およびモードレジスタ５４からの信
号に従って種々の内部信号を生成し、ＳＤＲＡＭ全体を
制御する。
【０００４】また、このＳＤＲＡＭは、メモリアレイ５
６ａ（バンク♯０）、メモリアレイ５６ｂ（バンク♯
１）、冗長メモリアレイ（ＲＡＭ）５７ａ，５７ｂ、セ
ンスリフレッシュアンプ＋入出力制御回路５８ａ，５８
ｂ、行デコーダ５９ａ，５９ｂ、列デコーダ６０ａ，６
０ｂ、冗長列デコーダ６１ａ，６１ｂ、および入出力バ
ッファ６２を備える。
６ａ（バンク♯０）、メモリアレイ５６ｂ（バンク♯
１）、冗長メモリアレイ（ＲＡＭ）５７ａ，５７ｂ、セ
ンスリフレッシュアンプ＋入出力制御回路５８ａ，５８
ｂ、行デコーダ５９ａ，５９ｂ、列デコーダ６０ａ，６
０ｂ、冗長列デコーダ６１ａ，６１ｂ、および入出力バ
ッファ６２を備える。
【０００５】メモリアレイ５６ａは、図９に示すよう
に、行列状に配列された複数のメモリセルＭＣと、各行
に対応して設けられたワード線ＷＬと、各列に対応して
設けられたビット線対ＢＬ，／ＢＬとを含む。メモリア
レイ５６ａは、たとえば１０２４本のワード線ＷＬと、
２５６組のビット線対ＢＬ，／ＢＬとを含む。
に、行列状に配列された複数のメモリセルＭＣと、各行
に対応して設けられたワード線ＷＬと、各列に対応して
設けられたビット線対ＢＬ，／ＢＬとを含む。メモリア
レイ５６ａは、たとえば１０２４本のワード線ＷＬと、
２５６組のビット線対ＢＬ，／ＢＬとを含む。
【０００６】メモリセルＭＣは、アクセス用のトランジ
スタと情報記憶用のキャパシタを含む周知のものであ
る。ワード線ＷＬは、行デコーダ５９ａの出力を伝達
し、選択された行のメモリセルＭＣを活性化させる。ビ
ット線対ＢＬ，／ＢＬは、選択されたメモリセルＭＣと
データ信号の入出力を行なう。
スタと情報記憶用のキャパシタを含む周知のものであ
る。ワード線ＷＬは、行デコーダ５９ａの出力を伝達
し、選択された行のメモリセルＭＣを活性化させる。ビ
ット線対ＢＬ，／ＢＬは、選択されたメモリセルＭＣと
データ信号の入出力を行なう。
【０００７】冗長メモリアレイ５７ａは、列の数がメモ
リアレイ５６ａよりも少ないことを除けば、メモリアレ
イ５６ａと同じ構成である。メモリアレイ５６ａと冗長
メモリアレイ５７ａは同じ行数を有し、ワード線ＷＬは
メモリアレイ５６ａと冗長メモリアレイ５７ａとで共用
されている。この冗長メモリアレイ５７ａは、Ｎ＋１
（Ｎは０以上の整数である）個の列を有するものとす
る。メモリアレイ５６ａに不良な列が存在する場合は、
その列は冗長メモリアレイ５７ａの列と置換される。
リアレイ５６ａよりも少ないことを除けば、メモリアレ
イ５６ａと同じ構成である。メモリアレイ５６ａと冗長
メモリアレイ５７ａは同じ行数を有し、ワード線ＷＬは
メモリアレイ５６ａと冗長メモリアレイ５７ａとで共用
されている。この冗長メモリアレイ５７ａは、Ｎ＋１
（Ｎは０以上の整数である）個の列を有するものとす
る。メモリアレイ５６ａに不良な列が存在する場合は、
その列は冗長メモリアレイ５７ａの列と置換される。
【０００８】センスリフレッシュアンプ＋入出力制御回
路５８ａは、データ信号入出力線対Ｉ，／ＩＯ（ＩＯ
Ｐ）、メモリアレイ５６ａの各列に対応して設けられた
列選択線ＣＳＬ、冗長メモリアレイ５７ａの各列に対応
して設けられたスペア列選択線ＳＣＳＬ、各列に対応し
て設けられた列選択ゲート６３、センスリフレッシュア
ンプ６４およびイコライザ６５を含む。列選択ゲート６
３は、対応の列のビット線対ＢＬ，／ＢＬとデータ信号
入出力線対ＩＯ，／ＩＯとの間に接続された１対のＮチ
ャネルＭＯＳトランジスタを含む。各ＮチャネルＭＯＳ
トランジスタのゲートは、対応の列の列選択線ＣＳＬま
たはスペア列選択線ＳＣＳＬを介して列デコーダ６０ａ
または冗長列デコーダ６１ａに接続される。列デコーダ
６０ａまたは冗長列デコーダ６１ａによって列選択線Ｃ
ＳＬまたはスペア列選択線ＳＣＳＬが選択レベルの
「Ｈ」レベルに立上げられるとＮチャネルＭＯＳトラン
ジスタが導通し、ビット線対ＢＬ，／ＢＬとデータ信号
入出力線対ＩＯ，／ＩＯとが結合される。
路５８ａは、データ信号入出力線対Ｉ，／ＩＯ（ＩＯ
Ｐ）、メモリアレイ５６ａの各列に対応して設けられた
列選択線ＣＳＬ、冗長メモリアレイ５７ａの各列に対応
して設けられたスペア列選択線ＳＣＳＬ、各列に対応し
て設けられた列選択ゲート６３、センスリフレッシュア
ンプ６４およびイコライザ６５を含む。列選択ゲート６
３は、対応の列のビット線対ＢＬ，／ＢＬとデータ信号
入出力線対ＩＯ，／ＩＯとの間に接続された１対のＮチ
ャネルＭＯＳトランジスタを含む。各ＮチャネルＭＯＳ
トランジスタのゲートは、対応の列の列選択線ＣＳＬま
たはスペア列選択線ＳＣＳＬを介して列デコーダ６０ａ
または冗長列デコーダ６１ａに接続される。列デコーダ
６０ａまたは冗長列デコーダ６１ａによって列選択線Ｃ
ＳＬまたはスペア列選択線ＳＣＳＬが選択レベルの
「Ｈ」レベルに立上げられるとＮチャネルＭＯＳトラン
ジスタが導通し、ビット線対ＢＬ，／ＢＬとデータ信号
入出力線対ＩＯ，／ＩＯとが結合される。
【０００９】センスリフレッシュアンプ６４は、センス
アンプ活性化信号ＳＥ，／ＳＥがそれぞれ「Ｈ」レベル
および「Ｌ」レベルになったことに応じて、ビット線対
ＢＬ，／ＢＬ間の微小電位差を電源電圧Ｖｃｃに増幅す
る。イコライザ６５は、ビット線イコライズ信号ＢＬＥ
Ｑが活性化レベルの「Ｈ」レベルになったことに応じ
て、ビット線ＢＬと／ＢＬの電位をビット線電位ＶＢＬ
にイコライズする。
アンプ活性化信号ＳＥ，／ＳＥがそれぞれ「Ｈ」レベル
および「Ｌ」レベルになったことに応じて、ビット線対
ＢＬ，／ＢＬ間の微小電位差を電源電圧Ｖｃｃに増幅す
る。イコライザ６５は、ビット線イコライズ信号ＢＬＥ
Ｑが活性化レベルの「Ｈ」レベルになったことに応じ
て、ビット線ＢＬと／ＢＬの電位をビット線電位ＶＢＬ
にイコライズする。
【００１０】行デコーダ５９ａは、制御回路５５からの
プリデコード信号Ｘ０〜Ｘ２３に従って、１０２４本の
ワード線ＷＬのうちの１本のワード線ＷＬを選択レベル
の「Ｈ」レベルに立上げる。列デコーダ６０ａは、制御
回路５５からのプリデコード信号Ｙ０〜Ｙ１９に従っ
て、２５６本の列選択線ＣＳＬのうちの１本の列選択線
ＣＳＬを選択レベルの「Ｈ」レベルに立上げる。冗長列
デコーダ６１ａは、制御回路５５からのプリデコード信
号Ｚ０〜ＺＮに従ってＮ＋１本のスペア列選択線ＳＣＳ
Ｌのうちの１本のスペア列選択線ＳＣＳＬを選択レベル
の「Ｈ」レベルに立上げる。
プリデコード信号Ｘ０〜Ｘ２３に従って、１０２４本の
ワード線ＷＬのうちの１本のワード線ＷＬを選択レベル
の「Ｈ」レベルに立上げる。列デコーダ６０ａは、制御
回路５５からのプリデコード信号Ｙ０〜Ｙ１９に従っ
て、２５６本の列選択線ＣＳＬのうちの１本の列選択線
ＣＳＬを選択レベルの「Ｈ」レベルに立上げる。冗長列
デコーダ６１ａは、制御回路５５からのプリデコード信
号Ｚ０〜ＺＮに従ってＮ＋１本のスペア列選択線ＳＣＳ
Ｌのうちの１本のスペア列選択線ＳＣＳＬを選択レベル
の「Ｈ」レベルに立上げる。
【００１１】メモリアレイ５６ａと５６ｂ、冗長メモリ
アレイ５７ａと５７ｂ、センスリフレッシュアンプ＋入
出力制御回路５８ａと５８ｂ、行デコーダ５９ａと５９
ｂ、列デコーダ６０ａと６０ｂ、冗長列デコーダ６１ａ
と６１ｂは、それぞれ同じ構成である。
アレイ５７ａと５７ｂ、センスリフレッシュアンプ＋入
出力制御回路５８ａと５８ｂ、行デコーダ５９ａと５９
ｂ、列デコーダ６０ａと６０ｂ、冗長列デコーダ６１ａ
と６１ｂは、それぞれ同じ構成である。
【００１２】データ信号入出力線対ＩＯＰの他端は、図
８に示すように、入出力バッファ６２に接続される。入
出力バッファ６２は、書込モード時においては外部から
与えられたデータをデータ信号入出力対ＩＯＰを介して
選択されたメモリセルＭＣに与え、読出モード時におい
ては選択されたメモリセルＭＣからの読出データを外部
に出力する。
８に示すように、入出力バッファ６２に接続される。入
出力バッファ６２は、書込モード時においては外部から
与えられたデータをデータ信号入出力対ＩＯＰを介して
選択されたメモリセルＭＣに与え、読出モード時におい
ては選択されたメモリセルＭＣからの読出データを外部
に出力する。
【００１３】次に、図８および図９で示したＳＤＲＡＭ
の動作について簡単に説明する。書込モード時において
は、選択されたバンク（たとえば♯０）に対応する列デ
コーダ（この場合は、６０ａまたは６１ａ）が、プリデ
コード信号Ｙ０〜Ｙ１９またはＺ０〜ＺＮに応じた列の
列選択線ＣＳＬまたはＳＣＳＬを活性化レベルの「Ｈ」
レベルに立下げて列選択ゲート６３を導通させる。
の動作について簡単に説明する。書込モード時において
は、選択されたバンク（たとえば♯０）に対応する列デ
コーダ（この場合は、６０ａまたは６１ａ）が、プリデ
コード信号Ｙ０〜Ｙ１９またはＺ０〜ＺＮに応じた列の
列選択線ＣＳＬまたはＳＣＳＬを活性化レベルの「Ｈ」
レベルに立下げて列選択ゲート６３を導通させる。
【００１４】入出力バッファ６２は、外部から与えられ
た書込データをデータ信号入出力線対ＩＯ，／ＩＯを介
して選択された列のビット線対ＢＬ，／ＢＬに与える。
書込データはビット線ＢＬ，／ＢＬ間の電位差として与
えられる。次いで、行デコーダ５９ａが、プリデコード
信号Ｘ０〜Ｘ２３に応じた行のワード線ＷＬを選択レベ
ルの「Ｈ」レベルに立上げ、その行のメモリセルＭＣを
活性化させる。選択されたメモリセルＭＣのキャパシタ
には、ビット線ＢＬまたは／ＢＬの電位に応じた量の電
荷が蓄えられる。
た書込データをデータ信号入出力線対ＩＯ，／ＩＯを介
して選択された列のビット線対ＢＬ，／ＢＬに与える。
書込データはビット線ＢＬ，／ＢＬ間の電位差として与
えられる。次いで、行デコーダ５９ａが、プリデコード
信号Ｘ０〜Ｘ２３に応じた行のワード線ＷＬを選択レベ
ルの「Ｈ」レベルに立上げ、その行のメモリセルＭＣを
活性化させる。選択されたメモリセルＭＣのキャパシタ
には、ビット線ＢＬまたは／ＢＬの電位に応じた量の電
荷が蓄えられる。
【００１５】読出モード時においては、まずビット線イ
コライズ信号ＢＬＥＱが非活性化レベルの「Ｌ」レベル
に立下がり、イコライザ６５が非活性化されてビット線
ＢＬ，／ＢＬのイコライズが停止される。行デコーダ５
９ａは、プリデコード信号Ｘ０〜Ｘ２３に対応する行の
ワード線ＷＬを選択レベルの「Ｈ」レベルに立上げる。
ビット線ＢＬ，／ＢＬの電位は、活性化されたメモリセ
ルＭＣのキャパシタの電荷量に応じて微小量だけ変化す
る。
コライズ信号ＢＬＥＱが非活性化レベルの「Ｌ」レベル
に立下がり、イコライザ６５が非活性化されてビット線
ＢＬ，／ＢＬのイコライズが停止される。行デコーダ５
９ａは、プリデコード信号Ｘ０〜Ｘ２３に対応する行の
ワード線ＷＬを選択レベルの「Ｈ」レベルに立上げる。
ビット線ＢＬ，／ＢＬの電位は、活性化されたメモリセ
ルＭＣのキャパシタの電荷量に応じて微小量だけ変化す
る。
【００１６】次いで、センスアンプ活性化信号ＳＥ，／
ＳＥがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルとな
り、センスリフレッシュアンプ６４が活性化される。ビ
ット線ＢＬの電位がビット線／ＢＬの電位よりも微小量
だけ高い場合は、ビット線ＢＬの電位が「Ｈ」レベルま
で引上げられ、ビット線／ＢＬの電位が「Ｌ」レベルま
で引下げられる。逆に、ビット線／ＢＬの電位がビット
線ＢＬの電位よりも微小量だけ高い場合、ビット線／Ｂ
Ｌの電位が「Ｈ」レベルまで引上げられ、ビット線ＢＬ
の電位が「Ｌ」レベルまで引下げられる。
ＳＥがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルとな
り、センスリフレッシュアンプ６４が活性化される。ビ
ット線ＢＬの電位がビット線／ＢＬの電位よりも微小量
だけ高い場合は、ビット線ＢＬの電位が「Ｈ」レベルま
で引上げられ、ビット線／ＢＬの電位が「Ｌ」レベルま
で引下げられる。逆に、ビット線／ＢＬの電位がビット
線ＢＬの電位よりも微小量だけ高い場合、ビット線／Ｂ
Ｌの電位が「Ｈ」レベルまで引上げられ、ビット線ＢＬ
の電位が「Ｌ」レベルまで引下げられる。
【００１７】次いで、列デコーダ６０ａまたは６１ａ
が、プリデコード信号Ｙ０〜Ｙ１９またはＺ０〜ＺＮに
対応する列の列選択線ＣＳＬまたはＳＣＳＬを選択レベ
ルの「Ｈ」レベルに立上げて、その列の列選択ゲート６
３を導通させる。選択された列のビット線対ＢＬ，／Ｂ
Ｌのデータが列選択ゲート６３およびデータ信号入出力
線対ＩＯ，／ＩＯを介して入出力バッファ６２に与えら
れる。入出力バッファ６２は、読出データを外部に出力
する。
が、プリデコード信号Ｙ０〜Ｙ１９またはＺ０〜ＺＮに
対応する列の列選択線ＣＳＬまたはＳＣＳＬを選択レベ
ルの「Ｈ」レベルに立上げて、その列の列選択ゲート６
３を導通させる。選択された列のビット線対ＢＬ，／Ｂ
Ｌのデータが列選択ゲート６３およびデータ信号入出力
線対ＩＯ，／ＩＯを介して入出力バッファ６２に与えら
れる。入出力バッファ６２は、読出データを外部に出力
する。
【００１８】次に、このＳＤＲＡＭの列選択方法につい
て詳細に説明する。メモリアレイ５６ａの２５６本の列
選択線ＣＳＬ０〜ＣＳＬ２５５は、それぞれが３２本の
列選択線ＣＳＬを含む８つのブロックに予め分割され、
各ブロックはそれぞれが４本の列選択線ＣＳＬを含む８
つのグループに予め分割される。プリデコード信号Ｙ１
２〜Ｙ１９はそれぞれ８つのブロックに割当てられ、プ
リデコード信号Ｙ４〜Ｙ１１はそれぞれ８つのグループ
に割当てられ、プリデコード信号Ｙ０〜Ｙ３はそれぞれ
４本の列選択線ＣＳＬに割当てられている。したがっ
て、プリデコード信号Ｙ１２〜Ｙ１９のうちの１つの信
号Ｙｋ（ｋは１２〜１９の整数である）と、プリデコー
ド信号Ｙ４〜Ｙ１２のうちの１つの信号Ｙｊ（ｊは４〜
１２の整数である）と、プリデコード信号Ｙ０〜Ｙ３の
うちの１つの信号Ｙｉ（ｉは０〜３の整数である）と
で、２５６本の列選択線ＣＳＬ０〜ＣＳＬ２５５のうち
の１本の列選択線ＣＳＬｍ（ｍは０〜２５５の整数であ
る）が指定される。
て詳細に説明する。メモリアレイ５６ａの２５６本の列
選択線ＣＳＬ０〜ＣＳＬ２５５は、それぞれが３２本の
列選択線ＣＳＬを含む８つのブロックに予め分割され、
各ブロックはそれぞれが４本の列選択線ＣＳＬを含む８
つのグループに予め分割される。プリデコード信号Ｙ１
２〜Ｙ１９はそれぞれ８つのブロックに割当てられ、プ
リデコード信号Ｙ４〜Ｙ１１はそれぞれ８つのグループ
に割当てられ、プリデコード信号Ｙ０〜Ｙ３はそれぞれ
４本の列選択線ＣＳＬに割当てられている。したがっ
て、プリデコード信号Ｙ１２〜Ｙ１９のうちの１つの信
号Ｙｋ（ｋは１２〜１９の整数である）と、プリデコー
ド信号Ｙ４〜Ｙ１２のうちの１つの信号Ｙｊ（ｊは４〜
１２の整数である）と、プリデコード信号Ｙ０〜Ｙ３の
うちの１つの信号Ｙｉ（ｉは０〜３の整数である）と
で、２５６本の列選択線ＣＳＬ０〜ＣＳＬ２５５のうち
の１本の列選択線ＣＳＬｍ（ｍは０〜２５５の整数であ
る）が指定される。
【００１９】具体的に説明すると、まず制御回路５５
は、バッファ５１，５２からの信号に従って、アドレス
信号Ａ０〜Ａ７をコラムアドレス信号ＣＡ０〜ＣＡ７と
して取込み、取込んだ信号ＣＡ０〜ＣＡ７を相補列アド
レス信号ＣＡＤ０〜ＣＡＤ７，／ＣＡＤ０〜／ＣＡＤ７
に変換する。
は、バッファ５１，５２からの信号に従って、アドレス
信号Ａ０〜Ａ７をコラムアドレス信号ＣＡ０〜ＣＡ７と
して取込み、取込んだ信号ＣＡ０〜ＣＡ７を相補列アド
レス信号ＣＡＤ０〜ＣＡＤ７，／ＣＡＤ０〜／ＣＡＤ７
に変換する。
【００２０】制御回路５５には、図１０に示すように、
８組のプリデコーダ７０、８組のプリデコーダ７５、お
よび４組のプリデコーダ８０が設けられている。８組の
プリデコーダ７０は、それぞれプリデコード信号Ｙ１２
〜Ｙ１９に対応して設けられる。８組のプリデコーダ７
５は、それぞれプリデコード信号Ｙ４〜Ｙ１１に対応し
て設けられる。４組のプリデコーダ８０は、それぞれプ
リデコード信号Ｙ０〜Ｙ３に対応して設けられる。
８組のプリデコーダ７０、８組のプリデコーダ７５、お
よび４組のプリデコーダ８０が設けられている。８組の
プリデコーダ７０は、それぞれプリデコード信号Ｙ１２
〜Ｙ１９に対応して設けられる。８組のプリデコーダ７
５は、それぞれプリデコード信号Ｙ４〜Ｙ１１に対応し
て設けられる。４組のプリデコーダ８０は、それぞれプ
リデコード信号Ｙ０〜Ｙ３に対応して設けられる。
【００２１】プリデコード信号Ｙ１２〜Ｙ１９の各々に
は、相補列アドレス信号ＣＡＤ５〜ＣＡＤ７，／ＣＡＤ
５〜／ＣＡＤ７のうちのいずれか３つの信号が予め割当
てられている。各プリデコーダ７０は、ＮＡＮＤゲート
７１，７３およびインバータ７２，７４を含む。ＮＡＮ
Ｄゲート７１は、予め割当てられた３つの相補列アドレ
ス信号を受け、その出力はインバータ７２に入力され
る。ＮＡＮＤゲート７３は、インバータ７２の出力と信
号／ＳＣＥとを受け、その出力がインバータ７４入力に
される。インバータ７４の出力がプリデコード信号Ｙｋ
となる。プリデコーダ７０は、予め割当てられた３つの
相補列アドレス信号と信号／ＳＣＥのすべてが「Ｈ」レ
ベルとなったとき、「Ｈ」レベルを出力する。
は、相補列アドレス信号ＣＡＤ５〜ＣＡＤ７，／ＣＡＤ
５〜／ＣＡＤ７のうちのいずれか３つの信号が予め割当
てられている。各プリデコーダ７０は、ＮＡＮＤゲート
７１，７３およびインバータ７２，７４を含む。ＮＡＮ
Ｄゲート７１は、予め割当てられた３つの相補列アドレ
ス信号を受け、その出力はインバータ７２に入力され
る。ＮＡＮＤゲート７３は、インバータ７２の出力と信
号／ＳＣＥとを受け、その出力がインバータ７４入力に
される。インバータ７４の出力がプリデコード信号Ｙｋ
となる。プリデコーダ７０は、予め割当てられた３つの
相補列アドレス信号と信号／ＳＣＥのすべてが「Ｈ」レ
ベルとなったとき、「Ｈ」レベルを出力する。
【００２２】プリデコード信号Ｙ４〜Ｙ１１の各々に
は、相補列アドレス信号ＣＡＤ２〜ＣＡＤ４，／ＣＡＤ
２〜／ＣＡＤ４のうちのいずれか３つの信号が予め割当
てられている。各プリデコーダ７５は、ＮＡＮＤゲート
７６，７８およびインバータ７７，７９を含む。ＮＡＮ
Ｄゲート７６は、予め割当てられた３つの相補列アドレ
ス信号を受け、その出力はインバータ７７に入力され
る。ＮＡＮＤゲート７６は、インバータ７７の出力と信
号ＣＤＥとを受け、その出力はインバータ７９に入力さ
れる。インバータ７９の出力がプリデコード信号Ｙｊと
なる。プリデコーダ７５は、予め割当てられた３つの相
補列アドレス信号と信号ＣＤＥのすべてが「Ｈ」レベル
となったとき、「Ｈ」レベルを出力する。
は、相補列アドレス信号ＣＡＤ２〜ＣＡＤ４，／ＣＡＤ
２〜／ＣＡＤ４のうちのいずれか３つの信号が予め割当
てられている。各プリデコーダ７５は、ＮＡＮＤゲート
７６，７８およびインバータ７７，７９を含む。ＮＡＮ
Ｄゲート７６は、予め割当てられた３つの相補列アドレ
ス信号を受け、その出力はインバータ７７に入力され
る。ＮＡＮＤゲート７６は、インバータ７７の出力と信
号ＣＤＥとを受け、その出力はインバータ７９に入力さ
れる。インバータ７９の出力がプリデコード信号Ｙｊと
なる。プリデコーダ７５は、予め割当てられた３つの相
補列アドレス信号と信号ＣＤＥのすべてが「Ｈ」レベル
となったとき、「Ｈ」レベルを出力する。
【００２３】プリデコード信号Ｙ０〜Ｙ３の各々には、
相補列アドレス信号ＣＡＤ０，ＣＡＤ１，／ＣＡＤ０，
／ＣＡＤ１のうちのいずれか２つの信号が予め割当てら
れている。各プリデコーダ８０は、ＮＡＮＤゲート８
１，８３およびインバータ８２，８４を含む。ＮＡＮＤ
ゲート８１は、予め割当てられた２つの相補列アドレス
信号を受け、その出力はインバータ８２に入力される。
ＮＡＮＤゲート８３は、インバータ８２の出力と信号Ｃ
ＤＥとを受け、その出力はインバータ８４に入力され
る。インバータ８４の出力がプリデコード信号Ｙｉとな
る。プリデコーダ８０は、予め割当てられた２つの相補
列アドレス信号と信号ＣＤＥのすべてが「Ｈ」レベルと
なったとき、「Ｈ」レベルを出力する。
相補列アドレス信号ＣＡＤ０，ＣＡＤ１，／ＣＡＤ０，
／ＣＡＤ１のうちのいずれか２つの信号が予め割当てら
れている。各プリデコーダ８０は、ＮＡＮＤゲート８
１，８３およびインバータ８２，８４を含む。ＮＡＮＤ
ゲート８１は、予め割当てられた２つの相補列アドレス
信号を受け、その出力はインバータ８２に入力される。
ＮＡＮＤゲート８３は、インバータ８２の出力と信号Ｃ
ＤＥとを受け、その出力はインバータ８４に入力され
る。インバータ８４の出力がプリデコード信号Ｙｉとな
る。プリデコーダ８０は、予め割当てられた２つの相補
列アドレス信号と信号ＣＤＥのすべてが「Ｈ」レベルと
なったとき、「Ｈ」レベルを出力する。
【００２４】列デコーダ６０ａは、図１１に示すよう
に、２５６組の列デコーダ単位回路８５を含む。２５６
組の列デコーダ単位回路８５は、それぞれ２５６本の列
選択線ＣＳＬ０〜ＣＳＬ２５５に対応して設けられる。
列選択線ＣＳＬ０〜ＣＳＬ２５５の各々には、プリデコ
ード信号Ｙ１２〜Ｙ１９のいちのいずれか１つの信号Ｙ
ｋと、プリデコード信号Ｙ４〜Ｙ１１のうちのいずれか
１つの信号Ｙｊと、プリデコード信号Ｙ０〜Ｙ３のうち
のいずれか１つの信号Ｙｉとが予め割当てられている。
に、２５６組の列デコーダ単位回路８５を含む。２５６
組の列デコーダ単位回路８５は、それぞれ２５６本の列
選択線ＣＳＬ０〜ＣＳＬ２５５に対応して設けられる。
列選択線ＣＳＬ０〜ＣＳＬ２５５の各々には、プリデコ
ード信号Ｙ１２〜Ｙ１９のいちのいずれか１つの信号Ｙ
ｋと、プリデコード信号Ｙ４〜Ｙ１１のうちのいずれか
１つの信号Ｙｊと、プリデコード信号Ｙ０〜Ｙ３のうち
のいずれか１つの信号Ｙｉとが予め割当てられている。
【００２５】列デコーダ単位回路８５は、ＮＡＮＤゲー
ト８６およびインバータ８７を含む。ＮＡＮＤゲート８
６は、予め割当てられた３つのプリデコード信号Ｙｉ，
Ｙｊ，Ｙｋを受け、その出力ノードはインバータ８７を
介して対応の列選択線ＣＳＬｍに接続される。列デコー
ダ単位回路８５は、予め割当てられた３つのプリデコー
ド信号Ｙｉ，Ｙｊ，Ｙｋがともに「Ｈ」レベルとなった
とき、対応の列選択線ＣＳＬｍを選択レベルの「Ｈ」レ
ベルに立上げる。
ト８６およびインバータ８７を含む。ＮＡＮＤゲート８
６は、予め割当てられた３つのプリデコード信号Ｙｉ，
Ｙｊ，Ｙｋを受け、その出力ノードはインバータ８７を
介して対応の列選択線ＣＳＬｍに接続される。列デコー
ダ単位回路８５は、予め割当てられた３つのプリデコー
ド信号Ｙｉ，Ｙｊ，Ｙｋがともに「Ｈ」レベルとなった
とき、対応の列選択線ＣＳＬｍを選択レベルの「Ｈ」レ
ベルに立上げる。
【００２６】また、メモリアレイ５６ａに不良な列があ
る場合は、その不良な列のアドレスが制御回路５５に記
憶される。制御回路５５は、そのアドレスが入力された
場合は、プリデコード信号Ｙｉ，Ｙｊ，Ｙｋの代わりに
プリデコード信号Ｚｎ（ｎは０〜Ｎの整数である）を出
力して、不良な列選択線ＣＳＬの代わりにスペア列選択
線ＳＣＳＬｎを選択する。
る場合は、その不良な列のアドレスが制御回路５５に記
憶される。制御回路５５は、そのアドレスが入力された
場合は、プリデコード信号Ｙｉ，Ｙｊ，Ｙｋの代わりに
プリデコード信号Ｚｎ（ｎは０〜Ｎの整数である）を出
力して、不良な列選択線ＣＳＬの代わりにスペア列選択
線ＳＣＳＬｎを選択する。
【００２７】すなわち、制御回路５５内には、図１２お
よび図１３に示すように、Ｎ＋１組のプログラム回路９
０が設けられる。Ｎ＋１組のプログラム回路９０は、そ
れぞれプリデコード信号Ｚ０〜ＺＮに対応して設けられ
る。
よび図１３に示すように、Ｎ＋１組のプログラム回路９
０が設けられる。Ｎ＋１組のプログラム回路９０は、そ
れぞれプリデコード信号Ｚ０〜ＺＮに対応して設けられ
る。
【００２８】各プログラム回路９０は、ヒューズ９２，
１１０ａ〜１１７ａ，１１０ｂ〜１１７ｂ、Ｐチャネル
ＭＯＳトランジスタ９１，１２０〜１２７、Ｎチャネル
ＭＯＳトランジスタ９３、ＮＡＮＤゲート９４，１３
４，１３８、インバータ９５，１３５〜１３７，１３
９、スイッチングインバータ１００ａ〜１０７ａ，１０
０ｂ〜１０７ｂおよびＮＯＲゲート１３０〜１３３を含
む。
１１０ａ〜１１７ａ，１１０ｂ〜１１７ｂ、Ｐチャネル
ＭＯＳトランジスタ９１，１２０〜１２７、Ｎチャネル
ＭＯＳトランジスタ９３、ＮＡＮＤゲート９４，１３
４，１３８、インバータ９５，１３５〜１３７，１３
９、スイッチングインバータ１００ａ〜１０７ａ，１０
０ｂ〜１０７ｂおよびＮＯＲゲート１３０〜１３３を含
む。
【００２９】ＰチャネルＭＯＳトランジスタ９１、ヒュ
ーズ９２およびＮチャネルＭＯＳトランジスタ９３は、
電源電位Ｖｃｃのラインと接地電位ＧＮＤのラインとの
間に直列接続される。ＰチャネルＭＯＳトランジスタ９
１およびＮチャネルＭＯＳトランジスタ９３のゲート
は、プリチャージ信号／ＰＣを受ける。プリチャージ信
号／ＰＣは、図１４に示すように、クロック信号ＣＬＫ
の立上がり時にリードコマンドまたはライトコマンドが
あったとき「Ｌ」レベルに立下がり、クロック信号ＣＬ
Ｋの次の立下がりに応じて「Ｈ」レベルに立上がる信号
である。ヒューズ９２は、対応のスペア列選択線ＳＣＳ
Ｌが使用される場合に切断され、対応のスペア列選択線
ＳＣＳＬが使用されない場合は切断されない。
ーズ９２およびＮチャネルＭＯＳトランジスタ９３は、
電源電位Ｖｃｃのラインと接地電位ＧＮＤのラインとの
間に直列接続される。ＰチャネルＭＯＳトランジスタ９
１およびＮチャネルＭＯＳトランジスタ９３のゲート
は、プリチャージ信号／ＰＣを受ける。プリチャージ信
号／ＰＣは、図１４に示すように、クロック信号ＣＬＫ
の立上がり時にリードコマンドまたはライトコマンドが
あったとき「Ｌ」レベルに立下がり、クロック信号ＣＬ
Ｋの次の立下がりに応じて「Ｈ」レベルに立上がる信号
である。ヒューズ９２は、対応のスペア列選択線ＳＣＳ
Ｌが使用される場合に切断され、対応のスペア列選択線
ＳＣＳＬが使用されない場合は切断されない。
【００３０】ヒューズ９２が切断された場合は、Ｐチャ
ネルＭＯＳトランジスタのドレイン（ノードＮ９１）は
プリチャージ信号／ＰＣが「Ｌ」レベルに立下がったと
きにＰチャネルＭＯＳトランジスタ９１を介して「Ｈ」
レベルに充電され、プリチャージ信号／ＰＣが「Ｈ」レ
ベルに立上がっても放電されず、常に「Ｈ」レベルとな
る。ヒューズ９２が切断されない場合は、ＰチャネルＭ
ＯＳトランジスタ９１、ヒューズ９２およびＮチャネル
ＭＯＳトランジスタ９３はインバータを構成する。した
がって、ノードＮ９１にはプリチャージ信号／ＰＣの反
転信号が出力される。
ネルＭＯＳトランジスタのドレイン（ノードＮ９１）は
プリチャージ信号／ＰＣが「Ｌ」レベルに立下がったと
きにＰチャネルＭＯＳトランジスタ９１を介して「Ｈ」
レベルに充電され、プリチャージ信号／ＰＣが「Ｈ」レ
ベルに立上がっても放電されず、常に「Ｈ」レベルとな
る。ヒューズ９２が切断されない場合は、ＰチャネルＭ
ＯＳトランジスタ９１、ヒューズ９２およびＮチャネル
ＭＯＳトランジスタ９３はインバータを構成する。した
がって、ノードＮ９１にはプリチャージ信号／ＰＣの反
転信号が出力される。
【００３１】ＮＡＮＤゲート９４は、ノードＮ９１に現
れる信号とプリチャージ信号／ＰＣとを受け、その出力
がインバータ９５を介してスイッチングインバータ１０
０ａ〜１０７ａ，１００ｂ〜１０７ｂおよびＰチャネル
ＭＯＳトランジスタ１２０〜１２７のゲートに入力され
る。
れる信号とプリチャージ信号／ＰＣとを受け、その出力
がインバータ９５を介してスイッチングインバータ１０
０ａ〜１０７ａ，１００ｂ〜１０７ｂおよびＰチャネル
ＭＯＳトランジスタ１２０〜１２７のゲートに入力され
る。
【００３２】インバータ９５の出力信号φ９５は、ヒュ
ーズ９２が切断された場合はプリチャージ信号／ＰＣが
ＮＡＮＤゲート９４およびインバータ９５で遅延された
信号となり、ヒューズ９２が切断されない場合は常に
「Ｌ」レベルとなる。
ーズ９２が切断された場合はプリチャージ信号／ＰＣが
ＮＡＮＤゲート９４およびインバータ９５で遅延された
信号となり、ヒューズ９２が切断されない場合は常に
「Ｌ」レベルとなる。
【００３３】スイッチングインバータ１００ａ〜１０７
ａ，１００ｂ〜１０７ｂは、それぞれ相補列アドレス信
号／ＣＡＤ０〜／ＣＡＤ７，ＣＡＤ０〜ＣＡＤ７に対応
して設けられる。スイッチングインバータ１００ａは、
図１５に示すように、電源電位Ｖｃｃのラインと接地電
位ＧＮＤのラインとの間に直列接続されたＰチャネルＭ
ＯＳトランジスタ１４１およびＮチャネルＭＯＳトラン
ジスタ１４２，１４３を含む。ＭＯＳトランジスタ１４
１，１４３のゲートは対応の相補列アドレス信号／ＣＡ
Ｄ０を受け、ＮチャネルＭＯＳトランジスタ１４２のゲ
ートは信号φ９５を受ける。ＰチャネルＭＯＳトランジ
スタ１４１のドレインがスイッチングインバータ１００
ａの出力ノードＮ１４１となる。
ａ，１００ｂ〜１０７ｂは、それぞれ相補列アドレス信
号／ＣＡＤ０〜／ＣＡＤ７，ＣＡＤ０〜ＣＡＤ７に対応
して設けられる。スイッチングインバータ１００ａは、
図１５に示すように、電源電位Ｖｃｃのラインと接地電
位ＧＮＤのラインとの間に直列接続されたＰチャネルＭ
ＯＳトランジスタ１４１およびＮチャネルＭＯＳトラン
ジスタ１４２，１４３を含む。ＭＯＳトランジスタ１４
１，１４３のゲートは対応の相補列アドレス信号／ＣＡ
Ｄ０を受け、ＮチャネルＭＯＳトランジスタ１４２のゲ
ートは信号φ９５を受ける。ＰチャネルＭＯＳトランジ
スタ１４１のドレインがスイッチングインバータ１００
ａの出力ノードＮ１４１となる。
【００３４】信号φ９５が「Ｈ」レベルである場合はＮ
チャネルＭＯＳトランジスタ１４２が導通してスイッチ
ングインバータ１００ａが活性化され、信号φ９５が
「Ｌ」レベルである場合はＮチャネルＭＯＳトランジス
タ１４２が非導通となってスイッチングインバータ１０
０ａが非活性化される。他のスイッチングインバータ１
０１ａ〜１０７ａ，１００ｂ〜１０７ｂもスイッチング
インバータ１００ａと同様である。
チャネルＭＯＳトランジスタ１４２が導通してスイッチ
ングインバータ１００ａが活性化され、信号φ９５が
「Ｌ」レベルである場合はＮチャネルＭＯＳトランジス
タ１４２が非導通となってスイッチングインバータ１０
０ａが非活性化される。他のスイッチングインバータ１
０１ａ〜１０７ａ，１００ｂ〜１０７ｂもスイッチング
インバータ１００ａと同様である。
【００３５】ヒューズ１１０ａ〜１１７ａ，１１０ｂ〜
１１７ｂは、それぞれ内部列アドレス信号／ＣＡＤ０〜
／ＣＡＤ７，ＣＡＤ０〜ＣＡＤ７に対応して設けられ
る。ヒューズ１１０ａ〜１１７ａは、それぞれ対応のス
イッチングインバータ１００ａ〜１０７ａの出力ノード
Ｎ１４１とノードＮ１２０〜Ｎ１２７との間に接続され
る。ヒューズ１１０ｂ〜１１７ｂは、それぞれ対応のス
イッチングインバータ１００ｂ〜１０７ｂの出力ノード
Ｎ１４１とノードＮ１２０〜Ｎ１２７との間に接続され
る。
１１７ｂは、それぞれ内部列アドレス信号／ＣＡＤ０〜
／ＣＡＤ７，ＣＡＤ０〜ＣＡＤ７に対応して設けられ
る。ヒューズ１１０ａ〜１１７ａは、それぞれ対応のス
イッチングインバータ１００ａ〜１０７ａの出力ノード
Ｎ１４１とノードＮ１２０〜Ｎ１２７との間に接続され
る。ヒューズ１１０ｂ〜１１７ｂは、それぞれ対応のス
イッチングインバータ１００ｂ〜１０７ｂの出力ノード
Ｎ１４１とノードＮ１２０〜Ｎ１２７との間に接続され
る。
【００３６】不良な列選択線ＣＳＬを指定する相補列ア
ドレス信号に対応するヒューズは切断されず、それ以外
のヒューズは切断されて、不良な列選択線ＣＳＬのアド
レスが記憶される。そのアドレスが入力された場合は、
スイッチングインバータ１００ａ〜１０７ａ，１００ｂ
〜１０７ｂの出力がヒューズ１１０ａ〜１１７ａ，１１
０ｂ〜１１７ｂを介してノードＮ１２０〜１２７に伝達
される。
ドレス信号に対応するヒューズは切断されず、それ以外
のヒューズは切断されて、不良な列選択線ＣＳＬのアド
レスが記憶される。そのアドレスが入力された場合は、
スイッチングインバータ１００ａ〜１０７ａ，１００ｂ
〜１０７ｂの出力がヒューズ１１０ａ〜１１７ａ，１１
０ｂ〜１１７ｂを介してノードＮ１２０〜１２７に伝達
される。
【００３７】ＰチャネルＭＯＳトランジスタ１２０〜１
２７は、それぞれ電源電位ＶｃｃのラインとノードＮ１
２０〜１２７との間に接続され、そのゲートが信号φ９
５を受ける。信号φ９５が「Ｌ」レベルに立下がると、
ＰチャネルＭＯＳトランジスタ１２０〜１２７が導通し
てノードＮ１２０〜Ｎ１２７が「Ｈ」レベルにプリチャ
ージされる。
２７は、それぞれ電源電位ＶｃｃのラインとノードＮ１
２０〜１２７との間に接続され、そのゲートが信号φ９
５を受ける。信号φ９５が「Ｌ」レベルに立下がると、
ＰチャネルＭＯＳトランジスタ１２０〜１２７が導通し
てノードＮ１２０〜Ｎ１２７が「Ｈ」レベルにプリチャ
ージされる。
【００３８】ＮＯＲゲート１３０は、ノードＮ１２０，
Ｎ１２１に現れる信号を受ける。ＮＯＲゲート１３１
は、ノードＮ１２２，Ｎ１２３に現れる信号を受ける。
ＮＯＲゲート１３２は、ノードＮ１２４，Ｎ１２５に現
れる信号を受ける。ＮＯＲゲート１３３は、ノードＮ１
２６，Ｎ１２７に現れる信号を受ける。ＮＡＮＤゲート
１３４は、ＮＯＲゲート１３０〜１３３の出力を受け
る。
Ｎ１２１に現れる信号を受ける。ＮＯＲゲート１３１
は、ノードＮ１２２，Ｎ１２３に現れる信号を受ける。
ＮＯＲゲート１３２は、ノードＮ１２４，Ｎ１２５に現
れる信号を受ける。ＮＯＲゲート１３３は、ノードＮ１
２６，Ｎ１２７に現れる信号を受ける。ＮＡＮＤゲート
１３４は、ＮＯＲゲート１３０〜１３３の出力を受け
る。
【００３９】ＮＡＮＤゲート１３４の出力信号φ１３４
は、図１３に示すように、インバータ１３５，１３６に
よって増幅されて信号／ＳＣＥとなるとともにインバー
タ１３７に入力される。ＮＡＮＤゲート１３８は、イン
バータ１３７の出力と信号ＣＤＥとを受ける。ＮＡＮＤ
ゲート１３８の出力はインバータ１３９によって反転さ
れてプリデコード信号Ｚｎとなる。
は、図１３に示すように、インバータ１３５，１３６に
よって増幅されて信号／ＳＣＥとなるとともにインバー
タ１３７に入力される。ＮＡＮＤゲート１３８は、イン
バータ１３７の出力と信号ＣＤＥとを受ける。ＮＡＮＤ
ゲート１３８の出力はインバータ１３９によって反転さ
れてプリデコード信号Ｚｎとなる。
【００４０】したがって、プログラム回路９０は、ヒュ
ーズ９２，１１０ａ〜１１７ａ，１１０ｂ〜１１７ｂで
プログラムされた相補列アドレス信号が入力されたこと
に応じて信号／ＳＣＥを「Ｌ」レベルに立下げ、さらに
信号ＣＤＥが「Ｈ」レベルに立上がったことに応じて対
応のプリデコード信号Ｚｎを「Ｈ」レベルに立上げる。
ーズ９２，１１０ａ〜１１７ａ，１１０ｂ〜１１７ｂで
プログラムされた相補列アドレス信号が入力されたこと
に応じて信号／ＳＣＥを「Ｌ」レベルに立下げ、さらに
信号ＣＤＥが「Ｈ」レベルに立上がったことに応じて対
応のプリデコード信号Ｚｎを「Ｈ」レベルに立上げる。
【００４１】冗長列デコーダ６１ａは、図１６に示した
ように、Ｎ＋１組の冗長列デコーダ単位回路１４４を含
む。Ｎ＋１組の冗長列デコーダ単位回路１４４は、それ
ぞれＮ＋１組のスペア列選択線ＳＣＳＬ０〜ＳＣＳＬＮ
に対応して設けられる。スペア列選択線ＳＣＳＬ０〜Ｓ
ＣＳＬＮの各々には、それぞれプリデコード信号Ｚ０〜
ＺＮが予め割当てられている。
ように、Ｎ＋１組の冗長列デコーダ単位回路１４４を含
む。Ｎ＋１組の冗長列デコーダ単位回路１４４は、それ
ぞれＮ＋１組のスペア列選択線ＳＣＳＬ０〜ＳＣＳＬＮ
に対応して設けられる。スペア列選択線ＳＣＳＬ０〜Ｓ
ＣＳＬＮの各々には、それぞれプリデコード信号Ｚ０〜
ＺＮが予め割当てられている。
【００４２】各冗長列デコーダ単位回路１４４は、直列
接続されたインバータ１４５，１４６を含む。冗長列デ
コーダ単位回路１４４は、予め割当てられたプリデコー
ド信号Ｚｎが「Ｈ」レベルに立上がったことに応じて、
対応のスペア列選択線ＳＣＳＬｎを選択レベルの「Ｈ」
レベルに立上げる。
接続されたインバータ１４５，１４６を含む。冗長列デ
コーダ単位回路１４４は、予め割当てられたプリデコー
ド信号Ｚｎが「Ｈ」レベルに立上がったことに応じて、
対応のスペア列選択線ＳＣＳＬｎを選択レベルの「Ｈ」
レベルに立上げる。
【００４３】図１７は、このＳＤＲＡＭの列選択動作を
示すタイムチャートである。図１７を参照して、時刻ｔ
１において相補列アドレス信号／ＣＡＤ０〜／ＣＡＤ
７，ＣＡＤ０〜ＣＡＤ７が確定する。
示すタイムチャートである。図１７を参照して、時刻ｔ
１において相補列アドレス信号／ＣＡＤ０〜／ＣＡＤ
７，ＣＡＤ０〜ＣＡＤ７が確定する。
【００４４】相補列アドレス信号／ＣＡＤ０〜／ＣＡＤ
７，ＣＡＤ０〜ＣＡＤ７がプログラム回路９０にプログ
ラムされている場合は、時刻ｔ１から所定の時間（プロ
グラム回路９０の遅延時間）後の時刻ｔ２に信号／ＳＣ
Ｅが「Ｌ」レベルに立下がるとともに、信号ＣＤＥが
「Ｈ」レベルに立上がる。応じて、図１０のプリデコー
ダ７０の出力すなわちプリデコード信号Ｙｋが「Ｈ」レ
ベルに固定され、図１１の列デコーダ単位回路８５の出
力すなわち列選択線ＣＳＬｍが「Ｌ」レベルに固定され
る。同時に、図１３のプリデコード信号Ｚｎが「Ｈ」レ
ベルに立上がり、図１６の冗長列デコーダ単位回路１４
４の出力すなわちスペア列選択線ＳＣＳＬｎが「Ｈ」レ
ベルに立上がる。
７，ＣＡＤ０〜ＣＡＤ７がプログラム回路９０にプログ
ラムされている場合は、時刻ｔ１から所定の時間（プロ
グラム回路９０の遅延時間）後の時刻ｔ２に信号／ＳＣ
Ｅが「Ｌ」レベルに立下がるとともに、信号ＣＤＥが
「Ｈ」レベルに立上がる。応じて、図１０のプリデコー
ダ７０の出力すなわちプリデコード信号Ｙｋが「Ｈ」レ
ベルに固定され、図１１の列デコーダ単位回路８５の出
力すなわち列選択線ＣＳＬｍが「Ｌ」レベルに固定され
る。同時に、図１３のプリデコード信号Ｚｎが「Ｈ」レ
ベルに立上がり、図１６の冗長列デコーダ単位回路１４
４の出力すなわちスペア列選択線ＳＣＳＬｎが「Ｈ」レ
ベルに立上がる。
【００４５】相補列アドレス信号／ＣＡＤ０〜／ＣＡＤ
７，ＣＡＤ０〜ＣＡＤ７がプログラム回路９０にプログ
ラムされていない場合は、信号／ＳＣＥは「Ｈ」レベル
の状態で変化せず、時刻ｔ２に信号ＣＤＥが「Ｈ」レベ
ルに立上がる。応じて、図１０のプリデコード信号Ｙ１
２〜Ｙ１９のうちの１つの信号Ｙｋと、プリデコード信
号Ｙ４〜Ｙ１１のうちの１つの信号Ｙｊと、プリデコー
ド信号Ｙ０〜Ｙ３のうちの１つの信号Ｙｉとが「Ｈ」レ
ベルに立上がり、図１１で示した２５６組の列デコーダ
単位回路８５のうちの１つの回路８５の出力すなわち列
選択線ＣＳＬｍが選択レベルの「Ｈ」レベルに立上が
る。一方、図１３のプリデコード信号Ｚｎは「Ｌ」レベ
ルに固定され、図１６の冗長デコーダ単位回路１４４の
出力すなわちスペア列選択線ＳＣＳＬｎは非選択レベル
の「Ｌ」に固定される。
７，ＣＡＤ０〜ＣＡＤ７がプログラム回路９０にプログ
ラムされていない場合は、信号／ＳＣＥは「Ｈ」レベル
の状態で変化せず、時刻ｔ２に信号ＣＤＥが「Ｈ」レベ
ルに立上がる。応じて、図１０のプリデコード信号Ｙ１
２〜Ｙ１９のうちの１つの信号Ｙｋと、プリデコード信
号Ｙ４〜Ｙ１１のうちの１つの信号Ｙｊと、プリデコー
ド信号Ｙ０〜Ｙ３のうちの１つの信号Ｙｉとが「Ｈ」レ
ベルに立上がり、図１１で示した２５６組の列デコーダ
単位回路８５のうちの１つの回路８５の出力すなわち列
選択線ＣＳＬｍが選択レベルの「Ｈ」レベルに立上が
る。一方、図１３のプリデコード信号Ｚｎは「Ｌ」レベ
ルに固定され、図１６の冗長デコーダ単位回路１４４の
出力すなわちスペア列選択線ＳＣＳＬｎは非選択レベル
の「Ｌ」に固定される。
【００４６】なお、列選択線ＳＣＳＬ，ＳＣＳＬへのア
クセスを時刻ｔ２まで待つのは、たとえば時刻ｔ１に列
選択線ＣＳＬ，ＳＣＳＬへのアクセスを開始すると、時
刻ｔ１からｔ２の間は不良な列選択線ＣＳＬｍを選択
し、時刻ｔ２以降はスペア列選択線ＳＣＳＬｎを選択し
てしまい、いわゆるマルチセレクションが生じる場合が
あるからである。
クセスを時刻ｔ２まで待つのは、たとえば時刻ｔ１に列
選択線ＣＳＬ，ＳＣＳＬへのアクセスを開始すると、時
刻ｔ１からｔ２の間は不良な列選択線ＣＳＬｍを選択
し、時刻ｔ２以降はスペア列選択線ＳＣＳＬｎを選択し
てしまい、いわゆるマルチセレクションが生じる場合が
あるからである。
【００４７】なお、通常のＤＲＡＭでは、アドレス遷移
検知回路によって相補アドレス信号の遷移を検知した後
にプリデコードを開始するが、アドレス遷移検知回路に
よる遅延時間が十分に大きいためマルチセレクションは
生じない。
検知回路によって相補アドレス信号の遷移を検知した後
にプリデコードを開始するが、アドレス遷移検知回路に
よる遅延時間が十分に大きいためマルチセレクションは
生じない。
【００４８】
【発明が解決しようとする課題】しかし、従来のＳＤＲ
ＡＭでは、不良な列が存在せずスペア列選択線ＳＣＳＬ
が使用されない場合でも、信号／ＳＣＥが確定するまで
列選択線ＣＳＬへアクセスせず待機していたので、この
待機時間が無駄になっていた。
ＡＭでは、不良な列が存在せずスペア列選択線ＳＣＳＬ
が使用されない場合でも、信号／ＳＣＥが確定するまで
列選択線ＣＳＬへアクセスせず待機していたので、この
待機時間が無駄になっていた。
【００４９】それゆえに、この発明の主たる目的は、ス
ペアメモリセルを使用しない場合にアクセス速度の高速
化を図ることができる半導体記憶装置を提供することで
ある。
ペアメモリセルを使用しない場合にアクセス速度の高速
化を図ることができる半導体記憶装置を提供することで
ある。
【００５０】
【課題を解決するための手段】請求項１に係る発明は、
電気的にデータの書換が可能な半導体記憶装置であっ
て、複数のメモリセル、選択線、スペアメモリセル、ス
ペア選択線、第１のデコーダ、第２のデコーダ、信号発
生手段、第１のゲート手段、および第２のゲート手段を
備える。複数のメモリセルの各々は、データを記憶す
る。選択線は、各メモリセルに対応して設けられ、対応
のメモリセルを選択するために設けられる。スペアメモ
リセルは、複数のメモリセルのうちの不良なメモリセル
と置換するために設けられる。スペア選択線は、スペア
メモリセルを選択するために設けられる。第１のデコー
ダは、スペア選択線を指定するアドレス信号が入力され
たことに応じて、その入力から第１の時間経過後に選択
レベルの信号を出力する。第２のデコーダは、選択線を
指定するアドレス信号が入力されたことに応じて、その
入力から第１の時間よりも短い第２の時間経過後に選択
レベルの信号を出力し、第１のデコーダから選択レベル
の信号が出力されたことに応じて非選択レベルの信号を
出力する。信号発生手段は、不良なメモリセルがあるた
めスペアメモリセルが使用される場合はアドレス信号の
入力から第１の時間経過後に活性化信号を出力し、不良
なメモリセルがないためスペアメモリセルが使用されな
い場合はアドレス信号の入力から第２の時間経過後に活
性化信号を出力する。第１のゲート手段は、第１のデコ
ーダとスペア選択線との間に設けられ、信号発生手段か
ら活性化信号が出力されたことに応じて、第１のデコー
ダの出力信号をスペア選択線に伝達させる。第２のゲー
ト手段は、第２のデコーダと選択線との間に設けられ、
信号発生手段から活性化信号が出力されたことに応じ
て、第２のデコーダの出力信号を選択線に伝達させる。
電気的にデータの書換が可能な半導体記憶装置であっ
て、複数のメモリセル、選択線、スペアメモリセル、ス
ペア選択線、第１のデコーダ、第２のデコーダ、信号発
生手段、第１のゲート手段、および第２のゲート手段を
備える。複数のメモリセルの各々は、データを記憶す
る。選択線は、各メモリセルに対応して設けられ、対応
のメモリセルを選択するために設けられる。スペアメモ
リセルは、複数のメモリセルのうちの不良なメモリセル
と置換するために設けられる。スペア選択線は、スペア
メモリセルを選択するために設けられる。第１のデコー
ダは、スペア選択線を指定するアドレス信号が入力され
たことに応じて、その入力から第１の時間経過後に選択
レベルの信号を出力する。第２のデコーダは、選択線を
指定するアドレス信号が入力されたことに応じて、その
入力から第１の時間よりも短い第２の時間経過後に選択
レベルの信号を出力し、第１のデコーダから選択レベル
の信号が出力されたことに応じて非選択レベルの信号を
出力する。信号発生手段は、不良なメモリセルがあるた
めスペアメモリセルが使用される場合はアドレス信号の
入力から第１の時間経過後に活性化信号を出力し、不良
なメモリセルがないためスペアメモリセルが使用されな
い場合はアドレス信号の入力から第２の時間経過後に活
性化信号を出力する。第１のゲート手段は、第１のデコ
ーダとスペア選択線との間に設けられ、信号発生手段か
ら活性化信号が出力されたことに応じて、第１のデコー
ダの出力信号をスペア選択線に伝達させる。第２のゲー
ト手段は、第２のデコーダと選択線との間に設けられ、
信号発生手段から活性化信号が出力されたことに応じ
て、第２のデコーダの出力信号を選択線に伝達させる。
【００５１】請求項２に係る発明では、請求項１に係る
発明の信号発生手段は、第１の遅延回路、第２の遅延回
路、ヒューズ、およびゲート回路を含む。第１の遅延回
路は、アドレス信号に同期した基準信号を第１の時間だ
け遅延させて出力する。第２の遅延回路は、基準信号を
第２の時間だけ遅延させて出力する。ヒューズは、スペ
アメモリセルが使用されるか否かをプログラムするため
に設けられる。ゲート回路は、ヒューズによってスペア
メモリセルが使用されることがプログラムされている場
合は第１の遅延回路の出力信号を活性化信号として通過
させ、ヒューズによってスペアメモリセルが使用されな
いことがプログラムされている場合は第２の遅延回路の
出力信号を活性化信号として通過させる。
発明の信号発生手段は、第１の遅延回路、第２の遅延回
路、ヒューズ、およびゲート回路を含む。第１の遅延回
路は、アドレス信号に同期した基準信号を第１の時間だ
け遅延させて出力する。第２の遅延回路は、基準信号を
第２の時間だけ遅延させて出力する。ヒューズは、スペ
アメモリセルが使用されるか否かをプログラムするため
に設けられる。ゲート回路は、ヒューズによってスペア
メモリセルが使用されることがプログラムされている場
合は第１の遅延回路の出力信号を活性化信号として通過
させ、ヒューズによってスペアメモリセルが使用されな
いことがプログラムされている場合は第２の遅延回路の
出力信号を活性化信号として通過させる。
【００５２】請求項３に係る発明では、請求項１に係る
発明の信号発生手段は、アドレス信号に同期した基準信
号を第１または第２の時間だけ遅延させて活性化信号を
生成するための直列接続された複数の遅延回路を含み、
各遅延回路は、第１の導電形式の第１のトランジスタ、
第２の導電形式の第２のトランジスタ、第１のヒュー
ズ、第２のヒューズ、および第１および第２の抵抗素子
を含む。第１の導電形式の第１のトランジスタは、その
入力電極が入力ノードに接続され、その第１の電極は出
力ノードに接続される。第２の導電形式の第２のトラン
ジスタは、その入力電極が入力ノードに接続され、その
第１の電極が出力ノードに接続される。第１のヒューズ
は、電源電位のラインと第１のトランジスタの第２の電
極との間に接続され、スペアメモリセルが使用される場
合に切断される。第２のヒューズは、接地電位のライン
と第２のトランジスタの第２の電極との間に接続され、
スペアメモリセルが使用される場合に切断される。第１
および第２の抵抗素子は、それぞれが第１および第２の
ヒューズに並列に接続される。
発明の信号発生手段は、アドレス信号に同期した基準信
号を第１または第２の時間だけ遅延させて活性化信号を
生成するための直列接続された複数の遅延回路を含み、
各遅延回路は、第１の導電形式の第１のトランジスタ、
第２の導電形式の第２のトランジスタ、第１のヒュー
ズ、第２のヒューズ、および第１および第２の抵抗素子
を含む。第１の導電形式の第１のトランジスタは、その
入力電極が入力ノードに接続され、その第１の電極は出
力ノードに接続される。第２の導電形式の第２のトラン
ジスタは、その入力電極が入力ノードに接続され、その
第１の電極が出力ノードに接続される。第１のヒューズ
は、電源電位のラインと第１のトランジスタの第２の電
極との間に接続され、スペアメモリセルが使用される場
合に切断される。第２のヒューズは、接地電位のライン
と第２のトランジスタの第２の電極との間に接続され、
スペアメモリセルが使用される場合に切断される。第１
および第２の抵抗素子は、それぞれが第１および第２の
ヒューズに並列に接続される。
【００５３】請求項４に係る発明では、請求項１に係る
発明の信号発生手段は、アドレス信号に同期した基準信
号を第１または第２の時間だけ遅延させて活性化信号を
生成するための直列接続された複数の遅延回路を含み、
各遅延回路は、第１の導電形式の第１および第２のトラ
ンジスタ、第２の導電形式の第３および第４のトランジ
スタ、および第１および第２のヒューズを含む。第１の
導電形式の第１および第２のトランジスタは、電源電位
のラインと出力ノードとの間に直列接続され、各々の入
力電極がともに入力ノードに接続され。第２の導電形式
の第３および第４のトランジスタは、接地電位のライン
と出力ノードとの間に直列接続され、各々の入力電極が
ともに入力ノードに接続される。第１および第２のヒュ
ーズは、それぞれ第１および第３のトランジスタに並列
に接続され、スペアメモリセルが使用される場合に切断
される。
発明の信号発生手段は、アドレス信号に同期した基準信
号を第１または第２の時間だけ遅延させて活性化信号を
生成するための直列接続された複数の遅延回路を含み、
各遅延回路は、第１の導電形式の第１および第２のトラ
ンジスタ、第２の導電形式の第３および第４のトランジ
スタ、および第１および第２のヒューズを含む。第１の
導電形式の第１および第２のトランジスタは、電源電位
のラインと出力ノードとの間に直列接続され、各々の入
力電極がともに入力ノードに接続され。第２の導電形式
の第３および第４のトランジスタは、接地電位のライン
と出力ノードとの間に直列接続され、各々の入力電極が
ともに入力ノードに接続される。第１および第２のヒュ
ーズは、それぞれ第１および第３のトランジスタに並列
に接続され、スペアメモリセルが使用される場合に切断
される。
【００５４】
［実施の形態１］図１は、この発明の実施の形態１によ
るＳＤＲＡＭに含まれるヒューズ回路１の構成を示す回
路図である。
るＳＤＲＡＭに含まれるヒューズ回路１の構成を示す回
路図である。
【００５５】図１を参照して、このヒューズ回路１は、
ＮＡＮＤゲート２、インバータ３，８、ＰチャネルＭＯ
Ｓトランジスタ４，５、ヒューズ６およびＮチャネルＭ
ＯＳトランジスタ７を含む。ＮＡＮＤゲート２は、信号
／ＰＯＲ（Power On Reset）およびプリチャージ信号／
ＰＣを受ける。信号／ＰＯＲは、ＳＤＲＡＭの電源をオ
ンしてから所定の時間経過後に「Ｈ」レベルに立上がる
信号である。この信号／ＰＯＲが「Ｌ」レベルである間
に、ＳＤＲＡＭ内がリセットされる。
ＮＡＮＤゲート２、インバータ３，８、ＰチャネルＭＯ
Ｓトランジスタ４，５、ヒューズ６およびＮチャネルＭ
ＯＳトランジスタ７を含む。ＮＡＮＤゲート２は、信号
／ＰＯＲ（Power On Reset）およびプリチャージ信号／
ＰＣを受ける。信号／ＰＯＲは、ＳＤＲＡＭの電源をオ
ンしてから所定の時間経過後に「Ｈ」レベルに立上がる
信号である。この信号／ＰＯＲが「Ｌ」レベルである間
に、ＳＤＲＡＭ内がリセットされる。
【００５６】ＰチャネルＭＯＳトランジスタ４，ヒュー
ズ６およびＮチャネルＭＯＳトランジスタ７は、電源電
位Ｖｃｃのラインと接地電位ＧＮＤのラインとの間に直
列接続される。ＮＡＮＤゲート２の出力は、インバータ
３を介してＭＯＳトランジスタ４，７のゲートに入力さ
れる。ＰチャネルＭＯＳトランジスタ５は、Ｐチャネル
ＭＯＳトランジスタ４と並列に接続される。Ｐチャネル
ＭＯＳトランジスタ５のドレイン（ノードＮ５）は、イ
ンバータ８を介してＰチャネルＭＯＳトランジスタ５の
ゲートに接続される。ＰチャネルＭＯＳトランジスタ５
とインバータ８は、ラッチ回路を構成する。インバータ
８の出力がヒューズ回路１の出力信号φＳとなる。
ズ６およびＮチャネルＭＯＳトランジスタ７は、電源電
位Ｖｃｃのラインと接地電位ＧＮＤのラインとの間に直
列接続される。ＮＡＮＤゲート２の出力は、インバータ
３を介してＭＯＳトランジスタ４，７のゲートに入力さ
れる。ＰチャネルＭＯＳトランジスタ５は、Ｐチャネル
ＭＯＳトランジスタ４と並列に接続される。Ｐチャネル
ＭＯＳトランジスタ５のドレイン（ノードＮ５）は、イ
ンバータ８を介してＰチャネルＭＯＳトランジスタ５の
ゲートに接続される。ＰチャネルＭＯＳトランジスタ５
とインバータ８は、ラッチ回路を構成する。インバータ
８の出力がヒューズ回路１の出力信号φＳとなる。
【００５７】ヒューズ６は、メモリアレイ５６ａに不良
な列が全くなく、スペア列選択線ＳＣＳＬが使用されな
い場合は切断されない。この場合は、ＰチャネルＭＯＳ
トランジスタ４、ヒューズ６およびＮチャネルＭＯＳト
ランジスタ７は、インバータを構成する。アクセス時
は、信号／ＰＯＲ，／ＰＣはともに「Ｈ」レベルになる
ので、信号φＳも「Ｈ」レベルとなる。
な列が全くなく、スペア列選択線ＳＣＳＬが使用されな
い場合は切断されない。この場合は、ＰチャネルＭＯＳ
トランジスタ４、ヒューズ６およびＮチャネルＭＯＳト
ランジスタ７は、インバータを構成する。アクセス時
は、信号／ＰＯＲ，／ＰＣはともに「Ｈ」レベルになる
ので、信号φＳも「Ｈ」レベルとなる。
【００５８】ヒューズ６は、メモリアレイ５６ａに不良
な列があり、スペア列選択線ＳＣＳＬが使用される場合
に切断される。この場合は、信号／ＰＯＲおよびプリチ
ャージ信号／ＰＣのうちの少なくとも一方が「Ｌ」レベ
ルとなったときにＰチャネルＭＯＳトランジスタ４が導
通し、ノードＮ５が「Ｈ」レベルとなり、信号φＳはＰ
チャネルＭＯＳトランジスタ５およびインバータ８から
なるラッチ回路によって「Ｌ」レベルに保持される。
な列があり、スペア列選択線ＳＣＳＬが使用される場合
に切断される。この場合は、信号／ＰＯＲおよびプリチ
ャージ信号／ＰＣのうちの少なくとも一方が「Ｌ」レベ
ルとなったときにＰチャネルＭＯＳトランジスタ４が導
通し、ノードＮ５が「Ｈ」レベルとなり、信号φＳはＰ
チャネルＭＯＳトランジスタ５およびインバータ８から
なるラッチ回路によって「Ｌ」レベルに保持される。
【００５９】図２は、このＳＤＲＡＭの信号発生回路１
０を示す回路ブロック図である。図２を参照して、この
信号発生回路１０は、遅延回路１１、インバータ１２お
よびＮＡＮＤゲート１３〜１５を含む。リード信号φＲ
（またはライト信号φＷ）が、ＮＡＮＤゲート１３の一
方入力ノードに直接入力されるとともに、遅延回路１１
を介してＮＡＮＤゲート１４の一方入力ノードに入力さ
れる。リード信号φＲ（ライト信号φＷ）は、図３に示
すように、クロック信号ＣＬＫの立上がり時にリードコ
マンド（またはライトコマンド）があったときに「Ｈ」
レベルに立上がり、クロック信号ＣＬＫの次の立下がり
時に立下がる。信号φＳは、ＮＡＮＤゲート１３の他方
入力ノードに直接入力されるとともに、インバータ１２
を介してＮＡＮＤゲート１４の他方入力ノードに入力さ
れる。ＮＡＮＤゲート１５は、ＮＡＮＤゲート１３，１
４の出力を受け、信号ＣＤＥを出力する。
０を示す回路ブロック図である。図２を参照して、この
信号発生回路１０は、遅延回路１１、インバータ１２お
よびＮＡＮＤゲート１３〜１５を含む。リード信号φＲ
（またはライト信号φＷ）が、ＮＡＮＤゲート１３の一
方入力ノードに直接入力されるとともに、遅延回路１１
を介してＮＡＮＤゲート１４の一方入力ノードに入力さ
れる。リード信号φＲ（ライト信号φＷ）は、図３に示
すように、クロック信号ＣＬＫの立上がり時にリードコ
マンド（またはライトコマンド）があったときに「Ｈ」
レベルに立上がり、クロック信号ＣＬＫの次の立下がり
時に立下がる。信号φＳは、ＮＡＮＤゲート１３の他方
入力ノードに直接入力されるとともに、インバータ１２
を介してＮＡＮＤゲート１４の他方入力ノードに入力さ
れる。ＮＡＮＤゲート１５は、ＮＡＮＤゲート１３，１
４の出力を受け、信号ＣＤＥを出力する。
【００６０】メモリアレイ５６ａに不良な列がないため
ヒューズ６が切断されず、信号φＳがアクセス時におい
て「Ｈ」レベルとなっている場合は、ＮＡＮＤゲート１
４の出力は「Ｈ」レベルに固定され、ＮＡＮＤゲート１
３，１５は信号φＲ（φＷ）に対してインバータとして
動作する。したがって、信号ＣＤＥは、図３に示すよう
に、信号φＲ（φＷ）をＮＡＮＤゲート１３，１５の遅
延時間Ｔｄ１だけ遅延させた信号となる。
ヒューズ６が切断されず、信号φＳがアクセス時におい
て「Ｈ」レベルとなっている場合は、ＮＡＮＤゲート１
４の出力は「Ｈ」レベルに固定され、ＮＡＮＤゲート１
３，１５は信号φＲ（φＷ）に対してインバータとして
動作する。したがって、信号ＣＤＥは、図３に示すよう
に、信号φＲ（φＷ）をＮＡＮＤゲート１３，１５の遅
延時間Ｔｄ１だけ遅延させた信号となる。
【００６１】メモリアレイ５６ａに不良な列があったた
めヒューズ６が切断され、信号φＳが「Ｌ」レベルに固
定されている場合は、ＮＡＮＤゲート１３の出力は
「Ｈ」レベルに固定され、ＮＡＮＤゲート１４，１５は
遅延回路１１の出力に対してインバータとして動作す
る。したがって、信号ＣＤＥは、図３に示すように、信
号φＲ（φＷ）を遅延回路１１およびＮＡＮＤゲート１
４，１５の遅延時間Ｔｄ２（＞Ｔｄ１）だけ遅延させた
信号となる。時間Ｔｄ２−Ｔｄ１は、遅延回路１１の遅
延時間であり、図１７の時間ｔ２−ｔ１に設定される。
めヒューズ６が切断され、信号φＳが「Ｌ」レベルに固
定されている場合は、ＮＡＮＤゲート１３の出力は
「Ｈ」レベルに固定され、ＮＡＮＤゲート１４，１５は
遅延回路１１の出力に対してインバータとして動作す
る。したがって、信号ＣＤＥは、図３に示すように、信
号φＲ（φＷ）を遅延回路１１およびＮＡＮＤゲート１
４，１５の遅延時間Ｔｄ２（＞Ｔｄ１）だけ遅延させた
信号となる。時間Ｔｄ２−Ｔｄ１は、遅延回路１１の遅
延時間であり、図１７の時間ｔ２−ｔ１に設定される。
【００６２】図４は、ＳＤＲＡＭの列選択動作を示すタ
イムチャートであって、図１７と対比される図である。
図４を参照して、時刻ｔ１において相補列アドレス信号
／ＣＡＤ０〜／ＣＡＤ７，ＣＡＤ０〜ＣＡＤ７が確定す
る。
イムチャートであって、図１７と対比される図である。
図４を参照して、時刻ｔ１において相補列アドレス信号
／ＣＡＤ０〜／ＣＡＤ７，ＣＡＤ０〜ＣＡＤ７が確定す
る。
【００６３】メモリアレイ５６ａに不良な列が存在しな
い場合は、図１２および図１３のプログラム回路９０は
使用されずかつヒューズ回路１のヒューズ６は切断され
ない。この場合は、信号／ＳＣＥは「Ｈ」レベルに保持
され、信号ＣＤＥは時刻ｔ１に立上がる。したがって、
列選択線ＣＳＬへのアクセスが図１７の場合に比べｔ２
−ｔ１だけ高速化される。
い場合は、図１２および図１３のプログラム回路９０は
使用されずかつヒューズ回路１のヒューズ６は切断され
ない。この場合は、信号／ＳＣＥは「Ｈ」レベルに保持
され、信号ＣＤＥは時刻ｔ１に立上がる。したがって、
列選択線ＣＳＬへのアクセスが図１７の場合に比べｔ２
−ｔ１だけ高速化される。
【００６４】メモリアレイ５６ａに不良な列が存在する
場合は、図１２および図１３のプログラム回路９０が使
用され、かつヒューズ回路１のヒューズ６は切断され
る。この場合は、時刻ｔ２に信号／ＳＣＥが確定すると
ともに信号ＣＤＥが「Ｈ」レベルに立上がる。したがっ
て、列選択線ＣＳＬとスペア列選択線ＳＣＳＬのマルチ
セレクションが生じることがない。
場合は、図１２および図１３のプログラム回路９０が使
用され、かつヒューズ回路１のヒューズ６は切断され
る。この場合は、時刻ｔ２に信号／ＳＣＥが確定すると
ともに信号ＣＤＥが「Ｈ」レベルに立上がる。したがっ
て、列選択線ＣＳＬとスペア列選択線ＳＣＳＬのマルチ
セレクションが生じることがない。
【００６５】他の構成および動作は従来のＳＤＲＡＭと
同じであるので、その説明は繰返さない。
同じであるので、その説明は繰返さない。
【００６６】この実施の形態では、スペア列選択線ＳＣ
ＳＬを使用しない場合は相補列アドレス信号が確定する
と同時に列選択線ＣＳＬへのアクセスを開始し、スペア
列選択線ＳＣＳＬを使用する場合は信号／ＳＣＥが確定
するまで待って列選択線ＳＣＬまたはスペア列選択線Ｓ
ＣＳＬへのアクセスを開始する。したがって、スペア列
選択線ＳＣＳＬを使用しない場合に列選択線ＣＳＬへの
アクセス速度の高速化を図ることができ、スペア列選択
線ＳＣＳＬを使用する場合にマルチセレクションを防止
することができる。
ＳＬを使用しない場合は相補列アドレス信号が確定する
と同時に列選択線ＣＳＬへのアクセスを開始し、スペア
列選択線ＳＣＳＬを使用する場合は信号／ＳＣＥが確定
するまで待って列選択線ＳＣＬまたはスペア列選択線Ｓ
ＣＳＬへのアクセスを開始する。したがって、スペア列
選択線ＳＣＳＬを使用しない場合に列選択線ＣＳＬへの
アクセス速度の高速化を図ることができ、スペア列選択
線ＳＣＳＬを使用する場合にマルチセレクションを防止
することができる。
【００６７】［実施の形態２］図５は、この発明の実施
の形態２によるＳＤＲＡＭに含まれる信号発生回路２０
の構成を示す回路図である。図５を参照して、この信号
発生回路２０は、直列接続された偶数個（図では４個）
の遅延回路２１を含み、信号φＲ（φＷ）を遅延させて
信号ＣＤＥを生成する。遅延回路２１は、図６に示すよ
うに、ヒューズ２２，２３、抵抗素子２４，２５、Ｐチ
ャネルＭＯＳトランジスタ２６およびＮチャネルＭＯＳ
トランジスタ２７を含む。ヒューズ２２およびＰチャネ
ルＭＯＳトランジスタ２６は、電源電位Ｖｃｃのライン
と遅延回路２１の出力ノード２１ｂとの間に直列接続さ
れる。ヒューズ２３およびＮチャネルＭＯＳトランジス
タ２７は、接地電位ＧＮＤのラインと出力ノード２１ｂ
との間に直列接続される。ＭＯＳトランジスタ２６，２
７のゲートは、遅延回路２１の入力ノード２１ａに接続
される。抵抗素子２４，２５は、それぞれヒューズ２
２，２３に並列に接続される。
の形態２によるＳＤＲＡＭに含まれる信号発生回路２０
の構成を示す回路図である。図５を参照して、この信号
発生回路２０は、直列接続された偶数個（図では４個）
の遅延回路２１を含み、信号φＲ（φＷ）を遅延させて
信号ＣＤＥを生成する。遅延回路２１は、図６に示すよ
うに、ヒューズ２２，２３、抵抗素子２４，２５、Ｐチ
ャネルＭＯＳトランジスタ２６およびＮチャネルＭＯＳ
トランジスタ２７を含む。ヒューズ２２およびＰチャネ
ルＭＯＳトランジスタ２６は、電源電位Ｖｃｃのライン
と遅延回路２１の出力ノード２１ｂとの間に直列接続さ
れる。ヒューズ２３およびＮチャネルＭＯＳトランジス
タ２７は、接地電位ＧＮＤのラインと出力ノード２１ｂ
との間に直列接続される。ＭＯＳトランジスタ２６，２
７のゲートは、遅延回路２１の入力ノード２１ａに接続
される。抵抗素子２４，２５は、それぞれヒューズ２
２，２３に並列に接続される。
【００６８】ヒューズ２２，２３は、メモリアレイ５６
ａに不良な列が全くなく、スペア列選択線ＳＣＳＬが使
用されない場合は切断されない。この場合は、入力ノー
ド２１ａの電位が「Ｈ」レベルに立上がると、Ｎチャネ
ルＭＯＳトランジスタ２７が導通しＰチャネルＭＯＳト
ランジスタ２６が非導通となり、出力ノード２１ｂはＮ
チャネルＭＯＳトランジスタ２７、ヒューズ２３および
抵抗素子２５を介して「Ｌ」レベルに放電される。入力
ノード２１ａの電位が「Ｌ」レベルに立下がると、Ｐチ
ャネルＭＯＳトランジスタ２６が導通しＮチャネルＭＯ
Ｓトランジスタ２７が非導通となり、出力ノード２１ｂ
はヒューズ２２、抵抗素子２４およびＰチャネルＭＯＳ
トランジスタ２６を介して「Ｈ」レベルに充電される。
したがって、遅延回路２１の遅延時間は比較的短い時間
となる。信号発生回路２０の遅延時間は、図３の遅延時
間Ｔｄ１となるように設定される。
ａに不良な列が全くなく、スペア列選択線ＳＣＳＬが使
用されない場合は切断されない。この場合は、入力ノー
ド２１ａの電位が「Ｈ」レベルに立上がると、Ｎチャネ
ルＭＯＳトランジスタ２７が導通しＰチャネルＭＯＳト
ランジスタ２６が非導通となり、出力ノード２１ｂはＮ
チャネルＭＯＳトランジスタ２７、ヒューズ２３および
抵抗素子２５を介して「Ｌ」レベルに放電される。入力
ノード２１ａの電位が「Ｌ」レベルに立下がると、Ｐチ
ャネルＭＯＳトランジスタ２６が導通しＮチャネルＭＯ
Ｓトランジスタ２７が非導通となり、出力ノード２１ｂ
はヒューズ２２、抵抗素子２４およびＰチャネルＭＯＳ
トランジスタ２６を介して「Ｈ」レベルに充電される。
したがって、遅延回路２１の遅延時間は比較的短い時間
となる。信号発生回路２０の遅延時間は、図３の遅延時
間Ｔｄ１となるように設定される。
【００６９】ヒューズ２２，２３は、メモリアレイ５６
ａに不良な列が存在し、スペア列選択線ＳＣＳＬが使用
される場合は切断される。この場合は、入力ノード２１
ａの電位が「Ｈ」レベルに立上がると、ＮチャネルＭＯ
Ｓトランジスタ２７は導通しＰチャネルＭＯＳトランジ
スタ２６は非導通となり、出力ノード２１ｂはＮチャネ
ルＭＯＳトランジスタ２７および抵抗素子２５を介して
「Ｌ」レベルに放電される。入力ノード２１ａの電位が
「Ｌ」レベルに立下がるとＰチャネルＭＯＳトランジス
タ２６が導通しＮチャネルＭＯＳトランジスタ２７が非
導通となり、出力ノード２１ｂは抵抗素子２４およびＰ
チャネルＭＯＳトランジスタ２６を介して「Ｈ」レベル
に充電される。したがって、遅延回路２１の遅延時間は
比較的長い時間となる。信号発生回路２０の遅延時間
は、図３の遅延時間Ｔｄ２となるように設定される。
ａに不良な列が存在し、スペア列選択線ＳＣＳＬが使用
される場合は切断される。この場合は、入力ノード２１
ａの電位が「Ｈ」レベルに立上がると、ＮチャネルＭＯ
Ｓトランジスタ２７は導通しＰチャネルＭＯＳトランジ
スタ２６は非導通となり、出力ノード２１ｂはＮチャネ
ルＭＯＳトランジスタ２７および抵抗素子２５を介して
「Ｌ」レベルに放電される。入力ノード２１ａの電位が
「Ｌ」レベルに立下がるとＰチャネルＭＯＳトランジス
タ２６が導通しＮチャネルＭＯＳトランジスタ２７が非
導通となり、出力ノード２１ｂは抵抗素子２４およびＰ
チャネルＭＯＳトランジスタ２６を介して「Ｈ」レベル
に充電される。したがって、遅延回路２１の遅延時間は
比較的長い時間となる。信号発生回路２０の遅延時間
は、図３の遅延時間Ｔｄ２となるように設定される。
【００７０】他の構成および動作は実施の形態１のＳＤ
ＲＡＭと同じであるので、その説明は繰返さない。
ＲＡＭと同じであるので、その説明は繰返さない。
【００７１】この実施の形態では、実施の形態１と同じ
効果が得られる他、構成の簡単化が図られる。
効果が得られる他、構成の簡単化が図られる。
【００７２】［実施の形態３］図７は、この発明の実施
の形態３によるＳＤＲＡＭに含まれる遅延回路３０の構
成を示す回路図である。
の形態３によるＳＤＲＡＭに含まれる遅延回路３０の構
成を示す回路図である。
【００７３】図７を参照して、このＳＤＲＡＭが実施の
形態２のＳＤＲＡＭと異なる点は、図５の信号発生回路
２４の遅延回路２１が遅延回路３０で置換されている点
である。
形態２のＳＤＲＡＭと異なる点は、図５の信号発生回路
２４の遅延回路２１が遅延回路３０で置換されている点
である。
【００７４】遅延回路３０は、ＰチャネルＭＯＳトラン
ジスタ３１，３２、ＮチャネルＭＯＳトランジスタ３
３，３４およびヒューズ３５，３６を含む。ＭＯＳトラ
ンジスタ３１〜３４は、同じサイズである。Ｐチャネル
ＭＯＳトランジスタ３１，３２は、電源電位Ｖｃｃのラ
インと遅延回路３０の出力ノード３０ｂとの間に直列接
続される。ＮチャネルＭＯＳトランジスタ３４，３３
は、接地電位ＧＮＤのラインと遅延回路３０の出力ノー
ド３０ｂとの間に直列接続される。ＭＯＳトランジスタ
３１〜３４のゲートは、遅延回路３０の入力ノード３０
ａに接続される。ヒューズ３５，３６は、それぞれＭＯ
Ｓトランジスタ３１，３４に並列に接続される。
ジスタ３１，３２、ＮチャネルＭＯＳトランジスタ３
３，３４およびヒューズ３５，３６を含む。ＭＯＳトラ
ンジスタ３１〜３４は、同じサイズである。Ｐチャネル
ＭＯＳトランジスタ３１，３２は、電源電位Ｖｃｃのラ
インと遅延回路３０の出力ノード３０ｂとの間に直列接
続される。ＮチャネルＭＯＳトランジスタ３４，３３
は、接地電位ＧＮＤのラインと遅延回路３０の出力ノー
ド３０ｂとの間に直列接続される。ＭＯＳトランジスタ
３１〜３４のゲートは、遅延回路３０の入力ノード３０
ａに接続される。ヒューズ３５，３６は、それぞれＭＯ
Ｓトランジスタ３１，３４に並列に接続される。
【００７５】ヒューズ３５，３６は、メモリアレイ５６
ａに不良な列が全くなく、スペア列選択線ＳＣＳＬが使
用されない場合は切断されない。この場合は、入力ノー
ド３１ａの電位が「Ｈ」レベルに立上がると、Ｎチャネ
ルＭＯＳトランジスタ３３，３４が導通し、Ｐチャネル
ＭＯＳトランジスタ３１，３２が非導通となり、出力ノ
ード３０ｂはＮチャネルＭＯＳトランジスタ３３，３４
およびヒューズ３６を介して「Ｌ」レベルに放電され
る。入力ノード３０ａの電位が「Ｌ」レベルに立下がる
とＰチャネルＭＯＳトランジスタ３１，３２が導通し、
ＮチャネルＭＯＳトランジスタ３３，３４が非導通とな
り、出力ノード３０ｂはＰチャネルＭＯＳトランジスタ
３１，３２およびヒューズ３５を介して「Ｈ」レベルに
充電される。したがって、遅延回路３０の遅延時間は比
較的短い時間となる。信号発生回路２０の遅延時間は、
図３の遅延時間Ｔｄ１となるように設定される。
ａに不良な列が全くなく、スペア列選択線ＳＣＳＬが使
用されない場合は切断されない。この場合は、入力ノー
ド３１ａの電位が「Ｈ」レベルに立上がると、Ｎチャネ
ルＭＯＳトランジスタ３３，３４が導通し、Ｐチャネル
ＭＯＳトランジスタ３１，３２が非導通となり、出力ノ
ード３０ｂはＮチャネルＭＯＳトランジスタ３３，３４
およびヒューズ３６を介して「Ｌ」レベルに放電され
る。入力ノード３０ａの電位が「Ｌ」レベルに立下がる
とＰチャネルＭＯＳトランジスタ３１，３２が導通し、
ＮチャネルＭＯＳトランジスタ３３，３４が非導通とな
り、出力ノード３０ｂはＰチャネルＭＯＳトランジスタ
３１，３２およびヒューズ３５を介して「Ｈ」レベルに
充電される。したがって、遅延回路３０の遅延時間は比
較的短い時間となる。信号発生回路２０の遅延時間は、
図３の遅延時間Ｔｄ１となるように設定される。
【００７６】ヒューズ３５，３６は、メモリアレイ５６
ａに不良な列が存在し、スペア列選択線ＳＣＳＬが使用
される場合は切断される。この場合は、入力ノード３０
ａの電位が「Ｈ」レベルに立上がるとＮチャネルＭＯＳ
トランジスタ３３，３４が導通しＰチャネルＭＯＳトラ
ンジスタ３１，３２が非導通となり、出力ノード３０ｂ
はＮチャネルＭＯＳトランジスタ３３，３４を介して
「Ｌ」レベルに放電される。入力ノード３０ａの電位が
「Ｌ」レベルに立下がるとＰチャネルＭＯＳトランジス
タ３１，３２が導通しＮチャネルＭＯＳトランジスタ３
３，３４が非導通となり、出力ノード３０ｂはＰチャネ
ルＭＯＳトランジスタ３１，３２を介して「Ｈ」レベル
に充電される。したがって、遅延回路３０の遅延時間は
比較的長い時間となる。信号発生回路２０の遅延時間
は、図３の遅延時間Ｔｄ１となるように設定される。
ａに不良な列が存在し、スペア列選択線ＳＣＳＬが使用
される場合は切断される。この場合は、入力ノード３０
ａの電位が「Ｈ」レベルに立上がるとＮチャネルＭＯＳ
トランジスタ３３，３４が導通しＰチャネルＭＯＳトラ
ンジスタ３１，３２が非導通となり、出力ノード３０ｂ
はＮチャネルＭＯＳトランジスタ３３，３４を介して
「Ｌ」レベルに放電される。入力ノード３０ａの電位が
「Ｌ」レベルに立下がるとＰチャネルＭＯＳトランジス
タ３１，３２が導通しＮチャネルＭＯＳトランジスタ３
３，３４が非導通となり、出力ノード３０ｂはＰチャネ
ルＭＯＳトランジスタ３１，３２を介して「Ｈ」レベル
に充電される。したがって、遅延回路３０の遅延時間は
比較的長い時間となる。信号発生回路２０の遅延時間
は、図３の遅延時間Ｔｄ１となるように設定される。
【００７７】この実施の形態でも、実施の形態２と同じ
効果が得られる。
効果が得られる。
【００７８】
【発明の効果】以上のように、請求項１に係る発明で
は、アドレス信号の入力から第１の時間経過後にその出
力が確定するスペア選択線用の第１のデコーダとスペア
選択線との間に第１のゲート手段を設け、アドレス信号
の入力から第１の時間よりも短い第２の時間経過後にそ
の出力が確定する選択線用の第２のデコーダと選択線と
の間に第２のゲート手段を設ける。信号発生手段は、ス
ペアメモリセルが使用される場合はアドレス信号の入力
が第１の時間経過後に活性化信号を出力して第１および
第２のゲート手段を導通させ、スペアメモリセルが使用
されない場合はアドレス信号の入力から第２の時間経過
後に活性化信号を出力して第１および第２のゲート手段
を導通させる。したがって、スペアメモリセルの使用の
有無に関係なくアドレス信号の入力から第１の時間経過
後に第１および第２のゲート手段を導通させていた従来
に比べて、スペアメモリセルを使用しない場合のアクセ
ス速度の高速化を図ることができる。
は、アドレス信号の入力から第１の時間経過後にその出
力が確定するスペア選択線用の第１のデコーダとスペア
選択線との間に第１のゲート手段を設け、アドレス信号
の入力から第１の時間よりも短い第２の時間経過後にそ
の出力が確定する選択線用の第２のデコーダと選択線と
の間に第２のゲート手段を設ける。信号発生手段は、ス
ペアメモリセルが使用される場合はアドレス信号の入力
が第１の時間経過後に活性化信号を出力して第１および
第２のゲート手段を導通させ、スペアメモリセルが使用
されない場合はアドレス信号の入力から第２の時間経過
後に活性化信号を出力して第１および第２のゲート手段
を導通させる。したがって、スペアメモリセルの使用の
有無に関係なくアドレス信号の入力から第１の時間経過
後に第１および第２のゲート手段を導通させていた従来
に比べて、スペアメモリセルを使用しない場合のアクセ
ス速度の高速化を図ることができる。
【００７９】請求項２に係る発明では、請求項１に係る
発明の信号発生手段は、アドレス信号に同期した基準信
号をそれぞれ第１および第２の時間だけ遅延させる第１
および第２の遅延回路と、スペアメモリセルの使用の有
無をプログラムするためのヒューズと、ヒューズのプロ
グラム結果に従って第１または第２の遅延回路の出力信
号を活性化信号として通過させるゲート回路とを含む。
これにより、信号発生手段を容易に構成できる。
発明の信号発生手段は、アドレス信号に同期した基準信
号をそれぞれ第１および第２の時間だけ遅延させる第１
および第２の遅延回路と、スペアメモリセルの使用の有
無をプログラムするためのヒューズと、ヒューズのプロ
グラム結果に従って第１または第２の遅延回路の出力信
号を活性化信号として通過させるゲート回路とを含む。
これにより、信号発生手段を容易に構成できる。
【００８０】請求項３に係る発明では、請求項１に係る
発明の信号発生手段は、アドレス信号に同期した基準信
号を第１または第２の時間だけ遅延させて活性化信号を
生成するための直列接続された複数の遅延回路を含む。
各遅延回路は、インバータを構成する第１および第２の
トランジスタと、インバータの充電電流を大小２段階に
切換えるための並列接続された第１のヒューズおよび第
１の抵抗素子と、インバータの放電電流を大小２段階に
切換えるための並列接続された第２のヒューズおよび第
２の抵抗素子とを含む。これにより、信号発生手段を容
易に構成できる。
発明の信号発生手段は、アドレス信号に同期した基準信
号を第１または第２の時間だけ遅延させて活性化信号を
生成するための直列接続された複数の遅延回路を含む。
各遅延回路は、インバータを構成する第１および第２の
トランジスタと、インバータの充電電流を大小２段階に
切換えるための並列接続された第１のヒューズおよび第
１の抵抗素子と、インバータの放電電流を大小２段階に
切換えるための並列接続された第２のヒューズおよび第
２の抵抗素子とを含む。これにより、信号発生手段を容
易に構成できる。
【００８１】請求項４に係る発明では、請求項１に係る
発明の信号発生手段は、アドレス信号に同期した基準信
号を第１または第２の時間だけ遅延させて活性化信号を
生成するための直列接続された複数の遅延回路を含む。
各遅延回路は、インバータを構成する第２および第４の
トランジスタと、インバータの充電電流を大小２段階に
切換えるための並列接続された第１のトランジスタおよ
び第１のヒューズと、インバータの放電電流を大小２段
階に切換えるための並列接続された第３のトランジスタ
および第２のヒューズとを含む。これにより、信号発生
手段を容易に構成できる。
発明の信号発生手段は、アドレス信号に同期した基準信
号を第１または第２の時間だけ遅延させて活性化信号を
生成するための直列接続された複数の遅延回路を含む。
各遅延回路は、インバータを構成する第２および第４の
トランジスタと、インバータの充電電流を大小２段階に
切換えるための並列接続された第１のトランジスタおよ
び第１のヒューズと、インバータの放電電流を大小２段
階に切換えるための並列接続された第３のトランジスタ
および第２のヒューズとを含む。これにより、信号発生
手段を容易に構成できる。
【図１】 この発明の実施の形態１によるＳＤＲＡＭの
ヒューズ回路の構成を示す回路図である。
ヒューズ回路の構成を示す回路図である。
【図２】 図１に示したヒューズ回路の出力信号によっ
て制御される信号発生回路の構成を示す回路ブロック図
である。
て制御される信号発生回路の構成を示す回路ブロック図
である。
【図３】 図２に示した信号発生回路の動作を示すタイ
ムチャートである。
ムチャートである。
【図４】 図１〜図３で示したＳＤＲＡＭの動作を示す
タイムチャートである。
タイムチャートである。
【図５】 この発明の実施の形態２によるＳＤＲＡＭの
信号発生回路の構成を示す回路図である。
信号発生回路の構成を示す回路図である。
【図６】 図５に示した遅延回路の構成を示す回路図で
ある。
ある。
【図７】 この発明の実施の形態３によるＳＤＲＡＭの
遅延回路の構成を示す回路図である。
遅延回路の構成を示す回路図である。
【図８】 従来のＳＤＲＡＭの構成を示すブロック図で
ある。
ある。
【図９】 図８に示したＳＤＲＡＭの要部の構成を示す
一部省略した回路ブロック図である。
一部省略した回路ブロック図である。
【図１０】 図８に示した制御回路に含まれるプリデコ
ーダの構成を示す回路図である。
ーダの構成を示す回路図である。
【図１１】 図８に示した列デコーダに含まれる列デコ
ーダ単位回路の構成を示す回路図である。
ーダ単位回路の構成を示す回路図である。
【図１２】 図８に示した制御回路に含まれるプログラ
ム回路の一部を示す回路ブロック図である。
ム回路の一部を示す回路ブロック図である。
【図１３】 図８に示した制御回路に含まれるプログラ
ム回路の他の部分の構成を示す回路図である。
ム回路の他の部分の構成を示す回路図である。
【図１４】 図１２に示したプリチャージ信号／ＰＣを
説明するためのタイムチャートである。
説明するためのタイムチャートである。
【図１５】 図１２に示したスイッチングインバータの
構成を示す回路図である。
構成を示す回路図である。
【図１６】 図８に示した冗長列デコーダに含まれる冗
長列デコーダ単位回路の構成を示す回路図である。
長列デコーダ単位回路の構成を示す回路図である。
【図１７】 図８〜図１６で示したＳＤＲＡＭの動作を
示すタイムチャートである。
示すタイムチャートである。
１ ヒューズ回路、２，１３〜１５，７１，７３，７
６，７８，８１，８３，８６，９４，１３４，１３８
ＮＡＮＤゲート、３，８，１２，７２，７４，７７，７
９，８２，８４，８７，９５，１３５，１３７，１３
９，１４５，１４６インバータ、４，５，２６，３１，
３２，９１，１２０〜１２７，１４１ ＰチャネルＭＯ
Ｓトランジスタ、６，２２，２３，９２，１１０ａ〜１
１７ａ，１１０ｂ〜１１７ｂ ヒューズ、７，２７，３
３，３４，９３，１４２，１４３ＮチャネルＭＯＳトラ
ンジスタ、１０，２０ 信号発生回路、１１，２１，３
１遅延回路、２４，２５ 抵抗素子、５０ ＳＤＲＡ
Ｍ、５１ クロックバッファ、５２ 制御信号バッフ
ァ、５３ アドレスバッファ、５４ モードレジスタ、
５５ 制御回路、５６ａ，５６ｂ メモリアレイ、５７
ａ，５７ｂ 冗長メモリアレイ、５８ａ，５８ｂ セン
スリフレッシュアンプ＋入出力制御回路、５９ａ，５９
ｂ 行デコーダ、６０ａ，６０ｂ 列デコーダ、６１
ａ，６１ｂ 冗長列デコーダ、６２ 入出力バッファ、
６３ 列選択ゲート、６４ センスリフレッシュアン
プ、６５ イコライザ、７０，７５，８０ プリデコー
ダ、８５ 列デコーダ単位回路、９０ プログラム回
路、１００ａ〜１０７ａ，１００ｂ〜１０７ｂ スイッ
チングインバータ、１３０〜１３３ ＮＯＲゲート、１
４４ 冗長列デコーダ単位回路。
６，７８，８１，８３，８６，９４，１３４，１３８
ＮＡＮＤゲート、３，８，１２，７２，７４，７７，７
９，８２，８４，８７，９５，１３５，１３７，１３
９，１４５，１４６インバータ、４，５，２６，３１，
３２，９１，１２０〜１２７，１４１ ＰチャネルＭＯ
Ｓトランジスタ、６，２２，２３，９２，１１０ａ〜１
１７ａ，１１０ｂ〜１１７ｂ ヒューズ、７，２７，３
３，３４，９３，１４２，１４３ＮチャネルＭＯＳトラ
ンジスタ、１０，２０ 信号発生回路、１１，２１，３
１遅延回路、２４，２５ 抵抗素子、５０ ＳＤＲＡ
Ｍ、５１ クロックバッファ、５２ 制御信号バッフ
ァ、５３ アドレスバッファ、５４ モードレジスタ、
５５ 制御回路、５６ａ，５６ｂ メモリアレイ、５７
ａ，５７ｂ 冗長メモリアレイ、５８ａ，５８ｂ セン
スリフレッシュアンプ＋入出力制御回路、５９ａ，５９
ｂ 行デコーダ、６０ａ，６０ｂ 列デコーダ、６１
ａ，６１ｂ 冗長列デコーダ、６２ 入出力バッファ、
６３ 列選択ゲート、６４ センスリフレッシュアン
プ、６５ イコライザ、７０，７５，８０ プリデコー
ダ、８５ 列デコーダ単位回路、９０ プログラム回
路、１００ａ〜１０７ａ，１００ｂ〜１０７ｂ スイッ
チングインバータ、１３０〜１３３ ＮＯＲゲート、１
４４ 冗長列デコーダ単位回路。
Claims (4)
- 【請求項１】 電気的にデータの書換が可能な半導体記
憶装置であって、 それぞれがデータを記憶する複数のメモリセル、 各メモリセルに対応して設けられ、対応のメモリセルを
選択するための選択線、 前記複数のメモリセルのうちの不良なメモリセルと置換
するためのスペアメモリセル、 前記スペアメモリセルを選択するためのスペア選択線、 前記スペア選択線を指定するアドレス信号が入力された
ことに応じて、その入力から第１の時間経過後に選択レ
ベルの信号を出力する第１のデコーダ、 前記選択線を指定するアドレス信号が入力されたことに
応じて、その入力から前記第１の時間よりも短い第２の
時間経過後に前記選択レベルの信号を出力し、前記第１
のデコーダから前記選択レベルの信号が出力されたこと
に応じて非選択レベルの信号を出力する第２のデコー
ダ、 前記不良なメモリセルがあるため前記スペアメモリセル
が使用される場合は前記アドレス信号の入力から前記第
１の時間経過後に活性化信号を出力し、前記不良なメモ
リセルがないため前記スペアメモリセルが使用されない
場合は前記アドレス信号の入力から前記第２の時間経過
後に前記活性化信号を出力する信号発生手段、 前記第１のデコーダと前記スペア選択線との間に設けら
れ、前記信号発生手段から前記活性化信号が出力された
ことに応じて、前記第１のデコーダの出力信号を前記ス
ペア選択線に伝達させる第１のゲート手段、および前記
第２のデコーダと前記選択線との間に設けられ、前記信
号発生手段から前記活性化信号が出力されたことに応じ
て、前記第２のデコーダの出力信号を前記選択線に伝達
させる第２のゲート手段を備える、半導体記憶装置。 - 【請求項２】 前記信号発生手段は、 前記アドレス信号に同期した基準信号を前記第１の時間
だけ遅延させて出力する第１の遅延回路、 前記基準信号を前記第２の時間だけ遅延させて出力する
第２の遅延回路、 前記スペアメモリセルが使用されるか否かをプログラム
するためのヒューズ、および前記ヒューズによって前記
スペアメモリセルが使用されることがプログラムされて
いる場合は前記第１の遅延回路の出力信号を前記活性化
信号として通過させ、前記ヒューズによって前記スペア
メモリセルが使用されないことがプログラムされている
場合は前記第２の遅延回路の出力信号を前記活性化信号
として通過させるゲート回路を含む、請求項１に記載の
半導体記憶装置。 - 【請求項３】 前記信号発生回路は、前記アドレス信号
に同期した基準信号を前記第１または第２の時間だけ遅
延させて前記活性化信号を生成するための直列接続され
た複数の遅延回路を含み、 各遅延回路は、 その入力電極が入力ノードに接続され、その第１の電極
が出力ノードに接続された第１の導電形式の第１のトラ
ンジスタ、 その入力電極が前記入力ノードに接続され、その第１の
電極が前記出力ノードに接続された第２の導電形式の第
２のトランジスタ、 電源電位のラインと前記第１のトランジスタの第２の電
極との間に接続され、前記スペアメモリセルが使用され
る場合に切断される第１のヒューズ、 接地電位のラインと前記第２のトランジスタの第２の電
極との間に接続され、前記スペアメモリセルが使用され
る場合に切断される第２のヒューズ、およびそれぞれが
前記第１および第２のヒューズに並列に接続される第１
および第２の抵抗素子を含む、請求項１に記載の半導体
記憶装置。 - 【請求項４】 前記信号発生回路は、前記アドレス信号
に同期した基準信号を前記第１または第２の時間だけ遅
延させて前記活性化信号を生成するための直列接続され
た複数の遅延回路を含み、 各遅延回路は、 電源電位のラインと出力ノードとの間に直列接続され、
各々の入力電極がともに入力ノードに接続された第１の
導電形式の第１および第２のトランジスタ、 接地電位のラインと前記出力ノードとの間に直列接続さ
れ、各々の入力電極がともに前記入力ノードに接続され
た第２の導電形式の第３および第４のトランジスタ、お
よびそれぞれが前記第１および第３のトランジスタに並
列に接続され、前記スペアメモリセルが使用される場合
に切断される第１および第２のヒューズを含む、請求項
１に記載の半導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9162316A JPH117792A (ja) | 1997-06-19 | 1997-06-19 | 半導体記憶装置 |
| TW086116167A TW400520B (en) | 1997-06-19 | 1997-10-30 | Semiconductor memory device |
| DE19753496A DE19753496A1 (de) | 1997-06-19 | 1997-12-02 | Halbleiterspeichereinrichtung |
| US09/004,299 US6134681A (en) | 1997-06-19 | 1998-01-08 | Semiconductor memory device with spare memory cell |
| KR1019980000372A KR100271514B1 (ko) | 1997-06-19 | 1998-01-09 | 반도체 기억 장치 |
| CN98105434A CN1203425A (zh) | 1997-06-19 | 1998-03-09 | 半导体存储装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9162316A JPH117792A (ja) | 1997-06-19 | 1997-06-19 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH117792A true JPH117792A (ja) | 1999-01-12 |
Family
ID=15752215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9162316A Withdrawn JPH117792A (ja) | 1997-06-19 | 1997-06-19 | 半導体記憶装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6134681A (ja) |
| JP (1) | JPH117792A (ja) |
| KR (1) | KR100271514B1 (ja) |
| CN (1) | CN1203425A (ja) |
| DE (1) | DE19753496A1 (ja) |
| TW (1) | TW400520B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002298594A (ja) * | 2001-03-30 | 2002-10-11 | Fujitsu Ltd | アドレス発生回路 |
| JP2008016183A (ja) * | 1999-06-03 | 2008-01-24 | Toshiba Corp | 半導体メモリ |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6138254A (en) * | 1998-01-22 | 2000-10-24 | Micron Technology, Inc. | Method and apparatus for redundant location addressing using data compression |
| US20020108073A1 (en) * | 2001-02-02 | 2002-08-08 | Hughes Brian William | System for and method of operating a programmable column fail counter for redundancy allocation |
| JP3892678B2 (ja) * | 2001-03-30 | 2007-03-14 | 富士通株式会社 | 半導体記憶装置 |
| US7035753B2 (en) * | 2002-03-20 | 2006-04-25 | Infineon Technologies Ag | Method and apparatus for placing an integrated circuit into a default mode of operation |
| US7861138B2 (en) * | 2006-12-05 | 2010-12-28 | Qimonda Ag | Error correction in memory devices |
| US20080291760A1 (en) * | 2007-05-23 | 2008-11-27 | Micron Technology, Inc. | Sub-array architecture memory devices and related systems and methods |
| KR100930411B1 (ko) * | 2008-04-10 | 2009-12-08 | 주식회사 하이닉스반도체 | 퓨즈 정보 제어 장치, 이를 이용한 반도체 집적회로 및그의 퓨즈 정보 제어 방법 |
| US20100162037A1 (en) * | 2008-12-22 | 2010-06-24 | International Business Machines Corporation | Memory System having Spare Memory Devices Attached to a Local Interface Bus |
| US8639874B2 (en) * | 2008-12-22 | 2014-01-28 | International Business Machines Corporation | Power management of a spare DRAM on a buffered DIMM by issuing a power on/off command to the DRAM device |
| TWI445007B (zh) * | 2010-04-16 | 2014-07-11 | Realtek Semiconductor Corp | 電壓啟動系統及方法 |
| CN102468744B (zh) * | 2010-11-18 | 2015-04-22 | 瑞昱半导体股份有限公司 | 电压启动系统 |
| KR101357759B1 (ko) * | 2011-04-28 | 2014-02-03 | 에스케이하이닉스 주식회사 | 퓨즈회로를 포함하는 반도체 집적회로 및 반도체 메모리 장치 |
| US10998893B2 (en) * | 2018-08-01 | 2021-05-04 | Micron Technology, Inc. | Semiconductor device, delay circuit, and related method |
| US11302366B2 (en) * | 2020-03-06 | 2022-04-12 | Macronix International Co., Ltd. | Method and system for enhanced read performance in low pin count interface |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3654610A (en) * | 1970-09-28 | 1972-04-04 | Fairchild Camera Instr Co | Use of faulty storage circuits by position coding |
| JPH0670880B2 (ja) * | 1983-01-21 | 1994-09-07 | 株式会社日立マイコンシステム | 半導体記憶装置 |
| KR920009059B1 (ko) * | 1989-12-29 | 1992-10-13 | 삼성전자 주식회사 | 반도체 메모리 장치의 병렬 테스트 방법 |
| JP2975777B2 (ja) * | 1992-08-28 | 1999-11-10 | 株式会社東芝 | 集積回路 |
| US5422850A (en) * | 1993-07-12 | 1995-06-06 | Texas Instruments Incorporated | Semiconductor memory device and defective memory cell repair circuit |
| JPH07230686A (ja) * | 1994-02-18 | 1995-08-29 | Toshiba Corp | 半導体記憶装置 |
| KR960005625A (ko) * | 1994-07-27 | 1996-02-23 | 김광호 | 테스트타임이 단축되는 반도체메모리장치 및 이를 위한 컬럼선택트랜지스터 제어방법 |
| JPH08221978A (ja) * | 1995-02-13 | 1996-08-30 | Hitachi Ltd | 半導体記憶装置 |
| JP3557019B2 (ja) * | 1995-11-17 | 2004-08-25 | 株式会社東芝 | 半導体記憶装置 |
-
1997
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- 1997-10-30 TW TW086116167A patent/TW400520B/zh active
- 1997-12-02 DE DE19753496A patent/DE19753496A1/de not_active Withdrawn
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1998
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- 1998-03-09 CN CN98105434A patent/CN1203425A/zh active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008016183A (ja) * | 1999-06-03 | 2008-01-24 | Toshiba Corp | 半導体メモリ |
| JP2002298594A (ja) * | 2001-03-30 | 2002-10-11 | Fujitsu Ltd | アドレス発生回路 |
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