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KR960005625A - 테스트타임이 단축되는 반도체메모리장치 및 이를 위한 컬럼선택트랜지스터 제어방법 - Google Patents

테스트타임이 단축되는 반도체메모리장치 및 이를 위한 컬럼선택트랜지스터 제어방법 Download PDF

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Publication number
KR960005625A
KR960005625A KR1019940018303A KR19940018303A KR960005625A KR 960005625 A KR960005625 A KR 960005625A KR 1019940018303 A KR1019940018303 A KR 1019940018303A KR 19940018303 A KR19940018303 A KR 19940018303A KR 960005625 A KR960005625 A KR 960005625A
Authority
KR
South Korea
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column
column selection
semiconductor memory
row
memory device
Prior art date
Application number
KR1019940018303A
Other languages
English (en)
Inventor
서동일
장태성
Original Assignee
김광호
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자 주식회사 filed Critical 김광호
Priority to KR1019940018303A priority Critical patent/KR960005625A/ko
Priority to US08/507,067 priority patent/US5677881A/en
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Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Dram (AREA)

Abstract

본 발명은 테스트타임을 단축하는 반도체메모리장치 및 이를 위한 컬럼선택트랜지스터제어방법에 관한 것으로, 본 발명에 의한 반도체메모리장치는, 병렬테스트시 사용하는 어드레스와 동일한 구성을 가지는 컬럼리던던시회로를 가지고, 병렬테스트시 사용하는 어드레스와 동일한 구성을 가지는 컬럼리던던시회로의 출력에 의해 스위칭동작이 제어되도록 하는 컬럼선택트랜지스터제어방법을 개시하고 있다.
이와 같은 본 발명에 의한 반도체메모리장치 및 컬럼선택트랜지스터제어방법은, 프리-레이저테스트타임을 최대한으로 줄일수 있게 된다. 그리고 CSL라인의 수가 1/2로 감소하게 됨에 따라 어레이쪽의 전원선을 크게 강화시킬 수 있는 효과가 있다. 그리고 컬럼디코오더에서는 무시되는 어드레스에 의해 그 로직을 간단히 구현할 수 있고 컬럼리던던시회로의 동일칩상의 점유면적을 1/2로 감소시킬 수 있는 효과도 있다.

Description

테스트타임이 단축되는 반도체메모리장치 및 이를 위한 컬럼선택트랜지스터 제어방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명에 의한 어레이 및 컬럼리던던시구성을 보여주는 도면,
제5도는 제4도의 구성에 따라 테스트시의 타이밍도를 보여주는 도면,
제6도는 본 발명에 의한 마스터클럭 발생회로의 실시예.

Claims (4)

  1. 다수개의 메모리쎌을 저장하는 서브어레이블럭을 행과 열방향으로 각각 다수개로씩 구비하는 반도체메모리장치에 있어서, 상기 서브어레이블럭의 임의의 메모리셀의 행을 선택하는 행디코오더와, 상기 서브어레이블럭의 임의의 메모리쎌의 행을 선택하는 열디코오더와, 상기 행디코오더 및 열디코오더에 의해 선택된 특정 메모리쎌에 데이타를 입출력할 수 있는 제1회로와, 상기 입출력을 노멀모드와 병렬테스트모드를 구분하여 입출력할 수 있는 제2회로와, 병렬테스트모드에서 사용되는 어드레스 입력만을 사용하여 컬럼 선택라인을 스페어컬럼선택라인으로 대치시킬 수 있도록 어드레스의 디코오딩을 구성하고, 이로부터 스페어 컬럼 선택라인을 활성화시킬 수 있도록하여 웨이퍼상태에서 메모리쎌을 테스트하는 컬럼리던던시회로를 각각 구비하는 반도체메모리 장치.
  2. 제1항에 있어서, 상기 스페어 컬럼 선택라인이, 병렬테스트모드에서 활성화되는 컬럼 선택라인과 동일한 구성을 가지도록 구성됨을 특징으로 하는 반도체메모리 장치.
  3. 다수개의 메모리쎌을 저장하는 서브어레이블럭을 행과 열방향으로 각각 다수개로씩 구비하는 반도체메모리장치의 컬럼선택트랜지스터제어방법에 있어서, 행디코오더가 상기 서브어레이블럭의 임의의 메모리쎌의 행을 선택하는 제1과정과, 열디코오더가 상기 서브어레이블럭의 임의의 메모리쎌의 열을 선택하는 제2과정과, 상기 행디코오더 및 열디코오더에 의해 선택된 특정 메모리쎌에 데이타를 입출력하는 제3과정과, 상기 입출력을 노멀모드와 병렬테스트모드를 구분하여 입출력하는 제4과정과, 컬럼리던던시회로가 병렬테스트모드에서 사용되는 어드레스 입력만을 사용하여 컬럼 선택라인을 스페어 컬럼선택라인을 대치시킬 수 있도록 컬럼 리던던시회로를 어드레스의 디코오딩을 구성하여 스페어 컬럼 선택라인을 활성화시킬 수 있도록 하여 웨이퍼상태에서 메모리쎌을 테스트하는 방법을 노멀모드 대신에 병렬테스트 모드를 사용하여 웨이퍼테스트시간을 단축시키는 제5과정을 각각 구비하여, 프리-레이저테스트시 상기 병렬테스트를 수행함을 특징으로 하는 반도체메모리장치의 컬럼선택트랜지스터 제어방법.
  4. 제3항에 있어서, 상기 스페어 컬럼 선택라인이, 병렬테스트모드에서 활성화되는 컬럼 선택라인과 동일한 구성를 가지도록 배열됨을 특징으로 하는 반도체메모리장치의 컬럼선택트랜지스터 제어방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940018303A 1994-07-27 1994-07-27 테스트타임이 단축되는 반도체메모리장치 및 이를 위한 컬럼선택트랜지스터 제어방법 KR960005625A (ko)

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US08/507,067 US5677881A (en) 1994-07-27 1995-07-26 Semiconductor memory device having a shortened test time and contol method therefor

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