[go: up one dir, main page]

KR950015694A - 번-인회로를 가지는 반도체 메모리장치 및 그 번-인방법 - Google Patents

번-인회로를 가지는 반도체 메모리장치 및 그 번-인방법 Download PDF

Info

Publication number
KR950015694A
KR950015694A KR1019930025324A KR930025324A KR950015694A KR 950015694 A KR950015694 A KR 950015694A KR 1019930025324 A KR1019930025324 A KR 1019930025324A KR 930025324 A KR930025324 A KR 930025324A KR 950015694 A KR950015694 A KR 950015694A
Authority
KR
South Korea
Prior art keywords
burn
input
signal
output
control circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
KR1019930025324A
Other languages
English (en)
Other versions
KR970010658B1 (ko
Inventor
이승근
곽충근
Original Assignee
김광호
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자 주식회사 filed Critical 김광호
Priority to KR1019930025324A priority Critical patent/KR970010658B1/ko
Priority to US08/348,180 priority patent/US5471429A/en
Priority to JP29351294A priority patent/JP3645296B2/ja
Publication of KR950015694A publication Critical patent/KR950015694A/ko
Application granted granted Critical
Publication of KR970010658B1 publication Critical patent/KR970010658B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30—Accessing single arrays
    • G11C29/34—Accessing multiple bits simultaneously
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2855—Environmental, reliability or burn-in testing
    • G01R31/2856—Internal circuit aspects, e.g. built-in test features; Test chips; Measuring material aspects, e.g. electro migration [EM]

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

본 발명은 반도체메모리장치에서 특히 스테이틱램에서의 신뢰성 개선을 위한 번-인회로를 가지는 반도체메모리장치 및 그 번-인 방법에 관한 것으로, 본 발명은 [메모리쎌이 행과 열방향으로 각각 다수개로씩 저장되는 메모리쎌어레이와, 상기 메모리쎌어레이의 행을 선택하는 행디코오더와, 상기 메모리쎌어레이의 열을 선택하는 열디코오더를 가지는 반도체메모리장치에 있어서, 동일칩상에 형성되는 데이타 입출력핀과 상기 메모리쎌어레이의 열과의 사이에 형성되고 상기 데이타입출력핀을 통해 입출력되는 데이타를 전송하는 입출력라인제어회로와, 상기 메모리쎌어레이내의 데이타의 입출력을 제어하기 위한 신호를 상기 입출력라인으로 공급하는 리드/라이트제어회로와, 상기 리드/라이트제어회로의 출력신호를 입력하고 이 입력에 대응하여 상기 입출력라인제어회로를 통해 입력되는 데이타입력에 응답된 번-인신호를 상기 행디코오더와 열디코오더에 공급하여 동일칩의 번-인테스트를 인에이블시키는 번-인제어회로를 구비하여, 칩의 번-인테스트가 패키지공정 후에 이루어지는 반도체메모리장치]를 개시하고 있다. 이와같은 본 발명에 의한 번-인회로 및 방법은 패키지완성 후에 번-인을 실시하며 동시에 동일칩상에 존재하는 모든 메모리쎌의 번-인테스트를 동시에 수행할 수 있어 번-인테스트에 소모되는 테스트시간을 대폭 감소할 수 있는 효과가 있다. 또한 패키지공정후에 번-인테스트를 함에 의해 웨이퍼상태에서 번-인테스트를 할 시 필요로 되는 별도의 테스트장비가 필요하지 않은 잇점이 있다. 또한 본 발명은 스테이틱램과 같은 반도체메모리장치를 패키지 상태에서 신뢰성있게 번-인테스트를 수행할 수 있게 된다.

Description

번-인회로를 가지는 반도체메모리장치 및 그 번-인방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 의한 번-인회로가 구비된 반도체메모리장치의 개략적 블럭구성을 보여주는 도면
제2도는 본 발명에 의한 번-인회로내의 입력스위칭부의 실시예를 보여주는 회로도
제3도는 본 발명에 의한 번-인회로내의 번-인제어부의 실시예를 보여주는 회로도

Claims (24)

  1. 메모리쎌이 행과 열방향으로 각각 다수개로씩 저장되는 메모리쎌어레이와, 상기 메모리쎌어레이의 행을 선택하는 행디코오더와, 상기 메모리쎌어레이의 열을 선택하는 열디코오더를 가지는 반도체메모리장치에 있어서, 동일칩상에 형성되는 데이타 입출력핀과 상기 메모리쎌어레이의 열과의 사이에 형성되고 상기 데이타입출력핀을 통해 입출력되는 데이타를 전송하는 입출력라인제어회로와, 상기 메모리쎌어레이내의 데이타의 입출력을 제어하기 위한 신호를 상기 입출력라인으로 공급하는 리드/라이트제어회로와, 상기 리드/라이트제어회로의 출력신호를 입력하고 이 입력에 대응하여 상기 입출력라인제어회로를 통해 입력되는 데이타입력에 응답된 번-인신호를 상기 행디코오더와 열디코오더에 공급하여 동일칩의 번-인데스트를 인에이블시키는 번-인제어회로를 구비하여, 칩의 번-인테스트가 패키지공정 후에 이루어지도록 함을 특징으로 하는 반도체메모리장치.
  2. 제1항에 있어서, 상기 번-인제어회로가 상기 번-인신호를 동일칩상의 모든 행디코더오더와 열디코오더에 공급하여 번-인테스트시 상기 메모리쎌어레이에 저장된 모든 메모리쎌의 번-인테스트가 동시에 이루어지도록 함을 특징으로 하는 반도체메모리장치.
  3. 제1항에 있어서, 상기 번-인제어회로가, 상기 입출력라인제어회로를 통해 공급되는 데이타를 입력하고 이 입력에 응답하여 출력신호를 상기 리드/라이트제어회로의 출력신호에 대응하여 출력하는 입력스위칭부와, 상기 입력스위칭부의 출력신호에 대응하여 절단동작이 이루어지는 퓨우즈를 포함하고 상기 퓨우즈의 절단동작에 대응하여 번-인신호를 발생시키는 번-인제어부로 이루어짐을 특징으로 하는 반도체메모리장치.
  4. 메모리쎌이 행과 열방향으로 각각 다수개로씩 저장되는 메모리쎌어레이와, 상기 메모리쎌어레이의 행을 선택하는 행디코오더와, 상기 메모리쎌어레이의 열을 선택하는 열디코오더와, 동일칩상에 형성되는 데이타 입출력핀과 상기 메모리쎌어레이의 열과의 사이에 형성되고 상기 데이타입출력핀을 통해 입출력되는 데이타를 전송하는 입출력라인제어회로와, 상기 메모리쎌어레이내의 데이타의 입출력을 제어하기 위한 신호를 상기 입출력라인으로 공급하는 리드/라이트제어회로를 가지는 반도체메모리장치에 있어서, 상기 입출력라인제어회로를 통해 공급되는 데이타를 입력하고 이 입력에 응답하여 번-인모드인에이블신호를 상기 리드/라이트제어회로의 출력신호에 대응하여 출력하는 번-인모드인에이블부와, 상기 입출력라인제어회로를 통해 공급되는 테이타를 입력하고 이 입력에 응답하여 노멀모드인에이블신호를 상기 리드/라이트제어회로의 출력신호에 대응하여 출력하는 노멀모드인에이블와, 상기 번-인모드인에이블신호의 출력신호의 입력에 대응하여 절단되는 제1퓨우즈를 포함하고 이 제1퓨우즈의 절단동작에 대응하여 번-인신호를 발생시켜 상기 행디코오더와 열디코오더로 공급하는 번-인신호발생부와, 상기 노멀모드인에이블신호의 출력신호의 입력에 대응하여 절단되는 제2퓨우즈를 포함하고 이 제2퓨우즈의 절단동작에 대응하여 번-인제어신호를 발생시켜 상기 번-인모드인에이블부와 노멀모드인에이블부로 공급하는 번-인제어신호발생부를 구비함을 특징으로 하는 반도체메모리장치.
  5. 제4항에 있어서, 상기 번-인신호발생부가 상기 번-인신호를 동일칩상의 모든 행디코오더와 열디코오더에 공급하여 번-인테스트시 상기 메모리쎌어레이에 저장된 모든 메모리쎌의 번-인테스트가 동시에 이루어지도록 함을 특징으로 하는 반도체메모리장치.
  6. 제4항에 있어서, 상기 반도체메모리장치가, 상기 제1퓨우즈가 상기 번-인모드인에이블신호에 대응하여 절단될시에는 번-인테스트가 이루어지고, 상기 제2퓨우즈가 상기 노멀모드인에이블신호에 대응하여 또한 절단될시에는 노멀모드로 진행됨을 특징으로 하는 반도체메모리장치.
  7. 제6항에 있어서, 상기 반도체메모리장치가, 상기 제1퓨우즈와 제2퓨우즈가 모두 절단되지 않을 시에는 노멀모드로 진행됨을 특징으로 하는 반도체메모리장치.
  8. 제4항에 있어서, 상기 번-인모드인에이블부가, 복수개의 입력핀으로부터 입력되는 상기 복수개의 데이타입력신호중 소정갯수의 신호를 입력하는 제1노아게이트와, 상기 복수개의 데이타입력신호중 소정갯수를 제외한 나머지갯수의 데이타입력신호를 입력하는 제2노아게이트와, 라이트인에이블신호에 의해 발생되고 번-인모드로의 진입을 알리는 제어신호와 상기 제1노아게이트 및 제2노아게이트의 각 출력신호를 입력하는 제1낸드게이트와, 상기 제1낸드게이트의 출력신호를 입력하는 제1인버터와, 상기 번-인제어신호와 상기 제1인버터의 출력신호를 입력하는 제2낸드게이트와, 상기 제2낸드게이트의 출력신호를 입력하는 제2인버터와, 상기 제2인버터의 출력신호를 소정시간 지연시카는 지연회로와, 상기 제2인버터의 출력신호와 지연회로의 출력신호를 입력하는 제3낸드게이트와, 상기 제3낸드게이트의 출력신호를 입력하여 상기 번-인모드인에이블신호를 출력하는 제3인버터로 이루어짐을 특징으로 하는 반도체메모리장치.
  9. 제4항에 있어서, 상기 노멀모드인에이블부가, 복수개의 입력핀으로부터 입력되는 상기 복수개의 데이타입력신호중 소정갯수의 신호를 입력하는 제1노아게이트와, 상기 복수개의 데이타입력신호중 소정갯수를 제외한 나머지갯수의 데이타입력신호를 입력하는 제2노아게이트와, 라이트인에이블신호에 의해 발생되고 번-인모드로의 진입을 알리는 제어신호와 상기 제1노아게이트 및 제2노아게이트의 각 출력신호를 입력하는 제1낸드게이트와, 상기 제1낸드게이트의 출력신호를 입력하는 제1인버터와, 상기 번-인제어신호와 상기 제1인버터의 출력신호를 입력하는 제2낸드게이트와, 상기 제2낸드게이트의 출력신호를 입력하는 제2인버터와, 상기 제2인버터의 출력신호를 소정시간 지연시키는 지연회로와, 상기 제2인버터의 출력신호와 지연회로의 출력신호를 입력하는 제3낸드게이트와, 상기 제3낸드게이트의 출력신호를 입력하여 상기 노멀모드인에이블신호를 출력하는 제3인버터로 이루어짐을 특징으로 하는 반도체메모리장치.
  10. 제4항에 있어서, 상기 번-인제어부가, 전원전압단과 제1접속노드와의 사이에 접속된 제1퓨우즈와, 상기 제1접속노드와 접지전원단과의 사이에 접속된 채널과 상기 번-인모드인이이블신호가 공급되는 게이트단자로 이루어지는 제1트랜지스터와, 상기 제1접속노드에 입력단자가 접속된 제1인버터와, 상기 제1접속노드와 접지전압단과의 사이에 접속된 채널과 상기 제1인버터의 출력신호가 공급되는 게이트단자로 이루어지는 제2트랜지스터와, 상기 제1인버터의 출력신호를 입력하는 제2인버터와, 상기 제2인버터의 출력신호를 일입력하는 노아게이트와, 상기 노아게이트의 출력신호를 입력하여 상기 번-인신호를 출력하는 제3인버터로 이루어짐을 특징으로 하는 반도체메모리장치.
  11. 제10항에 있어서, 상기 번-인제어신호발생부가, 전원전압단과 제2접속노드와의 사이에 접속된 제2퓨우즈와, 상기 제2접속노드와 접지전원단과의 사이에 접속된 채널과 상기 노멀모드인에이블신호가 공급되는 게이트단자로 이루어지는 제3트랜지스터와, 상기 제2접속노드에 입력단자가 접속되고 출력신호가 상기 노아게이트의 일입력으로 공급되는 제4인버터와, 상기 제2접속노드와 접지전압단과의 사이에 접속된 채널과 상기 안상기 제4인버터의 출력신호가 공급되는 게이트단자로 이루어지는 제4트랜지스터와, 상기 제4인버터의 출력신호와 상기 제1인버터의 출력신호를 입력하여 상기 번-인제어신호를 출력하는 낸드게이트로 이루어짐을 특징으로 하는 반도체메모리장치.
  12. 메모리쎌이 행과 열방향으로 각각 다수개로씩 저장되는 메모리쎌어레이와, 상기 메모리쎌어레이의 행을 선택하는 행디코오더와, 상기 메모리쎌어레이의 열을 선택하는 열디코오더와, 동일칩상에 형성되는 데이타 입출력핀과 상기 메모리쎌어레이의 열과의 사이에 형성되고 상기 데이타입출력핀을 통해 입출력되는 데이타를 전송하는 입출력라인제어회로와, 상기 메모리쎌어레이내의 데이타의 입출력을 제어하기 위한 신호를 상기 입출력라인으로 공급하는 리드/라이트제어회로를 가지는 반도체메모리장치에 있어서, 상기 입출력라인제어회로를 통해 공급되는 데이타를 입력하고 이 입력에 응답하는 출력신호를 상기 리드/라이트제어 회로의 출력신호에 대응하여 출력하는 입력스위칭부와, 상기 입력스위칭부의 출력신호에 대응하여 절단동작이 이루어지는 퓨우즈를 포함하고, 상기 퓨우즈의 절단동작에 대응하여 번-인신호를 발생시키는 번-인제어부를 포함하는 번-인제어회로와, 제1패드와, 제2패드와, 제3패드와, 상기 제1패드와 제2패드와의 사이에 전류경로가 형성된 제1다이오드군과, 상기 제1패드와 제3패드와의 사이에 전류경로가 형성된 제2다이오드군을 포함하고, 상기 제1패드와 제2패드와 제3패드에 각각 전압을 공급하여 발생되는 누수전류를 통해서 동일칩의 번-인모드진입여부를 판독하는 모드판독회로를 구비함을 특징으로 하는 반도체메모리장치.
  13. 제12항에 있어서, 상기 번-인모드제어회로가 상기 번-인신호를 동일칩상의 모든 행디코오더와 열디코오더에 공급하여 번-인테스트시 상기 메모리쎌어레이에 저장된 모든 메모리쎌의 번-인테스트가 동시에 이루어지도록 함을 특징으로 하는 반도체메모리장치
  14. 제12항에 있어서, 상기 입력스위칭부가, 상기 입출력라인제어회로를 통해 공급되는 데이타를 입력하고 이 입력에 응답하여 번-인모드인에이블신호를 상기 리드/라이트제어회로의 출력신호에 대응하여 출력하는 번-인모드인에이블부와, 상기 입출력라인제어회로를 통해 공급되는 데이타를 입력하고 이 입력에 응답하여 노멀모드인에이블신호를 상기 리드/라이트제어회로의 출력신호에 대응하여 출력하는 노멀모드인에이블부로 이루어짐을 특징으로 하는 반도체메모리장치
  15. 제14항에 있어서, 상기 번-인제어부가, 상기 번-인모드인에이블신호의 출력신호의 입력에 대응하여 절단되는 제1퓨우즈를 포함하고 이 제1퓨우즈의 절단동작에 대응하여 번-인신호를 발생시키 상기 행디코오더와 열디코오더로 공급하는 번-인신호발생부와, 상기 노멀모드인에이블신호의 출력신호의 입력에 대응하여 절단되는 제2퓨우즈를 포함하고 이 제2퓨우즈의 절단동작이 대응하여 번-인제어신호를 발생시켜 상기 번-인모드인에이블부와 노멀모드인에이블부로 공급하는 번-인제어신호발생부로 이루어짐을 특징으로 하는 반도체메모리장치.
  16. 제12항에 있어서, 상기 제1다이오드군과 제2다이오드군이 각각 서로 직렬연결된 다수개의 엔모오스트랜지스터들로 이루어짐을 특징으로 하는 반도체메모리장치.
  17. 메모리쎌이 행과 열방향으로 각각 다수개로썩 저장되는 메모리쎌어레이와, 상기 메모리쎌어레이의 행을 선택하는 행디코오더와, 상기 메모리쎌어레이의 열을 선택하는 열디코더와, 동일칩상에 형성되는 데이타 입출력핀과 상기 메모리쎌어레이의 열과의 사이에 형성되고 상기 데이타입출력핀을 통해 입출력되는 데이타를 전송하는 입출력라인제어회로와, 상기 메모리쎌어레이내의 데이타의 입출력을 제어하기 위한 신호를 상기 입출력라인으로 공급하는 리드/라이트제어회로를 가지는 반도체메모리장치에 있어서, 상기 입출력 라인제어회로를 통해 공급되는 데이타를 입력하고 이 입력에 응답하여 번-인모드인에이블부가 번-인모드 인에이볼신호를 상기 리드/라이트제어회로의 출력신호에 대응하여 출력하는 제1과정과, 상기 입출력라인제어회로를 통해 공급되는 테이타를 입력하고 이 입력에 응답하여 노멀모드인에이블부가 노멀모드인에이블신호를 상기 리드/라이트제어회로의 출력신호에 대응하여 출력하는 제2과정과, 상기 번-인모드인에이블신호의 출력신호의 입력에 대응하여 절단되는 제1퓨우즈를 포함하는 번-인신호발생부가 상기 제1퓨우즈의 절단동작에 대응하여 번-인신호를 발생시켜 상기 행디코더와 열디코오더로 공급하는 제3과정과, 상기 노멀모드인에이블신호의 출력신호의 입력에 대응하여 절단되는 제2퓨우즈를 포함하는 번-인제어신호발생부가 상기 제2퓨우즈의 절단동작에 대응하여 번-인제어신호를 발생시켜 상기 번-인모드인에이블부와 노멀모드인에이블부로 공급하는 제4과정을 구비하여 동일칩상의 번-인테스트를 칩의 패키지공정 후에 수행함을 특징으로 하는 반도체메모리장치의 번-인방법
  18. 제17항에 있어서, 상기 번-인신호발생부가 상기 번-인신호를 동일칩상의 모든 행디코오더와 열디코오더에 공급하여 번-인테스트시 상기 메모리쎌어레이에 저장된 모든 메모리쎌의 번-인테스트가 동시에 이루어지도록 함을 특징으로 하는 반도체메모리장치의 번-인방법.
  19. 제17항에 있어서, 상기 반도체메모리장치가, 상기 제1퓨우즈가 상기 번-인모드인에이블신호에 대응하여 절단될시에는 번-인테스트가 이루어지고, 상기 제2퓨우즈가 상기 노멀모드인에이블신호에 대응하여 또한 절단될시에는 노멀모드로 진행됨을 특징으로 하는 반도체메모리장치의 번-인방법
  20. 제19항에 있어서, 상기 반도체메모리장치가, 상기 제1퓨우즈와 제2퓨우즈가 모두 절단되지 않을 시에는 노멀모드로 진행됨을 특징으로 하는 반도체메모리장치의 번-인방법.
  21. 메모리쎌이 행과 열방향으로 각각 다수개로씩 저장되는 메모리쎌어레이와, 상기 메모리쎌어레이의 행을 선택하는 행디코오더와, 상기 메모리쎌어레이의 열을 선택하여 열디코오더와, 동일칩상에 형성되는 데이타 입출력핀과 상기 메모리쎌어레이의 열과의 사이에 형성되고 상기 데이타입출력핀을 통해 입출력되는 데이타를 전송하는 입출력라인제어회로와, 상기 메모리쎌어레이내의 데이타의 입출력을 제어하기 위한 신호를 상기 입출력라인으로 공급하는 리드/라이트제어회로를 가지는 반도체메모리장치에 있어서, 상기 입출력라인제어회로를 통해 공급되는 데이타를 입력하고 이 입력에 응답하여 번-인모드인에이블부가 번-인모드인에이블신호를 상기 리드/라이트제어회로의 출력신호에 대응하여 출력하는 제1과정과, 상기 입출력라인 제어회로를 통해 공급되는 데이타를 입력하고 이 입력에 응답하여 노멀모드인에이블가 노멀모드인에이블신호를 상기 리드/라이트제어회로의 출력신호에 대응하여 출력하는 제2과정과, 상기 번-인모드인에이볼신호의 출력신호의 입력에 대응하여 절단되는 제1퓨우즈를 포함하는 번-인신호발생부가 상기 제1퓨우즈의 절단동작에 대응하여 번-인신호를 발생시켜 상기 행디코오더와 열코오더로 공급하는 제3과정과, 상기 노멀모드인에이블신호의 출력신호의 입력에 대응하여 절단되는 제2퓨우즈를 포함하는 번-인제어신호발생부가 상기 제2퓨우즈의 절단동작에 대응하여 번-인제어신호를 발생시켜 상기 번-인모드인에블부와 노멀모드인에이블부로 공급하는 제4과정과, 제1패드와 제2패드와의 사이에 전류경로가 형성된 제1다이오드군과 상기 제1패드와 제3패드와의 사이에 전류경로가 형성된 제2다이오드군을 포함하는 모드판독회로를 가지고 상기 제1패드와 제2패드와 제3패드에 각각 전압을 공급하여 발생되는 누수전류를 통해서 동일칩의 번-인모드진입여부를 판독하는 제5과정을 구비함을 특징으로 하는 반도체메모리장치의 번-인방법.
  22. 제21항에 있어서, 상기 번-인신호발생부가 상기 번-인신호를 동일칩상의 모든 행디코오더와 열디코오더에 공급하여 번-인테스트시 상기 메모리쎌어레이에 저장된 모든 메모리쎌의 번-인 테스트가 동시에 이루어지도록 함을 특징으로 하는 반도체메모리장치의 번-인방법.
  23. 제21항에 있어서, 상기 반도체메모리장치가, 상기 제1퓨우즈가 상기 번-인모드인에이블신호에 대응하여 절단될시에는 번-인테스트가 이루어지고, 상기 제2퓨우즈가 상기 노멀모드인에이블신호에 대응하여 또한 절단될시에는 노멀모드로 진행됨을 특징으로 하는 반도체메모리장치의 번-인방법.
  24. 제23항에 있어서, 상기 반도체메모리장치가, 상기 제1퓨우즈와 제2퓨우즈가 모두 절단되지 않을 시에는 노멀모드로 진행됨을 특징으로 하는 반도체메모리장치의 번-인방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930025324A 1993-11-26 1993-11-26 번-인회로를 가지는 반도체메모리장치 및 그 번-인방법 Expired - Fee Related KR970010658B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019930025324A KR970010658B1 (ko) 1993-11-26 1993-11-26 번-인회로를 가지는 반도체메모리장치 및 그 번-인방법
US08/348,180 US5471429A (en) 1993-11-26 1994-11-28 Burn-in circuit and method therefor of semiconductor memory device
JP29351294A JP3645296B2 (ja) 1993-11-26 1994-11-28 半導体メモリ装置のバーンイン制御回路とそれを利用したバーンインテスト方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019930025324A KR970010658B1 (ko) 1993-11-26 1993-11-26 번-인회로를 가지는 반도체메모리장치 및 그 번-인방법

Publications (2)

Publication Number Publication Date
KR950015694A true KR950015694A (ko) 1995-06-17
KR970010658B1 KR970010658B1 (ko) 1997-06-30

Family

ID=19368969

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930025324A Expired - Fee Related KR970010658B1 (ko) 1993-11-26 1993-11-26 번-인회로를 가지는 반도체메모리장치 및 그 번-인방법

Country Status (3)

Country Link
US (1) US5471429A (ko)
JP (1) JP3645296B2 (ko)
KR (1) KR970010658B1 (ko)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3495787B2 (ja) * 1994-06-30 2004-02-09 株式会社ルネサステクノロジ 半導体装置
JP3583482B2 (ja) * 1994-10-04 2004-11-04 株式会社ルネサステクノロジ 半導体集積回路装置
JPH08212797A (ja) * 1995-01-31 1996-08-20 Nec Corp 半導体装置
KR0149259B1 (ko) * 1995-06-30 1998-10-15 김광호 반도체 메모리 장치의 퓨즈 시그너쳐 회로
KR0172399B1 (ko) * 1995-09-19 1999-03-30 김광호 과전류를 방지하기 위한 번-인 단축회로를 내장한 반도체 메모리 장치
JPH09147599A (ja) * 1995-11-28 1997-06-06 Mitsubishi Electric Corp 半導体記憶装置
KR100214466B1 (ko) * 1995-12-26 1999-08-02 구본준 반도체 메모리의 셀프 번인회로
US5982189A (en) * 1997-05-14 1999-11-09 International Business Machines Corporation Built-in dynamic stress for integrated circuits
JPH11328997A (ja) * 1998-05-19 1999-11-30 Nec Ic Microcomput Syst Ltd 半導体メモリ装置及びバーイン試験方法
KR100281900B1 (ko) * 1998-09-08 2001-02-15 윤종용 개선된 웨이퍼 번인 테스트 스킴을 갖는 반도체 메모리장치
KR100287191B1 (ko) * 1999-04-07 2001-04-16 윤종용 웨이퍼 번인시 워드라인들을 충분히 구동시키는 반도체 메모리장치
US6275442B1 (en) 2000-05-16 2001-08-14 Hewlett-Packard Company Address decoder and method for ITS accelerated stress testing
KR100380344B1 (ko) 2000-08-09 2003-04-14 삼성전자주식회사 패키지 번인 테스트가 가능한 반도체 장치 및 패키지 번인테스트방법
JP4819258B2 (ja) * 2001-08-13 2011-11-24 ルネサスエレクトロニクス株式会社 半導体記憶装置
KR100402103B1 (ko) * 2001-09-20 2003-10-17 주식회사 하이닉스반도체 웨이퍼 번-인 테스트 모드 및 웨이퍼 테스트 모드 회로
US6795369B2 (en) * 2002-11-22 2004-09-21 Samsung Electronics Co., Ltd. Address buffer and semiconductor memory device using the same
KR100618696B1 (ko) * 2004-04-28 2006-09-08 주식회사 하이닉스반도체 인식 정보를 갖는 메모리 장치
US7826288B2 (en) * 2007-03-09 2010-11-02 International Business Machines Corporation Device threshold calibration through state dependent burn-in
US20090099828A1 (en) * 2007-10-12 2009-04-16 Igor Arsovski Device Threshold Calibration Through State Dependent Burnin
US8766680B2 (en) 2012-09-26 2014-07-01 Freescale Semiconductor, Inc. Voltage translation circuit
US9209819B2 (en) 2012-09-26 2015-12-08 Freescale Semiconductor, Inc. Phase locked loop with burn-in mode
US8558591B1 (en) 2012-09-28 2013-10-15 Freescale Semiconductor, Inc. Phase locked loop with power supply control
KR102697484B1 (ko) * 2017-01-23 2024-08-21 에스케이하이닉스 주식회사 반도체장치
US10734991B1 (en) * 2019-07-02 2020-08-04 Nanya Technology Corporation Voltage switching device, integrated circuit device and voltage switching method
CN112444733B (zh) * 2020-11-10 2023-07-21 海光信息技术股份有限公司 一种芯片老化状态检测方法及装置
US11935579B2 (en) * 2021-01-19 2024-03-19 Changxin Memory Technologies, Inc. Protection circuit and memory
CN113627109B (zh) * 2021-07-09 2023-07-07 成都思科瑞微电子股份有限公司 一种soc芯片系统老化实验方法
KR102436931B1 (ko) * 2021-10-20 2022-08-25 한국전기연구원 반도체 소자 신뢰성 시험장치 및 그의 구동방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4380805A (en) * 1980-09-08 1983-04-19 Mostek Corporation Tape burn-in circuit
JPH0756759B2 (ja) * 1990-12-27 1995-06-14 株式会社東芝 スタティック型半導体記憶装置
JP2829135B2 (ja) * 1990-12-27 1998-11-25 株式会社東芝 半導体記憶装置
JP3237127B2 (ja) * 1991-04-19 2001-12-10 日本電気株式会社 ダイナミックランダムアクセスメモリ装置
JP2557594B2 (ja) * 1992-04-16 1996-11-27 株式会社東芝 半導体記憶装置
US5353254A (en) * 1992-05-21 1994-10-04 Texas Instruments Incorporated Semiconductor memory device having burn-in test circuit
JP3147991B2 (ja) * 1992-05-25 2001-03-19 株式会社東芝 半導体記憶装置

Also Published As

Publication number Publication date
JPH07201200A (ja) 1995-08-04
KR970010658B1 (ko) 1997-06-30
JP3645296B2 (ja) 2005-05-11
US5471429A (en) 1995-11-28

Similar Documents

Publication Publication Date Title
KR950015694A (ko) 번-인회로를 가지는 반도체 메모리장치 및 그 번-인방법
KR100471168B1 (ko) 반도체 메모리 장치의 불량 셀을 스크린하는 회로, 그스크린 방법 및 그 스크린을 위한 배치 방법
KR0135108B1 (ko) 스트레스 테스트 회로를 포함하는 반도체 메모리 장치
US4821238A (en) Semiconductor memory device having test pattern generating circuit
US5617366A (en) Method and apparatus for a test control circuit of a semiconductor memory device
KR930024021A (ko) 반도체 메모리 장치의 컬럼 리던던시
KR960025799A (ko) 반도체 메모리장치의 결함 셀 구제회로 및 방법
KR950003014B1 (ko) 반도체 메모리 장치의 번-인 테스트회로 및 번-인 테스트방법
KR970010645B1 (ko) 집적반도체 기억장치의 용장성 디코더
KR930022382A (ko) 반도체 메모리칩의 병렬테스트 회로
JPH0961497A (ja) 半導体装置およびその試験方法
KR930020695A (ko) 반도체 기억장치
KR100355225B1 (ko) 교류 스트레스의 번-인 테스트가 가능한 집적회로 및 이를 이용한 테스트 방법
KR0183856B1 (ko) 반도체 메모리 장치의 번인 스트레스 회로
KR960005625A (ko) 테스트타임이 단축되는 반도체메모리장치 및 이를 위한 컬럼선택트랜지스터 제어방법
KR100268434B1 (ko) 반도체 메모리 장치 및 그것의 번-인 테스트방법
KR20020039743A (ko) 반도체 메모리 장치의 결함 어드레스 저장 회로
KR940008212B1 (ko) 리던던트 셀의 테스트 수단이 내장된 반도체 메모리 장치
KR960013026B1 (ko) 용장회로의 사용을 확인할 수 있는 반도체 기억장치
KR100238866B1 (ko) 번인테스트 동작에서도 사용가능한 어레이 전원전압 발생기
KR19980034737A (ko) 웨이퍼 번-인 테스트 장치
KR100206700B1 (ko) 반도체 메모리 장치의 패드 연결방법
KR20000032852A (ko) 반도체 메모리 장치의 리던던시 테스트 회로
KR950010627B1 (ko) 반도체 메모리 장치의 워드라인 구동회로
KR100315027B1 (ko) 반도체메모리장치의리페어회로

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

R17-X000 Change to representative recorded

St.27 status event code: A-3-3-R10-R17-oth-X000

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

G160 Decision to publish patent application
PG1605 Publication of application before grant of patent

St.27 status event code: A-2-2-Q10-Q13-nap-PG1605

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 5

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 6

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 7

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 8

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 9

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 10

FPAY Annual fee payment

Payment date: 20071001

Year of fee payment: 11

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 11

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

St.27 status event code: A-4-4-U10-U13-oth-PC1903

Not in force date: 20081003

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

PC1903 Unpaid annual fee

St.27 status event code: N-4-6-H10-H13-oth-PC1903

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20081003

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000