JPH11328997A - 半導体メモリ装置及びバーイン試験方法 - Google Patents
半導体メモリ装置及びバーイン試験方法Info
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- JPH11328997A JPH11328997A JP10136891A JP13689198A JPH11328997A JP H11328997 A JPH11328997 A JP H11328997A JP 10136891 A JP10136891 A JP 10136891A JP 13689198 A JP13689198 A JP 13689198A JP H11328997 A JPH11328997 A JP H11328997A
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- memory cell
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- cycle
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 同期式でバースト動作のみを有する半導体メ
モリ装置に対して、ＢＴ試験時のみ内部回路動作を制御
することにより、容易にＢＴ試験時間の短縮化を実現す
る。 【解決手段】 ライト手段（４，９）は、データ入力信
号ＤＩＮに基づいて書込み指令をメモリセル１２に出力
するようになっており、デコード手段（５，８，１０，
１１）は、アドレス入力信号をデコードしてアドレス指
令をメモリセル１２に出力するようになっている。さら
に、制御手段（７）は、バーイン試験時に入力される制
御信号１４に基づいてデコードタイミングを遅延させる
信号をデコード手段（５，１０）に出力するようになっ
ている。ライト手段（４，９）の書込み指令がメモリセ
ル１２に伝送される信号の動作サイクルに対して、デコ
ードタイミングの動作サイクルを遅延させ、レイトライ
トサイクルを削除する。
モリ装置に対して、ＢＴ試験時のみ内部回路動作を制御
することにより、容易にＢＴ試験時間の短縮化を実現す
る。 【解決手段】 ライト手段（４，９）は、データ入力信
号ＤＩＮに基づいて書込み指令をメモリセル１２に出力
するようになっており、デコード手段（５，８，１０，
１１）は、アドレス入力信号をデコードしてアドレス指
令をメモリセル１２に出力するようになっている。さら
に、制御手段（７）は、バーイン試験時に入力される制
御信号１４に基づいてデコードタイミングを遅延させる
信号をデコード手段（５，１０）に出力するようになっ
ている。ライト手段（４，９）の書込み指令がメモリセ
ル１２に伝送される信号の動作サイクルに対して、デコ
ードタイミングの動作サイクルを遅延させ、レイトライ
トサイクルを削除する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装
置、及び半導体メモリ装置に対する信頼性項目の試験を
行なうバーイン試験方法に関するものである。
置、及び半導体メモリ装置に対する信頼性項目の試験を
行なうバーイン試験方法に関するものである。
【０００２】
【従来の技術】半導体メモリ装置に対しては、半導体メ
モリ装置の信頼性を向上するために、バーイン（ＢＴ）
試験が行なわれる。
モリ装置の信頼性を向上するために、バーイン（ＢＴ）
試験が行なわれる。
【０００３】近年、半導体メモリ装置の容量等が増える
のに従い、半導体メモリ装置に対する信頼性項目の試験
に要する時間の割合が工程全体の時間に対して非常に高
くなっており、そのため、ＢＴ試験時間の短縮が強く望
まれている。
のに従い、半導体メモリ装置に対する信頼性項目の試験
に要する時間の割合が工程全体の時間に対して非常に高
くなっており、そのため、ＢＴ試験時間の短縮が強く望
まれている。
【０００４】ＢＴ試験を行なう対象としての半導体メモ
リ装置の構成を図６に示す。図６に示す半導体メモリ装
置は、レジスタ１，２，４，５，６と、判定回路３と、
カウンタ回路７，１０と、デコード回路８，１１と、ラ
イト回路９と、メモリセル１２と、ＳＡ回路１３とから
構成されている。
リ装置の構成を図６に示す。図６に示す半導体メモリ装
置は、レジスタ１，２，４，５，６と、判定回路３と、
カウンタ回路７，１０と、デコード回路８，１１と、ラ
イト回路９と、メモリセル１２と、ＳＡ回路１３とから
構成されている。
【０００５】図６に示す半導体メモリ装置では、ＣＬＫ
信号と制御信号Ａをレジスタ１に、制御信号Ｂをレジス
タ２に、データ入力信号（ＤＩＮ）をレジスタ４に、ア
ドレス信号をレジスタ５及びカウンタ１０にそれぞれ入
力し、半導体メモリ装置のデータ出力信号（ＤＯＵＴ）
をレジスタ６から出力させることにより、ＢＴ試験を行
なっていた。
信号と制御信号Ａをレジスタ１に、制御信号Ｂをレジス
タ２に、データ入力信号（ＤＩＮ）をレジスタ４に、ア
ドレス信号をレジスタ５及びカウンタ１０にそれぞれ入
力し、半導体メモリ装置のデータ出力信号（ＤＯＵＴ）
をレジスタ６から出力させることにより、ＢＴ試験を行
なっていた。
【０００６】図７の場合は、書込み（ＷＲＩＴＥ）動作
を６サイクル（ＣＹＣＬＥ）で連続動作させている。そ
の理由について説明すると、図６に示す従来例のカウン
タ回路７は、判定回路３から書込み（ＷＲＩＴＥ）状態
のデータが入力すると、レイトライトサイクルを含め６
サイクル、すなわちレイトライトサイクル分（１サイク
ル）＋データ入力信号（ＤＩＮ）の入力サイクル（４サ
イクル）＋ＳＲＡＭ型メモリセル１２に特有のＷＲＩＴ
Ｅ後のデジット線プリチャージサイクル（１サイクル）
の６サイクルのＷＲＩＴＥ動作が終了した後でなけれ
ば、次のバーストスタート信号をカウンタ回路１０に入
力することが不可能な構成となっているためである。
を６サイクル（ＣＹＣＬＥ）で連続動作させている。そ
の理由について説明すると、図６に示す従来例のカウン
タ回路７は、判定回路３から書込み（ＷＲＩＴＥ）状態
のデータが入力すると、レイトライトサイクルを含め６
サイクル、すなわちレイトライトサイクル分（１サイク
ル）＋データ入力信号（ＤＩＮ）の入力サイクル（４サ
イクル）＋ＳＲＡＭ型メモリセル１２に特有のＷＲＩＴ
Ｅ後のデジット線プリチャージサイクル（１サイクル）
の６サイクルのＷＲＩＴＥ動作が終了した後でなけれ
ば、次のバーストスタート信号をカウンタ回路１０に入
力することが不可能な構成となっているためである。
【０００７】
【発明が解決しようとする課題】ところで、半導体メモ
リ装置のＩ／Ｏを共通（ＣＯＭＭＯＮ）にしてバースト
動作のみを行う場合に、半導体メモリ装置に対して通常
の動作と同じ入力信号を制御させてしまうと、通常動作
時のリード（ＲＥＡＤ：読出し）動作後のライト（ＷＲ
ＩＴＥ：書込み）動作を行う場合、必要なデータ出力信
号（ＤＯＵＴ）とデータ入力信号（ＤＩＮ）を混在させ
ないためのレイトライトサイクルが必要となり、さらに
ＢＴ試験時間を長くしてしまうという問題がある。
リ装置のＩ／Ｏを共通（ＣＯＭＭＯＮ）にしてバースト
動作のみを行う場合に、半導体メモリ装置に対して通常
の動作と同じ入力信号を制御させてしまうと、通常動作
時のリード（ＲＥＡＤ：読出し）動作後のライト（ＷＲ
ＩＴＥ：書込み）動作を行う場合、必要なデータ出力信
号（ＤＯＵＴ）とデータ入力信号（ＤＩＮ）を混在させ
ないためのレイトライトサイクルが必要となり、さらに
ＢＴ試験時間を長くしてしまうという問題がある。
【０００８】ＢＴ試験は、半導体メモリ装置を構成する
メモリセルに高ストレスを与えるため、従来例では、メ
モリセルに与える差電位の大きい書込み動作のみで行う
ことが一般的であり、書込み動作のみを連続で行う場合
には、不必要なレイトライトサイクルをＢＴ試験時に省
略して、ＢＴ試験時間を短縮させていた。
メモリセルに高ストレスを与えるため、従来例では、メ
モリセルに与える差電位の大きい書込み動作のみで行う
ことが一般的であり、書込み動作のみを連続で行う場合
には、不必要なレイトライトサイクルをＢＴ試験時に省
略して、ＢＴ試験時間を短縮させていた。
【０００９】本発明の目的は、同期式でバースト動作の
みを有する半導体メモリ装置に対して、ＢＴ試験時のみ
内部回路動作を制御することにより、容易にＢＴ試験時
間の短縮化を実現する半導体メモリ装置及びそのバーイ
ン試験方法を提供することにある。
みを有する半導体メモリ装置に対して、ＢＴ試験時のみ
内部回路動作を制御することにより、容易にＢＴ試験時
間の短縮化を実現する半導体メモリ装置及びそのバーイ
ン試験方法を提供することにある。
【００１０】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体メモリ装置は、ライト手段と、
デコード手段と、制御手段とを有し、データ入力信号が
メモリセルに入力され、該メモリセルからデータ出力信
号が出力される半導体メモリ装置であって、前記ライト
手段は、データ入力信号に基づいて書込み指令を前記メ
モリセルに出力するものであり、前記デコード手段は、
アドレス入力信号をデコードしてアドレス指令を前記メ
モリセルに出力するものであり、前記制御手段は、バー
イン試験時に入力される制御信号に基づいてデコードタ
イミングを遅延させる信号を前記デコード手段に出力す
るものである。
め、本発明に係る半導体メモリ装置は、ライト手段と、
デコード手段と、制御手段とを有し、データ入力信号が
メモリセルに入力され、該メモリセルからデータ出力信
号が出力される半導体メモリ装置であって、前記ライト
手段は、データ入力信号に基づいて書込み指令を前記メ
モリセルに出力するものであり、前記デコード手段は、
アドレス入力信号をデコードしてアドレス指令を前記メ
モリセルに出力するものであり、前記制御手段は、バー
イン試験時に入力される制御信号に基づいてデコードタ
イミングを遅延させる信号を前記デコード手段に出力す
るものである。
【００１１】また前記制御手段は、前記ライト手段の書
込み指令が前記メモリセルに伝送される信号の動作サイ
クルに対して、前記デコードタイミングの動作サイクル
を１サイクル分だけ遅延させるものである。
込み指令が前記メモリセルに伝送される信号の動作サイ
クルに対して、前記デコードタイミングの動作サイクル
を１サイクル分だけ遅延させるものである。
【００１２】また前記制御手段は、データ入力信号によ
るメモリセルの書込み動作が終了した時点で強制的に入
力された制御信号に基づいて、次のバーストスタート信
号を前記デコード手段に取り込むものである。
るメモリセルの書込み動作が終了した時点で強制的に入
力された制御信号に基づいて、次のバーストスタート信
号を前記デコード手段に取り込むものである。
【００１３】また本発明に係るバーイン試験方法は、デ
ータ入力信号をメモリセルに入力させ、該メモリセルか
らデータ出力信号を出力させることにより、半導体メモ
リ装置に対する信頼性項目の試験を行なうバーイン試験
方法であって、制御信号を強制的に入力し、該制御信号
に基づいて、ライト手段の書込み指令がメモリセルに伝
送される信号の動作サイクルに対して、デコード手段に
よるデコードタイミングの動作サイクルを遅延させるも
のである。
ータ入力信号をメモリセルに入力させ、該メモリセルか
らデータ出力信号を出力させることにより、半導体メモ
リ装置に対する信頼性項目の試験を行なうバーイン試験
方法であって、制御信号を強制的に入力し、該制御信号
に基づいて、ライト手段の書込み指令がメモリセルに伝
送される信号の動作サイクルに対して、デコード手段に
よるデコードタイミングの動作サイクルを遅延させるも
のである。
【００１４】また前記ライト手段の書込み指令が前記メ
モリセルに伝送される信号の動作サイクルに対して、前
記デコードタイミングの動作サイクルを１サイクル分だ
け遅延させるものである。
モリセルに伝送される信号の動作サイクルに対して、前
記デコードタイミングの動作サイクルを１サイクル分だ
け遅延させるものである。
【００１５】また、本発明に係るバーイン試験方法は、
データ入力信号をメモリセルに入力させ、該メモリセル
からデータ出力信号を出力させることにより、半導体メ
モリ装置に対する信頼性項目の試験を行なうバーイン試
験方法であって、データ入力信号によるメモリセルの書
込み動作が終了した時点において、強制的に入力させた
制御信号に基づいて、次のバーストスタート信号を取り
込み、書込み動作中にメモリセルのデジット線をプリチ
ャージするものである。
データ入力信号をメモリセルに入力させ、該メモリセル
からデータ出力信号を出力させることにより、半導体メ
モリ装置に対する信頼性項目の試験を行なうバーイン試
験方法であって、データ入力信号によるメモリセルの書
込み動作が終了した時点において、強制的に入力させた
制御信号に基づいて、次のバーストスタート信号を取り
込み、書込み動作中にメモリセルのデジット線をプリチ
ャージするものである。
【００１６】また、本発明に係るバーイン試験方法は、
データ入力信号をメモリセルに入力させ、該メモリセル
からデータ出力信号を出力させることにより、半導体メ
モリ装置に対する信頼性項目の試験を行なうバーイン試
験方法であって、制御信号を強制的に入力し、該制御信
号に基づいて、ライト手段の書込み指令がメモリセルに
伝送される信号の動作サイクルに対して、デコード手段
によるデコードタイミングの動作サイクルを遅延させ、
かつ、データ入力信号によるメモリセルの書込み動作が
終了した時点において、強制的に入力させた制御信号に
基づいて、次のバーストスタート信号を取り込み、書込
み動作中にメモリセルのデジット線をプリチャージする
ものである。
データ入力信号をメモリセルに入力させ、該メモリセル
からデータ出力信号を出力させることにより、半導体メ
モリ装置に対する信頼性項目の試験を行なうバーイン試
験方法であって、制御信号を強制的に入力し、該制御信
号に基づいて、ライト手段の書込み指令がメモリセルに
伝送される信号の動作サイクルに対して、デコード手段
によるデコードタイミングの動作サイクルを遅延させ、
かつ、データ入力信号によるメモリセルの書込み動作が
終了した時点において、強制的に入力させた制御信号に
基づいて、次のバーストスタート信号を取り込み、書込
み動作中にメモリセルのデジット線をプリチャージする
ものである。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
より説明する。
【００１８】（実施形態１）図１は、本発明の実施形態
１に係るバーイン試験方法を行なう際の半導体メモリ装
置を示す構成図である。
１に係るバーイン試験方法を行なう際の半導体メモリ装
置を示す構成図である。
【００１９】図において本発明に係る半導体メモリ装置
は、ライト手段（４，９）と、デコード手段（５，８，
１０，１１）と、制御手段（７）とを有し、データ入力
信号ＤＩＮがメモリセル１２に入力され、メモリセル１
２からデータ出力信号ＤＯＵＴが出力される半導体メモ
リ装置である。
は、ライト手段（４，９）と、デコード手段（５，８，
１０，１１）と、制御手段（７）とを有し、データ入力
信号ＤＩＮがメモリセル１２に入力され、メモリセル１
２からデータ出力信号ＤＯＵＴが出力される半導体メモ
リ装置である。
【００２０】ライト手段（４，９）は、データ入力信号
ＤＩＮに基づいて書込み指令をメモリセル１２に出力す
るようになっており、デコード手段（５，８，１０，１
１）は、アドレス入力信号をデコードしてアドレス指令
をメモリセル１２に出力するようになっている。さら
に、制御手段（７）は、バーイン試験時に入力される制
御信号１４に基づいてデコードタイミングを遅延させる
信号をデコード手段（５，１０）に出力するようになっ
ている。
ＤＩＮに基づいて書込み指令をメモリセル１２に出力す
るようになっており、デコード手段（５，８，１０，１
１）は、アドレス入力信号をデコードしてアドレス指令
をメモリセル１２に出力するようになっている。さら
に、制御手段（７）は、バーイン試験時に入力される制
御信号１４に基づいてデコードタイミングを遅延させる
信号をデコード手段（５，１０）に出力するようになっ
ている。
【００２１】本発明では、ライト手段（４，９）の書込
み指令がメモリセル１２に伝送される信号の動作サイク
ルに対して、デコードタイミングの動作サイクルを遅延
させ、具体的には１サイクル分だけ遅延させ、レイトラ
イトサイクルを削除するようにしている。
み指令がメモリセル１２に伝送される信号の動作サイク
ルに対して、デコードタイミングの動作サイクルを遅延
させ、具体的には１サイクル分だけ遅延させ、レイトラ
イトサイクルを削除するようにしている。
【００２２】さらに本発明では、データ入力信号による
メモリセル１２の書込み動作が終了した時点において、
強制的に入力させた制御信号１４に基づいて、次のバー
ストスタート信号を取り込み、書込み動作中にメモリセ
ル１２のデジット線をプリチャージすることにより、プ
リチャージサイクルを削除するようにしている。
メモリセル１２の書込み動作が終了した時点において、
強制的に入力させた制御信号１４に基づいて、次のバー
ストスタート信号を取り込み、書込み動作中にメモリセ
ル１２のデジット線をプリチャージすることにより、プ
リチャージサイクルを削除するようにしている。
【００２３】さらに本発明では、制御信号１４を強制的
に入力し、制御信号１４に基づいて、ライト手段の書込
み指令がメモリセルに伝送される信号の動作サイクルに
対して、デコード手段によるデコードタイミングの動作
サイクルを遅延させ、かつ、データ入力信号によるメモ
リセルの書込み動作が終了した時点において、強制的に
入力させた制御信号１４に基づいて、次のバーストスタ
ート信号を取り込み、書込み動作中にメモリセルのデジ
ット線をプリチャージするように組み合わせてもよいも
のである。
に入力し、制御信号１４に基づいて、ライト手段の書込
み指令がメモリセルに伝送される信号の動作サイクルに
対して、デコード手段によるデコードタイミングの動作
サイクルを遅延させ、かつ、データ入力信号によるメモ
リセルの書込み動作が終了した時点において、強制的に
入力させた制御信号１４に基づいて、次のバーストスタ
ート信号を取り込み、書込み動作中にメモリセルのデジ
ット線をプリチャージするように組み合わせてもよいも
のである。
【００２４】次に、本発明の具体例を実施形態１として
図１に基づいて説明する。
図１に基づいて説明する。
【００２５】図１に示す本発明の実施形態１に係るバー
イン試験方法を行なう際の半導体メモリ装置は、レジス
タ１，２，４，５，６と、判定回路３と、カウンタ回路
７，１０と、デコード回路８，１１と、ライト回路９
と、メモリセル１２と、センスアンプ（ＳＡ）回路１３
とから構成されている。
イン試験方法を行なう際の半導体メモリ装置は、レジス
タ１，２，４，５，６と、判定回路３と、カウンタ回路
７，１０と、デコード回路８，１１と、ライト回路９
と、メモリセル１２と、センスアンプ（ＳＡ）回路１３
とから構成されている。
【００２６】さらに、図１に示す本発明の実施形態１に
係るバーイン試験方法を行なう際の半導体メモリ装置
は、カウンタ回路７に制御信号１４の入力端子を設け、
ＢＴ試験時にのみカウンタ回路７に制御信号１４を入力
するようになっている。
係るバーイン試験方法を行なう際の半導体メモリ装置
は、カウンタ回路７に制御信号１４の入力端子を設け、
ＢＴ試験時にのみカウンタ回路７に制御信号１４を入力
するようになっている。
【００２７】本発明の実施形態１では、データ入力信号
ＤＩＮを取込むレジスタ４からライト回路９を介してメ
モリセル１２に伝送される信号の動作サイクルに対し、
アドレス入力信号を取込むレジスタ５及びアドレス入力
信号を取込むバーストカウンター回路１０からデコード
回路１１を介してメモリセル１２に伝送されるアドレス
信号の動作サイクルが１サイクル（ＣＹＣＬＥ）速いこ
とに着目し、カウンタ回路７に制御信号１４を取込み、
デコードタイミングを遅延させる信号をレジスタ５及び
バーストカウンタ回路１０に入力し、バーストカウンタ
回路１０によりデコード回路１１のデコードタイミング
を１サイクル（ＣＹＣＬＥ）分だけ遅延させる動作を行
なうようにしている。これにより、レイトライトサイク
ルの削除を実現する。
ＤＩＮを取込むレジスタ４からライト回路９を介してメ
モリセル１２に伝送される信号の動作サイクルに対し、
アドレス入力信号を取込むレジスタ５及びアドレス入力
信号を取込むバーストカウンター回路１０からデコード
回路１１を介してメモリセル１２に伝送されるアドレス
信号の動作サイクルが１サイクル（ＣＹＣＬＥ）速いこ
とに着目し、カウンタ回路７に制御信号１４を取込み、
デコードタイミングを遅延させる信号をレジスタ５及び
バーストカウンタ回路１０に入力し、バーストカウンタ
回路１０によりデコード回路１１のデコードタイミング
を１サイクル（ＣＹＣＬＥ）分だけ遅延させる動作を行
なうようにしている。これにより、レイトライトサイク
ルの削除を実現する。
【００２８】図１において、レジスタ１にＣＬＫ信号が
入力することによって制御信号Ａはレジスタ１に、制御
信号Ｂはレジスタ２に、データ入力信号（ＤＩＮ）はレ
ジスタ４に、アドレス信号はレジスタ５及びカウンタ１
０にそれぞれ取り込まれるようになっている。
入力することによって制御信号Ａはレジスタ１に、制御
信号Ｂはレジスタ２に、データ入力信号（ＤＩＮ）はレ
ジスタ４に、アドレス信号はレジスタ５及びカウンタ１
０にそれぞれ取り込まれるようになっている。
【００２９】レジスタ１の出力データはカウンタ回路７
に入力し、カウンタ回路７はバースト動作の状態を判定
し、その判定信号をカウンタ回路１０，判定回路３及び
レジスタ５に出力するようになっている。
に入力し、カウンタ回路７はバースト動作の状態を判定
し、その判定信号をカウンタ回路１０，判定回路３及び
レジスタ５に出力するようになっている。
【００３０】判定回路３は、カウンタ回路７からのデー
タに基づいて、ＷＲＩＴＥ或いはＲＥＡＤのいずれかの
動作であるかを判定し、その判定信号をカウンタ回路７
とレジスタ４にそれぞれ出力するようになっている。
タに基づいて、ＷＲＩＴＥ或いはＲＥＡＤのいずれかの
動作であるかを判定し、その判定信号をカウンタ回路７
とレジスタ４にそれぞれ出力するようになっている。
【００３１】レジスタ４は、判定回路３からの判定信号
がＷＲＩＴＥ状態の時のみライト回路９にデータ入力信
号（ＤＩＮ）を入力するようになっている。
がＷＲＩＴＥ状態の時のみライト回路９にデータ入力信
号（ＤＩＮ）を入力するようになっている。
【００３２】レジスタ５は、カウンタ回路７の出力信号
に基づいてアドレス信号をバーストスタートデコード回
路８とデコード回路１１に出力し、デコーダ回路８及び
１１により選択されたメモリセル１２のアドレスにデー
タの書き込みが行われるようになっている。
に基づいてアドレス信号をバーストスタートデコード回
路８とデコード回路１１に出力し、デコーダ回路８及び
１１により選択されたメモリセル１２のアドレスにデー
タの書き込みが行われるようになっている。
【００３３】ＲＥＡＤ状態の場合は、前記と同様にデコ
ーダ回路８及び１１により決められたアドレスのメモリ
セル１２からのデータがセンスアンプ回路１３により増
幅され、レジスト６からデータ出力信号（ＤＯＵＴ）６
としてから出力されるようになっている。
ーダ回路８及び１１により決められたアドレスのメモリ
セル１２からのデータがセンスアンプ回路１３により増
幅され、レジスト６からデータ出力信号（ＤＯＵＴ）６
としてから出力されるようになっている。
【００３４】図２は、図１に示すカウンタ回路１０の具
体的な構成を示す図である。図２に示すように、カウン
タ回路１０は、デコーダ１０ａと、レジスタ１０1，１
０2，１０3，１０4とから構成されている。
体的な構成を示す図である。図２に示すように、カウン
タ回路１０は、デコーダ１０ａと、レジスタ１０1，１
０2，１０3，１０4とから構成されている。
【００３５】アドレス入力信号とカウンタ回路７からの
出力信号とに基づいてバーストスタートアドレスを決定
するデコーダ１０ａが選択され、デコーダ１０ａからの
選択信号がレジスタ１０1，１０2，１０3，１０4に入力
されるようになっている。
出力信号とに基づいてバーストスタートアドレスを決定
するデコーダ１０ａが選択され、デコーダ１０ａからの
選択信号がレジスタ１０1，１０2，１０3，１０4に入力
されるようになっている。
【００３６】例えば、レジスタ１０1に選択信号が入力
し、レジスタ１０1から出力された信号がデコーダ回路
１１に出力し、ＣＬＫ（クリア）信号が入力する度に選
択されるレジスタがレジスタ１０2，レジスタ１０3，レ
ジスタ１０4に順次切り替えられるようになっている。
し、レジスタ１０1から出力された信号がデコーダ回路
１１に出力し、ＣＬＫ（クリア）信号が入力する度に選
択されるレジスタがレジスタ１０2，レジスタ１０3，レ
ジスタ１０4に順次切り替えられるようになっている。
【００３７】同様にしてレジスタ１０2に選択信号が入
力し、他のレジスタ１０1，１０3，１０4に非選択信号
が入力した場合、ＣＬＫ（クリア）信号が入力する度に
選択されるレジスタがレジスタ１０2，レジスタ１０3，
レジスタ１０4，１０1に順次切り替えられるようになっ
ている。
力し、他のレジスタ１０1，１０3，１０4に非選択信号
が入力した場合、ＣＬＫ（クリア）信号が入力する度に
選択されるレジスタがレジスタ１０2，レジスタ１０3，
レジスタ１０4，１０1に順次切り替えられるようになっ
ている。
【００３８】またレジスタ１０3，１０4が最初に選択さ
れた場合も、同様に順次シフトし選択アドレスを決定す
るようになっている。
れた場合も、同様に順次シフトし選択アドレスを決定す
るようになっている。
【００３９】次に、図１及び図２に示す半導体メモリ装
置に対して本発明の実施形態１に係るバーイン試験方法
を実施する場合を図３に基づいて説明する。
置に対して本発明の実施形態１に係るバーイン試験方法
を実施する場合を図３に基づいて説明する。
【００４０】図３は、同期式ＳＲＡＭ型半導体メモリ装
置であって、Ｉ／Ｏを共通（ＣＯＭＭＯＮ）にした半導
体メモリ装置に対して、本発明の実施形態１に係るバー
イン試験方法を実施する際に、バースト長が４の通常動
作であるＲＥＡＤ後のＷＲＩＴＥ動作を、代表的な入力
信号（ＣＬＫ）、制御信号Ａ、制御信号Ｂ、アドレス信
号、データ入力信号（ＤＩＮ）とデータ出力信号（ＤＯ
ＵＴ）に着目して説明する。
置であって、Ｉ／Ｏを共通（ＣＯＭＭＯＮ）にした半導
体メモリ装置に対して、本発明の実施形態１に係るバー
イン試験方法を実施する際に、バースト長が４の通常動
作であるＲＥＡＤ後のＷＲＩＴＥ動作を、代表的な入力
信号（ＣＬＫ）、制御信号Ａ、制御信号Ｂ、アドレス信
号、データ入力信号（ＤＩＮ）とデータ出力信号（ＤＯ
ＵＴ）に着目して説明する。
【００４１】図１に示す同期式ＳＲＡＭ型半導体メモリ
装置では、入力する全ての信号は、ＣＬＫ信号がロー
（ＬＯＷ）からハイ（ＨＩＧＨ）に切替わるポイントに
て取り込まれ、かつＣＬＫ信号に基づいて制御される図
１の内部回路は、ＣＬＫ信号の入力によりデータの取込
み及びデータの出力を行なうようになっている。
装置では、入力する全ての信号は、ＣＬＫ信号がロー
（ＬＯＷ）からハイ（ＨＩＧＨ）に切替わるポイントに
て取り込まれ、かつＣＬＫ信号に基づいて制御される図
１の内部回路は、ＣＬＫ信号の入力によりデータの取込
み及びデータの出力を行なうようになっている。
【００４２】制御信号ＡはＬＯＷレベルでアクテイブ
（ＡＣＴＩＶＥ）状態であると設定すると、制御信号Ａ
がＬＯＷで、ＣＬＫ信号がＬＯＷからＨＩＧＨに切替わ
るポイントＰ1（図７参照）でバースト動作がスタート
する。
（ＡＣＴＩＶＥ）状態であると設定すると、制御信号Ａ
がＬＯＷで、ＣＬＫ信号がＬＯＷからＨＩＧＨに切替わ
るポイントＰ1（図７参照）でバースト動作がスタート
する。
【００４３】また、ポイントＰ2（図７参照）で取込ま
れたアドレス信号により、バースト動作を行う最初のア
ドレスが決定される。
れたアドレス信号により、バースト動作を行う最初のア
ドレスが決定される。
【００４４】その後、残りバースト長分（３サイクル
分）のアドレスを、カウンタ回路１０でサイクルが一つ
進むごとに決定する。
分）のアドレスを、カウンタ回路１０でサイクルが一つ
進むごとに決定する。
【００４５】また、制御信号Ｂは、ＲＥＡＤ動作或いは
ＷＲＩＴＥ動作のいずれであるかを決定する信号であ
り、図３では、制御信号ＢがＨＩＧＨの場合にＲＥＡＤ
動作が行なわれ、ＬＯＷの場合にＷＲＩＴＥが行なわれ
る。
ＷＲＩＴＥ動作のいずれであるかを決定する信号であ
り、図３では、制御信号ＢがＨＩＧＨの場合にＲＥＡＤ
動作が行なわれ、ＬＯＷの場合にＷＲＩＴＥが行なわれ
る。
【００４６】Ｉ／Ｏを共通（ＣＯＭＭＯＮ）にしてＲＥ
ＡＤ動作後にＷＲＩＴＥ動作を行う場合には、データ入
力信号ＤＩＮが入力する端子とデータ出力信号ＤＯＵＴ
が出力する端子を共通に使用しているため、レジスタ６
から出力されるデータ出力信号ＤＯＵＴとレジスタ４に
入力するデータ入力信号ＤＩＮとが混在しないようにＷ
ＲＩＴＥ動作に切替わる際に、図７の期間Ｐ3に示すよ
うにレイトライト動作が必要となる。
ＡＤ動作後にＷＲＩＴＥ動作を行う場合には、データ入
力信号ＤＩＮが入力する端子とデータ出力信号ＤＯＵＴ
が出力する端子を共通に使用しているため、レジスタ６
から出力されるデータ出力信号ＤＯＵＴとレジスタ４に
入力するデータ入力信号ＤＩＮとが混在しないようにＷ
ＲＩＴＥ動作に切替わる際に、図７の期間Ｐ3に示すよ
うにレイトライト動作が必要となる。
【００４７】ＲＥＡＤ動作のサイクルでは、レジスタ５
に入力するアドレス信号のみによりアドレスが決定さ
れ、レジスタ５で決定されたアドレスに相当するメモリ
セル１２からのデータ出力信号ＤＯＵＴがレジスタ６か
ら出力されるが、通常時のＷＲＩＴＥ動作のサイクルに
おいては、レイトライト動作（Ｐ3，図７参照）が必要
となる。
に入力するアドレス信号のみによりアドレスが決定さ
れ、レジスタ５で決定されたアドレスに相当するメモリ
セル１２からのデータ出力信号ＤＯＵＴがレジスタ６か
ら出力されるが、通常時のＷＲＩＴＥ動作のサイクルに
おいては、レイトライト動作（Ｐ3，図７参照）が必要
となる。
【００４８】そこで、本発明の実施形態１に係るバーイ
ン試験方法では、データ入力信号ＤＩＮを取込むレジス
タ４からライト回路９を介してメモリセル１２に至る信
号の動作サイクルに対し、アドレス入力信号を取込むレ
ジスタ５及びアドレス入力信号を取込むバーストカウン
ター回路１０からデコード回路１１を介してメモリセル
１２に至るアドレス信号の動作サイクルが１サイクル
（ＣＹＣＬＥ）速いことに着目し、カウンタ回路７に制
御信号１４を取込み、デコードタイミングを遅延させる
信号をレジスタ５及びバーストカウンタ回路１０に入力
し、バーストカウンタ回路１０によりデコード回路１１
のデコードタイミングを１サイクル（ＣＹＣＬＥ）分だ
け遅延させる動作を行なうものである。図４には、ＷＲ
ＩＴＥ動作を４サイクルで連続動作させた場合のタイミ
ングを示している。
ン試験方法では、データ入力信号ＤＩＮを取込むレジス
タ４からライト回路９を介してメモリセル１２に至る信
号の動作サイクルに対し、アドレス入力信号を取込むレ
ジスタ５及びアドレス入力信号を取込むバーストカウン
ター回路１０からデコード回路１１を介してメモリセル
１２に至るアドレス信号の動作サイクルが１サイクル
（ＣＹＣＬＥ）速いことに着目し、カウンタ回路７に制
御信号１４を取込み、デコードタイミングを遅延させる
信号をレジスタ５及びバーストカウンタ回路１０に入力
し、バーストカウンタ回路１０によりデコード回路１１
のデコードタイミングを１サイクル（ＣＹＣＬＥ）分だ
け遅延させる動作を行なうものである。図４には、ＷＲ
ＩＴＥ動作を４サイクルで連続動作させた場合のタイミ
ングを示している。
【００４９】したがって、本発明の実施形態１によれ
ば、ＢＴ試験時はＷＲＩＴＥ動作のみしか行われないこ
とに注目し、ＢＴ試験時のみに限って、バーストカウン
タ回路１０の動作を、デコード回路１１のデコードタイ
ミングを１サイクル（ＣＹＣＬＥ）分だけ遅延させるよ
うに制御するため、レイトライトサイクル（Ｐ3期間）
を実質的に削除し、ＢＴ試験時間を短縮させることがで
きる。
ば、ＢＴ試験時はＷＲＩＴＥ動作のみしか行われないこ
とに注目し、ＢＴ試験時のみに限って、バーストカウン
タ回路１０の動作を、デコード回路１１のデコードタイ
ミングを１サイクル（ＣＹＣＬＥ）分だけ遅延させるよ
うに制御するため、レイトライトサイクル（Ｐ3期間）
を実質的に削除し、ＢＴ試験時間を短縮させることがで
きる。
【００５０】さらに、本発明の実施形態１の効果を図６
に示す従来例との比較にて具体的に説明する。図６に示
すカウンタ回路７は、判定回路３からＷＲＩＴＥ状態の
データが入力されると、レイトライトサイクルを含めて
６サイクルの動作が終了した後でなければ、次のバース
トスタート信号をカウンタ回路１０に入力することが不
可能な構成となっている。それは、レイトライトサイク
ル分（１サイクル）＋データ入力信号ＤＩＮの入力サイ
クル（４サイクル）＋ＳＲＡＭ型メモリセルに特有のＷ
ＲＩＴＥ後のデジット線プリチャージサイクル（１サイ
クル）の計６サイクルがＷＲＩＴＥ動作として必要なた
めである。
に示す従来例との比較にて具体的に説明する。図６に示
すカウンタ回路７は、判定回路３からＷＲＩＴＥ状態の
データが入力されると、レイトライトサイクルを含めて
６サイクルの動作が終了した後でなければ、次のバース
トスタート信号をカウンタ回路１０に入力することが不
可能な構成となっている。それは、レイトライトサイク
ル分（１サイクル）＋データ入力信号ＤＩＮの入力サイ
クル（４サイクル）＋ＳＲＡＭ型メモリセルに特有のＷ
ＲＩＴＥ後のデジット線プリチャージサイクル（１サイ
クル）の計６サイクルがＷＲＩＴＥ動作として必要なた
めである。
【００５１】図１において、データ入力信号ＤＩＮを取
り込むレジスタ４からライト回路９を介してメモリセル
１２に伝送される信号と、アドレス入力信号を取り込む
レジスタ５及びアドレス入力信号を取り込むバーストカ
ウンタ回路１０からデコード回路１１を介してメモリセ
ル１２に伝送される信号との動作サイクルは、データ入
力信号ＤＩＮがメモリセル１２に伝送されるサイクルよ
り、１サイクル速いため、バーストカウンタ回路１０で
デコード回路１１のデコードタイミングを１サイクル遅
延させる動作を行わせている。
り込むレジスタ４からライト回路９を介してメモリセル
１２に伝送される信号と、アドレス入力信号を取り込む
レジスタ５及びアドレス入力信号を取り込むバーストカ
ウンタ回路１０からデコード回路１１を介してメモリセ
ル１２に伝送される信号との動作サイクルは、データ入
力信号ＤＩＮがメモリセル１２に伝送されるサイクルよ
り、１サイクル速いため、バーストカウンタ回路１０で
デコード回路１１のデコードタイミングを１サイクル遅
延させる動作を行わせている。
【００５２】具体的な数値を用いて本発明の実施形態１
の効果を説明する。
の効果を説明する。
【００５３】バースト長が４のＷＲＩＴＥ動作の連続動
作は、通常では６サイクル必要である。したがって、６
４Ｋ（１４ＢＩＴ×２（バースト長４）ＢＩＴ）品の場
合、 ＢＴ試験時間＝１４ＢＩＴ（１６３８４）×６サイクル
×ＢＴ試験レート となる。
作は、通常では６サイクル必要である。したがって、６
４Ｋ（１４ＢＩＴ×２（バースト長４）ＢＩＴ）品の場
合、 ＢＴ試験時間＝１４ＢＩＴ（１６３８４）×６サイクル
×ＢＴ試験レート となる。
【００５４】本発明の実施形態１によれば、レイトライ
トサイクルを削減して６サイクルを５サイクルに短縮す
るため、 ＢＴ試験時間＝１４ＢＩＴ（１６３８４）×５サイクル
×ＢＴ試験レート となる。したがって、ＢＴ試験時間は５／６倍に短縮さ
れることとなる。
トサイクルを削減して６サイクルを５サイクルに短縮す
るため、 ＢＴ試験時間＝１４ＢＩＴ（１６３８４）×５サイクル
×ＢＴ試験レート となる。したがって、ＢＴ試験時間は５／６倍に短縮さ
れることとなる。
【００５５】なお、上記実施形態１では、ＢＴ試験時に
ＷＲＩＴＥ状態しか存在しない判定回路３から伝送され
るデータに基づいてＷＲＩＴＥ状態の場合にカウンタ回
路７で、カウンタ回路１０にバーストスタート信号を伝
えるのを１サイクル遅延させているが、この方式に代え
て、ＢＴ試験時のみバーストスタート信号を伝えるの
を、ＢＴ試験時のみ発生させる制御信号１４で通常動作
時より１サイクル早くし、かつ次のバーストスタート信
号をＷＲＩＴＥ動作が５サイクル終了した後で取り込む
ことにより、実質的にバーストカウンタ回路１０でデコ
ード回路１１のデコードタイミングを１サイクル遅延さ
せ、デコードタイミングとデータ入力信号ＤＩＮの入力
サイクルとを同期させ、レイトライトサイクルを削減す
るようにしてもよい。
ＷＲＩＴＥ状態しか存在しない判定回路３から伝送され
るデータに基づいてＷＲＩＴＥ状態の場合にカウンタ回
路７で、カウンタ回路１０にバーストスタート信号を伝
えるのを１サイクル遅延させているが、この方式に代え
て、ＢＴ試験時のみバーストスタート信号を伝えるの
を、ＢＴ試験時のみ発生させる制御信号１４で通常動作
時より１サイクル早くし、かつ次のバーストスタート信
号をＷＲＩＴＥ動作が５サイクル終了した後で取り込む
ことにより、実質的にバーストカウンタ回路１０でデコ
ード回路１１のデコードタイミングを１サイクル遅延さ
せ、デコードタイミングとデータ入力信号ＤＩＮの入力
サイクルとを同期させ、レイトライトサイクルを削減す
るようにしてもよい。
【００５６】（実施形態２）ＢＴ試験では、ＷＲＩＴＥ
動作しか行わないため、ＳＲＡＭ型同期式半導体メモリ
において、ＷＲＩＴＥ動作後にＲＥＡＤ動作を行う際に
必要なメモリセルのプリチャージサイクルを削除させて
ＢＴ試験時間を短縮させるようにしてもよい。
動作しか行わないため、ＳＲＡＭ型同期式半導体メモリ
において、ＷＲＩＴＥ動作後にＲＥＡＤ動作を行う際に
必要なメモリセルのプリチャージサイクルを削除させて
ＢＴ試験時間を短縮させるようにしてもよい。
【００５７】具体的に説明すると、制御手段（７）は、
データ入力信号によるメモリセル１２の書込み動作が終
了した時点で強制的に入力された制御信号１４に基づい
て、次のバーストスタート信号をデコード手段（８，１
０）に取り込むようにしてもよい。この場合には、プリ
チャージサイクルを削減することが可能となる。
データ入力信号によるメモリセル１２の書込み動作が終
了した時点で強制的に入力された制御信号１４に基づい
て、次のバーストスタート信号をデコード手段（８，１
０）に取り込むようにしてもよい。この場合には、プリ
チャージサイクルを削減することが可能となる。
【００５８】この場合、半導体メモリ装置に対するバー
イン試験では、データ入力信号によるメモリセルの書込
み動作が終了した時点で強制的に入力させた制御信号１
４に基づいて、次のバーストスタート信号を取り込み、
書込み動作中にメモリセル１２のデジット線をプリチャ
ージするようにすればよい。この実施形態では、プリチ
ャージサイクルを削減することが可能となる。
イン試験では、データ入力信号によるメモリセルの書込
み動作が終了した時点で強制的に入力させた制御信号１
４に基づいて、次のバーストスタート信号を取り込み、
書込み動作中にメモリセル１２のデジット線をプリチャ
ージするようにすればよい。この実施形態では、プリチ
ャージサイクルを削減することが可能となる。
【００５９】さらに、制御信号１４を強制的に入力し、
制御信号１４に基づいて、ライト手段（４，９）の書込
み指令がメモリセル１２に伝送される信号の動作サイク
ルに対して、デコード手段（５，８，１０，１１）によ
るデコードタイミングの動作サイクルを遅延させ、か
つ、データ入力信号ＤＩＮによるメモリセル１２の書込
み動作が終了した時点において、強制的に入力させた制
御信号１４に基づいて、次のバーストスタート信号を取
り込み、書込み動作中にメモリセル１２のデジット線を
プリチャージするようにしてもよい。
制御信号１４に基づいて、ライト手段（４，９）の書込
み指令がメモリセル１２に伝送される信号の動作サイク
ルに対して、デコード手段（５，８，１０，１１）によ
るデコードタイミングの動作サイクルを遅延させ、か
つ、データ入力信号ＤＩＮによるメモリセル１２の書込
み動作が終了した時点において、強制的に入力させた制
御信号１４に基づいて、次のバーストスタート信号を取
り込み、書込み動作中にメモリセル１２のデジット線を
プリチャージするようにしてもよい。
【００６０】前記実施形態のように組合わせることによ
り、レイトライトサイクルが５サイクルから４サイクル
に削減される。
り、レイトライトサイクルが５サイクルから４サイクル
に削減される。
【００６１】したがって、 ＢＴ試験時間＝１４ＢＩＴ（１６３８４）×４サイクル
×ＢＴ試験レート となる。これにより、ＢＴ試験時間は、４／６倍に短縮
されることとなる。図５には、ＷＲＩＴＥ動作を４サイ
クルで連続動作させた場合のタイミングを示している。
×ＢＴ試験レート となる。これにより、ＢＴ試験時間は、４／６倍に短縮
されることとなる。図５には、ＷＲＩＴＥ動作を４サイ
クルで連続動作させた場合のタイミングを示している。
【００６２】
【発明の効果】以上説明したように本発明によれば、Ｂ
Ｔ試験時にレートライトサイクルを削減させることによ
り、ＷＲＩＴＥサイクルを削減することができる。
Ｔ試験時にレートライトサイクルを削減させることによ
り、ＷＲＩＴＥサイクルを削減することができる。
【図１】本発明の実施形態１に係るバーイン試験方法を
行なう際の半導体メモリ装置を示す構成図である。
行なう際の半導体メモリ装置を示す構成図である。
【図２】図１に示すカウンタ回路１０の具体的な構成を
示す図である。
示す図である。
【図３】同期式ＳＲＡＭ型半導体メモリ装置に対して、
本発明の実施形態１に係るバーイン試験方法を実施する
際の動作を説明する図である。
本発明の実施形態１に係るバーイン試験方法を実施する
際の動作を説明する図である。
【図４】本発明の実施形態１において、ＷＲＩＴＥ動作
を４サイクルで連続動作させた場合のタイミングを示す
図である。
を４サイクルで連続動作させた場合のタイミングを示す
図である。
【図５】本発明の他の実施形態において、ＷＲＩＴＥ動
作を４サイクルで連続動作させた場合のタイミングを示
す図である。
作を４サイクルで連続動作させた場合のタイミングを示
す図である。
【図６】従来例に係る同期式ＳＲＡＭ型半導体メモリ装
置を示す構成図である。
置を示す構成図である。
【図７】同期式ＳＲＡＭ型半導体メモリ装置に対して、
従来例に係るバーイン試験方法を実施する際の動作を説
明する図である。
従来例に係るバーイン試験方法を実施する際の動作を説
明する図である。
１，２，４，５，６ レジスタ ３ 判定回路 ７ カウンタ回路 ８ デコード回路 ９ ライト回路 １０ カウンタ回路 １１ デコード回路 １２ メモリセル
【手続補正書】
【提出日】平成１１年５月１７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正内容】
【００４２】制御信号ＡはＬＯＷレベルでアクテイブ
（ＡＣＴＩＶＥ）状態であると設定すると、制御信号Ａ
がＬＯＷで、ＣＬＫ信号がＬＯＷからＨＩＧＨに切替わ
るポイントＰ1（図３参照）でバースト動作がスタート
する。
（ＡＣＴＩＶＥ）状態であると設定すると、制御信号Ａ
がＬＯＷで、ＣＬＫ信号がＬＯＷからＨＩＧＨに切替わ
るポイントＰ1（図３参照）でバースト動作がスタート
する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正内容】
【００４３】また、ポイントＰ2（図３参照）で取込ま
れたアドレス信号により、バースト動作を行う最初のア
ドレスが決定される。
れたアドレス信号により、バースト動作を行う最初のア
ドレスが決定される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正内容】
【００４６】Ｉ／Ｏを共通（ＣＯＭＭＯＮ）にしてＲＥ
ＡＤ動作後にＷＲＩＴＥ動作を行う場合には、データ入
力信号ＤＩＮが入力する端子とデータ出力信号ＤＯＵＴ
が出力する端子を共通に使用しているため、レジスタ６
から出力されるデータ出力信号ＤＯＵＴとレジスタ４に
入力するデータ入力信号ＤＩＮとが混在しないようにＷ
ＲＩＴＥ動作に切替わる際に、図３の期間Ｐ3に示すよ
うにレイトライト動作が必要となる。
ＡＤ動作後にＷＲＩＴＥ動作を行う場合には、データ入
力信号ＤＩＮが入力する端子とデータ出力信号ＤＯＵＴ
が出力する端子を共通に使用しているため、レジスタ６
から出力されるデータ出力信号ＤＯＵＴとレジスタ４に
入力するデータ入力信号ＤＩＮとが混在しないようにＷ
ＲＩＴＥ動作に切替わる際に、図３の期間Ｐ3に示すよ
うにレイトライト動作が必要となる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正内容】
【００４７】ＲＥＡＤ動作のサイクルでは、レジスタ５
に入力するアドレス信号のみによりアドレスが決定さ
れ、レジスタ５で決定されたアドレスに相当するメモリ
セル１２からのデータ出力信号ＤＯＵＴがレジスタ６か
ら出力されるが、通常時のＷＲＩＴＥ動作のサイクルに
おいては、レイトライト動作（Ｐ3，図３参照）が必要
となる。
に入力するアドレス信号のみによりアドレスが決定さ
れ、レジスタ５で決定されたアドレスに相当するメモリ
セル１２からのデータ出力信号ＤＯＵＴがレジスタ６か
ら出力されるが、通常時のＷＲＩＴＥ動作のサイクルに
おいては、レイトライト動作（Ｐ3，図３参照）が必要
となる。
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
Claims (7)
- 【請求項１】 ライト手段と、デコード手段と、制御手
段とを有し、データ入力信号がメモリセルに入力され、
該メモリセルからデータ出力信号が出力される半導体メ
モリ装置であって、 前記ライト手段は、データ入力信号に基づいて書込み指
令を前記メモリセルに出力するものであり、 前記デコード手段は、アドレス入力信号をデコードして
アドレス指令を前記メモリセルに出力するものであり、 前記制御手段は、バーイン試験時に入力される制御信号
に基づいてデコードタイミングを遅延させる信号を前記
デコード手段に出力するものであることを特徴とする半
導体メモリ装置。 - 【請求項２】 前記制御手段は、前記ライト手段の書込
み指令が前記メモリセルに伝送される信号の動作サイク
ルに対して、前記デコードタイミングの動作サイクルを
１サイクル分だけ遅延させるものであることを特徴とす
る請求項１に記載の半導体メモリ装置。 - 【請求項３】 前記制御手段は、データ入力信号による
メモリセルの書込み動作が終了した時点で強制的に入力
された制御信号に基づいて、次のバーストスタート信号
を前記デコード手段に取り込むものであることを特徴と
する請求項１叉は２に記載の半導体メモリ装置。 - 【請求項４】 データ入力信号をメモリセルに入力さ
せ、該メモリセルからデータ出力信号を出力させること
により、半導体メモリ装置に対する信頼性項目の試験を
行なうバーイン試験方法であって、 制御信号を強制的に入力し、該制御信号に基づいて、ラ
イト手段の書込み指令がメモリセルに伝送される信号の
動作サイクルに対して、デコード手段によるデコードタ
イミングの動作サイクルを遅延させることを特徴とする
半導体メモリ装置のバーイン試験方法。 - 【請求項５】 前記ライト手段の書込み指令が前記メモ
リセルに伝送される信号の動作サイクルに対して、前記
デコードタイミングの動作サイクルを１サイクル分だけ
遅延させることを特徴とする請求項３に記載の半導体メ
モリ装置のバーイン試験方法。 - 【請求項６】 データ入力信号をメモリセルに入力さ
せ、該メモリセルからデータ出力信号を出力させること
により、半導体メモリ装置に対する信頼性項目の試験を
行なうバーイン試験方法であって、 データ入力信号によるメモリセルの書込み動作が終了し
た時点において、強制的に入力させた制御信号に基づい
て、次のバーストスタート信号を取り込み、書込み動作
中にメモリセルのデジット線をプリチャージすることを
特徴とする半導体メモリ装置のバーイン試験方法。 - 【請求項７】 データ入力信号をメモリセルに入力さ
せ、該メモリセルからデータ出力信号を出力させること
により、半導体メモリ装置に対する信頼性項目の試験を
行なうバーイン試験方法であって、 制御信号を強制的に入力し、該制御信号に基づいて、ラ
イト手段の書込み指令がメモリセルに伝送される信号の
動作サイクルに対して、デコード手段によるデコードタ
イミングの動作サイクルを遅延させ、 かつ、データ入力信号によるメモリセルの書込み動作が
終了した時点において、強制的に入力させた制御信号に
基づいて、次のバーストスタート信号を取り込み、書込
み動作中にメモリセルのデジット線をプリチャージする
ことを特徴とする半導体メモリ装置のバーイン試験方
法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10136891A JPH11328997A (ja) | 1998-05-19 | 1998-05-19 | 半導体メモリ装置及びバーイン試験方法 |
| CN99107443A CN1133174C (zh) | 1998-05-19 | 1999-05-19 | 半导体存储器件及老化检测的方法 |
| KR1019990018053A KR100324143B1 (ko) | 1998-05-19 | 1999-05-19 | 반도체 메모리장치 및 번인 테스트 방법 |
| US09/314,626 US6115304A (en) | 1998-05-19 | 1999-05-19 | Semiconductor memory device and method of burn-in testing |
| TW088108326A TW425565B (en) | 1998-05-19 | 1999-05-19 | Semiconductor memory device and method of burn-in testing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10136891A JPH11328997A (ja) | 1998-05-19 | 1998-05-19 | 半導体メモリ装置及びバーイン試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11328997A true JPH11328997A (ja) | 1999-11-30 |
Family
ID=15185978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10136891A Pending JPH11328997A (ja) | 1998-05-19 | 1998-05-19 | 半導体メモリ装置及びバーイン試験方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6115304A (ja) |
| JP (1) | JPH11328997A (ja) |
| KR (1) | KR100324143B1 (ja) |
| CN (1) | CN1133174C (ja) |
| TW (1) | TW425565B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8169843B2 (en) | 2008-10-21 | 2012-05-01 | Hynix Semiconductor Inc. | Wafer test trigger signal generating circuit of a semiconductor memory apparatus, and a wafer test circuit using the same |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6950355B2 (en) * | 2001-08-17 | 2005-09-27 | Broadcom Corporation | System and method to screen defect related reliability failures in CMOS SRAMS |
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