JPH08194679A - ディジタル信号処理方法及び装置並びにメモリセル読出し方法 - Google Patents
ディジタル信号処理方法及び装置並びにメモリセル読出し方法Info
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- JPH08194679A JPH08194679A JP7024748A JP2474895A JPH08194679A JP H08194679 A JPH08194679 A JP H08194679A JP 7024748 A JP7024748 A JP 7024748A JP 2474895 A JP2474895 A JP 2474895A JP H08194679 A JPH08194679 A JP H08194679A
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Abstract
(57)【要約】
【目的】単位時間当たりの演算処理回数を増やし、スル
ープットを上げる。 【構成】プロセッサ・エレメントＰＥK では、１つの命
令Ｉi について４つのステップ〜が１サイクル毎に
１ステップずつ順次実行され、かつ連続する４つの命令
（たとえば第３サイクル＜ｍ＋２＞ではＩi+2 ，Ｉi+1
，Ｉi ，Ｉi-1 ）についてそれぞれ４つのステップ
〜が同時に実行される。このように、プロセッサ・エ
レメントＰＥK 内でパイプライン処理が行われる。
ープットを上げる。 【構成】プロセッサ・エレメントＰＥK では、１つの命
令Ｉi について４つのステップ〜が１サイクル毎に
１ステップずつ順次実行され、かつ連続する４つの命令
（たとえば第３サイクル＜ｍ＋２＞ではＩi+2 ，Ｉi+1
，Ｉi ，Ｉi-1 ）についてそれぞれ４つのステップ
〜が同時に実行される。このように、プロセッサ・エ
レメントＰＥK 内でパイプライン処理が行われる。
Description
【０００１】
【産業上の利用分野】本発明は、ＳＩＭＤ型のディジタ
ル信号処理装置に関する。
ル信号処理装置に関する。
【０００２】
【従来の技術】ＳＩＭＤ（Single-Instruction Multip
le-Data ）型のディジタル信号処理装置は、１チップ上
に多数のプロセッサ・エレメントを並列配置で搭載し、
１つのプログラムにしたがって全てのプロセッサ・エレ
メントに同じ動作を行わせるアーキテクチャであり、画
像信号処理や数値計算処理等に用いられている。
le-Data ）型のディジタル信号処理装置は、１チップ上
に多数のプロセッサ・エレメントを並列配置で搭載し、
１つのプログラムにしたがって全てのプロセッサ・エレ
メントに同じ動作を行わせるアーキテクチャであり、画
像信号処理や数値計算処理等に用いられている。
【０００３】図１６は、このアーキテクチャの応用例と
して、ＮＴＳＣ信号をリアルタイムで処理するＳＶＰ
（Scan-line Video Processor)の要部の構成を示す。こ
のＳＶＰは、データ入力レジスタ（ＤＩＲ）２００、Ｓ
ＩＭＤ型ディジタル信号処理部２０２およびデータ出力
レジスタ（ＤＯＲ）２０４の３層構造を有している。
して、ＮＴＳＣ信号をリアルタイムで処理するＳＶＰ
（Scan-line Video Processor)の要部の構成を示す。こ
のＳＶＰは、データ入力レジスタ（ＤＩＲ）２００、Ｓ
ＩＭＤ型ディジタル信号処理部２０２およびデータ出力
レジスタ（ＤＯＲ）２０４の３層構造を有している。
【０００４】ＤＩＲ２００は、水平走査線１本分の画像
データｄ1 〜ｄn （たとえば４０ビット×９６０ワー
ド）を繰り返し入力する。ＳＩＭＤ型ディジタル信号処
理部２０２は、１水平走査線上の画素数ｎに等しい個数
（たとえば９６０個）のプロセッサ・エレメントｐｅ1
〜ｐｅn を並列配置（接続）してなる。これらのプロセ
ッサ・エレメントｐｅ1 ，ｐｅ2 ，…ｐｅn が命令発生
部（図示せず）からの逐次的な共通命令Ｉにしたがって
各々対応する画素データｄ1 ，ｄ2 ，…ｄn についての
所定の画像処理演算を１水平走査期間内に実行すること
で、１走査線分の画像データｄ1 〜ｄn を１度に処理す
る。ＤＯＲ２０４は、１水平走査期間毎にプロセッサ・
エレメントｐｅ1 〜ｐｅn からの演算処理結果を水平走
査線１本分の画像データｄ1'〜ｄn'（たとえば２４ビッ
ト×９６０ワード）に揃えて出力する。ＤＩＲ２００か
ら処理部２０２へのデータ転送、および処理部２０２か
らＤＯＲ２０４へのデータ転送は、水平ブランキング期
間内に行われる。
データｄ1 〜ｄn （たとえば４０ビット×９６０ワー
ド）を繰り返し入力する。ＳＩＭＤ型ディジタル信号処
理部２０２は、１水平走査線上の画素数ｎに等しい個数
（たとえば９６０個）のプロセッサ・エレメントｐｅ1
〜ｐｅn を並列配置（接続）してなる。これらのプロセ
ッサ・エレメントｐｅ1 ，ｐｅ2 ，…ｐｅn が命令発生
部（図示せず）からの逐次的な共通命令Ｉにしたがって
各々対応する画素データｄ1 ，ｄ2 ，…ｄn についての
所定の画像処理演算を１水平走査期間内に実行すること
で、１走査線分の画像データｄ1 〜ｄn を１度に処理す
る。ＤＯＲ２０４は、１水平走査期間毎にプロセッサ・
エレメントｐｅ1 〜ｐｅn からの演算処理結果を水平走
査線１本分の画像データｄ1'〜ｄn'（たとえば２４ビッ
ト×９６０ワード）に揃えて出力する。ＤＩＲ２００か
ら処理部２０２へのデータ転送、および処理部２０２か
らＤＯＲ２０４へのデータ転送は、水平ブランキング期
間内に行われる。
【０００５】このように、１水平走査線毎のデータ入
力、並列演算処理およびデータ出力がＤＩＲ２００、処
理部２０２およびＤＯＲ２０４によりパイプライン方式
で実行される。
力、並列演算処理およびデータ出力がＤＩＲ２００、処
理部２０２およびＤＯＲ２０４によりパイプライン方式
で実行される。
【０００６】処理部２０２の各プロセッサ・エレメント
ｐｅk は、一対のレジスタ・ファイルと、１個の１ビッ
トＡＬＵ（演算論理ユニット）と、数個のワーキング・
レジスタと、左右隣の複数個（たとえば左右各２個）の
プロセッサ・エレメントとデータをやりとりするＬ／Ｒ
通信部とから構成されている。一方のレジスタ・ファイ
ルはＤＩＲ２００に接続され、演算前および演算途中の
データを保持する。他方のレジスタ・ファイルはＤＯＲ
２０４に接続され、演算途中および最終演算結果のデー
タを保持する。
ｐｅk は、一対のレジスタ・ファイルと、１個の１ビッ
トＡＬＵ（演算論理ユニット）と、数個のワーキング・
レジスタと、左右隣の複数個（たとえば左右各２個）の
プロセッサ・エレメントとデータをやりとりするＬ／Ｒ
通信部とから構成されている。一方のレジスタ・ファイ
ルはＤＩＲ２００に接続され、演算前および演算途中の
データを保持する。他方のレジスタ・ファイルはＤＯＲ
２０４に接続され、演算途中および最終演算結果のデー
タを保持する。
【０００７】図１７は、従来のＳＶＰにおける各プロセ
ッサ・エレメントｐｅk 内の処理動作のタイミングを示
す。
ッサ・エレメントｐｅk 内の処理動作のタイミングを示
す。
【０００８】 先ず、当該命令Ｉi でアドレス指定さ
れる一対のレジスタ・ファイルの一方および／または他
方の記憶番地から１ビットのデータを読み出す（ＤＡＴ
ＡＲＥＡＤ）。
れる一対のレジスタ・ファイルの一方および／または他
方の記憶番地から１ビットのデータを読み出す（ＤＡＴ
ＡＲＥＡＤ）。
【０００９】 次に、Ｌ／Ｒ通信部が、当該命令Ｉi
で指定される左右隣（たとえば左右各２個）のプロセッ
サ・エレメントｐｅk-2,ｐｅk-1,ｐｅk+1,ｐｅk+2 と条
件的にデータをやりとりする（ＬＲＣＯＭ）。
で指定される左右隣（たとえば左右各２個）のプロセッ
サ・エレメントｐｅk-2,ｐｅk-1,ｐｅk+1,ｐｅk+2 と条
件的にデータをやりとりする（ＬＲＣＯＭ）。
【００１０】 次に、ＡＬＵが、上記のステップ，
で読み出されたデータおよび／または受信されたデー
タに対して当該命令Ｉi で指示される演算を実行する
（ＡＬＵ）。
で読み出されたデータおよび／または受信されたデー
タに対して当該命令Ｉi で指示される演算を実行する
（ＡＬＵ）。
【００１１】 最後に、上記のステップ，，で
得られたデータの中のいずれかを当該命令Ｉi で指定さ
れる一対のレジスタ・ファイルの一方および／または他
方の記憶番地に書き込む（ＷＲＩＴＥ ＢＡＣＫ）。
得られたデータの中のいずれかを当該命令Ｉi で指定さ
れる一対のレジスタ・ファイルの一方および／または他
方の記憶番地に書き込む（ＷＲＩＴＥ ＢＡＣＫ）。
【００１２】このように、１クロック・サイクル内で１
ビット分の演算処理のために４つのステップ〜が実
行される。たとえば、８ビット加算で９ビット出力を得
る演算には９クロック・サイクル必要であり、各クロッ
ク・サイクル毎に上記４つのステップ〜が実行され
る。
ビット分の演算処理のために４つのステップ〜が実
行される。たとえば、８ビット加算で９ビット出力を得
る演算には９クロック・サイクル必要であり、各クロッ
ク・サイクル毎に上記４つのステップ〜が実行され
る。
【００１３】ＤＩＲ２００，ＤＯＲ２０４およびプロセ
ッサ・エレメントｐｅk 内のレジスタ・ファイルは、図
１８に示すような電流読出し形のＤＲＡＭ(Dynamic Ran
domAccess Memory)セルで構成されている。
ッサ・エレメントｐｅk 内のレジスタ・ファイルは、図
１８に示すような電流読出し形のＤＲＡＭ(Dynamic Ran
domAccess Memory)セルで構成されている。
【００１４】図１８の電流読出し形ＤＲＡＭセルにおい
て、メモリセルを構成するキャパシタ２０６のメモリノ
ードＮは、書込み用トランジスタ２０８を介して書込み
用ビット線ＷＢＬに接続されるとともに、メモリセル・
トランジスタ２１０およびアクセス・トランジスタ２１
２を介して読出し用ビット線ＲＢＬに接続される。書込
み用トランジスタ２０８のゲート端子は書込み用ワード
線ＷＷＬに接続され、アクセス・トランジスタ２１２の
ゲート端子は読出し用ワード線ＲＷＬに接続されてい
る。読出し用ビット線ＲＢＬは、プリチャージ・トラン
ジスタ２１４を介して電源電圧ＶDDの端子に接続される
とともに、インバータからなるシングルエンド形センス
アンプ２１６の入力端子２１６ａに接続されている。
て、メモリセルを構成するキャパシタ２０６のメモリノ
ードＮは、書込み用トランジスタ２０８を介して書込み
用ビット線ＷＢＬに接続されるとともに、メモリセル・
トランジスタ２１０およびアクセス・トランジスタ２１
２を介して読出し用ビット線ＲＢＬに接続される。書込
み用トランジスタ２０８のゲート端子は書込み用ワード
線ＷＷＬに接続され、アクセス・トランジスタ２１２の
ゲート端子は読出し用ワード線ＲＷＬに接続されてい
る。読出し用ビット線ＲＢＬは、プリチャージ・トラン
ジスタ２１４を介して電源電圧ＶDDの端子に接続される
とともに、インバータからなるシングルエンド形センス
アンプ２１６の入力端子２１６ａに接続されている。
【００１５】書込み動作時には、書込み用ワード線ＷＷ
Ｌがアクティブになって書込み用トランジスタ２０８が
導通し、書込み用ビット線ＷＢＬを介して“１”（Ｈレ
ベル）もしくは“０”（Ｌレベル）の１ビット情報がキ
ャパシタ２０６に書き込まれる。ＮＭＯＳ型のメモリセ
ル・トランジスタ２１０は、キャパシタ２０６に“１”
（Ｈレベル）が記憶されているときはオン状態、“０”
（Ｌレベル）が記憶されているときはオフ状態になる。
Ｌがアクティブになって書込み用トランジスタ２０８が
導通し、書込み用ビット線ＷＢＬを介して“１”（Ｈレ
ベル）もしくは“０”（Ｌレベル）の１ビット情報がキ
ャパシタ２０６に書き込まれる。ＮＭＯＳ型のメモリセ
ル・トランジスタ２１０は、キャパシタ２０６に“１”
（Ｈレベル）が記憶されているときはオン状態、“０”
（Ｌレベル）が記憶されているときはオフ状態になる。
【００１６】図１９に、読出し動作時の各部の波形また
はタイミングを示す。先ず、プリチャージ制御信号ＸＰ
ＣＨＧがアクティブ（Ｌレベル）になってＰＭＯＳ型の
プリチャージ・トランジスタ２１４が導通し、読出し用
ビット線ＲＢＬが電源電圧ＶDD（たとえば３Ｖ）付近の
Ｈレベルの電圧までプリチャージされる。このプリチャ
ージの終了後に、読出し用ワード線ＲＷＬがアクティブ
（Ｈレベル）になってＮＭＯＳ型のアクセス・トランジ
スタ２１２が導通する。
はタイミングを示す。先ず、プリチャージ制御信号ＸＰ
ＣＨＧがアクティブ（Ｌレベル）になってＰＭＯＳ型の
プリチャージ・トランジスタ２１４が導通し、読出し用
ビット線ＲＢＬが電源電圧ＶDD（たとえば３Ｖ）付近の
Ｈレベルの電圧までプリチャージされる。このプリチャ
ージの終了後に、読出し用ワード線ＲＷＬがアクティブ
（Ｈレベル）になってＮＭＯＳ型のアクセス・トランジ
スタ２１２が導通する。
【００１７】キャパシタ２０６に“１”の情報が記憶さ
れているときは、メモリセル・トランジスタ２１０はオ
ン状態になっているので、アクセス・トランジスタ２１
２が導通すると読出し用ビット線ＲＢＬから両トランジ
スタ２１２，２１０を介して電流が流れ、ＲＢＬの電圧
が時間の経過とともに指数関数的に低下する。
れているときは、メモリセル・トランジスタ２１０はオ
ン状態になっているので、アクセス・トランジスタ２１
２が導通すると読出し用ビット線ＲＢＬから両トランジ
スタ２１２，２１０を介して電流が流れ、ＲＢＬの電圧
が時間の経過とともに指数関数的に低下する。
【００１８】そして、読出し用ビット線ＲＢＬの電圧が
所定のしきい値（たとえば１．５Ｖ）よりも下がってセ
ンスアンプ２１６のＰＭＯＳ型の出力トランジスタ２１
８がオンしＮＭＯＳ型の出力トランジスタ２２２がオフ
した頃に、読出し制御信号ＲＥＡＤがアクティブ（Ｈレ
ベル）になってＮＭＯＳ型の読出し用トランジスタ２２
０が導通し、センスアンプ２１６の出力端子２１６ｂよ
り“１”（Ｈレベル）の読出しデータ（ＤＡＴＡ）が得
られる。
所定のしきい値（たとえば１．５Ｖ）よりも下がってセ
ンスアンプ２１６のＰＭＯＳ型の出力トランジスタ２１
８がオンしＮＭＯＳ型の出力トランジスタ２２２がオフ
した頃に、読出し制御信号ＲＥＡＤがアクティブ（Ｈレ
ベル）になってＮＭＯＳ型の読出し用トランジスタ２２
０が導通し、センスアンプ２１６の出力端子２１６ｂよ
り“１”（Ｈレベル）の読出しデータ（ＤＡＴＡ）が得
られる。
【００１９】キャパシタ２０６に“０”の情報が記憶さ
れているときは、メモリセル・トランジスタ２１０はオ
フ状態になっているので、アクセス・トランジスタ２１
２が導通しても読出し用ビット線ＲＢＬの電圧はＨレベ
ルに維持され、したがってセンスアンプ２１６ではＮＭ
ＯＳ型の出力トランジスタ２２２がオン状態でＰＭＯＳ
型の出力トランジスタ２１８がオフ状態に維持され、所
定のタイミングで読出し制御信号ＲＥＡＤがアクティブ
（Ｈレベル）になってＮＭＯＳ型の読出し用トランジス
タ２２０が導通すると、センスアンプ２１６の出力端子
２１６ｂより“０”（Ｌレベル）の読出しデータ（ＤＡ
ＴＡ）が得られる。
れているときは、メモリセル・トランジスタ２１０はオ
フ状態になっているので、アクセス・トランジスタ２１
２が導通しても読出し用ビット線ＲＢＬの電圧はＨレベ
ルに維持され、したがってセンスアンプ２１６ではＮＭ
ＯＳ型の出力トランジスタ２２２がオン状態でＰＭＯＳ
型の出力トランジスタ２１８がオフ状態に維持され、所
定のタイミングで読出し制御信号ＲＥＡＤがアクティブ
（Ｈレベル）になってＮＭＯＳ型の読出し用トランジス
タ２２０が導通すると、センスアンプ２１６の出力端子
２１６ｂより“０”（Ｌレベル）の読出しデータ（ＤＡ
ＴＡ）が得られる。
【００２０】
【発明が解決しようとする課題】上記のように、従来の
ＳＶＰにおける各プロセッサ・エレメントｐｅk では、
１ビットのデータに対する画像信号処理のために、１ク
ロック・サイクル内で４つのステップ、つまりレジス
タ・ファイルからデータを読み出すステップ（ＤＡＴＡ
ＲＥＡＤ）、左右隣の複数のプロセッサ・エレメン
トと条件的にデータをやりとりするステップ（ＬＲＣＯ
Ｍ）、上記のステップ，で得られたデータについ
てＡＬＵが演算を施すステップ（ＡＬＵ）および上記
のステップ，，で得られたデータの中のいずれか
をレジスタ・ファイルへ書き込むステップ（ＷＲＩＴＥ
ＢＡＣＫ）を順次実行するようにしている。
ＳＶＰにおける各プロセッサ・エレメントｐｅk では、
１ビットのデータに対する画像信号処理のために、１ク
ロック・サイクル内で４つのステップ、つまりレジス
タ・ファイルからデータを読み出すステップ（ＤＡＴＡ
ＲＥＡＤ）、左右隣の複数のプロセッサ・エレメン
トと条件的にデータをやりとりするステップ（ＬＲＣＯ
Ｍ）、上記のステップ，で得られたデータについ
てＡＬＵが演算を施すステップ（ＡＬＵ）および上記
のステップ，，で得られたデータの中のいずれか
をレジスタ・ファイルへ書き込むステップ（ＷＲＩＴＥ
ＢＡＣＫ）を順次実行するようにしている。
【００２１】しかし、図１７に示すように、１サイクル
期間内での各ステップ〜の正味の処理時間は短く、
大部分の時間は実質的な処理に使われないでいる。
期間内での各ステップ〜の正味の処理時間は短く、
大部分の時間は実質的な処理に使われないでいる。
【００２２】ステップ（ＤＡＴＡ ＲＥＡＤ）につい
てみると、１サイクルの開始直後からレジスタ・ファイ
ルの読出し動作を開始してサイクル前半でデータの読出
しを完了し、残りの時間（サイクル中間部および後半
部）ａは読み出したデータを保持するだけの時間となっ
ている。
てみると、１サイクルの開始直後からレジスタ・ファイ
ルの読出し動作を開始してサイクル前半でデータの読出
しを完了し、残りの時間（サイクル中間部および後半
部）ａは読み出したデータを保持するだけの時間となっ
ている。
【００２３】ステップ（ＬＲＣＯＭ）においては、１
サイクルのほぼ前半部の時間ｂ1 は左右隣の他のプロセ
ッサ・エレメントから送られてくるデータを待つだけの
時間であり、サイクル中間部でデータを受信した後の残
りの時間（サイクル後半部の時間）ｂ2 は受信データを
保持するだけの時間となっている。
サイクルのほぼ前半部の時間ｂ1 は左右隣の他のプロセ
ッサ・エレメントから送られてくるデータを待つだけの
時間であり、サイクル中間部でデータを受信した後の残
りの時間（サイクル後半部の時間）ｂ2 は受信データを
保持するだけの時間となっている。
【００２４】ステップ（ＡＬＵ）においては、サイク
ル前半部および中間部の時間ｃ1 はステップ，でデ
ータが確定するのを待つだけの時間であり、サイクル後
半部で演算を実行した後の残りの時間ｃ2 は演算結果の
データを保持するだけの時間である。
ル前半部および中間部の時間ｃ1 はステップ，でデ
ータが確定するのを待つだけの時間であり、サイクル後
半部で演算を実行した後の残りの時間ｃ2 は演算結果の
データを保持するだけの時間である。
【００２５】ステップ（ＷＲＩＴＥ ＢＡＣＫ）にお
いては、サイクル開始からステップの終了までの時間
ｄが演算結果のデータを待つだけの時間である。
いては、サイクル開始からステップの終了までの時間
ｄが演算結果のデータを待つだけの時間である。
【００２６】このように、各サイクルで各ステップ〜
の正味の処理時間にデータ待ち時間やデータ保持時間
等の非処理時間が付随するため、スループットを上げる
のが難しいという問題がある。
の正味の処理時間にデータ待ち時間やデータ保持時間
等の非処理時間が付随するため、スループットを上げる
のが難しいという問題がある。
【００２７】また、電流読出し形ＤＲＡＭセルを読み出
す場合に、従来は、図１９に示すように、プリチャージ
制御信号ＸＰＣＨＧに同期して読出し用ワード線ＲＷＬ
の電圧レベルが変化する。つまり、プリチャージの期間
中はＸＰＣＨＧがアクティブ状態（Ｌレベル）でＲＷＬ
が非アクティブ状態（Ｌレベル）であり、プリチャージ
の終了でＸＰＣＨＧが非アクティブ状態（Ｈレベル）に
なると同時にＲＷＬがアクティブ状態（Ｈレベル）にな
り、これによって読出し用ビット線ＲＢＬの電圧は条件
的に（記憶情報が“１”のとき）下がるようになってい
る。
す場合に、従来は、図１９に示すように、プリチャージ
制御信号ＸＰＣＨＧに同期して読出し用ワード線ＲＷＬ
の電圧レベルが変化する。つまり、プリチャージの期間
中はＸＰＣＨＧがアクティブ状態（Ｌレベル）でＲＷＬ
が非アクティブ状態（Ｌレベル）であり、プリチャージ
の終了でＸＰＣＨＧが非アクティブ状態（Ｈレベル）に
なると同時にＲＷＬがアクティブ状態（Ｈレベル）にな
り、これによって読出し用ビット線ＲＢＬの電圧は条件
的に（記憶情報が“１”のとき）下がるようになってい
る。
【００２８】しかし、読出し用ワード線ＲＷＬがＨレベ
ルに立ち上がるまでには幾らかの時間ｔd がかかり、こ
の立上がり時間ｔd の分だけＲＢＬの放電開始時間が遅
れ、ひいてはセンスアンプの検知のタイミングを遅らせ
るはめになっている。
ルに立ち上がるまでには幾らかの時間ｔd がかかり、こ
の立上がり時間ｔd の分だけＲＢＬの放電開始時間が遅
れ、ひいてはセンスアンプの検知のタイミングを遅らせ
るはめになっている。
【００２９】また、記憶情報が“１”のときは、読出し
用ビット線ＲＢＬの電圧がＬレベル（ＶSS：グランド電
位）→Ｈレベル（ＶDD：３Ｖ）→Ｌレベル（ＶSS：グラ
ンド電位）と電圧ロジックの下限値と上限値との間で振
れるため、どうしても放電時間が長くなってしまう。
用ビット線ＲＢＬの電圧がＬレベル（ＶSS：グランド電
位）→Ｈレベル（ＶDD：３Ｖ）→Ｌレベル（ＶSS：グラ
ンド電位）と電圧ロジックの下限値と上限値との間で振
れるため、どうしても放電時間が長くなってしまう。
【００３０】このように、従来の電流読出し形ＤＲＡＭ
セル読出し方法では、読出し動作を開始してから読出し
用ビット線ＲＢＬ上でセルの記憶情報に対応した論理レ
ベルの電圧が確定するまでの所要時間を短くするのが難
しく、読出しアクセス速度に限界があった。
セル読出し方法では、読出し動作を開始してから読出し
用ビット線ＲＢＬ上でセルの記憶情報に対応した論理レ
ベルの電圧が確定するまでの所要時間を短くするのが難
しく、読出しアクセス速度に限界があった。
【００３１】本発明は、かかる従来技術の問題点に鑑み
てなされたもので、単位時間当たりの実行可能な演算の
回数を増やしてスループットを向上させるＳＩＭＤ型の
ディジタル信号処理方法および装置を提供することを第
１の目的とする。
てなされたもので、単位時間当たりの実行可能な演算の
回数を増やしてスループットを向上させるＳＩＭＤ型の
ディジタル信号処理方法および装置を提供することを第
１の目的とする。
【００３２】また、本発明は、ビット線所要放電時間を
短くして読出し速度を向上させる電流読出し形メモリセ
ルの読出し方法を提供することを第２の目的とする。
短くして読出し速度を向上させる電流読出し形メモリセ
ルの読出し方法を提供することを第２の目的とする。
【００３３】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の第１のディジタル信号処理方法は、複数
のプロセッサ・エレメントを並列に配置し、各々の命令
に応じて前記複数のプロセッサ・エレメントに同一の処
理を並列的に実行させるようにしたディジタル信号処理
方法において、各々の前記プロセッサ・エレメントに、
演算前または演算後のデータを保持する１つまたは複数
の記憶手段と、隣りの所定数の前記プロセッサ・エレメ
ントとデータをやりとりする通信手段と、前記記憶手段
より読み出されたデータおよび／または前記通信手段が
受け取ったデータについて所定の演算を行う演算手段と
を設け、各々の命令について前記記憶手段よりデータを
読み出す第１のステップと、前記通信手段が前記隣りの
所定数のプロセッサ・エレメントと条件的にデータをや
りとりする第２のステップと、前記演算手段で前記所定
の演算を行う第３のステップと、前記第１、第２および
第３のステップで得られたデータの中のいずれかを前記
記憶手段に書き込む第４のステップとを順次実行し、連
続する複数の命令について前記第１，第２，第３および
第４のステップの中の少なくとも２つを同時に実行する
方法とした。
めに、本発明の第１のディジタル信号処理方法は、複数
のプロセッサ・エレメントを並列に配置し、各々の命令
に応じて前記複数のプロセッサ・エレメントに同一の処
理を並列的に実行させるようにしたディジタル信号処理
方法において、各々の前記プロセッサ・エレメントに、
演算前または演算後のデータを保持する１つまたは複数
の記憶手段と、隣りの所定数の前記プロセッサ・エレメ
ントとデータをやりとりする通信手段と、前記記憶手段
より読み出されたデータおよび／または前記通信手段が
受け取ったデータについて所定の演算を行う演算手段と
を設け、各々の命令について前記記憶手段よりデータを
読み出す第１のステップと、前記通信手段が前記隣りの
所定数のプロセッサ・エレメントと条件的にデータをや
りとりする第２のステップと、前記演算手段で前記所定
の演算を行う第３のステップと、前記第１、第２および
第３のステップで得られたデータの中のいずれかを前記
記憶手段に書き込む第４のステップとを順次実行し、連
続する複数の命令について前記第１，第２，第３および
第４のステップの中の少なくとも２つを同時に実行する
方法とした。
【００３４】本発明の第２のディジタル信号処理方法
は、上記第１のディジタル信号処理方法において、前記
第１，第２，第３および第４のステップの各々を１サイ
クル内で実行し、連続する４つの命令についてそれぞれ
前記第１，第２，第３および第４のステップを同時に実
行する方法とした。
は、上記第１のディジタル信号処理方法において、前記
第１，第２，第３および第４のステップの各々を１サイ
クル内で実行し、連続する４つの命令についてそれぞれ
前記第１，第２，第３および第４のステップを同時に実
行する方法とした。
【００３５】本発明の第３のディジタル信号処理方法
は、上記第１のディジタル信号処理方法において、前記
第１および第２のステップを１サイクル内で実行すると
ともに前記第３および第４のステップを１サイクル内で
実行し、連続する２つの命令についてそれぞれ前記第１
および第２のステップと前記第３および第４のステップ
とを同時に実行する方法とした。
は、上記第１のディジタル信号処理方法において、前記
第１および第２のステップを１サイクル内で実行すると
ともに前記第３および第４のステップを１サイクル内で
実行し、連続する２つの命令についてそれぞれ前記第１
および第２のステップと前記第３および第４のステップ
とを同時に実行する方法とした。
【００３６】本発明の第１のディジタル信号処理装置
は、複数のプロセッサ・エレメントを並列に配置してな
り、１つの命令に応じて前記複数のプロセッサ・エレメ
ントに同一の処理を並列的に実行させるようにしたディ
ジタル信号処理装置において、各々の前記プロセッサ・
エレメントが、演算前または演算後のデータを保持する
１つまたは複数の記憶手段と、隣りの所定数の前記プロ
セッサ・エレメントとデータをやりとりする通信手段
と、前記記憶手段より読み出されたデータおよび／また
は前記通信手段が受け取ったデータについて所定の演算
を行う演算手段と、前記記憶手段のデータ出力端子に接
続されたデータ入力端子と前記演算手段のデータ入力端
子に接続されたデータ出力端子とを有し、第１のサイク
ルで前記記憶手段より読み出されたデータを次の第２の
サイクルで取り込む第１のラッチ手段と、前記第１ラッ
チ手段のデータ出力端子に接続されたデータ入力端子を
有し、前記第２のサイクルの次の第３のサイクルで前記
第１のラッチ手段からのデータを取り込む第２のラッチ
手段と、前記通信手段に接続されたデータ入力端子を有
し、前記第２のサイクルで前記通信手段が前記隣の所定
数のプロセッサ・エレメントのいずれかから条件的に受
け取ったデータを前記第３のサイクルで取り込む第３の
ラッチ手段と、前記第２および第３のラッチ手段のそれ
ぞれのデータ出力端子ならびに前記演算手段のデータ出
力端子に接続されたデータ入力端子と前記記憶手段のデ
ータ入力端子に接続されたデータ出力端子とを有し、前
記第３のサイクルの次の第４のサイクルで前記演算手段
からのデータ、第２のラッチ手段からのデータまたは前
記第２のラッチ手段からのデータのいずれかを選択的に
取り込む第４のラッチ手段とを具備し、前記第４のサイ
クルで前記第４のラッチ手段からのデータを前記記憶手
段に書き込む構成とした。
は、複数のプロセッサ・エレメントを並列に配置してな
り、１つの命令に応じて前記複数のプロセッサ・エレメ
ントに同一の処理を並列的に実行させるようにしたディ
ジタル信号処理装置において、各々の前記プロセッサ・
エレメントが、演算前または演算後のデータを保持する
１つまたは複数の記憶手段と、隣りの所定数の前記プロ
セッサ・エレメントとデータをやりとりする通信手段
と、前記記憶手段より読み出されたデータおよび／また
は前記通信手段が受け取ったデータについて所定の演算
を行う演算手段と、前記記憶手段のデータ出力端子に接
続されたデータ入力端子と前記演算手段のデータ入力端
子に接続されたデータ出力端子とを有し、第１のサイク
ルで前記記憶手段より読み出されたデータを次の第２の
サイクルで取り込む第１のラッチ手段と、前記第１ラッ
チ手段のデータ出力端子に接続されたデータ入力端子を
有し、前記第２のサイクルの次の第３のサイクルで前記
第１のラッチ手段からのデータを取り込む第２のラッチ
手段と、前記通信手段に接続されたデータ入力端子を有
し、前記第２のサイクルで前記通信手段が前記隣の所定
数のプロセッサ・エレメントのいずれかから条件的に受
け取ったデータを前記第３のサイクルで取り込む第３の
ラッチ手段と、前記第２および第３のラッチ手段のそれ
ぞれのデータ出力端子ならびに前記演算手段のデータ出
力端子に接続されたデータ入力端子と前記記憶手段のデ
ータ入力端子に接続されたデータ出力端子とを有し、前
記第３のサイクルの次の第４のサイクルで前記演算手段
からのデータ、第２のラッチ手段からのデータまたは前
記第２のラッチ手段からのデータのいずれかを選択的に
取り込む第４のラッチ手段とを具備し、前記第４のサイ
クルで前記第４のラッチ手段からのデータを前記記憶手
段に書き込む構成とした。
【００３７】本発明の第２のディジタル信号処理装置
は、複数のプロセッサ・エレメントを並列に配置してな
り、１つの命令に応じて前記複数のプロセッサ・エレメ
ントに同一の処理を並列的に実行させるようにしたディ
ジタル信号処理装置において、各々の前記プロセッサ・
エレメントが、演算前または演算後のデータを保持する
１つまたは複数の記憶手段と、隣りの所定数の前記プロ
セッサ・エレメントとデータをやりとりする通信手段
と、前記記憶手段より読み出されたデータおよび／また
は前記通信手段が受け取ったデータについて所定の演算
を行う演算手段と、前記記憶手段のデータ出力端子に接
続されたデータ入力端子と前記演算手段のデータ入力端
子に接続されたデータ出力端子とを有し、第１のサイク
ルで前記記憶手段より読み出されたデータを次の第２の
サイクルで取り込む第１のラッチ手段と、前記通信手段
に接続されたデータ入力端子と前記記憶手段のデータ入
力端子に接続されたデータ出力端子とを有し、前記第１
のサイクルで前記通信手段が前記隣の所定数のプロセッ
サ・エレメントの中のいずれかから条件的に受け取った
データを前記第２のサイクルで取り込む第２のラッチ手
段とを具備し、前記第２のサイクルで前記演算手段から
のデータ、前記第１のラッチ手段からのデータまたは前
記第２のラッチ手段からのデータのいずれかを選択的に
前記記憶手段に書き込む構成とした。
は、複数のプロセッサ・エレメントを並列に配置してな
り、１つの命令に応じて前記複数のプロセッサ・エレメ
ントに同一の処理を並列的に実行させるようにしたディ
ジタル信号処理装置において、各々の前記プロセッサ・
エレメントが、演算前または演算後のデータを保持する
１つまたは複数の記憶手段と、隣りの所定数の前記プロ
セッサ・エレメントとデータをやりとりする通信手段
と、前記記憶手段より読み出されたデータおよび／また
は前記通信手段が受け取ったデータについて所定の演算
を行う演算手段と、前記記憶手段のデータ出力端子に接
続されたデータ入力端子と前記演算手段のデータ入力端
子に接続されたデータ出力端子とを有し、第１のサイク
ルで前記記憶手段より読み出されたデータを次の第２の
サイクルで取り込む第１のラッチ手段と、前記通信手段
に接続されたデータ入力端子と前記記憶手段のデータ入
力端子に接続されたデータ出力端子とを有し、前記第１
のサイクルで前記通信手段が前記隣の所定数のプロセッ
サ・エレメントの中のいずれかから条件的に受け取った
データを前記第２のサイクルで取り込む第２のラッチ手
段とを具備し、前記第２のサイクルで前記演算手段から
のデータ、前記第１のラッチ手段からのデータまたは前
記第２のラッチ手段からのデータのいずれかを選択的に
前記記憶手段に書き込む構成とした。
【００３８】本発明の電流読出し形メモリセルの読出し
方法は、制御端子がワード線に接続されたトランジスタ
と記憶情報を保持する記憶情報保持部とを含むメモリセ
ルをビット線を介してセンスアンプに接続し、前記トラ
ンジスタを導通させた時に前記記憶情報の内容に応じて
条件的に前記ビット線と前記トランジスタとの間で電流
が流れるようにし、前記ビット線の電圧を前記センスア
ンプで検知することによって前記記憶情報を読み出すよ
うにした電流読出し形メモリセルの読出し方法におい
て、前記トランジスタを導通させた状態の下で前記ビッ
ト線を所定時間プリチャージし、かつ所定のタイミング
で前記センスアンプに前記ビット線の電圧を検知させる
方法とした。
方法は、制御端子がワード線に接続されたトランジスタ
と記憶情報を保持する記憶情報保持部とを含むメモリセ
ルをビット線を介してセンスアンプに接続し、前記トラ
ンジスタを導通させた時に前記記憶情報の内容に応じて
条件的に前記ビット線と前記トランジスタとの間で電流
が流れるようにし、前記ビット線の電圧を前記センスア
ンプで検知することによって前記記憶情報を読み出すよ
うにした電流読出し形メモリセルの読出し方法におい
て、前記トランジスタを導通させた状態の下で前記ビッ
ト線を所定時間プリチャージし、かつ所定のタイミング
で前記センスアンプに前記ビット線の電圧を検知させる
方法とした。
【００３９】
【作用】本発明では、同一の処理を並列的に実行する複
数のプロセッサ・エレメントの各々において、記憶手段
よりデータを読み出す第１のステップと、通信手段が隣
の所定数のプロセッサ・エレメントと条件的にデータを
やりとりする第２のステップと、演算手段で演算を行う
第３のステップと、第１，第２および第３のステップで
得られたデータの中のいずれかを記憶手段に書き込む第
４のステップとを順次実行する。しかも、連続する複数
の命令についてこれらの４つのステップの少なくとも２
つを同時に実行する。
数のプロセッサ・エレメントの各々において、記憶手段
よりデータを読み出す第１のステップと、通信手段が隣
の所定数のプロセッサ・エレメントと条件的にデータを
やりとりする第２のステップと、演算手段で演算を行う
第３のステップと、第１，第２および第３のステップで
得られたデータの中のいずれかを記憶手段に書き込む第
４のステップとを順次実行する。しかも、連続する複数
の命令についてこれらの４つのステップの少なくとも２
つを同時に実行する。
【００４０】たとえば、第１，第２，第３および第４の
ステップの各々を１サイクル内で実行し、連続する４つ
の命令についてそれぞれ第１，第２，第３および第４の
ステップを同時に実行する。これにより、各命令に対す
るパイプライン処理が可能となり、単位時間当たりの演
算処理回数を増大させ、スループットを上げることがで
きる。
ステップの各々を１サイクル内で実行し、連続する４つ
の命令についてそれぞれ第１，第２，第３および第４の
ステップを同時に実行する。これにより、各命令に対す
るパイプライン処理が可能となり、単位時間当たりの演
算処理回数を増大させ、スループットを上げることがで
きる。
【００４１】また、本発明の電流読出し形メモリセル読
出し方法によれば、プリチャージ後に記憶情報に応じて
ビット線ないしメモリセル・アクセス用トランジスタに
電流が流れるときは、プリチャージの期間中にも導通状
態の該トランジスタを介してビット線が放電するため、
ビット線は中間レベルの電圧までしかプリチャージされ
ない。そして、プリチャージが終了すると、この時点で
も該トランジスタは導通状態にあるため、ビット線は該
中間レベルの電圧から直ちに本来の放電を開始し、短い
時間で実質的な放電を完了する。これにより、プリチャ
ージ終了時から短い時間間隔を置いてセンスアンプを作
動させることが可能であり、ひいては読出しサイクルを
短くすることができる。
出し方法によれば、プリチャージ後に記憶情報に応じて
ビット線ないしメモリセル・アクセス用トランジスタに
電流が流れるときは、プリチャージの期間中にも導通状
態の該トランジスタを介してビット線が放電するため、
ビット線は中間レベルの電圧までしかプリチャージされ
ない。そして、プリチャージが終了すると、この時点で
も該トランジスタは導通状態にあるため、ビット線は該
中間レベルの電圧から直ちに本来の放電を開始し、短い
時間で実質的な放電を完了する。これにより、プリチャ
ージ終了時から短い時間間隔を置いてセンスアンプを作
動させることが可能であり、ひいては読出しサイクルを
短くすることができる。
【００４２】
【実施例】以下、図１〜図１５を参照して本発明の実施
例を説明する。
例を説明する。
【００４３】図１に、本発明の一実施例によるＳＩＭＤ
型ディジタル信号処理装置を適用したＳＶＰの構成を示
す。
型ディジタル信号処理装置を適用したＳＶＰの構成を示
す。
【００４４】このＳＶＰ１０は、１チップ上にＳＶＰコ
ア１２と命令発生回路（ＩＧ）１４とを搭載している。
ＳＶＰコア１２は、データ入力レジスタ（ＤＩＲ）１
６、ＳＩＭＤ型ディジタル信号処理部１８およびデータ
出力レジスタ（ＤＯＲ）２０の３層構造からなってい
る。
ア１２と命令発生回路（ＩＧ）１４とを搭載している。
ＳＶＰコア１２は、データ入力レジスタ（ＤＩＲ）１
６、ＳＩＭＤ型ディジタル信号処理部１８およびデータ
出力レジスタ（ＤＯＲ）２０の３層構造からなってい
る。
【００４５】ＤＩＲ１６は、外部制御回路からの制御信
号（Control)と外部クロック回路からのクロック（SWC
K）とＩＧ１４からのアドレス（ADDRESS)とにしたがっ
て動作し、水平走査線１本分の画像データＤ1 〜ＤN
（たとえば４８ビット×１０２４画素）を繰り返し入力
する。
号（Control)と外部クロック回路からのクロック（SWC
K）とＩＧ１４からのアドレス（ADDRESS)とにしたがっ
て動作し、水平走査線１本分の画像データＤ1 〜ＤN
（たとえば４８ビット×１０２４画素）を繰り返し入力
する。
【００４６】ＳＩＭＤ型ディジタル信号処理部１８は、
１水平走査線上の画素数Ｎに等しい数（たとえば１０２
４個）のプロセッサ・エレメントＰＥ1 〜ＰＥN を並列
配置（接続）してなる。これらのプロセッサ・エレメン
トＰＥ1 ，ＰＥ2 ，…ＰＥNは、ＩＧ１４からの命令す
なわちアドレス（ADDRESS)およびマイクロ命令（MICROI
NSTRUCTION）と外部クロック回路からのクロック（PCL
K）とにしたがって並列動作し、各々対応する画素デー
タＤ1 ，Ｄ2 ，…ＤN について同一の画像処理演算を１
水平走査期間内に実行する。
１水平走査線上の画素数Ｎに等しい数（たとえば１０２
４個）のプロセッサ・エレメントＰＥ1 〜ＰＥN を並列
配置（接続）してなる。これらのプロセッサ・エレメン
トＰＥ1 ，ＰＥ2 ，…ＰＥNは、ＩＧ１４からの命令す
なわちアドレス（ADDRESS)およびマイクロ命令（MICROI
NSTRUCTION）と外部クロック回路からのクロック（PCL
K）とにしたがって並列動作し、各々対応する画素デー
タＤ1 ，Ｄ2 ，…ＤN について同一の画像処理演算を１
水平走査期間内に実行する。
【００４７】ＤＯＲ２０は、外部制御回路からの制御信
号（Control)と外部クロック回路からのクロック（SRC
K）とＩＧ１４からのアドレス（ADDRESS)とにしたがっ
て動作し、１水平走査期間毎にプロセッサ・エレメント
ＰＥ1 〜ＰＥN からの演算処理結果のデータを水平走査
線１本分の画像データＤ1'〜ＤN'（たとえば３２ビット
×１０２４画素）に揃えて出力する。
号（Control)と外部クロック回路からのクロック（SRC
K）とＩＧ１４からのアドレス（ADDRESS)とにしたがっ
て動作し、１水平走査期間毎にプロセッサ・エレメント
ＰＥ1 〜ＰＥN からの演算処理結果のデータを水平走査
線１本分の画像データＤ1'〜ＤN'（たとえば３２ビット
×１０２４画素）に揃えて出力する。
【００４８】ＤＩＲ１６、処理部１８およびＤＯＲ２０
にそれぞれ供給されるクロック（SWCK) 、(PCLK)および
（SRCK) は互いに非同期である。また、ＤＩＲ１６から
処理部１８へのデータ転送、および処理部１８からＤＯ
Ｒ２０へのデータ転送は、それぞれ水平ブランキング期
間内に行われる。
にそれぞれ供給されるクロック（SWCK) 、(PCLK)および
（SRCK) は互いに非同期である。また、ＤＩＲ１６から
処理部１８へのデータ転送、および処理部１８からＤＯ
Ｒ２０へのデータ転送は、それぞれ水平ブランキング期
間内に行われる。
【００４９】このように、ＤＩＲ１６、処理部１８およ
びＤＯＲ２０によりそれぞれ１水平走査線分のデータ入
力、並列演算処理およびデータ出力がパイプライン方式
で非同期かつ並列的に実行され、リアルタイムな画像処
理が行われる。
びＤＯＲ２０によりそれぞれ１水平走査線分のデータ入
力、並列演算処理およびデータ出力がパイプライン方式
で非同期かつ並列的に実行され、リアルタイムな画像処
理が行われる。
【００５０】ＩＧ１４は、プログラムメモリおよび各種
レジスタを内蔵し、外部からのフラグ信号（ＦＬＡＧ−
Ａ／Ｂ）や命令モード信号（ＩＭＯＤＥ）等にしたがっ
て、飛び越し、サブルーチンコール、割り込み等も行え
るようになっている。
レジスタを内蔵し、外部からのフラグ信号（ＦＬＡＧ−
Ａ／Ｂ）や命令モード信号（ＩＭＯＤＥ）等にしたがっ
て、飛び越し、サブルーチンコール、割り込み等も行え
るようになっている。
【００５１】ここで、図２につきＳＶＰコア１２の内部
の作用を概略的に説明する。ＳＶＰコア１２内の各部の
動作は、上記したようにＩＧ１４からのアドレス（ADDR
ESS)およびマイクロ命令（MICROINSTRUCTION）や外部ク
ロック回路からのクロック（PCLK) 等によって制御され
る。なお、ディジタル信号処理部１８に供給されるクロ
ック(PCLK)は、従来の処理部（２０２）に対するクロッ
クよりも高い（たとえば４倍）の速度を有している。
の作用を概略的に説明する。ＳＶＰコア１２内の各部の
動作は、上記したようにＩＧ１４からのアドレス（ADDR
ESS)およびマイクロ命令（MICROINSTRUCTION）や外部ク
ロック回路からのクロック（PCLK) 等によって制御され
る。なお、ディジタル信号処理部１８に供給されるクロ
ック(PCLK)は、従来の処理部（２０２）に対するクロッ
クよりも高い（たとえば４倍）の速度を有している。
【００５２】図２において、たとえば前段の復調回路で
復調されたアナログ映像信号ＶＳがＡ／Ｄ変換器２２に
より、たとえは３６ＭＨｚで３２ビットのディジタル映
像信号に変換され、これに受像機側の映像調整回路（図
示せず）からの１６ビットの映像調整用データが付加
（合成）されることで、１水平走査期間毎に１ライン分
のディジタル映像信号が入力画像データＤ1 〜ＤN （４
８ビット×１０２４画素）として生成される。
復調されたアナログ映像信号ＶＳがＡ／Ｄ変換器２２に
より、たとえは３６ＭＨｚで３２ビットのディジタル映
像信号に変換され、これに受像機側の映像調整回路（図
示せず）からの１６ビットの映像調整用データが付加
（合成）されることで、１水平走査期間毎に１ライン分
のディジタル映像信号が入力画像データＤ1 〜ＤN （４
８ビット×１０２４画素）として生成される。
【００５３】ＤＩＲ１６は、１ライン分の入力画像デー
タＤ1 〜ＤN のビット数および画素数に等しい容量（４
８ビット×１０２４ワード）を有し、画素単位でブロッ
ク化されている。入力画像データＤ1 〜ＤN がＤＩＲ１
６内を転送される途中、各画素データ…，ＤK-2,ＤK-1,
ＤK,ＤK+1,ＤK+2,…は１個（４８ビット）ずつ次々と引
き落とされるようにしてＤＩＲ１６の各ブロック…，Ｋ
−２，Ｋ−１，Ｋ，Ｋ＋１，Ｋ＋２，…のレジスタ群に
取り込まれる。
タＤ1 〜ＤN のビット数および画素数に等しい容量（４
８ビット×１０２４ワード）を有し、画素単位でブロッ
ク化されている。入力画像データＤ1 〜ＤN がＤＩＲ１
６内を転送される途中、各画素データ…，ＤK-2,ＤK-1,
ＤK,ＤK+1,ＤK+2,…は１個（４８ビット）ずつ次々と引
き落とされるようにしてＤＩＲ１６の各ブロック…，Ｋ
−２，Ｋ−１，Ｋ，Ｋ＋１，Ｋ＋２，…のレジスタ群に
取り込まれる。
【００５４】処理部１８の各プロセッサ・エレメントＰ
ＥK は、各々が所定の容量（たとえば１９２ビット）を
有する一対のレジスタ・ファイルＲＦ0,ＲＦ1 と、１個
の１ビット演算論理ユニット（ＡＬＵ）２４と、複数個
（たとえば４個）のワーキング・レジスタＷＲｓ（Ｍ，
Ａ，Ｂ，Ｃ）２６と、左右隣の複数個（たとえば左右各
４個）のプロセッサ・エレメント（ＰＥK-4,ＰＥK-3,Ｐ
ＥK-2,ＰＥK-1 ，ＰＥK+1,ＰＥK+2,ＰＥK+3,ＰＥK+4 ）
とデータをやりとりするＬ／Ｒ（左右）通信部（ＬＲＣ
ＯＭ）２８とを有している。
ＥK は、各々が所定の容量（たとえば１９２ビット）を
有する一対のレジスタ・ファイルＲＦ0,ＲＦ1 と、１個
の１ビット演算論理ユニット（ＡＬＵ）２４と、複数個
（たとえば４個）のワーキング・レジスタＷＲｓ（Ｍ，
Ａ，Ｂ，Ｃ）２６と、左右隣の複数個（たとえば左右各
４個）のプロセッサ・エレメント（ＰＥK-4,ＰＥK-3,Ｐ
ＥK-2,ＰＥK-1 ，ＰＥK+1,ＰＥK+2,ＰＥK+3,ＰＥK+4 ）
とデータをやりとりするＬ／Ｒ（左右）通信部（ＬＲＣ
ＯＭ）２８とを有している。
【００５５】一方のレジスタ・ファイルＲＦ0 はＤＩＲ
１６の対応するブロックのレジスタ群に接続され、他方
のレジスタ・ファイルＲＦ1 はＤＯＲ２０の対応するブ
ロックのレジスタ群に接続されている。レジスタ・ファ
イルＲＦ0,ＲＦ1 の片方または双方から読み出された１
ビットのデータは、ワーキング・レジスタ（Ｍ，Ａ，
Ｂ，Ｃ）のいずれかに与えられるとともに、Ｌ／Ｒ通信
部２８のマルチプレクサ３０およびラッチ回路３２を介
して隣接する左右各４個のプロセッサ・エレメント（Ｐ
ＥK-4,ＰＥK-3,ＰＥK-2,ＰＥK-1 ，ＰＥK+1,ＰＥK+2,Ｐ
ＥK+3,ＰＥK+4 ）へ送られる。
１６の対応するブロックのレジスタ群に接続され、他方
のレジスタ・ファイルＲＦ1 はＤＯＲ２０の対応するブ
ロックのレジスタ群に接続されている。レジスタ・ファ
イルＲＦ0,ＲＦ1 の片方または双方から読み出された１
ビットのデータは、ワーキング・レジスタ（Ｍ，Ａ，
Ｂ，Ｃ）のいずれかに与えられるとともに、Ｌ／Ｒ通信
部２８のマルチプレクサ３０およびラッチ回路３２を介
して隣接する左右各４個のプロセッサ・エレメント（Ｐ
ＥK-4,ＰＥK-3,ＰＥK-2,ＰＥK-1 ，ＰＥK+1,ＰＥK+2,Ｐ
ＥK+3,ＰＥK+4 ）へ送られる。
【００５６】これと同時に、それら隣の各プロセッサ・
エレメント（ＰＥK-4,ＰＥK-3,ＰＥK-2,ＰＥK-1 ，ＰＥ
K+1,ＰＥK+2,ＰＥK+3,ＰＥK+4 ）からのデータも当該プ
ロセッサ・エレメントＰＥK のＬ／Ｒ通信部２８のマル
チプレクサ３４，３６に送られてきて、それらのデータ
の中のいずれか１つが選択されてワーキング・レジスタ
（Ｍ，Ａ，Ｂ，Ｃ）のいずれかに入力される。図２で
は、左隣のプロセッサ・エレメント（ＰＥK-4,ＰＥK-3,
ＰＥK-2,ＰＥK-1 ）からのデータの中のいずれか１つが
選択され、ワーキング・レジスタ（Ａ）に入力されたこ
とを示している。
エレメント（ＰＥK-4,ＰＥK-3,ＰＥK-2,ＰＥK-1 ，ＰＥ
K+1,ＰＥK+2,ＰＥK+3,ＰＥK+4 ）からのデータも当該プ
ロセッサ・エレメントＰＥK のＬ／Ｒ通信部２８のマル
チプレクサ３４，３６に送られてきて、それらのデータ
の中のいずれか１つが選択されてワーキング・レジスタ
（Ｍ，Ａ，Ｂ，Ｃ）のいずれかに入力される。図２で
は、左隣のプロセッサ・エレメント（ＰＥK-4,ＰＥK-3,
ＰＥK-2,ＰＥK-1 ）からのデータの中のいずれか１つが
選択され、ワーキング・レジスタ（Ａ）に入力されたこ
とを示している。
【００５７】ＡＬＵ２４は、ワーキング・レジスタ
（Ｍ，Ａ，Ｂ，Ｃ）より与えられるデータについて所要
の演算を実行し、その演算結果を出力する。ＡＬＵ２４
の演算結果のデータは、レジスタ・ファイルＲＦ0,ＲＦ
1 のいずれかに書き込まれる。概して、各水平走査期間
における最後の演算結果のデータは最終演算処理結果の
画素データＤK'として出力側のレジスタ・ファイルＲＦ
1 に書き込まれ、直後の水平ブランキング期間中にこの
レジスタ・ファイルＲＦ1 からＤＯＲ２０の対応するブ
ロックのレジスタに移される。
（Ｍ，Ａ，Ｂ，Ｃ）より与えられるデータについて所要
の演算を実行し、その演算結果を出力する。ＡＬＵ２４
の演算結果のデータは、レジスタ・ファイルＲＦ0,ＲＦ
1 のいずれかに書き込まれる。概して、各水平走査期間
における最後の演算結果のデータは最終演算処理結果の
画素データＤK'として出力側のレジスタ・ファイルＲＦ
1 に書き込まれ、直後の水平ブランキング期間中にこの
レジスタ・ファイルＲＦ1 からＤＯＲ２０の対応するブ
ロックのレジスタに移される。
【００５８】ＤＯＲ２０は、出力画像データＤ1'〜ＤN'
のビット数および画素数に等しい容量（３２ビット×１
０２４ワード）を有し、画素単位でブロック化されてい
る。各ブロック毎に処理部１８よりＤＯＲ２０に送られ
てきた演算処理結果の画素データＤ1'〜ＤN'は、１水平
走査期間をかけて左端の画素データＤ1'を先頭に後続の
画素データＤ2', Ｄ3', …が数珠繋ぎに続くように順に
ＤＯＲ２０の各ブロックから送出される。
のビット数および画素数に等しい容量（３２ビット×１
０２４ワード）を有し、画素単位でブロック化されてい
る。各ブロック毎に処理部１８よりＤＯＲ２０に送られ
てきた演算処理結果の画素データＤ1'〜ＤN'は、１水平
走査期間をかけて左端の画素データＤ1'を先頭に後続の
画素データＤ2', Ｄ3', …が数珠繋ぎに続くように順に
ＤＯＲ２０の各ブロックから送出される。
【００５９】ＤＯＲ２０より出力された１ライン分の画
像データＤ1'〜ＤN'はＤ／Ａ変換器３８によってアナロ
グの映像信号に戻され、後段の映像回路（図示せず）へ
供給される。
像データＤ1'〜ＤN'はＤ／Ａ変換器３８によってアナロ
グの映像信号に戻され、後段の映像回路（図示せず）へ
供給される。
【００６０】図３は、本実施例における各プロセッサ・
エレメントＰＥK の基本構成をブロック図として示す。
エレメントＰＥK の基本構成をブロック図として示す。
【００６１】両レジスタ・ファイルＲＦ0,ＲＦ1 の出力
端子は、Ｌ／Ｒ通信部２８の送信用マルチプレクサ３０
の入力端子に接続されるとともに、それぞれ対応する読
出しデータ保持用の第１のラッチ回路４０Ａ，４０Ｂの
データ入力端子（Ｄ）に接続されている。
端子は、Ｌ／Ｒ通信部２８の送信用マルチプレクサ３０
の入力端子に接続されるとともに、それぞれ対応する読
出しデータ保持用の第１のラッチ回路４０Ａ，４０Ｂの
データ入力端子（Ｄ）に接続されている。
【００６２】Ｌ／Ｒ通信部２８において、送信用マルチ
プレクサ３０の出力端子は送信用ラッチ回路３２のデー
タ入力端子（Ｄ）に接続され、ラッチ回路３２のデータ
出力端子（Ｑ）は１ビットのデータ線４４（ＳK)に接続
されている。また、左隣側受信用マルチプレクサ３４の
入力端子は、４ビットの左隣側データ線４５（ＬK-4,Ｌ
K-3,ＬK-2,ＬK-1 ）を介して左隣側の４つのプロセッサ
・エレメント（ＰＥK-4,ＰＥK-3,ＰＥK-2,ＰＥK-1 ）の
それぞれの送信用ラッチ回路３２のデータ出力端子
（Ｑ）に接続されている。同様に、右隣受信用マルチプ
レクサ３６の入力端子は、４ビットの右隣側データ線４
６（ＲK+1,ＲK+2,ＲK+3,ＲK+4 ）を介して右隣側の４つ
のプロセッサ・エレメント（ＰＥK+1,ＰＥK+2,ＰＥK+3,
ＰＥK+4 ）のそれぞれの送信用ラッチ回路３２のデータ
出力端子（Ｑ）に接続されている。
プレクサ３０の出力端子は送信用ラッチ回路３２のデー
タ入力端子（Ｄ）に接続され、ラッチ回路３２のデータ
出力端子（Ｑ）は１ビットのデータ線４４（ＳK)に接続
されている。また、左隣側受信用マルチプレクサ３４の
入力端子は、４ビットの左隣側データ線４５（ＬK-4,Ｌ
K-3,ＬK-2,ＬK-1 ）を介して左隣側の４つのプロセッサ
・エレメント（ＰＥK-4,ＰＥK-3,ＰＥK-2,ＰＥK-1 ）の
それぞれの送信用ラッチ回路３２のデータ出力端子
（Ｑ）に接続されている。同様に、右隣受信用マルチプ
レクサ３６の入力端子は、４ビットの右隣側データ線４
６（ＲK+1,ＲK+2,ＲK+3,ＲK+4 ）を介して右隣側の４つ
のプロセッサ・エレメント（ＰＥK+1,ＰＥK+2,ＰＥK+3,
ＰＥK+4 ）のそれぞれの送信用ラッチ回路３２のデータ
出力端子（Ｑ）に接続されている。
【００６３】なお、当該プロセッサ・エレメントＰＥi
における送信用のデータ線（ＳK ）は、たとえば１つ左
隣側のプロセッサ・エレメントＰＥK-1 においては受信
用の右隣側データ線４６の中の１つ（ＲK+1)であると同
時に、たとえば２つ右隣側のプロセッサ・エレメントＰ
ＥK+2 においてはデータ受信用の左隣側データ線４４の
中の１つ（ＬK-2)でもある。
における送信用のデータ線（ＳK ）は、たとえば１つ左
隣側のプロセッサ・エレメントＰＥK-1 においては受信
用の右隣側データ線４６の中の１つ（ＲK+1)であると同
時に、たとえば２つ右隣側のプロセッサ・エレメントＰ
ＥK+2 においてはデータ受信用の左隣側データ線４４の
中の１つ（ＬK-2)でもある。
【００６４】両受信用マルチプレクサ３４，３６の出力
端子は、４つの演算データ選択用マルチプレクサ４８Ａ
〜４８Ｄの入力端子に接続されるとともに、それぞれ対
応する受信データ保持用のラッチ回路５０Ａ，５０Ｂの
データ入力端子（Ｄ）に接続されている。これらラッチ
回路５０Ａ，５０Ｂのデータ出力端子（Ｑ）は、両レジ
スタ・ファイルＲＦ0,ＲＦ1 に対してそれぞれ設けられ
た書込みデータ選択用のマルチプレクサ５２Ａ，５２Ｂ
の入力端子に接続されている。
端子は、４つの演算データ選択用マルチプレクサ４８Ａ
〜４８Ｄの入力端子に接続されるとともに、それぞれ対
応する受信データ保持用のラッチ回路５０Ａ，５０Ｂの
データ入力端子（Ｄ）に接続されている。これらラッチ
回路５０Ａ，５０Ｂのデータ出力端子（Ｑ）は、両レジ
スタ・ファイルＲＦ0,ＲＦ1 に対してそれぞれ設けられ
た書込みデータ選択用のマルチプレクサ５２Ａ，５２Ｂ
の入力端子に接続されている。
【００６５】上記読出しデータ保持用の第１のラッチ回
路４０Ａ，４０Ｂのデータ出力端子（Ｑ）は、上記演算
データ選択用マルチプレクサ４８Ａ〜４８Ｄの入力端子
に接続されるとともに、それぞれ対応する読出しデータ
保持用の第２のラッチ回路５４Ａ，５４Ｂのデータ入力
端子（Ｄ）に接続されている。これらラッチ回路５４
Ａ，５４Ｂのデータ出力端子（Ｑ）は、書込みデータ選
択用マルチプレクサ５２Ａ，５２Ｂの入力端子に接続さ
れている。
路４０Ａ，４０Ｂのデータ出力端子（Ｑ）は、上記演算
データ選択用マルチプレクサ４８Ａ〜４８Ｄの入力端子
に接続されるとともに、それぞれ対応する読出しデータ
保持用の第２のラッチ回路５４Ａ，５４Ｂのデータ入力
端子（Ｄ）に接続されている。これらラッチ回路５４
Ａ，５４Ｂのデータ出力端子（Ｑ）は、書込みデータ選
択用マルチプレクサ５２Ａ，５２Ｂの入力端子に接続さ
れている。
【００６６】演算データ選択用マルチプレクサ４８Ａ〜
４８Ｄの出力端子は、ワーキングレジタ（ＷＲｓ）２６
の各対応するレジスタＭ，Ａ，Ｂ，Ｃの入力端子に接続
されている。これらのワーキング・レジスタＭ，Ａ，
Ｂ，Ｃの出力端子はＡＬＵ２４の入力端子に接続され、
ＡＬＵ２４の出力端子は書込みデータ選択用マルチプレ
クサ５２Ａ，５２Ｂの入力端子に接続されている。これ
らのマルチプレクサ５２Ａ，５２Ｂの出力端子は、それ
ぞれ対応する書込データ保持用のラッチ回路５６Ａ，５
６Ｂのデータ入力端子（Ｄ）に接続されている。これら
のラッチ回路５６Ａ，５６Ｂのデータ出力端子（Ｑ）は
それぞれレジスタ・ファイルＲＦ0,ＲＦ1のデータ入力
端子に接続されている。
４８Ｄの出力端子は、ワーキングレジタ（ＷＲｓ）２６
の各対応するレジスタＭ，Ａ，Ｂ，Ｃの入力端子に接続
されている。これらのワーキング・レジスタＭ，Ａ，
Ｂ，Ｃの出力端子はＡＬＵ２４の入力端子に接続され、
ＡＬＵ２４の出力端子は書込みデータ選択用マルチプレ
クサ５２Ａ，５２Ｂの入力端子に接続されている。これ
らのマルチプレクサ５２Ａ，５２Ｂの出力端子は、それ
ぞれ対応する書込データ保持用のラッチ回路５６Ａ，５
６Ｂのデータ入力端子（Ｄ）に接続されている。これら
のラッチ回路５６Ａ，５６Ｂのデータ出力端子（Ｑ）は
それぞれレジスタ・ファイルＲＦ0,ＲＦ1のデータ入力
端子に接続されている。
【００６７】各プロセッサ・エレメントＰＥK 内のラッ
チ回路３２、（４０Ａ，４０Ｂ）、（５０Ａ，５０
Ｂ）、（５４Ａ，５４Ｂ）、（５６Ａ，５６Ｂ）はＤ型
フリップフロップからなり、それぞれのクロック入力端
子（Ｃ）には共通のクロックＰＣＬＫが供給される。ま
た、各マルチプレクサ３０，３４，３６，（４８Ａ〜４
８Ｄ）、（５２Ａ，５２Ｂ）は、ＩＧ１４からのマイク
ロ命令(MICROINSTRUCTION)によって制御される。
チ回路３２、（４０Ａ，４０Ｂ）、（５０Ａ，５０
Ｂ）、（５４Ａ，５４Ｂ）、（５６Ａ，５６Ｂ）はＤ型
フリップフロップからなり、それぞれのクロック入力端
子（Ｃ）には共通のクロックＰＣＬＫが供給される。ま
た、各マルチプレクサ３０，３４，３６，（４８Ａ〜４
８Ｄ）、（５２Ａ，５２Ｂ）は、ＩＧ１４からのマイク
ロ命令(MICROINSTRUCTION)によって制御される。
【００６８】図４は、ＩＧ１４でフェッチされた一連の
命令…Ｉi-1,Ｉi,Ｉi+1,…に対して本実施例の各プロセ
ッサ・エレメントＰＥK で実行される各ステップの処理
動作のタイミングを示す。
命令…Ｉi-1,Ｉi,Ｉi+1,…に対して本実施例の各プロセ
ッサ・エレメントＰＥK で実行される各ステップの処理
動作のタイミングを示す。
【００６９】ＩＧ１４より発行された１つの命令Ｉi に
対する演算処理は、次のように連続する４つのクロック
・サイクル＜ｍ＞，＜ｍ＋１＞，＜ｍ＋２＞，＜ｍ＋３
＞に亙って実行される。
対する演算処理は、次のように連続する４つのクロック
・サイクル＜ｍ＞，＜ｍ＋１＞，＜ｍ＋２＞，＜ｍ＋３
＞に亙って実行される。
【００７０】 先ず、第１のサイクル＜ｍ＞では、当
該命令Ｉi でアドレス指定されるレジスタ・ファイルＲ
Ｆ0,ＲＦ1 の一方および／または他方の記憶番地から１
ビットのデータが読み出される（ＤＡＴＡ ＲＥＡ
Ｄ）。
該命令Ｉi でアドレス指定されるレジスタ・ファイルＲ
Ｆ0,ＲＦ1 の一方および／または他方の記憶番地から１
ビットのデータが読み出される（ＤＡＴＡ ＲＥＡ
Ｄ）。
【００７１】 次に、第２のサイクル＜ｍ＋１＞で
は、上記第１のサイクル＜ｍ＞でレジスタ・ファイルＲ
Ｆ0,ＲＦ1 より読み出されたデータのいずれか１つがＬ
／Ｒ通信部２８の送信用マルチプレクサ３０を介して送
信用ラッチ回路３２に取り込まれ、そのデータ出力端子
（Ｑ）よりデータ線４４（ＳK)を介して隣接する左右各
４個のプロセッサ・エレメント（ＰＥK-4,ＰＥK-3,ＰＥ
K-2,ＰＥK-1 ，ＰＥK+1,ＰＥK+2,ＰＥK+3,ＰＥK+4 ）へ
送信される。
は、上記第１のサイクル＜ｍ＞でレジスタ・ファイルＲ
Ｆ0,ＲＦ1 より読み出されたデータのいずれか１つがＬ
／Ｒ通信部２８の送信用マルチプレクサ３０を介して送
信用ラッチ回路３２に取り込まれ、そのデータ出力端子
（Ｑ）よりデータ線４４（ＳK)を介して隣接する左右各
４個のプロセッサ・エレメント（ＰＥK-4,ＰＥK-3,ＰＥ
K-2,ＰＥK-1 ，ＰＥK+1,ＰＥK+2,ＰＥK+3,ＰＥK+4 ）へ
送信される。
【００７２】これと同時に、それら隣の左右各４個のプ
ロセッサ・エレメント（ＰＥK-4,ＰＥK-3,ＰＥK-2,ＰＥ
K-1 ，ＰＥK+1,ＰＥK+2,ＰＥK+3,ＰＥK+4 ）からのデー
タがデータ線４５（ＬK-4 〜ＬK-1 ），４６（ＲK+1 〜
ＲK+4 ）を介して送られてきて左隣側および右隣側の受
信用マルチプレクサ３４，３６に入力され、それらのマ
ルチプレクサ３４，３６でそれぞれ１つの受信データが
条件的に選択される。選択された受信データは、受信デ
ータ保持用のラッチ回路５０Ａ，５０のデータ入力端子
（Ｄ）に与えられるとともに、演算データ選択用のマル
チプレクサ４８Ａ〜４８Ｄに入力される（ＬＲＣＯ
Ｍ）。
ロセッサ・エレメント（ＰＥK-4,ＰＥK-3,ＰＥK-2,ＰＥ
K-1 ，ＰＥK+1,ＰＥK+2,ＰＥK+3,ＰＥK+4 ）からのデー
タがデータ線４５（ＬK-4 〜ＬK-1 ），４６（ＲK+1 〜
ＲK+4 ）を介して送られてきて左隣側および右隣側の受
信用マルチプレクサ３４，３６に入力され、それらのマ
ルチプレクサ３４，３６でそれぞれ１つの受信データが
条件的に選択される。選択された受信データは、受信デ
ータ保持用のラッチ回路５０Ａ，５０のデータ入力端子
（Ｄ）に与えられるとともに、演算データ選択用のマル
チプレクサ４８Ａ〜４８Ｄに入力される（ＬＲＣＯ
Ｍ）。
【００７３】一方、レジスタ・ファイルＲＦ0,ＲＦ1 よ
り読み出されたデータは、読出しデータ保持用の第１の
ラッチ回路４０Ａ，４０Ｂにそれぞれ取り込まれる。こ
れらのラッチ回路４０Ａ，４０Ｂに取り込まれた読出し
データは、読出しデータ保持用の第２のラッチ回路５４
Ａ，５４Ｂのデータ入力端子（Ｄ）に与えられるととも
に、演算データ選択用のマルチプレクサ４８Ａ〜４８Ｄ
に入力される。マルチプレクサ４８Ａ〜４８Ｄは、それ
ぞれ入力されたデータの中から１つを選択して対応する
ワーキング・レジスタ（Ｍ，Ａ，Ｂ，Ｃ）の入力端子に
与える。
り読み出されたデータは、読出しデータ保持用の第１の
ラッチ回路４０Ａ，４０Ｂにそれぞれ取り込まれる。こ
れらのラッチ回路４０Ａ，４０Ｂに取り込まれた読出し
データは、読出しデータ保持用の第２のラッチ回路５４
Ａ，５４Ｂのデータ入力端子（Ｄ）に与えられるととも
に、演算データ選択用のマルチプレクサ４８Ａ〜４８Ｄ
に入力される。マルチプレクサ４８Ａ〜４８Ｄは、それ
ぞれ入力されたデータの中から１つを選択して対応する
ワーキング・レジスタ（Ｍ，Ａ，Ｂ，Ｃ）の入力端子に
与える。
【００７４】 次に、第３のサイクル＜ｍ＋２＞で
は、ワーキング・レジスタ（Ｍ，Ａ，Ｂ，Ｃ）において
演算データ選択用マルチプレクサ４８Ａ〜４８Ｄからの
データが取り込まれ、ＡＬＵ２４においてそれらのデー
タについて所定の演算が行われる（ＡＬＵ）。
は、ワーキング・レジスタ（Ｍ，Ａ，Ｂ，Ｃ）において
演算データ選択用マルチプレクサ４８Ａ〜４８Ｄからの
データが取り込まれ、ＡＬＵ２４においてそれらのデー
タについて所定の演算が行われる（ＡＬＵ）。
【００７５】ＡＬＵ２４で得られた演算結果のデータ
は、書込みデータ選択用のマルチプレクサ５２Ａ，５２
Ｂに入力される。
は、書込みデータ選択用のマルチプレクサ５２Ａ，５２
Ｂに入力される。
【００７６】一方、受信データ保持用のラッチ回路５０
Ａ，５０Ｂで受信用マルチプレクサ３４，３６からの受
信データが取り込まれるとともに、読出しデータ保持用
の第２のラッチ回路５４Ａ，５４Ｂにおいて第１のラッ
チ回路４０Ａ，４０Ｂからの読出しデータが取り込まれ
る。これらのラッチ回路（５０Ａ，５０Ｂ）、（５４
Ａ，５４Ｂ）に取り込まれたデータは、それぞれのデー
タ出力端子（Ｑ）より書込みデータ選択用のマルチプレ
クサ５２Ａ，５２Ｂに入力される。
Ａ，５０Ｂで受信用マルチプレクサ３４，３６からの受
信データが取り込まれるとともに、読出しデータ保持用
の第２のラッチ回路５４Ａ，５４Ｂにおいて第１のラッ
チ回路４０Ａ，４０Ｂからの読出しデータが取り込まれ
る。これらのラッチ回路（５０Ａ，５０Ｂ）、（５４
Ａ，５４Ｂ）に取り込まれたデータは、それぞれのデー
タ出力端子（Ｑ）より書込みデータ選択用のマルチプレ
クサ５２Ａ，５２Ｂに入力される。
【００７７】マルチプレクサ５２Ａ，５２Ｂは、入力し
たデータの中から１つを選択して書込みデータ保持用ラ
ッチ回路５６Ａ，５６Ｂのデータ入力端子（Ｄ）に与え
る。
たデータの中から１つを選択して書込みデータ保持用ラ
ッチ回路５６Ａ，５６Ｂのデータ入力端子（Ｄ）に与え
る。
【００７８】 最後に、第４のサイクル＜ｍ＋３＞で
は、書込みデータ保持用ラッチ回路５６Ａ，５６Ｂにお
いてマルチプレクサ５２Ａ，５２Ｂからのデータが取り
込まれ、それらの取り込まれたデータが当該命令Ｉi で
指定されるレジスタ・ファイルＲＦ0,ＲＦ1 の記憶番地
に書き込まれる（ＷＲＩＴＥ ＢＡＣＫ）。
は、書込みデータ保持用ラッチ回路５６Ａ，５６Ｂにお
いてマルチプレクサ５２Ａ，５２Ｂからのデータが取り
込まれ、それらの取り込まれたデータが当該命令Ｉi で
指定されるレジスタ・ファイルＲＦ0,ＲＦ1 の記憶番地
に書き込まれる（ＷＲＩＴＥ ＢＡＣＫ）。
【００７９】このように、本実施例の各プロセッサ・エ
レメントＰＥK では、１ビット分の演算処理のために、
連続する４つのクロック・サイクル＜ｍ＞，＜ｍ＋１
＞，＜ｍ＋２＞，＜ｍ＋３＞をかけて４つのステップ
〜が実行される。クロックＰＣＬＫの速度が従来のプ
ロセッサ・エレメントｐｅK におけるクロックの速度の
４倍であるため、４サイクルの時間は従来の１サイクル
の時間に相当し、その意味では１ビット分つまり１命令
分の演算処理時間は従来と変わらない。
レメントＰＥK では、１ビット分の演算処理のために、
連続する４つのクロック・サイクル＜ｍ＞，＜ｍ＋１
＞，＜ｍ＋２＞，＜ｍ＋３＞をかけて４つのステップ
〜が実行される。クロックＰＣＬＫの速度が従来のプ
ロセッサ・エレメントｐｅK におけるクロックの速度の
４倍であるため、４サイクルの時間は従来の１サイクル
の時間に相当し、その意味では１ビット分つまり１命令
分の演算処理時間は従来と変わらない。
【００８０】しかし、本実施例の各プロセッサ・エレメ
ントＰＥK では、図４に示すように従来よりも４倍高速
のクロックPCLKで規定される各サイクル内で４つのステ
ップ〜がそれぞれ別々の命令に対して実行されてお
り、これによって演算処理の出力レートまたはスループ
ットが４倍に向上している。
ントＰＥK では、図４に示すように従来よりも４倍高速
のクロックPCLKで規定される各サイクル内で４つのステ
ップ〜がそれぞれ別々の命令に対して実行されてお
り、これによって演算処理の出力レートまたはスループ
ットが４倍に向上している。
【００８１】ここで、図３の各部が第１サイクル＜ｍ＞
〜第４サイクル＜ｍ＋３＞内でどの命令に対する処理動
作を行っているのかを説明する。
〜第４サイクル＜ｍ＋３＞内でどの命令に対する処理動
作を行っているのかを説明する。
【００８２】レジスタ・ファイルＲＦ0,ＲＦ1 は、上記
のように、第１サイクル＜ｍ＞の期間中に命令Ｉi に対
する読出し動作を行う。第１サイクル＜ｍ＞で読み出さ
れたデータは、第２サイクル＜ｍ＋１＞の始めにクロッ
クPCLKの立ち上がりで送信用ラッチ回路３２および読出
しデータ保持用の第１のラッチ回路４０Ａ，４０Ｂに取
り込まれる。これにより、レジスタ・ファイルＲＦ0,Ｒ
Ｆ1 は、第２サイクル＜ｍ＋１＞の期間中は、次の命令
Ｉi+1 に対する読出し動作を行える。同様にして、第３
サイクル＜ｍ＋２＞は命令Ｉi+2 に対する読出し動作を
行い、第４サイクル＜ｍ＋３＞では命令Ｉi+3 に対する
読出し動作を行うことができる。
のように、第１サイクル＜ｍ＞の期間中に命令Ｉi に対
する読出し動作を行う。第１サイクル＜ｍ＞で読み出さ
れたデータは、第２サイクル＜ｍ＋１＞の始めにクロッ
クPCLKの立ち上がりで送信用ラッチ回路３２および読出
しデータ保持用の第１のラッチ回路４０Ａ，４０Ｂに取
り込まれる。これにより、レジスタ・ファイルＲＦ0,Ｒ
Ｆ1 は、第２サイクル＜ｍ＋１＞の期間中は、次の命令
Ｉi+1 に対する読出し動作を行える。同様にして、第３
サイクル＜ｍ＋２＞は命令Ｉi+2 に対する読出し動作を
行い、第４サイクル＜ｍ＋３＞では命令Ｉi+3 に対する
読出し動作を行うことができる。
【００８３】送信用のラッチ回路３２は、レジスタ・フ
ァイルＲＦ0,ＲＦ1 より読み出されたデータを次のサイ
クルの始めにクロックPCLKの立ち上がりで取り込んでそ
のサイクル中に該データを隣の他のプロセッサ・エレメ
ントへ送信する。
ァイルＲＦ0,ＲＦ1 より読み出されたデータを次のサイ
クルの始めにクロックPCLKの立ち上がりで取り込んでそ
のサイクル中に該データを隣の他のプロセッサ・エレメ
ントへ送信する。
【００８４】したがって、第１サイクル＜ｍ＞では、１
つ前のサイクル＜ｍ−１＞の期間中にレジスタ・ファイ
ルＲＦ0,ＲＦ1 より読み出されたデータつまり命令Ｉi-
1 で指定されたデータを取り込んで送信する。第２サイ
クル＜ｍ＋１＞では、上記のように第１サイクル＜ｍ＞
の期間中にレジスタ・ファイルＲＦ0,ＲＦ1 より読み出
されたデータつまり命令Ｉi で指定されたデータを取り
込んで送信する。同様にして、第３サイクル＜ｍ＋２＞
では１つ前の第２サイクル＜ｍ＋１＞の期間中にレジス
タ・ファイルＲＦ0,ＲＦ1 より読み出されたデータつま
り命令Ｉi+1 で指定されたデータを取り込んで送信し、
第４サイクル＜ｍ＋３＞では１つ前の第３サイクル＜ｍ
＋２＞の期間中にレジスタ・ファイルＲＦ0,ＲＦ1 より
読み出されたデータつまり命令Ｉi+2 で指定されたデー
タを取り込んで送信する。
つ前のサイクル＜ｍ−１＞の期間中にレジスタ・ファイ
ルＲＦ0,ＲＦ1 より読み出されたデータつまり命令Ｉi-
1 で指定されたデータを取り込んで送信する。第２サイ
クル＜ｍ＋１＞では、上記のように第１サイクル＜ｍ＞
の期間中にレジスタ・ファイルＲＦ0,ＲＦ1 より読み出
されたデータつまり命令Ｉi で指定されたデータを取り
込んで送信する。同様にして、第３サイクル＜ｍ＋２＞
では１つ前の第２サイクル＜ｍ＋１＞の期間中にレジス
タ・ファイルＲＦ0,ＲＦ1 より読み出されたデータつま
り命令Ｉi+1 で指定されたデータを取り込んで送信し、
第４サイクル＜ｍ＋３＞では１つ前の第３サイクル＜ｍ
＋２＞の期間中にレジスタ・ファイルＲＦ0,ＲＦ1 より
読み出されたデータつまり命令Ｉi+2 で指定されたデー
タを取り込んで送信する。
【００８５】受信用のマルチプレクサ３４，３６は、隣
接する左右各４個のプロセッサ・エレメント（ＰＥK-4,
ＰＥK-3,ＰＥK-2,ＰＥK-1 ，ＰＥK+1,ＰＥK+2,ＰＥK+3,
ＰＥK+4 ）のそれぞれの送信用ラッチ回路３２からのデ
ータを受信して、それらの中から１つを選択するもので
あり、当該プロセッサ・エレメントＰＥK 内の送信用ラ
ッチ回路３２の動作と同期している。
接する左右各４個のプロセッサ・エレメント（ＰＥK-4,
ＰＥK-3,ＰＥK-2,ＰＥK-1 ，ＰＥK+1,ＰＥK+2,ＰＥK+3,
ＰＥK+4 ）のそれぞれの送信用ラッチ回路３２からのデ
ータを受信して、それらの中から１つを選択するもので
あり、当該プロセッサ・エレメントＰＥK 内の送信用ラ
ッチ回路３２の動作と同期している。
【００８６】したがって、第１サイクル＜ｍ＞では、１
つ前のサイクル＜ｍ−１＞で隣接する他のプロセッサ・
エレメントのレジスタ・ファイルＲＦ0,ＲＦ1 より読み
出されていたデータ（命令Ｉi-1 で指定されたデータ）
の中のいずれか１つを受信・選択する。第２サイクル＜
ｍ＋１＞では、上記のように、第１サイクル＜ｍ＞で隣
接する他のプロセッサ・エレメントのレジスタ・ファイ
ルＲＦ0,ＲＦ1 より読み出されていたデータ（命令Ｉi
で指定されたデータ）の中のいずれか１つを受信・選択
する。第３サイクル＜ｍ＋２＞では、第２サイクル＜ｍ
＋１＞で隣接する他のプロセッサ・エレメントのレジス
タ・ファイルＲＦ0,ＲＦ1 より読み出されていたデータ
（命令Ｉi+1 で指定されたデータ）を受信・選択する。
第４サイクル＜ｍ＋３＞では、第３サイクル＜ｍ＋２＞
で隣接する他のプロセッサ・エレメントのレジスタ・フ
ァイルＲＦ0,ＲＦ1 より読み出されていたデータ（命令
Ｉi+2 で指定されたデータ）を受信・選択する。
つ前のサイクル＜ｍ−１＞で隣接する他のプロセッサ・
エレメントのレジスタ・ファイルＲＦ0,ＲＦ1 より読み
出されていたデータ（命令Ｉi-1 で指定されたデータ）
の中のいずれか１つを受信・選択する。第２サイクル＜
ｍ＋１＞では、上記のように、第１サイクル＜ｍ＞で隣
接する他のプロセッサ・エレメントのレジスタ・ファイ
ルＲＦ0,ＲＦ1 より読み出されていたデータ（命令Ｉi
で指定されたデータ）の中のいずれか１つを受信・選択
する。第３サイクル＜ｍ＋２＞では、第２サイクル＜ｍ
＋１＞で隣接する他のプロセッサ・エレメントのレジス
タ・ファイルＲＦ0,ＲＦ1 より読み出されていたデータ
（命令Ｉi+1 で指定されたデータ）を受信・選択する。
第４サイクル＜ｍ＋３＞では、第３サイクル＜ｍ＋２＞
で隣接する他のプロセッサ・エレメントのレジスタ・フ
ァイルＲＦ0,ＲＦ1 より読み出されていたデータ（命令
Ｉi+2 で指定されたデータ）を受信・選択する。
【００８７】読出しデータ保持用の第１のラッチ回路４
０Ａ，４０Ｂは、各サイクルの始めにクロックＰＣＬＫ
の立ち上がりでレジスタ・ファイルＲＦ0,ＲＦ1 からの
データ（つまり１つ前のサイクルでＲＦ0,ＲＦ1 より読
み出されていたデータ）を取り込む。
０Ａ，４０Ｂは、各サイクルの始めにクロックＰＣＬＫ
の立ち上がりでレジスタ・ファイルＲＦ0,ＲＦ1 からの
データ（つまり１つ前のサイクルでＲＦ0,ＲＦ1 より読
み出されていたデータ）を取り込む。
【００８８】したがって、第１サイクル＜ｍ＞では、１
つ前のサイクル＜ｍ−１＞でレジスタ・ファイルＲＦ0,
ＲＦ1 より読み出されていたデータ（命令Ｉi-1 で指定
されたデータ）を取り込む。第２サイクル＜ｍ＋１＞で
は、上記のように第１サイクル＜ｍ＞でレジスタ・ファ
イルＲＦ0,ＲＦ1 より読み出されたデータ（命令Ｉiで
指定されたデータ）を取り込む。第３サイクル＜ｍ＋２
＞では、１つ前の第２サイクル＜ｍ＋１＞でレジスタ・
ファイルＲＦ0,ＲＦ1 より読み出されたデータ（命令Ｉ
i+1 で指定されたデータ）を取り込む。第４サイクル＜
ｍ＋３＞では、１つ前の第３サイクル＜ｍ＋２＞でレジ
スタ・ファイルＲＦ0,ＲＦ1 より読み出されたデータ
（命令Ｉi+1 で指定されたデータ）を取り込む。
つ前のサイクル＜ｍ−１＞でレジスタ・ファイルＲＦ0,
ＲＦ1 より読み出されていたデータ（命令Ｉi-1 で指定
されたデータ）を取り込む。第２サイクル＜ｍ＋１＞で
は、上記のように第１サイクル＜ｍ＞でレジスタ・ファ
イルＲＦ0,ＲＦ1 より読み出されたデータ（命令Ｉiで
指定されたデータ）を取り込む。第３サイクル＜ｍ＋２
＞では、１つ前の第２サイクル＜ｍ＋１＞でレジスタ・
ファイルＲＦ0,ＲＦ1 より読み出されたデータ（命令Ｉ
i+1 で指定されたデータ）を取り込む。第４サイクル＜
ｍ＋３＞では、１つ前の第３サイクル＜ｍ＋２＞でレジ
スタ・ファイルＲＦ0,ＲＦ1 より読み出されたデータ
（命令Ｉi+1 で指定されたデータ）を取り込む。
【００８９】ＡＬＵ２４は、各サイクルの始めにワーキ
ング・レジスタ２６（Ｍ，Ａ，Ｂ，Ｃ）に取り込まれた
データについてそのサイクル中に所定の演算を実行して
演算結果を出力する。ワーキング・レジスタ２６（Ｍ，
Ａ，Ｂ，Ｃ）には、１つ前のサイクルで読出しデータ保
持用の第１のラッチ回路４０Ａ，４０Ｂに取り込まれて
いるデータおよび受信用マルチプレクサ３４，３６に受
信されているデータが取り込まれる。
ング・レジスタ２６（Ｍ，Ａ，Ｂ，Ｃ）に取り込まれた
データについてそのサイクル中に所定の演算を実行して
演算結果を出力する。ワーキング・レジスタ２６（Ｍ，
Ａ，Ｂ，Ｃ）には、１つ前のサイクルで読出しデータ保
持用の第１のラッチ回路４０Ａ，４０Ｂに取り込まれて
いるデータおよび受信用マルチプレクサ３４，３６に受
信されているデータが取り込まれる。
【００９０】第１サイクル＜ｍ＞の始めに、１つ前のサ
イクル＜ｍ−１＞でラッチ回路４０Ａ，４０Ｂに取り込
まれていたデータ（当該プロセッサ・エレメントＰＥK
において命令Ｉi-2 で指定されたデータ）およびマルチ
プレクサ３４，３６に受信されていたデータ（隣接する
左右各４個プロセッサ・エレメントのいずれかにおいて
命令Ｉi-2 で指定されたデータ）がワーキング・レジス
タ２６（Ｍ，Ａ，Ｂ，Ｃ）に取り込まれる。
イクル＜ｍ−１＞でラッチ回路４０Ａ，４０Ｂに取り込
まれていたデータ（当該プロセッサ・エレメントＰＥK
において命令Ｉi-2 で指定されたデータ）およびマルチ
プレクサ３４，３６に受信されていたデータ（隣接する
左右各４個プロセッサ・エレメントのいずれかにおいて
命令Ｉi-2 で指定されたデータ）がワーキング・レジス
タ２６（Ｍ，Ａ，Ｂ，Ｃ）に取り込まれる。
【００９１】したがって、ＡＬＵ２４は、第１サイクル
＜ｍ＞の期間中は、ワーキング・レジスタ２６（Ｍ，
Ａ，Ｂ，Ｃ）に取り込まれたそれらのデータ（命令Ｉi-
2 で指定されたデータ）について演算を実行し、その演
算結果を出力する。
＜ｍ＞の期間中は、ワーキング・レジスタ２６（Ｍ，
Ａ，Ｂ，Ｃ）に取り込まれたそれらのデータ（命令Ｉi-
2 で指定されたデータ）について演算を実行し、その演
算結果を出力する。
【００９２】同様にして、ＡＬＵ２４は、第２サイクル
＜ｍ＋１＞の期間中は命令Ｉi-1 で指定されたデータに
ついて演算を実行してその演算結果を出力し、第３サイ
クル＜ｍ＋２＞の期間中は上記のように命令Ｉi で指定
されたデータについて演算を実行してその演算結果を出
力し、第４サイクル＜ｍ＋３＞の期間中は命令Ｉi+1で
指定されたデータについて演算を実行してその演算結果
を出力する。
＜ｍ＋１＞の期間中は命令Ｉi-1 で指定されたデータに
ついて演算を実行してその演算結果を出力し、第３サイ
クル＜ｍ＋２＞の期間中は上記のように命令Ｉi で指定
されたデータについて演算を実行してその演算結果を出
力し、第４サイクル＜ｍ＋３＞の期間中は命令Ｉi+1で
指定されたデータについて演算を実行してその演算結果
を出力する。
【００９３】読出しデータ保持用の第２のラッチ回路５
４Ａ，５４Ｂは、１サイクル前に第１のラッチ回路４０
Ａ，４０Ｂに取り込まれたデータつまり２サイクル前に
レジスタ・ファイルＲＦ0,ＲＦ1 より読み出されたデー
タを各サイクルの始めにクロックＰＣＬＫの立ち上がり
で取り込む。
４Ａ，５４Ｂは、１サイクル前に第１のラッチ回路４０
Ａ，４０Ｂに取り込まれたデータつまり２サイクル前に
レジスタ・ファイルＲＦ0,ＲＦ1 より読み出されたデー
タを各サイクルの始めにクロックＰＣＬＫの立ち上がり
で取り込む。
【００９４】したがって、第１サイクル＜ｍ＞では、２
つ前のサイクル＜ｍ−２＞でレジスタ・ファイルＲＦ0,
ＲＦ1 より読み出されたデータ（命令Ｉi-2 で指定され
たデータ）を取り込む。第２サイクル＜ｍ＋１＞では、
２つ前のサイクル＜ｍ−１＞でレジスタ・ファイルＲＦ
0,ＲＦ1 より読み出されたデータ（命令Ｉi-1 で指定さ
れたデータ）を取り込む。第３サイクル＜ｍ＋２＞で
は、上記のように２つ前の第１サイクル＜ｍ＞でレジス
タ・ファイルＲＦ0,ＲＦ1 より読み出されたデータ（命
令Ｉi で指定されたデータ）を取り込む。同様にして、
第４サイクル＜ｍ＋３＞では、２つ前の第２サイクル＜
ｍ＋１＞でレジスタ・ファイルＲＦ0,ＲＦ1 より読み出
されたデータ（命令Ｉi+1 で指定されたデータ）を取り
込む。
つ前のサイクル＜ｍ−２＞でレジスタ・ファイルＲＦ0,
ＲＦ1 より読み出されたデータ（命令Ｉi-2 で指定され
たデータ）を取り込む。第２サイクル＜ｍ＋１＞では、
２つ前のサイクル＜ｍ−１＞でレジスタ・ファイルＲＦ
0,ＲＦ1 より読み出されたデータ（命令Ｉi-1 で指定さ
れたデータ）を取り込む。第３サイクル＜ｍ＋２＞で
は、上記のように２つ前の第１サイクル＜ｍ＞でレジス
タ・ファイルＲＦ0,ＲＦ1 より読み出されたデータ（命
令Ｉi で指定されたデータ）を取り込む。同様にして、
第４サイクル＜ｍ＋３＞では、２つ前の第２サイクル＜
ｍ＋１＞でレジスタ・ファイルＲＦ0,ＲＦ1 より読み出
されたデータ（命令Ｉi+1 で指定されたデータ）を取り
込む。
【００９５】受信データ保持用のラッチ回路５０Ａ，５
０Ｂは、１サイクル前に受信用のマルチプレクサ３４，
３６で受信されたデータつまり２サイクル前に隣接する
左右各４個のプロセッサ・エレメント（ＰＥK-4,ＰＥK-
3,ＰＥK-2,ＰＥK-1,ＰＥK+1,ＰＥK+2,ＰＥK+3,ＰＥK+4
）の中のいずれかのレジスタ・ファイルＲＦ0,ＲＦ1よ
り読み出されたデータを各サイクルの始めにクロックPC
LKの立ち上がりで取り込む。
０Ｂは、１サイクル前に受信用のマルチプレクサ３４，
３６で受信されたデータつまり２サイクル前に隣接する
左右各４個のプロセッサ・エレメント（ＰＥK-4,ＰＥK-
3,ＰＥK-2,ＰＥK-1,ＰＥK+1,ＰＥK+2,ＰＥK+3,ＰＥK+4
）の中のいずれかのレジスタ・ファイルＲＦ0,ＲＦ1よ
り読み出されたデータを各サイクルの始めにクロックPC
LKの立ち上がりで取り込む。
【００９６】したがって、受信データ保持用ラッチ回路
５０Ａ，５０Ｂは、第１サイクル＜ｍ＞では、２つ前の
サイクル＜ｍ−２＞の期間中に上記隣接する左右各４個
のプロセッサ・エレメントの中のいずれかにおいてレジ
スタ・ファイルＲＦ0,ＲＦ1より読み出されたデータ
（命令Ｉi-2 で指定されたデータ）を取り込む。第２サ
イクル＜ｍ＋１＞では、２つ前のサイクル＜ｍ−１＞の
期間中に上記隣接する左右各４個のプロセッサ・エレメ
ントの中のいずれかにおいてレジスタ・ファイルＲＦ0,
ＲＦ1 より読み出されたデータ（命令Ｉi-1 で指定され
たデータ）を取り込む。第３サイクル＜ｍ＋２＞では、
上記のように２つ前の第１サイクル＜ｍ＞の期間中に上
記隣接する左右各４個のプロセッサ・エレメントの中の
いずれかにおいてレジスタ・ファイルＲＦ0,ＲＦ1 より
読み出されたデータ（命令Ｉi で指定されたデータ）を
取り込む。同様にして、第４サイクル＜ｍ＋３＞では、
２つ前の第２サイクル＜ｍ＋１＞の期間中に上記隣接す
る左右各４個のプロセッサ・エレメントの中のいずれか
においてレジスタ・ファイルＲＦ0,ＲＦ1 より読み出さ
れたデータ（命令Ｉi +1で指定されたデータ）を取り込
む。
５０Ａ，５０Ｂは、第１サイクル＜ｍ＞では、２つ前の
サイクル＜ｍ−２＞の期間中に上記隣接する左右各４個
のプロセッサ・エレメントの中のいずれかにおいてレジ
スタ・ファイルＲＦ0,ＲＦ1より読み出されたデータ
（命令Ｉi-2 で指定されたデータ）を取り込む。第２サ
イクル＜ｍ＋１＞では、２つ前のサイクル＜ｍ−１＞の
期間中に上記隣接する左右各４個のプロセッサ・エレメ
ントの中のいずれかにおいてレジスタ・ファイルＲＦ0,
ＲＦ1 より読み出されたデータ（命令Ｉi-1 で指定され
たデータ）を取り込む。第３サイクル＜ｍ＋２＞では、
上記のように２つ前の第１サイクル＜ｍ＞の期間中に上
記隣接する左右各４個のプロセッサ・エレメントの中の
いずれかにおいてレジスタ・ファイルＲＦ0,ＲＦ1 より
読み出されたデータ（命令Ｉi で指定されたデータ）を
取り込む。同様にして、第４サイクル＜ｍ＋３＞では、
２つ前の第２サイクル＜ｍ＋１＞の期間中に上記隣接す
る左右各４個のプロセッサ・エレメントの中のいずれか
においてレジスタ・ファイルＲＦ0,ＲＦ1 より読み出さ
れたデータ（命令Ｉi +1で指定されたデータ）を取り込
む。
【００９７】書込みデータ保持用のラッチ回路５６Ａ，
５６Ｂは、１サイクル前にＡＬＵ２４、読出しデータ保
持用の第２のラッチ回路５４Ａ，５４Ｂおよび受信デー
タ保持用のラッチ回路５０Ａ，５０Ｂより書込みデータ
選択用マルチプレクサ３４，３６に与えられたデータの
中の１つ（選択されたデータ）を各サイクルの始めにク
ロックPCLKの立ち上がりで取り込む。この取り込んだデ
ータは、このサイクルの期間中にレジスタ・ファイルＲ
Ｆ0,ＲＦ1 に書き込まれる。
５６Ｂは、１サイクル前にＡＬＵ２４、読出しデータ保
持用の第２のラッチ回路５４Ａ，５４Ｂおよび受信デー
タ保持用のラッチ回路５０Ａ，５０Ｂより書込みデータ
選択用マルチプレクサ３４，３６に与えられたデータの
中の１つ（選択されたデータ）を各サイクルの始めにク
ロックPCLKの立ち上がりで取り込む。この取り込んだデ
ータは、このサイクルの期間中にレジスタ・ファイルＲ
Ｆ0,ＲＦ1 に書き込まれる。
【００９８】したがって、書込みデータ保持用のラッチ
回路５６Ａ，５６Ｂは、第１サイクル＜ｍ＞では、命令
Ｉi-3 で指定された演算の結果のデータ（ＡＬＵ２４か
らのデータ）、当該プロセッサ・エレメントＰＥk にお
いて命令Ｉi-3 で指定された読出しデータ（ラッチ回路
５４Ａ，５４Ｂからのデータ）または上記隣接する左右
各４個のプロセッサ・エレメントの中のいずれかにおい
て命令Ｉi-3 で指定されたデータ（ラッチ回路５０Ａ，
５０Ｂからのデータ）のいずれかを取り込む。
回路５６Ａ，５６Ｂは、第１サイクル＜ｍ＞では、命令
Ｉi-3 で指定された演算の結果のデータ（ＡＬＵ２４か
らのデータ）、当該プロセッサ・エレメントＰＥk にお
いて命令Ｉi-3 で指定された読出しデータ（ラッチ回路
５４Ａ，５４Ｂからのデータ）または上記隣接する左右
各４個のプロセッサ・エレメントの中のいずれかにおい
て命令Ｉi-3 で指定されたデータ（ラッチ回路５０Ａ，
５０Ｂからのデータ）のいずれかを取り込む。
【００９９】第２サイクル＜ｍ＋１＞では、命令Ｉi-2
で指定された演算の結果のデータ（ＡＬＵ２４からのデ
ータ）、当該プロセッサ・エレメントＰＥk において命
令Ｉi-2 で指定された読出しのデータ（ラッチ回路５４
Ａ，５４Ｂからのデータ）または上記隣接する左右各４
個のプロセッサ・エレメントの中のいずれかにおいて命
令Ｉi-2 で指定された読出しのデータ（ラッチ回路５０
Ａ，５０Ｂからのデータ）のいずれかを取り込む。
で指定された演算の結果のデータ（ＡＬＵ２４からのデ
ータ）、当該プロセッサ・エレメントＰＥk において命
令Ｉi-2 で指定された読出しのデータ（ラッチ回路５４
Ａ，５４Ｂからのデータ）または上記隣接する左右各４
個のプロセッサ・エレメントの中のいずれかにおいて命
令Ｉi-2 で指定された読出しのデータ（ラッチ回路５０
Ａ，５０Ｂからのデータ）のいずれかを取り込む。
【０１００】第３サイクル＜ｍ＋２＞では、命令Ｉi-1
で指定された演算の結果のデータ（ＡＬＵ２４からのデ
ータ）、当該プロセッサ・エレメントＰＥk において命
令Ｉi-1 で指定された読出しのデータ（ラッチ回路５４
Ａ，５４Ｂからのデータ）または上記隣接する左右各４
個のプロセッサ・エレメントの中のいずれかにおいて命
令Ｉi-1 で指定された読出しのデータ（ラッチ回路５０
Ａ，５０Ｂからのデータ）のいずれかを取り込む。
で指定された演算の結果のデータ（ＡＬＵ２４からのデ
ータ）、当該プロセッサ・エレメントＰＥk において命
令Ｉi-1 で指定された読出しのデータ（ラッチ回路５４
Ａ，５４Ｂからのデータ）または上記隣接する左右各４
個のプロセッサ・エレメントの中のいずれかにおいて命
令Ｉi-1 で指定された読出しのデータ（ラッチ回路５０
Ａ，５０Ｂからのデータ）のいずれかを取り込む。
【０１０１】そして、第４サイクル＜ｍ＋３＞では、命
令Ｉi で指定された演算の結果のデータ（ＡＬＵ２４か
らのデータ）、当該プロセッサ・エレメントＰＥk にお
いて命令Ｉi で指定された読出しのデータ（ラッチ回路
５４Ａ，５４Ｂからのデータ）または上記隣接する左右
各４個のプロセッサ・エレメントの中のいずれかにおい
て命令Ｉi で指定された読出しのデータ（ラッチ回路５
０Ａ，５０Ｂからのデータ）のいずれかを取り込む。
令Ｉi で指定された演算の結果のデータ（ＡＬＵ２４か
らのデータ）、当該プロセッサ・エレメントＰＥk にお
いて命令Ｉi で指定された読出しのデータ（ラッチ回路
５４Ａ，５４Ｂからのデータ）または上記隣接する左右
各４個のプロセッサ・エレメントの中のいずれかにおい
て命令Ｉi で指定された読出しのデータ（ラッチ回路５
０Ａ，５０Ｂからのデータ）のいずれかを取り込む。
【０１０２】各サイクルの期間中にＩＧ１４より各プロ
セッサ・エレメントＰＥK に与えられるマイクロ命令
（MICROINSTRUCTION) は、複数の命令にそれぞれ対応し
たものからなる。第３サイクル＜ｍ＋２＞を例にとる
と、レジスタ・ファイルＲＦ0,ＲＦ1 には命令Ｉi+2 に
対応するマイクロ命令が与えられ、受信用のマルチプレ
クサ３４，３６には命令Ｉi+1 に対応するマイクロ命令
が与えられ、演算データ選択用マルチプレクサ４８Ａ〜
４８Ｄには命令Ｉi に対応するマイクロ命令が与えら
れ、書込みデータ選択用マルチプレクサ５２Ａ，５２Ｂ
には命令Ｉi-1 に対応するマイクロ命令が与えられる。
セッサ・エレメントＰＥK に与えられるマイクロ命令
（MICROINSTRUCTION) は、複数の命令にそれぞれ対応し
たものからなる。第３サイクル＜ｍ＋２＞を例にとる
と、レジスタ・ファイルＲＦ0,ＲＦ1 には命令Ｉi+2 に
対応するマイクロ命令が与えられ、受信用のマルチプレ
クサ３４，３６には命令Ｉi+1 に対応するマイクロ命令
が与えられ、演算データ選択用マルチプレクサ４８Ａ〜
４８Ｄには命令Ｉi に対応するマイクロ命令が与えら
れ、書込みデータ選択用マルチプレクサ５２Ａ，５２Ｂ
には命令Ｉi-1 に対応するマイクロ命令が与えられる。
【０１０３】このようにして、本実施例の各プロセッサ
・エレメントＰＥK では、１つの命令Ｉi について４つ
のステップ〜が１サイクル毎に１ステップずつ順次
実行され、かつ連続する４つの命令（たとえば図４の第
３サイクル＜ｍ＋２＞ではＩi+2 ，Ｉi+1 ，Ｉi ，Ｉi-
1 ）についてそれぞれ４つのステップ〜が同時に実
行される。このように、各プロセッサ・エレメントＰＥ
K 内で複数の命令についてのパイプライン処理が行われ
ることで、単位時間または１水平走査期間中に実行でき
る演算の回数を４倍に向上させることができる。
・エレメントＰＥK では、１つの命令Ｉi について４つ
のステップ〜が１サイクル毎に１ステップずつ順次
実行され、かつ連続する４つの命令（たとえば図４の第
３サイクル＜ｍ＋２＞ではＩi+2 ，Ｉi+1 ，Ｉi ，Ｉi-
1 ）についてそれぞれ４つのステップ〜が同時に実
行される。このように、各プロセッサ・エレメントＰＥ
K 内で複数の命令についてのパイプライン処理が行われ
ることで、単位時間または１水平走査期間中に実行でき
る演算の回数を４倍に向上させることができる。
【０１０４】図５〜図８は、本実施例の各プロセッサ・
エレメントＰＥK を含むＳＶＰコア１２内の各ブロック
Ｋの回路構成の具体例を示す。これらの図において、図
３の各部と対応する部分には同一の符号を付してある。
エレメントＰＥK を含むＳＶＰコア１２内の各ブロック
Ｋの回路構成の具体例を示す。これらの図において、図
３の各部と対応する部分には同一の符号を付してある。
【０１０５】図５において、ＤＩＲ１６の各ブロック
（Ｋ）は、一対（偶数側、奇数側）の電流読出し形ＤＲ
ＡＭセル６０(EVEN)，６０(ODD) を所定の段数（１画素
が４８ビットの場合は２４段）に多段接続してなる。奇
数側および偶数側の読出し用ビット線（RBLN-EVEN)，
（RBLN-ODD) は、それぞれブロック選択用トランジスタ
６０ｅを介して読出し用グローバルビット線(RGBLN) に
接続されている。各ＤＲＡＭセル６０(EVEN)，６０(OD
D) の書込み用トランジスタ６０ａのゲート端子は、書
込み用ワード線(DIR-WWL) を介してバッファ６０ｆの出
力端子に接続されている。このバッファ６０ａとラッチ
回路６０ｇは、当該ブロックへの画素データの入力（引
き落し）をアクティブにするためのポインタを構成す
る。
（Ｋ）は、一対（偶数側、奇数側）の電流読出し形ＤＲ
ＡＭセル６０(EVEN)，６０(ODD) を所定の段数（１画素
が４８ビットの場合は２４段）に多段接続してなる。奇
数側および偶数側の読出し用ビット線（RBLN-EVEN)，
（RBLN-ODD) は、それぞれブロック選択用トランジスタ
６０ｅを介して読出し用グローバルビット線(RGBLN) に
接続されている。各ＤＲＡＭセル６０(EVEN)，６０(OD
D) の書込み用トランジスタ６０ａのゲート端子は、書
込み用ワード線(DIR-WWL) を介してバッファ６０ｆの出
力端子に接続されている。このバッファ６０ａとラッチ
回路６０ｇは、当該ブロックへの画素データの入力（引
き落し）をアクティブにするためのポインタを構成す
る。
【０１０６】クロックＳＷＣＫに同期して左側のブロッ
クから順々に“１”のポインタ・データが各ポインタを
転送されてくる。当該ブロック（Ｋ）のラッチ回路６０
ｇに“１”のポインタ・データが取り込まれると、書込
み用ワード線(DIR-WWL) がアクティブになって各ＤＲＡ
Ｍセル６０(EVEN)，６０(ODD) の書込み用トランジスタ
６０ａが導通し、書込み用ビット線(DIR-DATA0) ，(DIR
-DATA1) 上を送られてきた対応する画素データＤK が１
ビットずつ書込み用トランジスタ６０ａを介して各セル
のキャパシタ６０ｂに書き込まれる。各セルのセル・ト
ランジスタ６０ｃは、キャパシタ６０ｂに書き込まれた
記憶情報の内容に応じてオン状態またはオフ状態にな
る。
クから順々に“１”のポインタ・データが各ポインタを
転送されてくる。当該ブロック（Ｋ）のラッチ回路６０
ｇに“１”のポインタ・データが取り込まれると、書込
み用ワード線(DIR-WWL) がアクティブになって各ＤＲＡ
Ｍセル６０(EVEN)，６０(ODD) の書込み用トランジスタ
６０ａが導通し、書込み用ビット線(DIR-DATA0) ，(DIR
-DATA1) 上を送られてきた対応する画素データＤK が１
ビットずつ書込み用トランジスタ６０ａを介して各セル
のキャパシタ６０ｂに書き込まれる。各セルのセル・ト
ランジスタ６０ｃは、キャパシタ６０ｂに書き込まれた
記憶情報の内容に応じてオン状態またはオフ状態にな
る。
【０１０７】読出し用グローバルビット線(RGBLN) はセ
ンスアンプ６４の入力端子６４ａに接続されている。読
出し時には、ＩＧ１４側からのマイクロ命令により、ブ
ロック読出し用ワード線(BLK0)，(BLK1)のいずれかがア
クティブになって奇数側もしくは偶数側のブロック選択
用トランジスタ６０ｅが導通し、かつ読出し用ワード線
(RWLN-DIR)がアクテイブになって奇数側および偶数側の
セルのアクセス・トランシスタ６０ｄが導通する。これ
により、導通した側のブロック選択用トランジスタ６０
ｅを介して読出しグローバルビット線(RGBLN) が偶数側
もしくは奇数側の読出し用ビット線（RBLN-EVEN)，（RB
LN-ODD) につながり、さらに偶数側および奇数側の共通
のゲート入力を有するアクセス・トランジスタ６０ｄが
導通することによって、当該セルの記憶情報が読出しグ
ローバルビット線(RGBLN) 上に読み出される。
ンスアンプ６４の入力端子６４ａに接続されている。読
出し時には、ＩＧ１４側からのマイクロ命令により、ブ
ロック読出し用ワード線(BLK0)，(BLK1)のいずれかがア
クティブになって奇数側もしくは偶数側のブロック選択
用トランジスタ６０ｅが導通し、かつ読出し用ワード線
(RWLN-DIR)がアクテイブになって奇数側および偶数側の
セルのアクセス・トランシスタ６０ｄが導通する。これ
により、導通した側のブロック選択用トランジスタ６０
ｅを介して読出しグローバルビット線(RGBLN) が偶数側
もしくは奇数側の読出し用ビット線（RBLN-EVEN)，（RB
LN-ODD) につながり、さらに偶数側および奇数側の共通
のゲート入力を有するアクセス・トランジスタ６０ｄが
導通することによって、当該セルの記憶情報が読出しグ
ローバルビット線(RGBLN) 上に読み出される。
【０１０８】各プロセッサ・エレメントＰＥK の一方の
レジスタ・ファイルＲＦ0 は、一対（偶数側、奇数側）
の電流読出し形ＤＲＡＭセル６２(EVEN)，６２(ODD) を
所定の段数（たとえば９６段）に多段接続してなる。レ
ジスタ・ファイルＲＦ0 における奇数側および偶数側の
読出し用ビット線（RBLN-EVEN)，（RBLN-ODD) も、それ
ぞれブロック選択用トランジスタ６２ｅを介してＤＩＲ
１６と共通の読出し用グローバルビット線(RGBLN) に接
続されている。
レジスタ・ファイルＲＦ0 は、一対（偶数側、奇数側）
の電流読出し形ＤＲＡＭセル６２(EVEN)，６２(ODD) を
所定の段数（たとえば９６段）に多段接続してなる。レ
ジスタ・ファイルＲＦ0 における奇数側および偶数側の
読出し用ビット線（RBLN-EVEN)，（RBLN-ODD) も、それ
ぞれブロック選択用トランジスタ６２ｅを介してＤＩＲ
１６と共通の読出し用グローバルビット線(RGBLN) に接
続されている。
【０１０９】各ＤＲＡＭセル６２(EVEN)，６２(ODD) の
書込み用トランジスタ６２ａのゲート端子は、書込み用
ワード線(WWLN0) ，(WWLN1) を介してＩＧ１４側に接続
されている。各書込み用トランジスタ６２ａのドレイン
またはソース端子（データ入力端子）には、ＮＡＮＤ回
路６２ｆを介して書込みデータ保持用ラッチ回路５６Ａ
のデータ出力端子が接続されている。ＮＡＮＤ回路６２
ｆの一方の入力端子には奇数側または偶数側の書込みを
データを条件的に制御するための制御信号またはマイク
ロ命令(EVEN)，（ODD)が与えられる。
書込み用トランジスタ６２ａのゲート端子は、書込み用
ワード線(WWLN0) ，(WWLN1) を介してＩＧ１４側に接続
されている。各書込み用トランジスタ６２ａのドレイン
またはソース端子（データ入力端子）には、ＮＡＮＤ回
路６２ｆを介して書込みデータ保持用ラッチ回路５６Ａ
のデータ出力端子が接続されている。ＮＡＮＤ回路６２
ｆの一方の入力端子には奇数側または偶数側の書込みを
データを条件的に制御するための制御信号またはマイク
ロ命令(EVEN)，（ODD)が与えられる。
【０１１０】ＩＧ１４側からのマイクロ命令によって書
込み用ワード線(WWLN0) ，(WWLN1)がアクティブにされ
ると、書込み用トランジスタ６２ａが導通し、ラッチ回
路５６ＡからのデータがＮＡＮＤ回路６２ｆおよび書込
み用トランジスタ６２ａを介してキャパシタ６２ｂに書
き込まれるようになっている。
込み用ワード線(WWLN0) ，(WWLN1)がアクティブにされ
ると、書込み用トランジスタ６２ａが導通し、ラッチ回
路５６ＡからのデータがＮＡＮＤ回路６２ｆおよび書込
み用トランジスタ６２ａを介してキャパシタ６２ｂに書
き込まれるようになっている。
【０１１１】読出し時には、ＩＧ１４側からのマイクロ
命令により、ブロック読出し用ワード線(BLK0)，(BLK1)
のいずれかがアクティブになって偶数側もしくは奇数側
のブロック選択用トランジスタ６２ｅが導通し、かつ読
出し用ワード線(RWLN-RF0)がアクテイブになって奇数側
もしくは偶数側のセルのアクセス・トランジスタ６２ｄ
が導通する。これにより、導通した側のブロック選択用
トランジスタ６２ｅを介して読出しグローバルビット線
(RGBLN) が偶数側もしくは奇数側の読出し用ビット線
（RBLN-EVEN)，（RBLN-ODD) につながり、さらに偶数側
および奇数側の共通のゲート入力を有するアクセス・ト
ランジスタ６２ｄが導通することにより、当該セルの記
憶情報が読出しグローバルビット線(RGBLN) 上に読み出
される。
命令により、ブロック読出し用ワード線(BLK0)，(BLK1)
のいずれかがアクティブになって偶数側もしくは奇数側
のブロック選択用トランジスタ６２ｅが導通し、かつ読
出し用ワード線(RWLN-RF0)がアクテイブになって奇数側
もしくは偶数側のセルのアクセス・トランジスタ６２ｄ
が導通する。これにより、導通した側のブロック選択用
トランジスタ６２ｅを介して読出しグローバルビット線
(RGBLN) が偶数側もしくは奇数側の読出し用ビット線
（RBLN-EVEN)，（RBLN-ODD) につながり、さらに偶数側
および奇数側の共通のゲート入力を有するアクセス・ト
ランジスタ６２ｄが導通することにより、当該セルの記
憶情報が読出しグローバルビット線(RGBLN) 上に読み出
される。
【０１１２】センスアンプ６４の出力端子６４ｂは、バ
ッファ６６を介して読出しデータ保持用の第１のラッチ
回路４０Ａのデータ入力端子（Ｄ）とＬＲ通信部２８の
送信用マルチプレクサ３０の入力端子の１つとに接続さ
れている。
ッファ６６を介して読出しデータ保持用の第１のラッチ
回路４０Ａのデータ入力端子（Ｄ）とＬＲ通信部２８の
送信用マルチプレクサ３０の入力端子の１つとに接続さ
れている。
【０１１３】送信用マルチプレクサ３０は、各々がマイ
クロ命令で制御される複数個たとえば５個のＮＭＯＳト
ランジスタからなり、この例では一方のレジスタ・ファ
イルＲＦ0 からの読出しデータ、他方のレジスタ・ファ
イルＲＦ1 （図８）よりライン７２を介して送られてく
る読出しデータ、送信用ラッチ回路３２のデータ出力端
子（Ｑ）からのデータ、ＡＬＵ２４（図７）の出力端子
からの和出力（ＳＭ）のデータ、電源端子ＶSSからの
“０”のデータを選択的に入力できるように構成されて
いる。
クロ命令で制御される複数個たとえば５個のＮＭＯＳト
ランジスタからなり、この例では一方のレジスタ・ファ
イルＲＦ0 からの読出しデータ、他方のレジスタ・ファ
イルＲＦ1 （図８）よりライン７２を介して送られてく
る読出しデータ、送信用ラッチ回路３２のデータ出力端
子（Ｑ）からのデータ、ＡＬＵ２４（図７）の出力端子
からの和出力（ＳＭ）のデータ、電源端子ＶSSからの
“０”のデータを選択的に入力できるように構成されて
いる。
【０１１４】送信用ラッチ回路３２のデータ出力端子
（Ｑ）はバッファ７８および配線７３を介してデータ線
４４（ＳK ）（図６）に接続されている。
（Ｑ）はバッファ７８および配線７３を介してデータ線
４４（ＳK ）（図６）に接続されている。
【０１１５】読出しデータ保持用の第１のラッチ回路４
０Ａのデータ出力端子（Ｑ）は、次段の第２のラッチ回
路５４Ａのデータ入力端子（Ｄ）に接続されとともに、
ライン７４を介して演算データ選択用マルチプレクサ４
８Ａ〜４８Ｄ（図６，図７）のそれぞれの入力端子の１
つに接続されている。
０Ａのデータ出力端子（Ｑ）は、次段の第２のラッチ回
路５４Ａのデータ入力端子（Ｄ）に接続されとともに、
ライン７４を介して演算データ選択用マルチプレクサ４
８Ａ〜４８Ｄ（図６，図７）のそれぞれの入力端子の１
つに接続されている。
【０１１６】読出しデータ保持用の第２のラッチ回路５
４Ａのデータ出力端子（Ｑ）は、書込みデータ選択用マ
ルチプレクサ５２Ａの入力端子の１つに接続されてい
る。
４Ａのデータ出力端子（Ｑ）は、書込みデータ選択用マ
ルチプレクサ５２Ａの入力端子の１つに接続されてい
る。
【０１１７】マルチプレクサ５２Ａは、各々がマイクロ
命令で制御される複数個たとえば６個のＮＭＯＳトラン
ジスタからなり、この例ではラッチ回路５４Ａのデータ
出力端子（Ｑ）からのデータ、ＬＲ通信部２８の受信用
マルチプレクサ３４，３６よりライン７０，６８を介し
て送られてくるデータ、ＡＬＵ２４の出力端子からの和
出力（ＳＭ）のデータ、ワーキング・レジスタ２６の第
１および第４レジスタ２６（Ｍ），２６（Ｃ）（図６，
図７）からのデータを選択的に入力できるように構成さ
れている。
命令で制御される複数個たとえば６個のＮＭＯＳトラン
ジスタからなり、この例ではラッチ回路５４Ａのデータ
出力端子（Ｑ）からのデータ、ＬＲ通信部２８の受信用
マルチプレクサ３４，３６よりライン７０，６８を介し
て送られてくるデータ、ＡＬＵ２４の出力端子からの和
出力（ＳＭ）のデータ、ワーキング・レジスタ２６の第
１および第４レジスタ２６（Ｍ），２６（Ｃ）（図６，
図７）からのデータを選択的に入力できるように構成さ
れている。
【０１１８】図６において、ＬＲ通信部２８の左隣側受
信用マルチプレクサ３４は、各々が左隣側データ線４５
（ＬK-4,ＬK-3,ＬK-2,ＬK-1 ）に接続され、マイクロ命
令によって制御される４個のＮＭＯＳ型トランジスタか
ら構成されている。右隣側受信用マルチプレクサ３６
は、各々が右隣側データ線４６（ＲK+1,ＲK+2,ＲK+3,Ｒ
K+4 ）に接続され、マイクロ命令によって制御される４
個のＮＭＯＳ型トランジスタから構成されている。
信用マルチプレクサ３４は、各々が左隣側データ線４５
（ＬK-4,ＬK-3,ＬK-2,ＬK-1 ）に接続され、マイクロ命
令によって制御される４個のＮＭＯＳ型トランジスタか
ら構成されている。右隣側受信用マルチプレクサ３６
は、各々が右隣側データ線４６（ＲK+1,ＲK+2,ＲK+3,Ｒ
K+4 ）に接続され、マイクロ命令によって制御される４
個のＮＭＯＳ型トランジスタから構成されている。
【０１１９】ワーキング・レジスタ２６の第１レジスタ
２６（Ｍ）はＤ型フリップフロップから構成され、その
データ出力端子（Ｑ）はライン７５を介してＯＲ回路８
０（図７）の一方の入力端子に接続されている。
２６（Ｍ）はＤ型フリップフロップから構成され、その
データ出力端子（Ｑ）はライン７５を介してＯＲ回路８
０（図７）の一方の入力端子に接続されている。
【０１２０】第１レジスタ２６（Ｍ）に取り込むべきデ
ータを選択するための演算データ選択用の第１マルチプ
レクサ４８Ａは、各々がマイクロ命令によって制御され
る複数個たとえば８個のＮＭＯＳ型トランジスタからな
る。この例において第１マルチプレクサ４８Ａは、第１
レジスタ２６（Ｍ）のデータ出力端子（Ｑ）からのデー
タ（ＮＯＰ）、ＬＲ通信部２８の受信用マルチプレクサ
３４，３６よりライン７０，６８を介して送られてくる
データ、読出しデータ保持用の第１のラッチ回路４０
Ａ，４０Ｂのデータ出力端子（Ｑ）よりライン７４，７
６を介して送られてくるデータ、第４レジスタ２６
（Ｃ）の出力端子からのデータ、電源端子ＶDDからの
“１”のデータ、電源端子ＶSSからの“０”のデータを
選択的に入力できるように構成されている。
ータを選択するための演算データ選択用の第１マルチプ
レクサ４８Ａは、各々がマイクロ命令によって制御され
る複数個たとえば８個のＮＭＯＳ型トランジスタからな
る。この例において第１マルチプレクサ４８Ａは、第１
レジスタ２６（Ｍ）のデータ出力端子（Ｑ）からのデー
タ（ＮＯＰ）、ＬＲ通信部２８の受信用マルチプレクサ
３４，３６よりライン７０，６８を介して送られてくる
データ、読出しデータ保持用の第１のラッチ回路４０
Ａ，４０Ｂのデータ出力端子（Ｑ）よりライン７４，７
６を介して送られてくるデータ、第４レジスタ２６
（Ｃ）の出力端子からのデータ、電源端子ＶDDからの
“１”のデータ、電源端子ＶSSからの“０”のデータを
選択的に入力できるように構成されている。
【０１２１】図７において、ワーキング・レジスタ２６
の第２レジスタ２６（Ａ）、第３レジスタ２６（Ｂ）お
よび第４レジスタ２６（Ｃ）もそれぞれＤ型フリップ・
フロップからなる。第３レジスタ２６（Ｂ）および第４
レジスタ２６（Ｃ）のデータ出力端子（Ｑ）はそれぞれ
ＡＬＵ２４の入力端子の１つに直接接続されている。第
２レジスタ２６（Ａ）のデータ出力端子２６（Ｑ）はＡ
ＮＤ回路８２の一方の入力端子に接続されている。ＡＮ
Ｄ回路８２の他方の入力端子にはＯＲ回路８０の出力端
子が接続され、ＡＮＤ回路８２の出力端子はＡＬＵ２４
の入力端子の１つに接続されている。
の第２レジスタ２６（Ａ）、第３レジスタ２６（Ｂ）お
よび第４レジスタ２６（Ｃ）もそれぞれＤ型フリップ・
フロップからなる。第３レジスタ２６（Ｂ）および第４
レジスタ２６（Ｃ）のデータ出力端子（Ｑ）はそれぞれ
ＡＬＵ２４の入力端子の１つに直接接続されている。第
２レジスタ２６（Ａ）のデータ出力端子２６（Ｑ）はＡ
ＮＤ回路８２の一方の入力端子に接続されている。ＡＮ
Ｄ回路８２の他方の入力端子にはＯＲ回路８０の出力端
子が接続され、ＡＮＤ回路８２の出力端子はＡＬＵ２４
の入力端子の１つに接続されている。
【０１２２】第１レジスタ２６（Ｍ）からのデータはＯ
Ｒ回路８０で制御信号（マイクロ命令）ＭＣ0 により条
件的にＡＮＤ回路８２へ送られ、ここで第２レジスタ２
６（Ａ）からのデータとの論理積がとられることで、乗
算が行われる。ＡＮＤ回路８２からの乗算結果のデータ
はＡＬＵ２４で第３レジスタ２６（Ｂ）または第４レジ
スタ２６（Ｃ）からのデータと加算され、これにより１
サイクルで積和演算が行えるようになっている。ＡＬＵ
２４の出力端子より得られる演算結果のデータつまり和
出力（ＳＭ）、キャリー（ＣＹ）およびボロー（ＢＷ）
は各部に与えられる。
Ｒ回路８０で制御信号（マイクロ命令）ＭＣ0 により条
件的にＡＮＤ回路８２へ送られ、ここで第２レジスタ２
６（Ａ）からのデータとの論理積がとられることで、乗
算が行われる。ＡＮＤ回路８２からの乗算結果のデータ
はＡＬＵ２４で第３レジスタ２６（Ｂ）または第４レジ
スタ２６（Ｃ）からのデータと加算され、これにより１
サイクルで積和演算が行えるようになっている。ＡＬＵ
２４の出力端子より得られる演算結果のデータつまり和
出力（ＳＭ）、キャリー（ＣＹ）およびボロー（ＢＷ）
は各部に与えられる。
【０１２３】第２および第３レジスタ２６（Ａ），２６
（Ｂ）にそれぞれ対応する演算データ選択用の第２およ
び第３マルチプレクサ４８Ｂ，４８Ｃは、上記した第１
マルチプレクサ４８Ａと同じ回路構成で同じ配線接続
（入力データが同じ）になっている。
（Ｂ）にそれぞれ対応する演算データ選択用の第２およ
び第３マルチプレクサ４８Ｂ，４８Ｃは、上記した第１
マルチプレクサ４８Ａと同じ回路構成で同じ配線接続
（入力データが同じ）になっている。
【０１２４】第４マルチプレクサ４８Ｄは、回路構成は
同じであるが、配線接続つまり入力データが一部異なっ
ている。第４マルチプレクサ４８Ｄは、第４レジスタ２
６（Ｃ）のデータ出力端子（Ｑ）からのデータ（ＮＯ
Ｐ）、読出しデータ保持用の第１のラッチ回路４０Ａ，
４０Ｂのデータ出力端子（Ｑ）よりライン７４，７６を
介して送られてくるデータ、第２レジスタ２６（Ａ）の
出力端子からのデータ、ＡＬＵ２４の出力端子からのキ
ャリー出力（ＣＹ）およびボロー（ＢＷ）のデータ、電
源端子ＶDDからの“１”のデータおよび電源端子ＶSSか
らの“０”のデータを選択的に入力できるように構成さ
れている。
同じであるが、配線接続つまり入力データが一部異なっ
ている。第４マルチプレクサ４８Ｄは、第４レジスタ２
６（Ｃ）のデータ出力端子（Ｑ）からのデータ（ＮＯ
Ｐ）、読出しデータ保持用の第１のラッチ回路４０Ａ，
４０Ｂのデータ出力端子（Ｑ）よりライン７４，７６を
介して送られてくるデータ、第２レジスタ２６（Ａ）の
出力端子からのデータ、ＡＬＵ２４の出力端子からのキ
ャリー出力（ＣＹ）およびボロー（ＢＷ）のデータ、電
源端子ＶDDからの“１”のデータおよび電源端子ＶSSか
らの“０”のデータを選択的に入力できるように構成さ
れている。
【０１２５】図８において、レジスタ・ファイルＲＦ1
の偶数側および奇数側のＤＲＡＭセル８４(EVEN)，８４
(ODD) およびセンスアンプ９０は、上記したレジスタ・
ファイルＲＦ0 におけるＤＲＡＭセル６２(EVEN)，６２
(ODD) およびセンスアンプ６４と同様の構成を有し、同
様の動作を行う。ただし、ＤＯＲ２０を構成する偶数側
および奇数側のＤＲＡＭセル８６(EVEN)，８６(ODD) に
接続される読出し用ビット線(DOR-DATA0) ，(DOR-DATA
1) は、該センスアンプ９０にではなく、ＳＶＰコア出
力回路のセンスアンプ（図示せず）に接続されている。
また、ＤＯＲ２０の偶数側および奇数側のＤＲＡＭセル
８６(EVEN)，８６(ODD) は出力画素データのビット数に
対応した段数（たとえば１６段）に多段接続されてい
る。
の偶数側および奇数側のＤＲＡＭセル８４(EVEN)，８４
(ODD) およびセンスアンプ９０は、上記したレジスタ・
ファイルＲＦ0 におけるＤＲＡＭセル６２(EVEN)，６２
(ODD) およびセンスアンプ６４と同様の構成を有し、同
様の動作を行う。ただし、ＤＯＲ２０を構成する偶数側
および奇数側のＤＲＡＭセル８６(EVEN)，８６(ODD) に
接続される読出し用ビット線(DOR-DATA0) ，(DOR-DATA
1) は、該センスアンプ９０にではなく、ＳＶＰコア出
力回路のセンスアンプ（図示せず）に接続されている。
また、ＤＯＲ２０の偶数側および奇数側のＤＲＡＭセル
８６(EVEN)，８６(ODD) は出力画素データのビット数に
対応した段数（たとえば１６段）に多段接続されてい
る。
【０１２６】画像データの出力時には、ラッチ回路９２
およびバッファ９４からなるポインタの制御により、所
定のタイミングでＤＯＲ２０の当該ブロック（Ｋ）の全
て（３２個）のＤＲＡＭセル８６(EVEN)，８６(ODD) よ
り（３２ビットの）データが当該プロセッサ・エレメト
ＰＥK 分の最終処理結果の画素データＤK'としてそれぞ
れ対応する読出し用ビット線(DOR-DATA0) ，(DOR-DATA
1) 上に読み出され、１水平走査線上の先行する画素デ
ータＤ1'，Ｄ2', …ＤK-1', の後端に繋がるようにして
出力される。
およびバッファ９４からなるポインタの制御により、所
定のタイミングでＤＯＲ２０の当該ブロック（Ｋ）の全
て（３２個）のＤＲＡＭセル８６(EVEN)，８６(ODD) よ
り（３２ビットの）データが当該プロセッサ・エレメト
ＰＥK 分の最終処理結果の画素データＤK'としてそれぞ
れ対応する読出し用ビット線(DOR-DATA0) ，(DOR-DATA
1) 上に読み出され、１水平走査線上の先行する画素デ
ータＤ1'，Ｄ2', …ＤK-1', の後端に繋がるようにして
出力される。
【０１２７】図９は、本実施例のＳＶＰ１０による動画
像リアルタイム処理の一例を示す。この画像処理装置に
おいて、動き検出１１４、動き適応Ｙ／Ｃ分離１１６、
動き適応走査線補間１１８、画質補正１２０、色復調Ａ
ＣＣ／ＡＣＫ分離１２２、走査線補間１２４およびカラ
ーマトリクス１２６の各処理がＳＶＰ１０によって行わ
れる。
像リアルタイム処理の一例を示す。この画像処理装置に
おいて、動き検出１１４、動き適応Ｙ／Ｃ分離１１６、
動き適応走査線補間１１８、画質補正１２０、色復調Ａ
ＣＣ／ＡＣＫ分離１２２、走査線補間１２４およびカラ
ーマトリクス１２６の各処理がＳＶＰ１０によって行わ
れる。
【０１２８】アナログの複合映像信号ＶＳは、Ａ／Ｄ変
換器１００でディジタル信号（画像データ）に変換され
たうえでフレームメモリ１０２，１０４を介してＳＶＰ
１０に入力される。ＳＶＰ１０内では、入力画像データ
とそれより１フレームおよび２フレーム遅延した画像デ
ータとから画像の動きを検出する（１０４）。なお、誤
検出を防ぐため、フィールドメモリ１１０を用いてい
る。そして、入力画像データとそれより１フレーム遅延
した画像データとから動き検出信号ＭＣを用いて動き適
応のＹ／Ｃ分離を行い、輝度信号Ｙを取り出す（１１
６）。この輝度信号Ｙに対して、動き適応走査線補間
（１１８）および画質補正（１２０）の処理を施す。色
信号については、バーストロックＰＬＬ回路１０６で抽
出し、Ａ／Ｄ変換器１０８でディジタル化した色復搬送
波ｆscを用いて色復調ＡＣＣ／ＡＣＫ（１２２）で色差
信号Ｒ−Ｙ／Ｂ−Ｙを復調し、フィールド内走査線補間
（１２４）を施す。最後に、輝度信号および色信号につ
いてカラー・マトリクス演算（１２６）を行い、Ｄ／Ａ
変換器１２８を通して倍速のアナログ原色信号ＲＧＢと
して出力する。
換器１００でディジタル信号（画像データ）に変換され
たうえでフレームメモリ１０２，１０４を介してＳＶＰ
１０に入力される。ＳＶＰ１０内では、入力画像データ
とそれより１フレームおよび２フレーム遅延した画像デ
ータとから画像の動きを検出する（１０４）。なお、誤
検出を防ぐため、フィールドメモリ１１０を用いてい
る。そして、入力画像データとそれより１フレーム遅延
した画像データとから動き検出信号ＭＣを用いて動き適
応のＹ／Ｃ分離を行い、輝度信号Ｙを取り出す（１１
６）。この輝度信号Ｙに対して、動き適応走査線補間
（１１８）および画質補正（１２０）の処理を施す。色
信号については、バーストロックＰＬＬ回路１０６で抽
出し、Ａ／Ｄ変換器１０８でディジタル化した色復搬送
波ｆscを用いて色復調ＡＣＣ／ＡＣＫ（１２２）で色差
信号Ｒ−Ｙ／Ｂ−Ｙを復調し、フィールド内走査線補間
（１２４）を施す。最後に、輝度信号および色信号につ
いてカラー・マトリクス演算（１２６）を行い、Ｄ／Ａ
変換器１２８を通して倍速のアナログ原色信号ＲＧＢと
して出力する。
【０１２９】従来のＳＶＰは、１走査線期間内に各プロ
セッサ・エレメントｐｅk で可能な演算回数（スループ
ット）に限界があった。このため、従来は、上記のよう
な動画像のリアルタイム処理を行うために、複数個たと
えば３個のＳＶＰを縦続接続して、各部の処理を分担さ
せていた。本実施例のＳＶＰは、各プロセッサ・エレメ
ントＰＥK のスループットが大幅（４倍）に向上し、１
走査線期間内に４倍の回数の演算を実行できるため、１
個のＳＶＰで上記のような動画像のリアルタイム処理を
実現することができる。
セッサ・エレメントｐｅk で可能な演算回数（スループ
ット）に限界があった。このため、従来は、上記のよう
な動画像のリアルタイム処理を行うために、複数個たと
えば３個のＳＶＰを縦続接続して、各部の処理を分担さ
せていた。本実施例のＳＶＰは、各プロセッサ・エレメ
ントＰＥK のスループットが大幅（４倍）に向上し、１
走査線期間内に４倍の回数の演算を実行できるため、１
個のＳＶＰで上記のような動画像のリアルタイム処理を
実現することができる。
【０１３０】図１０は、上記した実施例の一変形例によ
るプロセッサ・エレメントＰＥK'の基本構成を示す。こ
のプロセッサ・エレメントＰＥK'は、ハードウェア的に
は、上記実施例のプロセッサ・エレメントＰＥK の構成
（図３）からデータ保持用の第１のラッチ回路４０Ａ，
４０Ｂ、送信用のラッチ回路３２、書込みデータ保持用
のラッチ回路５６Ａ，５６Ｂを除去したものに相当す
る。クロックPCLK' は上記実施例におけるクロックPLCK
の１／２の速度、つまり従来のクロックの２倍の速度で
与えられる。
るプロセッサ・エレメントＰＥK'の基本構成を示す。こ
のプロセッサ・エレメントＰＥK'は、ハードウェア的に
は、上記実施例のプロセッサ・エレメントＰＥK の構成
（図３）からデータ保持用の第１のラッチ回路４０Ａ，
４０Ｂ、送信用のラッチ回路３２、書込みデータ保持用
のラッチ回路５６Ａ，５６Ｂを除去したものに相当す
る。クロックPCLK' は上記実施例におけるクロックPLCK
の１／２の速度、つまり従来のクロックの２倍の速度で
与えられる。
【０１３１】図１１は、このプロセッサ・エレメントＰ
ＥK'内の各部の動作のタイミングを示す。
ＥK'内の各部の動作のタイミングを示す。
【０１３２】たとえば命令Ｉi に対する処理についてみ
ると、第１サイクル＜ｍ’＞の前半部で、レジスタ・フ
ァイルＲＦ0,ＲＦ1 より命令Ｉi で指定されたデータが
読み出されると（ＤＡＴＡ ＲＥＡＤ）、この読み出さ
れたデータは第１サイクル＜ｍ’＞の後半部でＬＲ通信
部２８の送信用マルチプレクサ３０で選択ののち直ちに
左右隣の所定数のプロセッサ・エレメントへ送信され
る。したがって、当該プロセッサ・エレメントＰＥK'の
ＬＲ通信部２８の受信用マルチプレクサ３４，３６にお
いても、第１サイクル＜ｍ’＞の後半部でそれら左右隣
の所定数のマルチプレクサからのデータを受け取る（Ｌ
ＲＣＯＭ）。
ると、第１サイクル＜ｍ’＞の前半部で、レジスタ・フ
ァイルＲＦ0,ＲＦ1 より命令Ｉi で指定されたデータが
読み出されると（ＤＡＴＡ ＲＥＡＤ）、この読み出さ
れたデータは第１サイクル＜ｍ’＞の後半部でＬＲ通信
部２８の送信用マルチプレクサ３０で選択ののち直ちに
左右隣の所定数のプロセッサ・エレメントへ送信され
る。したがって、当該プロセッサ・エレメントＰＥK'の
ＬＲ通信部２８の受信用マルチプレクサ３４，３６にお
いても、第１サイクル＜ｍ’＞の後半部でそれら左右隣
の所定数のマルチプレクサからのデータを受け取る（Ｌ
ＲＣＯＭ）。
【０１３３】第２サイクル＜ｍ＋１’＞に入ると、その
サイクル始めにクロックPCLK' の立ち上がりで、演算デ
ータ選択用マルチプレクサ４８Ａ〜４８Ｄからの読出し
データまたは受信データがワーキング・レジスタ２６
（Ｍ，Ａ，Ｂ，Ｃ）に取り込まれる。同時に、データ保
持用のラッチ回路５４Ａ，５４Ｂにレジスタ・ファイル
ＲＦ0,ＲＦ1 からの読出しデータが取り込まれ、受信用
マルチプレクサ３４，３６からの受信データが受信デー
タ保持用ラッチ回路５０Ａ，５０Ｂに取り込まれる。Ａ
ＬＵ２４は、ワーキング・レジスタ２６（Ｍ，Ａ，Ｂ，
Ｃ）に取り込まれたデータ（命令Ｉi で指定されたデー
タ）について所定の演算を実行し、演算結果を出力する
（ＡＬＵ）。この演算結果のデータは、書込みデータ選
択用マルチプレクサ５２Ａ，５２Ｂに与えられる。
サイクル始めにクロックPCLK' の立ち上がりで、演算デ
ータ選択用マルチプレクサ４８Ａ〜４８Ｄからの読出し
データまたは受信データがワーキング・レジスタ２６
（Ｍ，Ａ，Ｂ，Ｃ）に取り込まれる。同時に、データ保
持用のラッチ回路５４Ａ，５４Ｂにレジスタ・ファイル
ＲＦ0,ＲＦ1 からの読出しデータが取り込まれ、受信用
マルチプレクサ３４，３６からの受信データが受信デー
タ保持用ラッチ回路５０Ａ，５０Ｂに取り込まれる。Ａ
ＬＵ２４は、ワーキング・レジスタ２６（Ｍ，Ａ，Ｂ，
Ｃ）に取り込まれたデータ（命令Ｉi で指定されたデー
タ）について所定の演算を実行し、演算結果を出力する
（ＡＬＵ）。この演算結果のデータは、書込みデータ選
択用マルチプレクサ５２Ａ，５２Ｂに与えられる。
【０１３４】マルチプレクサ５２Ａ，５２Ｂは、ＡＬＵ
２４からのデータ、データ保持用ラッチ回路５４Ａ，５
４Ｂおよび受信データ保持用ラッチ回路５０Ａ，５０Ｂ
からのデータの中からいずれか１つを選択する。この選
択されたデータは、第２サイクル＜ｍ＞の後半部でレジ
スタ・ファイルＲＦ0,ＲＦ1 に書き込まれる（ＷＲＩＴ
Ｅ ＢＡＣＫ）。
２４からのデータ、データ保持用ラッチ回路５４Ａ，５
４Ｂおよび受信データ保持用ラッチ回路５０Ａ，５０Ｂ
からのデータの中からいずれか１つを選択する。この選
択されたデータは、第２サイクル＜ｍ＞の後半部でレジ
スタ・ファイルＲＦ0,ＲＦ1 に書き込まれる（ＷＲＩＴ
Ｅ ＢＡＣＫ）。
【０１３５】このように、このプロセッサ・エレメント
ＰＥK'では、１つの命令Ｉi について、第１サイクル＜
ｍ’＞の期間中にレジスタ・ファイルＲＦ0,ＲＦ1 より
データを読み出す第１のステップ（ＤＡＴＡ ＲＥＡ
Ｄ）と左右隣の所定数のプロセッサ・エレメントと条件
的にデータをやりとりする第２のステップ（ＬＲＣＯ
Ｍ）とを実行し、次の第２サイクル＜ｍ＋１’＞の期間
中に上記第１および第２ステップで得られたデータにつ
いて演算を行う第３のステップと上記第１，第２および
第３のステップで得られたデータの中のいずれかをレジ
スタ・ファイルＲＦ0,ＲＦ1 へ書き込む第４のステップ
（ＷＲＩＴＥ ＢＡＣＫ）とを実行するようにしてい
る。
ＰＥK'では、１つの命令Ｉi について、第１サイクル＜
ｍ’＞の期間中にレジスタ・ファイルＲＦ0,ＲＦ1 より
データを読み出す第１のステップ（ＤＡＴＡ ＲＥＡ
Ｄ）と左右隣の所定数のプロセッサ・エレメントと条件
的にデータをやりとりする第２のステップ（ＬＲＣＯ
Ｍ）とを実行し、次の第２サイクル＜ｍ＋１’＞の期間
中に上記第１および第２ステップで得られたデータにつ
いて演算を行う第３のステップと上記第１，第２および
第３のステップで得られたデータの中のいずれかをレジ
スタ・ファイルＲＦ0,ＲＦ1 へ書き込む第４のステップ
（ＷＲＩＴＥ ＢＡＣＫ）とを実行するようにしてい
る。
【０１３６】そして、２つの連続する命令Ｉi-1 ，Ｉi
に対しては、第１サイクル＜ｍ＞の期間中に、命令Ｉi
について第１のステップ（ＤＡＴＡ ＲＥＡＤ）および
第２のステップ（ＬＲＣＯＭ）を実行するのと同時に、
命令Ｉi-1 について第３のステップ（ＡＬＵ）および第
４のステップ（ＷＲＩＴＥ ＢＡＣＫ）を実行するよう
にしている。
に対しては、第１サイクル＜ｍ＞の期間中に、命令Ｉi
について第１のステップ（ＤＡＴＡ ＲＥＡＤ）および
第２のステップ（ＬＲＣＯＭ）を実行するのと同時に、
命令Ｉi-1 について第３のステップ（ＡＬＵ）および第
４のステップ（ＷＲＩＴＥ ＢＡＣＫ）を実行するよう
にしている。
【０１３７】このように、この変形例のプロセッサ・エ
レメントＰＥK'においては、従来の２倍の速度のクロッ
クを使用し、第１のステップ（ＤＡＴＡ ＲＥＡＤ）お
よび第２のステップ（ＬＲＣＯＭ）を１サイクル内で実
行するとともに第３のステップ（ＡＬＵ）および第４の
ステップ（ＷＲＩＴＥ ＢＡＣＫ）を１サイクル内で実
行し、連続する２つの命令について第１および第２のス
テップ（ＤＡＴＡ ＲＥＡＤ），（ＬＲＣＯＭ）と第３
および第４のステップ（ＡＬＵ），（ＷＲＩＴＥ ＢＡ
ＣＫ）とを各サイクルで同時に実行するようにしたの
で、単位時間または１水平走査期間中の演算回数を２倍
に向上させることができる。
レメントＰＥK'においては、従来の２倍の速度のクロッ
クを使用し、第１のステップ（ＤＡＴＡ ＲＥＡＤ）お
よび第２のステップ（ＬＲＣＯＭ）を１サイクル内で実
行するとともに第３のステップ（ＡＬＵ）および第４の
ステップ（ＷＲＩＴＥ ＢＡＣＫ）を１サイクル内で実
行し、連続する２つの命令について第１および第２のス
テップ（ＤＡＴＡ ＲＥＡＤ），（ＬＲＣＯＭ）と第３
および第４のステップ（ＡＬＵ），（ＷＲＩＴＥ ＢＡ
ＣＫ）とを各サイクルで同時に実行するようにしたの
で、単位時間または１水平走査期間中の演算回数を２倍
に向上させることができる。
【０１３８】次に、本発明の別の特徴について説明す
る。本実施例のプロセッサ・エレメントＰＥK は、従来
の４倍の速度のクロックPCLKで動作し、従来の１／４の
時間の１サイクル内でレジスタ・ファイルＲＦ0,ＲＦ1
よりデータを読み出すようにしている。これらのレジス
タ・ファイルＲＦ0,ＲＦ1 のメモリ素子として図５およ
び図８に示すように電流読出し形ＤＲＡＭセル６２(EVE
N), ６２(ODD) 、８６(EVEN), ８６(ODD) を用いた場
合、従来の読出し方法（図１９）ではそのような短いサ
イクル内での高速読み出しに対応することは難しい。
る。本実施例のプロセッサ・エレメントＰＥK は、従来
の４倍の速度のクロックPCLKで動作し、従来の１／４の
時間の１サイクル内でレジスタ・ファイルＲＦ0,ＲＦ1
よりデータを読み出すようにしている。これらのレジス
タ・ファイルＲＦ0,ＲＦ1 のメモリ素子として図５およ
び図８に示すように電流読出し形ＤＲＡＭセル６２(EVE
N), ６２(ODD) 、８６(EVEN), ８６(ODD) を用いた場
合、従来の読出し方法（図１９）ではそのような短いサ
イクル内での高速読み出しに対応することは難しい。
【０１３９】本実施例では、そのような電流読出し形Ｄ
ＲＡＭセルを高速に読み出すための新規な方法を用いて
いる。図１２に、この読出し方法の作用を示す。なお、
本実施例における電流読出し形ＤＲＡＭセル６２(EVE
N), ６２(ODD) 、８６(EVEN),８６(ODD) の回路構成自
体は従来のもの（図１８）と共通しているので、図１８
の回路を参照して説明する。
ＲＡＭセルを高速に読み出すための新規な方法を用いて
いる。図１２に、この読出し方法の作用を示す。なお、
本実施例における電流読出し形ＤＲＡＭセル６２(EVE
N), ６２(ODD) 、８６(EVEN),８６(ODD) の回路構成自
体は従来のもの（図１８）と共通しているので、図１８
の回路を参照して説明する。
【０１４０】図１２に示すように、本実施例では、プリ
チャージ制御信号ＸＰＣＨＧをアクティブ（Ｌレベル）
にすると同時に、読出し用ワード線ＲＷＬをアクティブ
（Ｈレベル）にする。これにより、ＰＭＯＳ型のプリチ
ャージ・トランジスタ２１４が導通すると同時に、ＮＭ
ＯＳ型のアクセス・トランジスタ２１２も導通する。
チャージ制御信号ＸＰＣＨＧをアクティブ（Ｌレベル）
にすると同時に、読出し用ワード線ＲＷＬをアクティブ
（Ｈレベル）にする。これにより、ＰＭＯＳ型のプリチ
ャージ・トランジスタ２１４が導通すると同時に、ＮＭ
ＯＳ型のアクセス・トランジスタ２１２も導通する。
【０１４１】したがって、キャパシタ２０６に“１”の
情報が記憶されているときは、電源電圧端子ＶDDよりプ
リチャージ・トランジスタ２１４を介して読出し用ビッ
ト線ＲＢＬに電流が流れこむ（給電する）一方で、読出
し用ビット線ＲＢＬよりアクセス・トランジスタ２１２
およびメモリセル・トランジスタ２１０を介してグラン
ド（ＶSS）側へ電流が流れる（放電する）。電圧端子Ｖ
DDからの給電量はグランド側への放電量よりも多いた
め、読出し用ビット線ＲＢＬの電位はグランド電位（Ｖ
SS）付近のＬレベルから時間の経過とともに上昇する
が、電源電圧ＶDD（３Ｖ）付近のＨレベルよりはかなり
低い（たとえば２Ｖ程度の）中間レベル（“Ｍ”）まで
にしか上昇しない。
情報が記憶されているときは、電源電圧端子ＶDDよりプ
リチャージ・トランジスタ２１４を介して読出し用ビッ
ト線ＲＢＬに電流が流れこむ（給電する）一方で、読出
し用ビット線ＲＢＬよりアクセス・トランジスタ２１２
およびメモリセル・トランジスタ２１０を介してグラン
ド（ＶSS）側へ電流が流れる（放電する）。電圧端子Ｖ
DDからの給電量はグランド側への放電量よりも多いた
め、読出し用ビット線ＲＢＬの電位はグランド電位（Ｖ
SS）付近のＬレベルから時間の経過とともに上昇する
が、電源電圧ＶDD（３Ｖ）付近のＨレベルよりはかなり
低い（たとえば２Ｖ程度の）中間レベル（“Ｍ”）まで
にしか上昇しない。
【０１４２】本実施例では、プリチャージの終了後も、
つまりプリチャージ制御信号ＸＰＣＨＧを非アクティブ
（Ｈレベル）にしてプリチャージ・トランジスタ２１４
をオフ状態にした後も、読出し用ワード線ＲＷＬをアク
ティブ（Ｈレベル）のままにしておく。これにより、読
出し用ビット線ＲＢＬは給電を断たれた状態で放電を継
続することになり、プリチャージが終了した時からビッ
ト線ＲＢＬの電圧は一転して下がり始める。そして、ビ
ット線ＲＢＬの電圧がＬレベルのしきい値（１．５Ｖ付
近）よりも下がった頃に、読出し制御信号ＲＥＡＤがア
クティブ（Ｈレベル）になり、センスアンプ２１６によ
ってビット線ＲＢＬの電圧が検知増幅され、“１”のデ
ータ（ＤＡＴＡ）が読み出される。
つまりプリチャージ制御信号ＸＰＣＨＧを非アクティブ
（Ｈレベル）にしてプリチャージ・トランジスタ２１４
をオフ状態にした後も、読出し用ワード線ＲＷＬをアク
ティブ（Ｈレベル）のままにしておく。これにより、読
出し用ビット線ＲＢＬは給電を断たれた状態で放電を継
続することになり、プリチャージが終了した時からビッ
ト線ＲＢＬの電圧は一転して下がり始める。そして、ビ
ット線ＲＢＬの電圧がＬレベルのしきい値（１．５Ｖ付
近）よりも下がった頃に、読出し制御信号ＲＥＡＤがア
クティブ（Ｈレベル）になり、センスアンプ２１６によ
ってビット線ＲＢＬの電圧が検知増幅され、“１”のデ
ータ（ＤＡＴＡ）が読み出される。
【０１４３】このように、本実施例では、アクセス・ト
ランジスタ２１２を導通させた状態の下で読出し用ビッ
ト線ＲＢＬをプリチャージすることで、メモリセルに
“１”の情報が記憶されているときはビット線ＲＢＬの
プリチャージ電圧をＬレベルのしきい値（１．５Ｖ付
近）とＨレベルの上限値（ＶDD付近）との間の中間レベ
ル（“Ｍ”）までしか上昇しないようにする。そして、
プリチャージ終了後は直ちに本来の放電を開始させてビ
ット線ＲＢＬの電圧を該中間レベル（“Ｍ”）より下げ
て、所定のタイミングでセンスアンプ２１６を活性化さ
せて記憶情報“１”に対応するビット線電圧（Ｈレベ
ル）を検知するようにしている。
ランジスタ２１２を導通させた状態の下で読出し用ビッ
ト線ＲＢＬをプリチャージすることで、メモリセルに
“１”の情報が記憶されているときはビット線ＲＢＬの
プリチャージ電圧をＬレベルのしきい値（１．５Ｖ付
近）とＨレベルの上限値（ＶDD付近）との間の中間レベ
ル（“Ｍ”）までしか上昇しないようにする。そして、
プリチャージ終了後は直ちに本来の放電を開始させてビ
ット線ＲＢＬの電圧を該中間レベル（“Ｍ”）より下げ
て、所定のタイミングでセンスアンプ２１６を活性化さ
せて記憶情報“１”に対応するビット線電圧（Ｈレベ
ル）を検知するようにしている。
【０１４４】このような読出し方法によれば、プリチャ
ージの終了時にアクセス・トランジスタ２１２は導通状
態になっているため、読出し用ビット線ＲＢＬの放電が
直ちに開始される。読出し用ワード線ＲＷＬがＨレベル
に立ち上がるのに幾らか遅延時間ｔd を要しても、それ
はプリチャージ期間中のことであるから、読み出し速度
には何の影響もない。そして、プリチャージの終了後は
ビット線ＲＢＬを中間レベル“Ｍ”の電位から放電させ
るため、短時間でＬレベルのしきい値を割らせることが
でき、そのぶん読出し制御信号ＲＥＡＤをアクティブに
するタイミングを早めることができる。
ージの終了時にアクセス・トランジスタ２１２は導通状
態になっているため、読出し用ビット線ＲＢＬの放電が
直ちに開始される。読出し用ワード線ＲＷＬがＨレベル
に立ち上がるのに幾らか遅延時間ｔd を要しても、それ
はプリチャージ期間中のことであるから、読み出し速度
には何の影響もない。そして、プリチャージの終了後は
ビット線ＲＢＬを中間レベル“Ｍ”の電位から放電させ
るため、短時間でＬレベルのしきい値を割らせることが
でき、そのぶん読出し制御信号ＲＥＡＤをアクティブに
するタイミングを早めることができる。
【０１４５】なお、キャパシタ２０６に“０”の情報が
記憶されているときは、メモリセル・トランジスタ２１
０がオフ状態になっているので、プリチャージ期間中に
読出し用ビット線ＲＢＬは放電することなく給電され、
ビット線電圧は図１２の一点鎖線ＦＧのように上昇して
電源電圧ＶDD付近のＨレベルに達する。そして、読出し
制御信号ＲＥＡＤがアクティブ（Ｈレベル）になると、
センスアンプ２１６によってビット線ＲＢＬの電圧が検
知増幅され、“０”のデータ（ＤＡＴＡ）が読み出され
る。
記憶されているときは、メモリセル・トランジスタ２１
０がオフ状態になっているので、プリチャージ期間中に
読出し用ビット線ＲＢＬは放電することなく給電され、
ビット線電圧は図１２の一点鎖線ＦＧのように上昇して
電源電圧ＶDD付近のＨレベルに達する。そして、読出し
制御信号ＲＥＡＤがアクティブ（Ｈレベル）になると、
センスアンプ２１６によってビット線ＲＢＬの電圧が検
知増幅され、“０”のデータ（ＤＡＴＡ）が読み出され
る。
【０１４６】このように、本実施例による読出し方法に
よれば、電流読出し形ＤＲＡＭセルの読出し速度を大幅
に短縮することができる。実際、従来の方法によれば読
出しサイクルＴR に１７ナノ秒は要していた。本実施例
の読出し方法によれば、読出しサイクルＴR を１０ナノ
秒以下に短くすることが可能である。
よれば、電流読出し形ＤＲＡＭセルの読出し速度を大幅
に短縮することができる。実際、従来の方法によれば読
出しサイクルＴR に１７ナノ秒は要していた。本実施例
の読出し方法によれば、読出しサイクルＴR を１０ナノ
秒以下に短くすることが可能である。
【０１４７】図１３は、読出し用ビット線ＲＢＬ上のプ
リチャージ・トランジスタ２１４とメモリセルとの間に
常時導通状態のトランジスタ１３０を挿入したものであ
る。かかる構成例によれば、読出し用ビット線ＲＢＬに
おけるプリチャージ電圧の上記中間レベル（“Ｍ”）を
下げる方向に調整することができる。
リチャージ・トランジスタ２１４とメモリセルとの間に
常時導通状態のトランジスタ１３０を挿入したものであ
る。かかる構成例によれば、読出し用ビット線ＲＢＬに
おけるプリチャージ電圧の上記中間レベル（“Ｍ”）を
下げる方向に調整することができる。
【０１４８】本発明の読出し方法は、上記の電流読出し
形ＤＲＡＭセルに限られるものでなく、他の電流読出し
形メモリセルにも適用することができる。たとえば、図
１４に示すようなマスクＲＯＭ（Read Only Memory) セ
ル１３２や図１５に示すようなＳＲＡＭ（Static Rando
m Access Memory ）セル１３４にも本発明の読出し方法
を用いることができる。なお、図１４のＲＯＭセル１３
２および図１５のＳＲＡＭセルにおいて、上記アクセス
・トランジスタ２１２と同様の作用を奏するトランジス
タには同一の符号（２１２）を付してある。
形ＤＲＡＭセルに限られるものでなく、他の電流読出し
形メモリセルにも適用することができる。たとえば、図
１４に示すようなマスクＲＯＭ（Read Only Memory) セ
ル１３２や図１５に示すようなＳＲＡＭ（Static Rando
m Access Memory ）セル１３４にも本発明の読出し方法
を用いることができる。なお、図１４のＲＯＭセル１３
２および図１５のＳＲＡＭセルにおいて、上記アクセス
・トランジスタ２１２と同様の作用を奏するトランジス
タには同一の符号（２１２）を付してある。
【０１４９】本発明によるＳＩＭＤ型のディジタル信号
処理装置は、上記実施例におけるような画像信号処理に
限るものではなく、任意のディジタル信号処理に適用可
能なものである。したがって、１サイクル内で同時に実
行されるべき複数のステップの組み合わせも任意に設定
することが可能である。
処理装置は、上記実施例におけるような画像信号処理に
限るものではなく、任意のディジタル信号処理に適用可
能なものである。したがって、１サイクル内で同時に実
行されるべき複数のステップの組み合わせも任意に設定
することが可能である。
【０１５０】
【発明の効果】以上説明したように、本発明のディジタ
ル信号処理方法または装置によれば、同一の処理を並列
的に実行する複数のプロセッサ・エレメントの各々にお
いて、記憶手段よりデータを読み出す第１のステップ
と、通信手段が隣の所定数のプロセッサ・エレメントと
条件的にデータをやりとりする第２のステップと、演算
手段で演算を行う第３のステップと、第１，第２および
第３のステップで得られたデータの中のいずれかを記憶
手段に書き込む第４のステップとを順次実行し、連続す
る複数の命令についてそれら４つのステップの中の少な
くとも２つを同時に実行することで、単位時間当たりの
命令実行回数を増大させ、スループットを上げることが
できる。
ル信号処理方法または装置によれば、同一の処理を並列
的に実行する複数のプロセッサ・エレメントの各々にお
いて、記憶手段よりデータを読み出す第１のステップ
と、通信手段が隣の所定数のプロセッサ・エレメントと
条件的にデータをやりとりする第２のステップと、演算
手段で演算を行う第３のステップと、第１，第２および
第３のステップで得られたデータの中のいずれかを記憶
手段に書き込む第４のステップとを順次実行し、連続す
る複数の命令についてそれら４つのステップの中の少な
くとも２つを同時に実行することで、単位時間当たりの
命令実行回数を増大させ、スループットを上げることが
できる。
【０１５１】また、本発明の電流読出し形メモリセル読
出し方法によれば、制御端子がワード線に接続されてい
るメモリセルのトランジスタを導通させた状態の下で、
読出し用ビット線を所定時間プリチャージし、かつ所定
のタイミングでセンスアンプにビット線の電圧を検知さ
せるようにしたので、プリチャージ終了時からビット線
の電圧が確定する迄の時間を大幅に短縮して、読出し速
度を向上させることができる。
出し方法によれば、制御端子がワード線に接続されてい
るメモリセルのトランジスタを導通させた状態の下で、
読出し用ビット線を所定時間プリチャージし、かつ所定
のタイミングでセンスアンプにビット線の電圧を検知さ
せるようにしたので、プリチャージ終了時からビット線
の電圧が確定する迄の時間を大幅に短縮して、読出し速
度を向上させることができる。
【図１】本発明の一実施例によるＳＩＭＤ型ディジタル
信号処理装置を適用したＳＶＰの構成を示すブロック図
である。
信号処理装置を適用したＳＶＰの構成を示すブロック図
である。
【図２】実施例のＳＶＰの作用を概略的に説明するため
の模式図である。
の模式図である。
【図３】実施例のＳＶＰにおけるプロセッサ・エレメン
トの基本構成を示すブロック図である。
トの基本構成を示すブロック図である。
【図４】実施例におけるプロセッサ・エレメント内の各
処理動作のタイミングを示すタイミング図である。
処理動作のタイミングを示すタイミング図である。
【図５】実施例におけるプロセッサ・エレメントを含む
ＳＶＰの各ブロックの具体的構成を示す回路図である。
ＳＶＰの各ブロックの具体的構成を示す回路図である。
【図６】実施例におけるプロセッサ・エレメントを含む
ＳＶＰの各ブロックの具体的構成を示す回路図である。
ＳＶＰの各ブロックの具体的構成を示す回路図である。
【図７】実施例におけるプロセッサ・エレメントを含む
ＳＶＰの各ブロックの具体的構成を示す回路図である。
ＳＶＰの各ブロックの具体的構成を示す回路図である。
【図８】実施例におけるプロセッサ・エレメントを含む
ＳＶＰの各ブロックの具体的構成を示す回路図である。
ＳＶＰの各ブロックの具体的構成を示す回路図である。
【図９】実施例におけるＳＶＰによる動画像リアルタイ
ム処理の一例を示すブロック図である。
ム処理の一例を示すブロック図である。
【図１０】実施例におけるプロセッサ・エレメントの一
変形例の構成を示すブロック図である。
変形例の構成を示すブロック図である。
【図１１】図１０のプロセッサ・エレメントの各処理動
作のタイミングを示すタイミング図である。
作のタイミングを示すタイミング図である。
【図１２】本発明の一実施例における電流読出し形ＤＲ
ＡＭセルの読出し方法の作用を示す信号波形図である。
ＡＭセルの読出し方法の作用を示す信号波形図である。
【図１３】実施例における電流読出し形ＤＲＡＭセル読
出し回路の一変形例を示す回路図である。
出し回路の一変形例を示す回路図である。
【図１４】本発明の読出し方法の適用可能なマスクＲＯ
Ｍセルの読出し回路の一例を示す回路図である。
Ｍセルの読出し回路の一例を示す回路図である。
【図１５】本発明の読出し方法の適用可能なＳＲＡＭセ
ルの読出し回路の一例を示す回路図である。
ルの読出し回路の一例を示す回路図である。
【図１６】従来のＳＩＭＤ型ディジタル信号処理装置を
含むＳＶＰの構成を示すブロック図である。
含むＳＶＰの構成を示すブロック図である。
【図１７】従来のＳＩＭＤ型ディジタル信号処理装置に
おけるプロセッサ・エレメント内の各動作処理のタイミ
ングを示すタイミング図である。
おけるプロセッサ・エレメント内の各動作処理のタイミ
ングを示すタイミング図である。
【図１８】電流読出し形ＤＲＡＭセルの読出し回路の構
成を示す回路図である。
成を示す回路図である。
【図１９】従来の読出し方法による電流読出し形ＤＲＡ
Ｍセルの読出し時の図１８の各部の信号の波形を示す信
号波形図である。
Ｍセルの読出し時の図１８の各部の信号の波形を示す信
号波形図である。
１０ ＳＶＰ １２ ＳＶＰコア １４ 命令発生回路（ＩＧ） １６ データ入力レジスタ（ＤＩＲ） １８ ＳＩＭＤ型ディジタタル信号処理部 ２０ データ出力レジスタ（ＤＯＲ） ２４ 演算論理ユニット（ＡＬＵ） ２６ ワーキング・レジスタ ２８ ＬＲ通信部 ３０ 送信用マルチプレクサ ３２ 送信用ラッチ回路 ３４，３６ 受信用マルチプレクサ ４０Ａ，４０Ｂ 読出しデータ保持用ラッチ回路 ４８Ａ〜４８Ｄ 演算データ選択用マルチプレクサ ５０Ａ，５０Ｂ 受信データ保持用ラッチ回路 ５２Ａ，５２Ｂ 書込みデータ選択用マルチプレクサ ５４Ａ，５４Ｂ 読出しデータ保持用ラッチ回路 ５６Ａ，５６Ｂ 書込みデータ選択用ラッチ回路
Claims (6)
- 【請求項１】 複数のプロセッサ・エレメントを並列に
配置し、各々の命令に応じて前記複数のプロセッサ・エ
レメントに同一の処理を並列的に実行させるようにした
ディジタル信号処理方法において、 各々の前記プロセッサ・エレメントに、演算前または演
算後のデータを保持する１つまたは複数の記憶手段と、
隣りの所定数の前記プロセッサ・エレメントとデータを
やりとりする通信手段と、前記記憶手段より読み出され
たデータおよび／または前記通信手段が受け取ったデー
タについて所定の演算を行う演算手段とを設け、 各々の命令について前記記憶手段よりデータを読み出す
第１のステップと、前記通信手段が前記隣りの所定数の
プロセッサ・エレメントと条件的にデータをやりとりす
る第２のステップと、前記演算手段で前記所定の演算を
行う第３のステップと、前記第１、第２および第３のス
テップで得られたデータの中のいずれかを前記記憶手段
に書き込む第４のステップとを順次実行し、 連続する複数の命令について前記第１，第２，第３およ
び第４のステップの中の少なくとも２つを同時に実行す
るディジタル信号処理方法。 - 【請求項２】 前記第１，第２，第３および第４のステ
ップの各々を１サイクル内で実行し、連続する４つの命
令についてそれぞれ前記第１，第２，第３および第４の
ステップを各サイクルで同時に実行する請求項１に記載
のディジタル信号処理方法。 - 【請求項３】 前記第１および第２のステップを１サイ
クル内で実行するとともに前記第３および第４のステッ
プを１サイクル内で実行し、連続する２つの命令につい
てそれぞれ前記第１および第２のステップと前記第３お
よび第４のステップとを同時に実行する請求項１に記載
のディジタル信号処理方法。 - 【請求項４】 複数のプロセッサ・エレメントを並列に
配置してなり、１つの命令に応じて前記複数のプロセッ
サ・エレメントに同一の処理を並列的に実行させるよう
にしたディジタル信号処理装置において、各々の前記プ
ロセッサ・エレメントが、 演算前または演算後のデータを保持する１つまたは複数
の記憶手段と、 隣りの所定数の前記プロセッサ・エレメントとデータを
やりとりする通信手段と、 前記記憶手段より読み出されたデータおよび／または前
記通信手段が受け取ったデータについて所定の演算を行
う演算手段と、 前記記憶手段のデータ出力端子に接続されたデータ入力
端子と前記演算手段のデータ入力端子に接続されたデー
タ出力端子とを有し、第１のサイクルで前記記憶手段よ
り読み出されたデータを次の第２のサイクルで取り込む
第１のラッチ手段と、 前記第１のラッチ手段のデータ出力端子に接続されたデ
ータ入力端子を有し、前記第２のサイクルの次の第３の
サイクルで前記第１のラッチ手段からのデータを取り込
む第２のラッチ手段と、 前記通信手段に接続されたデータ入力端子を有し、前記
第２のサイクルで前記通信手段が前記隣の所定数のプロ
セッサ・エレメントの中のいずれかから条件的に受け取
ったデータを前記第３のサイクルで取り込む第３のラッ
チ手段と、 前記第２および第３のラッチ手段のそれぞれのデータ出
力端子ならびに前記演算手段のデータ出力端子に接続さ
れたデータ入力端子と前記記憶手段のデータ入力端子に
接続されたデータ出力端子とを有し、前記第３のサイク
ルの次の第４のサイクルで前記演算手段からのデータ、
第２のラッチ手段からのデータまたは前記第２のラッチ
手段からのデータのいずれかを選択的に取り込む第４の
ラッチ手段とを具備し、 前記第４のサイクルで前記第４のラッチ手段からのデー
タを前記記憶手段に書き込むディジタル信号処理装置。 - 【請求項５】 複数のプロセッサ・エレメントを並列に
配置してなり、１つの命令に応じて前記複数のプロセッ
サ・エレメントに同一の処理を並列的に実行させるよう
にしたディジタル信号処理装置において、各々の前記プ
ロセッサ・エレメントが、 演算前または演算後のデータを保持する１つまたは複数
の記憶手段と、 隣りの所定数の前記プロセッサ・エレメントとデータを
やりとりする通信手段と、 前記記憶手段より読み出されたデータおよび／または前
記通信手段が受け取ったデータについて所定の演算を行
う演算手段と、 前記記憶手段のデータ出力端子に接続されたデータ入力
端子と前記演算手段のデータ入力端子に接続されたデー
タ出力端子とを有し、第１のサイクルで前記記憶手段よ
り読み出されたデータを次の第２のサイクルで取り込む
第１のラッチ手段と、 前記通信手段に接続されたデータ入力端子と前記記憶手
段のデータ入力端子に接続されたデータ出力端子とを有
し、前記第１のサイクルで前記通信手段が前記隣の所定
数のプロセッサ・エレメントの中のいずれかから条件的
に受け取ったデータを前記第２のサイクルで取り込む第
２のラッチ手段とを具備し、 前記第２のサイクルで前記演算手段からのデータ、前記
第１のラッチ手段からのデータまたは前記第２のラッチ
手段からのデータのいずれかを選択的に前記記憶手段に
書き込むディジタル信号処理装置。 - 【請求項６】 制御端子がワード線に接続されたトラン
ジスタと記憶情報を保持する記憶情報保持部とを含むメ
モリセルをビット線を介してセンスアンプに接続し、前
記トランジスタを導通させた時に前記記憶情報の内容に
応じて条件的に前記ビット線と前記トランジスタとの間
で電流が流れるようにし、前記ビット線の電圧を前記セ
ンスアンプで検知することによって前記記憶情報を読み
出すようにした電流読出し形メモリセルの読出し方法に
おいて、 前記トランジスタを導通させた状態の下で前記ビット線
を所定時間プリチャージし、かつ所定のタイミングで前
記センスアンプに前記ビット線の電圧を検知させるメモ
リセル読出し方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7024748A JPH08194679A (ja) | 1995-01-19 | 1995-01-19 | ディジタル信号処理方法及び装置並びにメモリセル読出し方法 |
| DE69628222T DE69628222T2 (de) | 1995-01-19 | 1996-01-16 | Verfahren und Vorrichtung zur digitalen Signalverarbeitung |
| EP96100524A EP0733981B1 (en) | 1995-01-19 | 1996-01-16 | Digital signal processing method and apparatus |
| KR1019960001114A KR960029967A (ko) | 1995-01-19 | 1996-01-19 | 디지탈 신호 처리 방법 및 장치, 및 메모리 셀 독출 방법 |
| TW085104322A TW302456B (ja) | 1995-01-19 | 1996-04-12 | |
| US08/862,573 US5860084A (en) | 1995-01-19 | 1997-05-23 | Method for reading data in a memory cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7024748A JPH08194679A (ja) | 1995-01-19 | 1995-01-19 | ディジタル信号処理方法及び装置並びにメモリセル読出し方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08194679A true JPH08194679A (ja) | 1996-07-30 |
Family
ID=12146772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7024748A Pending JPH08194679A (ja) | 1995-01-19 | 1995-01-19 | ディジタル信号処理方法及び装置並びにメモリセル読出し方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5860084A (ja) |
| EP (1) | EP0733981B1 (ja) |
| JP (1) | JPH08194679A (ja) |
| KR (1) | KR960029967A (ja) |
| DE (1) | DE69628222T2 (ja) |
| TW (1) | TW302456B (ja) |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3211676B2 (ja) * | 1996-08-27 | 2001-09-25 | 日本電気株式会社 | 画像処理方法および装置 |
| US6754802B1 (en) * | 2000-08-25 | 2004-06-22 | Micron Technology, Inc. | Single instruction multiple data massively parallel processor systems on a chip and system using same |
| US6912638B2 (en) * | 2001-06-28 | 2005-06-28 | Zoran Corporation | System-on-a-chip controller |
| US6903964B2 (en) * | 2002-06-28 | 2005-06-07 | Freescale Semiconductor, Inc. | MRAM architecture with electrically isolated read and write circuitry |
| JP4170952B2 (ja) * | 2004-01-30 | 2008-10-22 | 株式会社東芝 | 半導体記憶装置 |
| JP4010334B2 (ja) * | 2005-06-30 | 2007-11-21 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| KR100826695B1 (ko) | 2005-06-30 | 2008-04-30 | 세이코 엡슨 가부시키가이샤 | 집적 회로 장치 및 전자 기기 |
| US20070001984A1 (en) * | 2005-06-30 | 2007-01-04 | Seiko Epson Corporation | Integrated circuit device and electronic instrument |
| JP4010335B2 (ja) * | 2005-06-30 | 2007-11-21 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| US7564734B2 (en) | 2005-06-30 | 2009-07-21 | Seiko Epson Corporation | Integrated circuit device and electronic instrument |
| JP4186970B2 (ja) * | 2005-06-30 | 2008-11-26 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| JP4661401B2 (ja) * | 2005-06-30 | 2011-03-30 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| JP4010336B2 (ja) * | 2005-06-30 | 2007-11-21 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| JP4158788B2 (ja) * | 2005-06-30 | 2008-10-01 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| JP4345725B2 (ja) * | 2005-06-30 | 2009-10-14 | セイコーエプソン株式会社 | 表示装置及び電子機器 |
| JP4830371B2 (ja) * | 2005-06-30 | 2011-12-07 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| JP2007012869A (ja) | 2005-06-30 | 2007-01-18 | Seiko Epson Corp | 集積回路装置及び電子機器 |
| US7764278B2 (en) | 2005-06-30 | 2010-07-27 | Seiko Epson Corporation | Integrated circuit device and electronic instrument |
| JP4010332B2 (ja) * | 2005-06-30 | 2007-11-21 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| JP4661400B2 (ja) * | 2005-06-30 | 2011-03-30 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| KR100828792B1 (ko) * | 2005-06-30 | 2008-05-09 | 세이코 엡슨 가부시키가이샤 | 집적 회로 장치 및 전자 기기 |
| US7593270B2 (en) | 2005-06-30 | 2009-09-22 | Seiko Epson Corporation | Integrated circuit device and electronic instrument |
| JP2007012925A (ja) * | 2005-06-30 | 2007-01-18 | Seiko Epson Corp | 集積回路装置及び電子機器 |
| KR100850614B1 (ko) * | 2005-06-30 | 2008-08-05 | 세이코 엡슨 가부시키가이샤 | 집적 회로 장치 및 전자 기기 |
| US7567479B2 (en) * | 2005-06-30 | 2009-07-28 | Seiko Epson Corporation | Integrated circuit device and electronic instrument |
| JP4552776B2 (ja) * | 2005-06-30 | 2010-09-29 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| JP4010333B2 (ja) * | 2005-06-30 | 2007-11-21 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| JP4151688B2 (ja) * | 2005-06-30 | 2008-09-17 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| US20070016700A1 (en) * | 2005-06-30 | 2007-01-18 | Seiko Epson Corporation | Integrated circuit device and electronic instrument |
| US7561478B2 (en) * | 2005-06-30 | 2009-07-14 | Seiko Epson Corporation | Integrated circuit device and electronic instrument |
| US7755587B2 (en) * | 2005-06-30 | 2010-07-13 | Seiko Epson Corporation | Integrated circuit device and electronic instrument |
| US20070001970A1 (en) * | 2005-06-30 | 2007-01-04 | Seiko Epson Corporation | Integrated circuit device and electronic instrument |
| JP4665677B2 (ja) | 2005-09-09 | 2011-04-06 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| JP4586739B2 (ja) * | 2006-02-10 | 2010-11-24 | セイコーエプソン株式会社 | 半導体集積回路及び電子機器 |
| US20180007302A1 (en) | 2016-07-01 | 2018-01-04 | Google Inc. | Block Operations For An Image Processor Having A Two-Dimensional Execution Lane Array and A Two-Dimensional Shift Register |
| US20180005346A1 (en) * | 2016-07-01 | 2018-01-04 | Google Inc. | Core Processes For Block Operations On An Image Processor Having A Two-Dimensional Execution Lane Array and A Two-Dimensional Shift Register |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58207152A (ja) * | 1982-05-28 | 1983-12-02 | Nec Corp | パイプライン演算装置テスト方式 |
| JPH0740252B2 (ja) * | 1986-03-08 | 1995-05-01 | 株式会社日立製作所 | マルチプロセツサシステム |
| US4982363A (en) * | 1988-12-05 | 1991-01-01 | Motorola, Inc. | Sensing structure for single ended input |
| JPH0630094B2 (ja) * | 1989-03-13 | 1994-04-20 | インターナショナル・ビジネス・マシーンズ・コーポレイション | マルチプロセツサ・システム |
| KR100224054B1 (ko) * | 1989-10-13 | 1999-10-15 | 윌리엄 비. 켐플러 | 동기 벡터 프로세서내의 비디오신호를 연속 프로세싱 하기 위한 회로 및 이의 작동 방법 |
| US5163120A (en) * | 1989-10-13 | 1992-11-10 | Texas Instruments Incorporated | Second nearest-neighbor communication network for synchronous vector processor, systems and methods |
| US5093722A (en) * | 1990-03-01 | 1992-03-03 | Texas Instruments Incorporated | Definition television digital processing units, systems and methods |
| EP0463721A3 (en) * | 1990-04-30 | 1993-06-16 | Gennum Corporation | Digital signal processing device |
| JP2535252B2 (ja) * | 1990-10-17 | 1996-09-18 | 三菱電機株式会社 | 並列処理装置 |
| JPH04238197A (ja) * | 1991-01-22 | 1992-08-26 | Nec Corp | センスアンプ回路 |
| KR950004853B1 (ko) * | 1991-08-14 | 1995-05-15 | 삼성전자 주식회사 | 저전력용 블럭 선택 기능을 가지는 반도체 메모리 장치 |
| JPH064689A (ja) * | 1992-06-17 | 1994-01-14 | Sony Corp | リニアアレイ型の並列ｄｓｐプロセッサ |
| US5448716A (en) * | 1992-10-30 | 1995-09-05 | International Business Machines Corporation | Apparatus and method for booting a multiple processor system having a global/local memory architecture |
| JPH06215564A (ja) * | 1993-01-13 | 1994-08-05 | Nec Corp | 半導体記憶装置 |
| KR0140673B1 (ko) * | 1993-01-27 | 1998-06-01 | 모리시다 요이찌 | 반도체 메모리 |
| JP2823466B2 (ja) * | 1993-01-28 | 1998-11-11 | 株式会社東芝 | 半導体記憶装置 |
| JPH06318156A (ja) * | 1993-05-07 | 1994-11-15 | Hitachi Ltd | サービスプロセッサ制御方式 |
| JP3191549B2 (ja) * | 1994-02-15 | 2001-07-23 | 松下電器産業株式会社 | 半導体メモリ装置 |
| US5532965A (en) * | 1995-04-13 | 1996-07-02 | Kenney; Donald M. | Memory precharge scheme using spare column |
-
1995
- 1995-01-19 JP JP7024748A patent/JPH08194679A/ja active Pending
-
1996
- 1996-01-16 EP EP96100524A patent/EP0733981B1/en not_active Expired - Lifetime
- 1996-01-16 DE DE69628222T patent/DE69628222T2/de not_active Expired - Lifetime
- 1996-01-19 KR KR1019960001114A patent/KR960029967A/ko not_active Application Discontinuation
- 1996-04-12 TW TW085104322A patent/TW302456B/zh not_active IP Right Cessation
-
1997
- 1997-05-23 US US08/862,573 patent/US5860084A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| TW302456B (ja) | 1997-04-11 |
| US5860084A (en) | 1999-01-12 |
| DE69628222D1 (de) | 2003-06-26 |
| KR960029967A (ko) | 1996-08-17 |
| EP0733981A2 (en) | 1996-09-25 |
| EP0733981A3 (en) | 1998-09-16 |
| EP0733981B1 (en) | 2003-05-21 |
| DE69628222T2 (de) | 2004-04-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050222 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060117 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060320 |