JP4819258B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、バーンインテスト機能を備えた半導体記憶装置の構成に関する。
【０００２】
【従来の技術】
ダイナミック型ランダムアクセスメモリ（以下、ＤＲＡＭと呼ぶ）等の高集積化、大容量化にともなって、半導体記憶装置は、製品として出荷する前のテストによる信頼性の確保が重要となる。
【０００３】
とくに、初期段階では、電気特性としては良品であるチップも、製造工程中に発生したゲート絶縁膜や配線などの様々な欠陥が潜在化しているものも存在する。このようなチップは、動作開始後の比較的短期間で故障となる、いわゆる「初期不良」を内在しているといえる。
【０００４】
製品の信頼性を高めるためには、このような潜在化している不良を、製品出荷前にストレス印加試験を行なうことで顕在化させ、不良チップをスクリーニングすることが行なわれる。ＤＲＡＭなどの半導体記憶装置では、このようなスクリーニングのために、高温環境下で温度ストレスをチップに印加するだけでなく、チップ内の回路に電気的なストレスを印加した状態でテストを行なう、「バーンインテスト」が行なわれる。
【０００５】
【発明が解決しようとする課題】
従来、このようなバーンインテストにおいて、メモリセルアレイ内に設けられるビット線間にストレス電圧を印加する場合、メモリセルのデータをセンスアンプにより増幅して電圧を印加するということが行なわれている。
【０００６】
このように、ビット線へのストレス印加をメモリセルへ予め書込まれたデータに基づいて行なう場合、以下のような問題点がある。
【０００７】
ｉ）ビット線間にストレスとして印加できる電圧は、メモリセルから読出し、かつセンスアンプで増幅できる電圧ということになる。たとえば、ビット線間のストレスを一層加速するために、大きなストレスを与えるべく高電圧を印加しようとしても、与えた高電圧が、メモリセルトランジスタうやメモリセルキャパシタに影響を及ぼしてしまい、メモリセルの信頼性保持に支障をきたす。このため、たとえば、メモリセルトランジスタやメモリセルキャパシタの信頼性を保持するために、テストを加速するために大きなストレス電圧を印加することが難しい。
【０００８】
ｉｉ）テスター装置がテスト対象となるメモリに書込むことができるデータのパターンや、テスト対象のＩ／Ｏの構成によっては、ストレス電圧を印加することが困難なビット線が存在する可能性がある。
【０００９】
したがって、ビット線間に存在する不良を顕在化させるためのストレス印加が十分でなく、結局、初期不良の可能性のあるチップを短時間のテストで検出することが困難である。
【００１０】
さらには、このビット線との間でデータの授受を行なうためのＩ／Ｏ線に対しても、ビット線へのストレス印加をメモリセルへ予め書込まれたデータに基づいて行なう方式では、十分なストレス印加ができないという問題があった。
【００１１】
本発明は、上記のような問題点を解決するためになされたものであって、その目的は、ビット線間に定常的にストレス電圧を印加することが可能な半導体記憶装置を提供することである。
【００１２】
【課題を解決するための手段】
請求項１記載の半導体記憶装置は、半導体記憶装置の通常動作およびテスト動作を制御するための制御回路と、行列状に配列された複数のメモリセルを有するメモリセルアレイと、メモリセルアレイの列に対応して設けられる複数のビット線対と、各々が複数のビット線対に共通に設けられる複数のデータ線対と、通常動作において半導体記憶装置の外部から与えられた書込みデータに応じて、データ線対の電位レベルを駆動するための書込回路と、テスト動作において、制御回路に制御されてデータ線対のレベルを駆動するテスト電位駆動回路と、通常動作においてはアドレス信号に応じて、テスト動作においては制御回路に制御されて、メモリセル列の選択を行ない、データ線対の電位レベルを選択されたメモリセル列に対応するビット線対に伝達する列選択回路とを備え、ビット線対に対応して設けられ、制御回路に制御されて少なくとも第１の電源電位を選択的に供給され、ビット線対上の電位差を増幅するための複数のセンスアンプをさらに備え、列選択回路は、通常動作においてはアドレス信号に応じて、テスト動作においては制御回路に制御されて、複数の列選択信号を選択的に活性化するデコード回路と、ビット線対に対応して設けられ、複数の列選択信号のうちの対応する列選択信号により選択的に活性化されて、データ線対の電位レベルを選択されたメモリセル列に対応するビット線対に伝達する複数の伝達回路とを含み、複数のデータ線対の各々は、通常動作時に互いに相補なデータを伝送する第１のデータ線と第２のデータ線とを含み、テスト動作は、複数のビット線対のビット線間のストレス加速を行う第１のテスト動作と、複数のデータ線対から複数の伝達回路を介して複数のビット線対に至る接続経路のストレス加速を行う第２のテスト動作とを含み、テスト電位駆動回路は、第２の電源電位と第１のデータ線との間に接続された第１のトランジスタおよび接地電位と第１のデータ線との間に接続された第２のトランジスタを含む第１のバッファ回路と、第２の電源電位と第２のデータ線との間に接続された第３のトランジスタおよび接地電位と第２のデータ線との間に接続された第４のトランジスタを含む第２のバッファ回路とを含み、制御回路は、第１のテスト動作時には、第１のバッファ回路と第２のバッファ回路とをデータ線対が互いに相補なデータ電位レベルとなるよう駆動し、第２のテスト動作時には、第１のバッファ回路と第２のバッファ回路とをデータ線対が互いに等しいデータ電位レベルになるよう駆動する。
【００１３】
請求項２記載の半導体記憶装置は、制御回路は、第２のテスト動作時には、第２の電源電位は第１の電源電位より高く、伝達回路を活性状態とし、かつ、センスアンプに第１の電源電位を供給する。
【００２０】
【発明の実施の形態】
［実施の形態１］
図１は、本発明の実施の形態１に係る半導体記憶装置１０００の構成を示す概略ブロック図である。
【００２１】
以下の説明では、半導体記憶装置１０００は、たとえば、ダイナミック型ランダムアクセスメモリ（ＤＲＡＭ）であるものとして、説明を行なう。
【００２２】
図１を参照して、ＤＲＡＭ１０００において、アドレスバッファ３０は、アドレス信号入力端子群１０を介して、行アドレスおよび列アドレス信号を受取る。アドレスバッファ３０は、アドレス信号Ａ０〜Ａｎ（ｎ：自然数）に基づいて、行アドレスを受取ったときには、ロウ系の内部行アドレス信号であるＲＡ［０］〜ＲＡ［ｊ］，／ＲＡ［０］〜／ＲＡ［ｊ］（ｊ：自然数）を発生する。また、アドレスバッファ３０は、列アドレスを受取ったときは、コラム系の内部列アドレス信号ＣＡ［０］〜ＣＡ［ｋ］，／ＣＡ［０］〜／ＣＡ［ｋ］（ｋ：自然数）を発生する。ここで、信号／Ｘは、信号Ｘと相補な信号であることを示す。
【００２３】
コントロール回路３２は、アドレスバッファ３０からの信号と、外部制御信号入力端子群１２を介して受取るコマンド信号、たとえば、外部行アドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥとに基づいて、後に詳しく説明するように、ＤＲＡＭ各部の動作を制御するための内部制御信号ｉｎｔ．Ｃｏｍｄを出力する。
【００２４】
ここで、内部制御信号ｉｎｔ．Ｃｏｍｄは、ＤＲＡＭ各部を制御するための複数の内部制御信号を総称したものである。また、特に限定されないが、以下では、外部制御信号入力端子群１２中のクロック端子に外部クロックＣＬＫが与えられ、ＤＲＡＭ１０００は、このクロック信号ＣＬＫに基づくタイミングで外部からの制御信号やアドレス信号を受け取るものとする。
【００２５】
ＤＲＡＭ１０００は、さらに、メモリセルアレイ１０４を備える。
メモリセルアレイ１０４は、行列状に配列される複数のメモリセルＭＣと、メモリセルＭＣを選択するために、メモリセルアレイ１０４の各行に対応して設けられるワード線ＷＬと、選択されたメモリセルＭＣからのデータの読出や、選択されたメモリセルＭＣへのデータの書込を行なうために、メモリセルアレイ１０４のメモリセル列に対応してそれぞれ設けられるビット線対ＢＬＰとを備える。ビット線対ＢＬＰは、さらにビット線ＢＬおよび／ＢＬを有している。
【００２６】
ＤＲＡＭ１０００は、さらに、アドレスバッファ３０からの信号とリフレッシュアドレスカウンタ３４からの出力を受けて、コントロール回路３２により制御されていずれか一方を出力するためのセレクタ３６と、セレクタ３６の出力を受けて、ワード線ＷＬを選択するためのデコード信号を生成するためのロウアドレスデコーダ３と、ロウアドレスデコーダ３からのデコード信号に応じて、選択されたワード線の電位を駆動するためのワード線ドライバ１０３と、アドレスバッファ３０から与えられた内部列アドレス信号を受けて、対応するメモリセル列を選択するためのデコード信号を生成するコラムアドレスデコーダ２と、選択された行（ワード線）に接続されるメモリセルＭＣのデータの検知および増幅を行ない、かつメモリセルアレイ１０４から列選択信号に応じて選択的にデータを読出すためのセンスアンプおよびＩ／Ｏ回路１２０とを含む。
【００２７】
選択されたメモリセルＭＣからの信号は、メモリセルアレイ１０４からＩ／Ｏ線対ＩＯＰを介して読出され、読み出されたデータを受け取ったプリアンプ１０２により、データバスＤＢを介して、データ入出力回路４０に伝達される。データ入出力回路４０は、データ入出力端子群１６を介して、読出されたデータの出力を行なう。
【００２８】
あるいは、データ入出力端子群１６を介して、データ入出力回路４０に与えられた信号は、データバスＤＢを介してライトバッファ１０１に伝達され、ライトバッファ１０１からＩ／Ｏ線対ＩＯＰを介して、さらにセンスアンプおよびＩ／Ｏ回路１２０により選択されたビット線対ＢＬＰに伝達される。
【００２９】
なお、図１においては、図示省略しているが、メモリセルアレイ１０４は、複数の正規メモリセルを含む正規メモリセルアレイＲＭＲと、各々が複数の冗長メモリセルを含む冗長メモリセル列ＳＰＣおよび冗長メモリセル行ＳＰＲとを備えており、ロウアドレスデコーダ３およびコラムアドレスデコーダ２は、予め記憶していた欠陥アドレスと選択しようとする正規メモリセルのアドレスとが一致する場合は、正規メモリセルの代わりに冗長メモリセルの選択を行う。
【００３０】
ＤＲＡＭ１０００は、さらに、外部から外部電源電圧ｅｘｔ．Ｖｄｄと接地電位Ｖｓｓとを受けて、コラムアドレスデコーダ２やロウアドレスデコーダ３やセンスアンプおよびＩ／Ｏ回路１２０などに与えるための内部電源電圧Ｖｃｃ１と、内部電源電圧Ｖｃｃ１よりも高い内部電源電圧Ｖｃｃ２とを生成する内部電源回路４２と、内部電源電圧Ｖｃｃ２を受けて、コントロール回路３２により制御されて、スタティックバーンインテスト時において、Ｉ／Ｏ線対ＩＯＰを介して、ビット線対ＢＬＰに印加するべきストレス電位を出力するバーンインライトバッファ１とを備える。
【００３１】
図２は、図１に示したＤＲＡＭ１０００の構成のうち、メモリセルアレイ１０４とこれにデータの書込あるいはデータの読出を行なうための構成部分を抜出して示す概略ブロック図である。
【００３２】
センスアンプおよびＩ／Ｏ回路１２０は、センスアンプ回路１００と、センスアンプ回路により増幅された読出データを、コラムアドレスデコーダ２からの列選択信号ＣＳＬにより、選択的にＩ／Ｏ線対２４、２５ならびに２６、２７に伝達するためのＩ／Ｏゲート１０５とを備えている。ここで、Ｉ／Ｏゲート１０５は、ビット線対ＢＬ１，／ＢＬ１とＩ／Ｏ線対２４，２５との間にそれぞれ設けられ、ゲート電位が信号ＣＳＬにより制御されるＮチャネルＭＯＳトランジスタＴＲ１０５．１１およびＴＲ１０５．１２と、ビット線対ＢＬ２，／ＢＬ２とＩ／Ｏ線対２６，２７との間にそれぞれ設けられ、ゲート電位が信号ＣＳＬにより制御されるＮチャネルＭＯＳトランジスタＴＲ１０５．２１およびＴＲ１０５．２２とを備える。以下では、ビット線ＢＬ１とＢＬ２とを総称して、ビット線ＢＬと呼び、ビット線／ＢＬ１と／ＢＬ２とを総称して、ビット線／ＢＬと呼ぶ。
【００３３】
メモリセルＭＣは、保持するデータを蓄積する電荷量として記憶するためのメモリセルキャパシタＭＣＰと、ワード線ＷＬによりゲート電位が選択され、選択的にメモリセルキャパシタＭＣＰの一方ノードとビット線ＢＬ（または／ＢＬ）とを接続するためのメモリセルトランジスタＭＴＲとを有している。
【００３４】
Ｉ／Ｏ線対２４および２５またはＩ／Ｏ線対２６および２７のそれぞれに対応して、通常動作モードの書込み動作において、データバスＤＢにより伝達された書込データをＩ／Ｏ線に伝達するためのライトバッファ１０１と、読出動作において、Ｉ／Ｏ線により伝達された読出データをデータバスＤＢに伝達するためのプリアンプ１０２と、制御回路３２により制御されて、スタティックバーンインテストにおいて、ビット線対ＢＬＰに与えるべきデータを生成するバーンインライトバッファ１とが設けられている。なお、図２においては、Ｉ／Ｏ線対２４および２５に対応するライトバッファ１０１、プリアンプ１０２およびバーンインライトバッファ１のみを例として抜き出して示す。
【００３５】
したがって、スタティックバーンインテスト動作においては、ライトバッファ１０１は不活性状態とされ、代わりにバーンインライトバッファ１から出力される電位レベルにＩ／Ｏ線の電位レベルが駆動される。
【００３６】
また、後に説明するように、コラムアドレスデコーダ２も、通常動作においては、、アドレスバッファ３０を介して与えられる列アドレス信号に応じて、対応する列選択信号ＣＳＬを活性化するのに対し、スタティックバーンインテスト時には、複数の列選択信号のうちコントロール回路３２により指定される列選択信号ＣＳＬを活性状態とする。
【００３７】
したがって、正規メモリセルアレイＲＭＲ中のメモリセル列に対応するビット線対にも、冗長メモリセル列に対応して設けられるビット線対にも、バーンインライトバッファ１により生成されるストレス電圧が印加される。
【００３８】
図３は、図２に示した回路のうち、センスアンプ回路１００、バーンインライトバッファ１、ライトバッファ１０１およびプリアンプ１０２の部分の構成を抜出して示す概略ブロック図である。
【００３９】
以下の説明で明らかとなるように、本実施の形態においては、ビット線対ＢＬＰと繋がるセンスアンプ１００が、メモリセルに保持されるデータまたはメモリセルの選択・非選択とは関係なく動作して、ビット線対等にストレス電圧を印加することが可能な構成となっている。以下では、このようなメモリセルのデータとは関係なくストレス電圧を印加して行なうバーンインテストを「スタティックバーンインテスト」と呼ぶことにする。
【００４０】
図３に示した構成では、列選択信号ＣＳＬの活性化に応じて、ビット線ＢＬ１，／ＢＬ１が、ＩＯ線対２４，２５と接続され、同時に、同一の列選択信号ＣＳＬの活性化に従って、ビット線ＢＬ２，／ＢＬ２が、Ｉ／Ｏ線対と２６，２７接続される構成となっている。
【００４１】
また、ライトバッファ１は、ビット線ＢＬ１，／ＢＬ１およびＩ／Ｏ線２４，２５に対応して設けられるバッファ回路１ａと、ビット線Ｂｌ２，／ＢＬ２およびＩ／Ｏ線２６，２７に対応して設けられるバッファ回路１ｂとを含む。
【００４２】
バッファ回路１ａは、ビット線ＢＬ１に対応するＩ／Ｏ線２４と、電源電圧Ｖｃｃ２との間に設けられ、ゲート電位がコントロール回路３２により制御されるＰチャネルＭＯＳトランジスタ１０ａと、Ｉ／Ｏ線２４と接地電位Ｖｓｓとの間に設けられ、ゲート電位がコントロール回路３２により制御されるＮチャネルＭＯＳトランジスタ１１ａと、電源電圧Ｖｃｃ２とビット線／ＢＬ１に対応するＩ／Ｏ線２５との間に設けられ、ゲート電位がコントロール回路３２により制御されるＰチャネルＭＯＳトランジスタ１２ａと、Ｉ／Ｏ線２５と接地電位Ｖｓｓとの間に設けられ、ゲート電位がコントロール回路３２により制御されるＮチャネルＭＯＳトランジスタ１３ａとを含む。
【００４３】
バッファ回路１ｂにも、ビット線ＢＬ２に対応するＩ／Ｏ線２６に対応して、ＰチャネルＭＯＳトランジスタ１０ｂおよびＮチャネルＭＯＳトランジスタ１１ｂが設けられ、ビット線／ＢＬ２に対応するＩ／Ｏ線２７に対応して、ＰチャネルＭＯＳトランジスタ１２ｂおよびＮチャネルＭＯＳトランジスタ１３ｂとが設けられている。
【００４４】
ビット線ＢＬ１および／ＢＬ１は、列選択信号ＣＳＬにより導通状態となるＩ／Ｏゲート１０５ａを介して、Ｉ／Ｏ線２４および２５にそれぞれ接続している。ビット線ＢＬ１および／ＢＬ１に対しては、コントロール回路３２により活性化されるセンスアンプ回路１００ａが設けられる。
【００４５】
センスアンプ回路１００ａは、電源電圧Ｖｃｃ１と内部ノードｎ１との間に設けられ、ゲート電位がコントロール回路３２からの信号／ＳＯＰＭにより制御されるＰチャネルＭＯＳトランジスタＴＰ１１と、接地電位Ｖｓｓとノードｎ２との間に設けられ、ゲート電位がコントロール回路３２により制御されるＮチャネルＭＯＳトランジスタＴＮ１１と、ノードｎ１とノードｎ２との間に直列に接続されるＰチャネルＭＯＳトランジスタＴＰ２１およびＴＮ２１と、ノードｎ１とノードｎ２との間に直列に接続されるＰチャネルＭＯＳトランジスタＴＰ２２とＮチャネルＭＯＳトランジスタＴＮ２２とを含む。
【００４６】
トランジスタＴＰ２１およびＴＮ２１のゲートは、ともに、トランジスタＴＰ２２およびＴＮ２２の接続ノードと結合し、かつビット線／ＢＬ１と結合している。トランジスタＴＰ２２およびＴＮ２２のゲートは、ともに、トランジスタＴＰ２１およびＴＮ２１の接続ノードと結合し、かつ、ビット線ＢＬ１と結合している。
【００４７】
ビット線ＢＬ２および／ＢＬ２に対応しても、同様のセンスアンプ回路１００ｂが設けられている。
【００４８】
ビット線ＢＬ１，／ＢＬ１と結合するメモリセルＭＣから読出されたデータは、センスアンプ回路１００ａにより増幅され、Ｉ／Ｏゲート１０５ａを介して、Ｉ／Ｏ線２４，２５に伝達され、さらに、プリアンプ回路１０２ａにより、データバス１０６ａに伝達される。
【００４９】
同様にして、ビット線ＢＬ２，／ＢＬ２と結合するメモリセルＭＣから読出されたデータは、Ｉ／Ｏゲート１０５ｂ、Ｉ／Ｏ線２６，２７およびプリアンプ回路１０２ｂを介して、データバス１０６ｂに読出される。
【００５０】
一方、通常動作における書込動作においては、データバス１０６ａにより伝達された書込データは、ライトバッファ１０１ａにより、Ｉ／Ｏ線２４および２５に伝達され、Ｉ／Ｏゲート１０５ａが導通状態となることにより、ビット線ＢＬ１および／ＢＬ１に伝達される。
【００５１】
同様に、データバス１０６ｂにより伝達された書込データは、ライトバッファ１０１ｂ、Ｉ／Ｏ線２６，２７、ゲートトランジスタ１０５ｂを介して、ビット線対ＢＬ２，／ＢＬ２に伝達される。
【００５２】
スタティックバーンインテスト中には、バッファ回路１ａまたは１ｂにより、Ｉ／Ｏ線対２４，２５または２６，２７の電位レベルが駆動されて、この駆動電位が、ビット線対ＢＬ１，／ＢＬ１またはビット線対ＢＬ２，／ＢＬ２に伝達される。
【００５３】
ここで、上述したとおり、ＰチャネルＭＯＳトランジスタ１０ａ，１２ａ，１０ｂおよび１２ｂに供給される電源電位Ｖｃｃ２は、センスアンプに供給される電源電圧Ｖｃｃ１よりも高い電圧であって、センスアンプよりもより強くビット線の電位レベルを“Ｈ”レベルに駆動できるものとする。ゆえに、たとえば、電源電位Ｖｃｃ１とＶｃｃ２の間の電位、もしくは、電源電位Ｖｃｃ２以上の電位Ｖｃｃ３をこのバッファ回路１ａ，１ｂの駆動電源用に設けてもよい。
【００５４】
また、電源電圧Ｖｃｃ２のレベルが、電源電圧Ｖｃｃ１よりも高いために、トランジスタ１０ａ，１０ｂ，１２ａおよび１２ｂのトランジスタサイズは、センスアンプ中のトランジスタＴＰ１１等よりも小さいサイズとすることができる。
【００５５】
バッファ回路１ａにおいて、トランジスタ１０ａおよび１１ａは、同時にオン状態となることはなく、互いに相補にオン状態およびオフ状態となるトランジスタである。さらに、トランジスタ１２ａおよび１３ａも互いに相補に動作する。
【００５６】
バッファ回路１ｂ中のトランジスタ１０ｂおよび１１ｂやトランジスタ１２ｂおよび１３ｂも互いに相補に動作する。
【００５７】
ただし、後に説明するように、コントロール回路３２の制御によっては、トランジスタ１０ａと１０ｂは同時にオン状態となる場合も存在する。
【００５８】
図４は、図１〜３において説明したＤＲＡＭ１０００に対して、スタティックバーンインテストを行なう際の動作を説明するためのタイミングチャートである。
【００５９】
図４を参照して、時刻ｔ１のクロック信号ＣＬＫの立ち上りエッジにおいて、外部から与えられる制御信号の組合せにより、スタティックバーンインテストモード動作のエントリが指定され、コントロール回路３２から出力される内部認識信号ＳＢＩが活性状態“Ｈ”レベルとなる。
【００６０】
このようにしてスタティックバーンインテスト動作にエントリし、信号ＳＢＩが活性状態であることに応じて、制御回路３２の制御により、ロウアドレスデコーダ３とワード線ドライバ１０３は、スタンバイ状態に維持される。したがって、ワード線ＷＬはすべて“Ｌ”レベルに維持されることになる。
【００６１】
時刻ｔ１後の次のクロック信号ＣＬＫの活性化に応じて、時刻ｔ２において、制御回路３２からＩ／Ｏ線２４〜２７の電位レベルを設定するための信号ＷＤ１〜ＷＤ４が出力される。一方、時刻ｔ１における信号ＳＢＩの活性化に応じて、時刻ｔ３において、バーンインライトバッファ活性化信号、すなわちバッファ回路１ａおよび１ｂにおけるトランジスタ１０ａ〜１３ｂのゲート電位を制御するための信号が、コントロール回路３２から出力される。
【００６２】
これに応じて、Ｉ／Ｏ線２４，２６およびＩ／Ｏ線２５，２７の電位レベルがデータＷＤ１〜ＷＤ４に応じた電位レベルに設定される。
【００６３】
続いて、コントロール回路３２が、列アドレスデコーダ２を制御して、時刻ｔ５において、コラム選択信号ＣＳＬを選択的に活性化して、Ｉ／Ｏゲート１０５を導通状態とする。
【００６４】
ここで、通常動作においては、活性となるコラム選択信号は、同一のＩ／Ｏ線に接続するメモリセル列のうち、１つのメモリセル列を選択するための列選択信号が活性化する。これに対して、スタティックバーンインテストにおいては、同一のＩ／Ｏ線対と結合可能な複数のメモリセル列に対応する列選択信号のうち、複数の列選択信号もしくはすべての列選択信号が活性状態とすることができる。
【００６５】
以下の説明で明らかとなるように、実施の形態１では、同一のＩ／Ｏ線と接続可能な複数のメモリセル列に対応するすべてのコラム選択信号が同時に活性状態とすることができる。
【００６６】
再び、図４を参照して、時刻ｔ６において、ビット線ＢＬ，／ＢＬの電位レベルがＩ／Ｏ線対の電位レベルに応じて駆動され始める。
【００６７】
時刻ｔ７において、コントロール回路３２からの制御に従って、センスアンプ活性化信号ＳＯＮＭが活性化され、ビット線２０〜２３に対してストレス電圧の印加が行なわれる。このとき、センスアンプ活性化信号は、接地電位側のＮチャネルＭＯＳトランジスタＴＮ１１に対する信号ＳＯＮＭの方が先に導通状態とされ、所定時間経過後に、信号／ＳＯＰＭが活性化して電源電位Ｖｃｃ１側のＰチャネルＭＯＳトランジスタＴＰ１１が導通状態とされる。このように、Ｐチャネルトランジスタ側とＮチャネルトランジスタ側で活性化タイミングをずらすことで、貫通電流を抑制することができる。
【００６８】
図５は、図１に示したコントロール回路３２中に含まれ、バーンインテスト動作を制御するためのバーンインテスト制御回路の構成を説明するための回路図である。
【００６９】
図５を参照して、バーンインテスト制御回路は、外部行アドレスストローブ信号／ＲＡＳ等に対応して、内部行アドレスストローブ信号ｉｎｔ／ＲＡＳ等を発生し、また、外部制御信号の組合せによって、スタティックバーンインテストにエントリしたことを示す内部認識信号ＳＢＩを生成する制御信号発生回路３２０と、内部行アドレスストローブ信号ｉｎｔ／ＲＡＳと内部認識信号ＳＢＩとを受けるＮＯＲ回路ＮＲＧ１００と、ＮＯＲ回路ＮＲＧ１００の出力を受けて反転するインバータＩＮＶ１００と、インバータＩＮＶ１００の出力を受けて、行系の動作の活性化を指示するための内部制御信号ＡＣＴを出力するためのインバータＩＮＶ１０２と、信号ＳＢＩを受けて、所定時間だけ遅延して信号ＳＢＩｄを生成するためのタイミング調整用遅延回路ＤＬ１００とを備える。
【００７０】
すなわち、バーンインテストモードに入っていることの認識結果を示す内部認識信号ＳＢＩが活性化状態（“Ｈ”レベル）である期間中は、信号ＡＣＴは不活性状態（“Ｌ”）レベルであって、行系の選択動作は非活性状態に維持されることになる。
【００７１】
また、タイミング調整用遅延回路ＤＬ１００は、内部回路が安定した後に、バーンインテスト動作を制御するための内部制御信号を出力するために、時間的な余裕を生み出す遅延時間を制御する。
【００７２】
後に説明するように、外部から与えられる制御信号とアドレス信号の組み合わせによって、または予め制御信号発生回路３２０中に保持されている情報に従って、ライトデータＷＤ１〜ＷＤ４のレベルが決定される。
【００７３】
バーンインテスト制御回路は、さらに、このライトデータＷＤ１と、信号ＳＢＩｄを受けるＮＡＮＤ回路ＮＡＧ１１０と、ＮＡＮＤ回路ＮＡＧ１１０の出力を受けて反転するインバータＩＮＶ１１０と、インバータＩＮＶ１１０の出力を受けて、トランジスタ１０ａのゲート電位を制御する信号を出力するインバータＩＮＶ１２０と、ライトデータＷＤ２と信号ＳＢＩｄとを受けるＮＡＮＤ回路１１２と、ＮＡＮＤ回路ＮＡＧ１１２の出力を受けて反転し、トランジスタ１１ａのゲート電位を制御するための信号を出力するインバータＩＮＶ１１２と、ライトデータＷＤ３と信号ＳＢＩｄとを受けるＮＡＮＤ回路ＮＡＧ１１４と、ＮＡＮＤ回路ＮＡＧ１１４の出力を受けて反転するインバータＩＮＶ１１４と、インバータＩＮＶ１１４の出力を受けて、トランジスタ１０ｂのゲート電位を制御する信号を出力するインバータＩＮＶ１２２と、ライトデータＷＤ４と信号ＳＢＩｄとを受けるＮＡＮＤ回路ＮＡＧ１１６と、ＮＡＮＤ回路ＮＡＧ１１６の出力を受けて反転し、トランジスタ１１ｂのゲート電位を制御する信号を出力するインバータＩＮＶ１１６とを含む。
【００７４】
バーンインテスト制御回路は、さらに、このライトデータＷＤ２と、信号ＳＢＩｄを受けるＮＡＮＤ回路ＮＡＧ１３０と、ＮＡＮＤ回路ＮＡＧ１３０の出力を受けて反転するインバータＩＮＶ１３０と、インバータＩＮＶ１３０の出力を受けて、トランジスタ１２ａのゲート電位を制御する信号を出力するインバータＩＮＶ１４０と、ライトデータＷＤ１と信号ＳＢＩｄとを受けるＮＡＮＤ回路１３２と、ＮＡＮＤ回路ＮＡＧ１３２の出力を受けて反転し、トランジスタ１３ａのゲート電位を制御するための信号を出力するインバータＩＮＶ１３２と、ライトデータＷＤ４と信号ＳＢＩｄとを受けるＮＡＮＤ回路ＮＡＧ１３４と、ＮＡＮＤ回路ＮＡＧ１３４の出力を受けて反転するインバータＩＮＶ１３４と、インバータＩＮＶ１３４の出力を受けて、トランジスタ１２ｂのゲート電位を制御する信号を出力するインバータＩＮＶ１４２と、ライトデータＷＤ３と信号ＳＢＩｄとを受けるＮＡＮＤ回路ＮＡＧ１３６と、ＮＡＮＤ回路ＮＡＧ１３６の出力を受けて反転し、トランジスタ１３ｂのゲート電位を制御する信号を出力するインバータＩＮＶ１３６とを含む。
【００７５】
バーンインテスト制御回路は、さらに、信号ＳＢＩｄを受けて、所定時間遅延して信号Ｃｏｌｓｅｌを出力するためのタイミング調整用遅延回路ＤＬ１１０を含む。このタイミング調整用遅延回路ＤＬ１１０は、ライトデータＷＤ１〜ＷＤ４が生成され、Ｉ／Ｏ線を電源電位Ｖｃｃ２あるいは接地電位Ｖｓｓに設定し、かつその電位レベルが安定するまでの時間を調整するためのものである。
【００７６】
バーンインテスト制御回路は、さらに、外部から与えられる制御信号およびアドレス信号の組合せにより、または、制御信号発生回路３２０中に予め保持されている情報に応じて、活性状態あるいは非活性状態とされる信号Ｅｃｏｌとタイミング調整用遅延回路ＤＬ１１０から出力される信号Ｃｏｌｓｅｌとを受けるＮＡＮＤ回路ＮＡＧ１５０と、ＮＡＮＤ回路ＮＡＧ１５０の出力を受けて反転するインバータＩＮＶ１５０と、インバータＩＮＶ１５０の出力を受けて、後に説明するようにコラムデコーダを制御するための信号Ｅｖｅｎｃｏｌを出力するインバータＩＮＶ１５４と、外部制御信号とアドレス信号の組合せにより、または制御信号発生回路３２０中に予め保持された情報に従って活性状態または非活性状態とされる信号Ｏｃｏｌと信号Ｃｏｌｓｅｌとを受けるＮＡＮＤ回路ＮＡＧ１５２と、ＮＡＮＤ回路ＮＡＧ１５２の出力を受けて反転するインバータＩＮＶ１５２と、インバータＩＮＶ１５２の出力を受けてコラムデコーダ２を制御するための信号Ｏｄｄｃｏｌを出力するインバータＩＮＶ１５６と、信号Ｃｏｌｓｅｌを受けて、所定時間遅延して出力するためのタイミング調整用遅延回路ＤＬ１２０と、制御信号発生回路３２０中で生成されるセンスアンプ活性化指示信号ＳＯＮｎと、遅延回路ＤＬ１２０の出力とを受けるＮＯＲ回路ＮＲＧ１６０と、ＮＯＲ回路ＮＲＧ１６０の出力を受けて、センスアンプ中のトランジスタＴＮ１１を活性化するための信号ＳＯＮＭを出力するインバータＩＮＶ１６０と、遅延回路ＤＬ１２０の出力を受ける駆動回路ＤＲ１６０およびＤＲ１６２と、駆動回路ＤＲ１６２の出力と制御信号発生回路３２０中で生成されるセンスアンプ活性化指示信号ＳＯＰｎとを受けるＮＯＲ回路ＮＲＧ１６２と、ＮＯＲ回路ＮＲＧ１６２の出力を受けて反転するインバータＩＮＶ１６２と、インバータＩＮＶ１６２の出力を受けて反転し、センスアンプ中のトランジスタＴＰ１１を駆動するための信号／ＳＯＰＭを出力するインバータＩＮＶ１６４とを備える。
【００７７】
すなわち、コントロール回路３２から出力される信号Ｅｖｅｎｃｏｌと信号Ｏｄｄｃｏｌとに応じて、コラム選択信号が活性化され、Ｉ／Ｏ線の電位が選択されたビット線対のセンスアンプ１００に伝達される。センスアンプ１００の入出力ノードが電源電位あるいは接地電位に駆動されて所定時間経過した後に、センスアンプを活性化するための信号ＳＯＮＭと／ＳＯＰＭが活性状態となる。
【００７８】
図６は、コラムアドレスデコーダ２の構成を説明するための回路図である。図６においては、説明の簡単のために、コラムアドレスデコーダ２の生成する複数のコラム選択信号ＣＳＬのうち、コラム選択信号ＣＳＬ０〜ＣＳＬ３に関連する部分のみを抜き出して示す。
【００７９】
したがって、コラムアドレスデコーダ２は、コントロール回路３２から出力され、コラムアドレスデコーダ２の活性化を指示するための信号ＮＣＥと、内部列アドレス信号ＡＹＡ０〜ＡＹＡ３ならびにＡＹＢ０とを受ける。なお、内部列アドレス信号ＡＹＡ０〜ＡＹＡ３ならびにＡＹＢ０は、コラム系の内部列アドレス信号ＣＡ［０］〜ＣＡ［ｋ］，／ＣＡ［０］〜／ＣＡ［ｋ］のいずれかにそれぞれ相当する。
【００８０】
図６を参照して、コラムアドレスデコーダ２において、通常動作時は、コントロール回路３２から与えられる信号Ｅｖｅｎｃｏｌおよび信号Ｏｄｄｃｏｌはともに、“Ｌ”レベルとなっている。
【００８１】
したがって、ノードｎ２１には、通常動作においては電源電位Ｖｃｃ１が供給されている。
【００８２】
このノードｎ２１と接地電位Ｖｓｓとの間に、ゲートに信号ＮＣＥを受けるＰチャネルＭＯＳトランジスタＴＰ２０１と、ゲートに信号ＮＣＥを受けるＮチャネルＭＯＳトランジスタＴＮ２０１と、ゲートにアドレス信号ＡＹＡ０とアドレス信号ＡＹＢ０を受けるＮチャネルＭＯＳトランジスタＴＮ２０３およびＴＮ２０４とが設けられる。
【００８３】
トランジスタＴＰ２０１とトランジスタＴＮ２０１との間の接続ノードであるノードｎ２２と接地電位Ｖｓｓとの間には、ゲートに信号Ｅｖｅｎｃｏｌを受けるＮチャネルＭＯＳトランジスタＴＮ２１０が設けられ、ノードｎ２１と電源電位Ｖｃｃ１との間には、ゲートに信号Ｅｖｅｎｃｏｌを受けるＰチャネルＭＯＳトランジスタＴＰ２１０が設けられる。ノードｎ２１とノードｎ２２との間には、ゲートにアドレス信号ＡＹＢ０を受けるＰチャネルＭＯＳトランジスタＴＰ２１２と、ゲートに信号ＡＹＡ０を受けるＰチャネルＭＯＳトランジスタＴＰ２１４とが並列に設けられている。
【００８４】
インバータＩＮＶ２００は、ノードｎ２２のレベルを受けて反転し、列選択信号ＣＳＬ０を生成する。
【００８５】
さらに、ノードｎ２３にも、通常動作においては、信号Ｏｄｄｃｏｌが”Ｌ”レベルであることにより、電源電位Ｖｃｃ１が供給されている。
【００８６】
このノードｎ２３と接地電位Ｖｓｓとの間に、ゲートに信号ＮＣＥを受けるＰチャネルＭＯＳトランジスタＴＰ２２１と、ゲートに信号ＮＣＥを受けるＮチャネルＭＯＳトランジスタＴＮ２２１と、ゲートにアドレス信号ＡＹＡ１とアドレス信号ＡＹＢ０を受けるＮチャネルＭＯＳトランジスタＴＮ２２３およびＴＮ２２４とが設けられる。
【００８７】
トランジスタＴＰ２２１とトランジスタＴＮ２２１との間の接続ノードであるノードｎ２４と接地電位Ｖｓｓとの間には、ゲートに信号Ｏｄｄｃｏｌを受けるＮチャネルＭＯＳトランジスタＴＮ２３０が設けられ、ノードｎ２３と電源電位Ｖｃｃ１との間には、ゲートに信号Ｏｄｄｃｏｌを受けるＰチャネルＭＯＳトランジスタＴＰ２３０が設けられる。ノードｎ２３とノードｎ２４との間には、ゲートにアドレス信号ＡＹＢ０を受けるＰチャネルＭＯＳトランジスタＴＰ２３２と、ゲートに信号ＡＹＡ１を受けるＰチャネルＭＯＳトランジスタＴＰ２３４とが並列に設けられている。
【００８８】
インバータＩＮＶ２０２は、ノードｎ２４のレベルを受けて反転し、列選択信号ＣＳＬ１を生成する。
【００８９】
さらに、列選択信号ＣＳＬ２を生成するために、列選択信号ＣＳＬ０を生成するための回路と受け取る内部アドレス信号を除いて同様の構成を有する回路が設けられ、列選択信号ＣＳＬ３を生成するために、列選択信号ＣＳＬ１を生成するための回路と受け取る内部アドレス信号を除いて同様の構成を有する回路が設けられる。
【００９０】
図７は、図６に示したコラムアドレスデコーダ２の構成において、バーンインテスト動作中に信号Ｅｖｅｎｃｏｌおよび信号Ｏｄｄｃｏｌがともに活性状態（“Ｈ”）レベルとなった場合に、対応するビット線対に与えられるストレス電圧の配置を示す概略ブロック図である。
【００９１】
図７に示すように、メモリセルアレイ１０４を挟んで対向する位置にセンスアンプ１００．１および１００．２が設けられているものとする。また、列選択信号ＣＳＬ０に応じて、２つのビット線対ＢＬ１，／ＢＬ１およびＢＬ２，／ＢＬ２が同時に選択されるものとする。他の列選択信号ＣＳＬ１〜ＣＳＬ３についても、同様に、その活性化に応じて２つのビット線対が同時に選択されるものとする。
【００９２】
信号Ｅｖｅｎｃｏｌおよび信号Ｏｄｄｃｏｌがともに活性状態である場合は、ノードｎ２２およびｎ２４のレベルは、アドレス信号のレベルとは関わりなく常に“Ｌ”レベルとなるために、列選択信号ＣＳＬ０〜ＣＳＬ３はすべて活性状態（”Ｈ”レベル）となる。
【００９３】
また、バーンインライトバッファ１．１および１．２も、メモリセルアレイ１０４の対向する側にそれぞれ設けられる。バーンインライトバッファ１．１中のバッファ回路１ａとバーンインライトバッファ１．２中のバッファ回路１ａとは、対応するＩ／Ｏ線に相補な電位を与え、バーンインライトバッファ１．１中のバッファ回路１ｂとバーンインライトバッファ１．２中のバッファ回路１ｂとも、対応するＩ／Ｏ線に相補な電位を与える。
【００９４】
これに応じて、メモリセルアレイ１０４中のビット線対には、隣接するビット線が常に逆電位となるようなストレス電位が印加される。
【００９５】
このとき、正規メモリセルアレイＲＭＲ中のメモリセル列に対応するビット線対にも、冗長メモリセル列に対応して設けられるビット線対にも、バーンインライトバッファ１により生成されるストレス電圧が印加される。したがって、正規メモリセルアレイに存在するビット線対と冗長メモリセル列に存在するビット線対とにかかわらず、隣接するビット線が常に逆電位となるようなストレス電位が印加される。
【００９６】
このような構成により、メモリセルに保持されるデータとは関係なく、かつメモリセルは非選択な状態のままで、ビット線対等にストレス電圧を印加することが可能である。
【００９７】
［実施の形態２］
実施の形態１においては、すべての隣接ビット線に対し、逆電位となるようなストレス電圧を印加していた。
【００９８】
実施の形態２においては、特定のビット線にストレス電圧を印加することで、ビット線を間に挟んだビット線間の加速を行なう場合の構成を示す。
【００９９】
図８は、このような他のストレス電圧の印加の例を示す概念図である。
図８においては、バーンインライトバッファ１．１中のバッファ回路１ａがＩ／Ｏ線対ＩＯａを駆動する相補レベルとバーンインライトバッファ１．２中のバッファ回路１ａがＩ／Ｏ線対ＩＯａを駆動する相補レベルとは、対称となるように反転されている。同様に、バーンインライトバッファ１．１中のバッファ回路１ｂがＩ／Ｏ線対ＩＯｂを駆動する相補レベルとバーンインライトバッファ１．２中のバッファ回路１ｂがＩ／Ｏ線対ＩＯｂを駆動する相補レベルとは、対称となるように反転されている。
【０１００】
したがって、この場合、コントロール回路３２は、図５の構成において、バーンインライトバッファ１．１の出力レベルを制御するための構成と、バーンインライトバッファ１．２の出力レベルを制御するための構成とを別系統に備え、バーンインライトバッファ１．１の出力レベルとバーンインライトバッファ１．２の出力レベルとを互いに独立に制御する。
【０１０１】
このようにすることで、ビット線対ＢＬ１，／ＢＬ１には逆電位が印加されているものの、ビット線対ＢＬ１，／ＢＬ１と、これに近接するビット線対ＢＬ３，／ＢＬ３との間にはストレス電圧が印加されていない。
【０１０２】
［実施の形態３］
図９は、センスアンプ内のビット線と他のセンスアンプ内のビット線との間にストレス電圧を印加するための構成を示す概念図である。
【０１０３】
ストレス電圧の印加方法としては、図６において説明した列アドレスデコーダ２において、信号Ｅｖｅｎｃｏｌ信号が“Ｈ”レベルのときは、信号Ｏｄｄｃｏｌを“Ｌ”レベルとする。
【０１０４】
あるいは、信号Ｏｄｄｃｏｌが“Ｈ”レベルのときは、信号Ｅｖｅｎｃｏｌを“Ｌ”レベルとなるように制御する。
【０１０５】
たとえば、バーンインライトバッファ１．１において、バッファ回路１ｂがＩ／Ｏ線対ＩＯｂのいずれのＩＯ線も”Ｈ”レベルに駆動しておき、信号Ｏｄｄｃｏｌを“Ｈ”レベルとして、信号Ｅｖｅｎｃｏｌを“Ｌ”レベルとする。このとき、列選択信号ＣＳＬ１は活性状態となって、対応するセンスアンプに／Ｏ線対ＩＯｂの電位が伝達されるのに対し、列選択信号ＣＳＬ０は不活性状態となって、対応するセンスアンプにＩ／Ｏ線対ＩＯａの電位は伝達されない。
【０１０６】
したがって、センスアンプ内のビット線と他のセンスアンプ内のビット線との間にストレス電圧を印加することができる。
【０１０７】
このとき、このような動作によって、コラムアドレスデコーダ２を分割動作させることで、列選択線間にもストレスを印加することができる。すなわち、上述の例では、列選択信号ＣＳＬ０とＣＳＬ１をそれぞれ伝達する配線間にもストレスが印加されることになる。
【０１０８】
［実施の形態４］
実施の形態４においては、コントロール回路３２は、バーンインテストモードにおいて、図３において説明したバーンインライトバッファ１中のバッファ回路１ａおよび１ｂ中のトランジスタ１０ａ，１０ｂ、１２ａおよび１２ｂのゲート電圧レベルをしきい値電圧付近まで下げて、センスアンプを動作させることで、Ｉ／Ｏゲート１０５に対して電流リークパスを設けるようにＤＲＡＭ１０００の動作を制御する。
【０１０９】
すなわち、図３において、たとえば、コントロール回路３２の制御により、トランジスタ１１ａおよび１３ａは遮断状態のまま、トランジスタ１０ａおよび１２ａのゲート電圧レベルをしきい値電圧まで下げる。さらに、コントロール回路３２の制御により、列選択信号ＣＳＬを活性化し、センスアンプ活性化信号ＳＯＮＭも活性状態とする。
【０１１０】
すると、センスアンプ１００ａ内のトランジスタＴＮ２１およびＴＮ１１が導通状態となるため、Ｉ／Ｏゲート１０５ａ内のトランジスタに、定常的に電源電位Ｖｃｃ２から接地電位Ｖｓｓに至るリーク電流経路が形成される。
【０１１１】
図１０は、Ｉ／Ｏゲート１０５ａ内のトランジスタの断面構造を模式的に示す概念図である。
【０１１２】
図１０に示すとおり、Ｉ／Ｏゲート１０５ａ内のトランジスタに、定常的に電源電位Ｖｃｃ２から接地電位Ｖｓｓに至る電流経路が形成された場合、このＩ／Ｏゲート１０５ａ内のトランジスタに対する多層配線のコンタクトの接合部のそれぞれにストレス電圧が印加されることになる。
【０１１３】
すなわち、Ｉ／Ｏゲート１０５ａ内のトランジスタのソースおよびドレインには、第１コンタクトホールを介して第１メタル配線が接続され、さらに、第１メタル配線には、第２コンタクトを介して第２メタル配線が結合される。さらに、第２メタル配線には、第３コンタクトを介して第３メタル配線が結合される。
【０１１４】
このとき、この第１コンタクトホール内の埋込電極とソースまたはドレイン電極の間、この第１コンタクトと内の埋め込み電極と第１メタル配線との間、第２コンタクトの埋込電極と第１メタル配線との間、第２コンタクトの埋込電極と第２メタル配線との間、第３コンタクトの埋込電極と第２メタル配線との間、第３メタル配線と第３コンタクトの埋込電極との間のそれぞれのコンタクト接合部にストレス電圧が印加される。
【０１１５】
このような構成とすれば、バーンインテストにおいて、ビット線対とＩ／Ｏ線対との結合を開閉するＩ／Ｏゲートを構成するトランジスタに対して、ストレスを印加することが可能となる。
【０１１６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１１７】
【発明の効果】
請求項１および２記載の半導体記憶装置は、メモリセルに保持されるデータとは関係なく、かつメモリセルは非選択な状態のままで、ビット線対にストレス電圧を印加することが可能である。
【０１１８】
さらに、請求項１および２記載の半導体記憶装置は、センスアンプ内のビット線対の間や伝達回路にストレス電圧を印加することが可能である。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係る半導体記憶装置１０００の構成を示す概略ブロック図である。
【図２】 メモリセルアレイ１０４とこれにデータの書込あるいはデータの読出を行なうための構成部分を抜出して示す概略ブロック図である。
【図３】 センスアンプ回路１００、バーンインライトバッファ１、ライトバッファ１０１およびプリアンプ１０２の部分の構成を抜出して示す概略ブロック図である。
【図４】 スタティックバーンインテストを行なう際の動作を説明するためのタイミングチャートである。
【図５】 バーンインテスト動作を制御するためのバーンインテスト制御回路の構成を説明するための回路図である。
【図６】 コラムアドレスデコーダ２の構成を説明するための回路図である。
【図７】 図６に示したコラムアドレスデコーダ２の構成において、対応するビット線対に与えられるストレス電圧の配置を示す概略ブロック図である。
【図８】 他のストレス電圧の印加の例を示す概念図である。
【図９】 センスアンプ内のビット線と他のセンスアンプ内のビット線との間にストレス電圧を印加するための構成を示す概念図である。
【図１０】 Ｉ／Ｏゲート１０５ａ内のトランジスタの断面構造を模式的に示す概念図である。
【符号の説明】
１ バーンインライトバッファ、２ コラムアドレスデコーダ、３ ロウアドレスデコーダ、１０ アドレス信号入力端子群、１２ 外部制御信号入力端子群、３０ アドレスバッファ、３２ コントロール回路、３４ リフレッシュアドレスカウンタ、３６ セレクタ、４２ 内部電源回路、１００ センスアンプ、１０３ ワード線ドライバ、１０４ メモリセルアレイ、ＭＣ メモリセル、ＷＬ ワード線、ＢＬＰ ビット線対、１２０ センスアンプおよびＩ／Ｏ回路、ＩＯＰ，２４，２５，２６，２７ Ｉ／Ｏ線対、ＲＭＲ 正規メモリセルアレイ、ＳＰＣ 冗長メモリセル列、ＳＰＲ 冗長メモリセル行、１０００ ＤＲＡＭ。
【発明の属する技術分野】
この発明は、バーンインテスト機能を備えた半導体記憶装置の構成に関する。
【０００２】
【従来の技術】
ダイナミック型ランダムアクセスメモリ（以下、ＤＲＡＭと呼ぶ）等の高集積化、大容量化にともなって、半導体記憶装置は、製品として出荷する前のテストによる信頼性の確保が重要となる。
【０００３】
とくに、初期段階では、電気特性としては良品であるチップも、製造工程中に発生したゲート絶縁膜や配線などの様々な欠陥が潜在化しているものも存在する。このようなチップは、動作開始後の比較的短期間で故障となる、いわゆる「初期不良」を内在しているといえる。
【０００４】
製品の信頼性を高めるためには、このような潜在化している不良を、製品出荷前にストレス印加試験を行なうことで顕在化させ、不良チップをスクリーニングすることが行なわれる。ＤＲＡＭなどの半導体記憶装置では、このようなスクリーニングのために、高温環境下で温度ストレスをチップに印加するだけでなく、チップ内の回路に電気的なストレスを印加した状態でテストを行なう、「バーンインテスト」が行なわれる。
【０００５】
【発明が解決しようとする課題】
従来、このようなバーンインテストにおいて、メモリセルアレイ内に設けられるビット線間にストレス電圧を印加する場合、メモリセルのデータをセンスアンプにより増幅して電圧を印加するということが行なわれている。
【０００６】
このように、ビット線へのストレス印加をメモリセルへ予め書込まれたデータに基づいて行なう場合、以下のような問題点がある。
【０００７】
ｉ）ビット線間にストレスとして印加できる電圧は、メモリセルから読出し、かつセンスアンプで増幅できる電圧ということになる。たとえば、ビット線間のストレスを一層加速するために、大きなストレスを与えるべく高電圧を印加しようとしても、与えた高電圧が、メモリセルトランジスタうやメモリセルキャパシタに影響を及ぼしてしまい、メモリセルの信頼性保持に支障をきたす。このため、たとえば、メモリセルトランジスタやメモリセルキャパシタの信頼性を保持するために、テストを加速するために大きなストレス電圧を印加することが難しい。
【０００８】
ｉｉ）テスター装置がテスト対象となるメモリに書込むことができるデータのパターンや、テスト対象のＩ／Ｏの構成によっては、ストレス電圧を印加することが困難なビット線が存在する可能性がある。
【０００９】
したがって、ビット線間に存在する不良を顕在化させるためのストレス印加が十分でなく、結局、初期不良の可能性のあるチップを短時間のテストで検出することが困難である。
【００１０】
さらには、このビット線との間でデータの授受を行なうためのＩ／Ｏ線に対しても、ビット線へのストレス印加をメモリセルへ予め書込まれたデータに基づいて行なう方式では、十分なストレス印加ができないという問題があった。
【００１１】
本発明は、上記のような問題点を解決するためになされたものであって、その目的は、ビット線間に定常的にストレス電圧を印加することが可能な半導体記憶装置を提供することである。
【００１２】
【課題を解決するための手段】
請求項１記載の半導体記憶装置は、半導体記憶装置の通常動作およびテスト動作を制御するための制御回路と、行列状に配列された複数のメモリセルを有するメモリセルアレイと、メモリセルアレイの列に対応して設けられる複数のビット線対と、各々が複数のビット線対に共通に設けられる複数のデータ線対と、通常動作において半導体記憶装置の外部から与えられた書込みデータに応じて、データ線対の電位レベルを駆動するための書込回路と、テスト動作において、制御回路に制御されてデータ線対のレベルを駆動するテスト電位駆動回路と、通常動作においてはアドレス信号に応じて、テスト動作においては制御回路に制御されて、メモリセル列の選択を行ない、データ線対の電位レベルを選択されたメモリセル列に対応するビット線対に伝達する列選択回路とを備え、ビット線対に対応して設けられ、制御回路に制御されて少なくとも第１の電源電位を選択的に供給され、ビット線対上の電位差を増幅するための複数のセンスアンプをさらに備え、列選択回路は、通常動作においてはアドレス信号に応じて、テスト動作においては制御回路に制御されて、複数の列選択信号を選択的に活性化するデコード回路と、ビット線対に対応して設けられ、複数の列選択信号のうちの対応する列選択信号により選択的に活性化されて、データ線対の電位レベルを選択されたメモリセル列に対応するビット線対に伝達する複数の伝達回路とを含み、複数のデータ線対の各々は、通常動作時に互いに相補なデータを伝送する第１のデータ線と第２のデータ線とを含み、テスト動作は、複数のビット線対のビット線間のストレス加速を行う第１のテスト動作と、複数のデータ線対から複数の伝達回路を介して複数のビット線対に至る接続経路のストレス加速を行う第２のテスト動作とを含み、テスト電位駆動回路は、第２の電源電位と第１のデータ線との間に接続された第１のトランジスタおよび接地電位と第１のデータ線との間に接続された第２のトランジスタを含む第１のバッファ回路と、第２の電源電位と第２のデータ線との間に接続された第３のトランジスタおよび接地電位と第２のデータ線との間に接続された第４のトランジスタを含む第２のバッファ回路とを含み、制御回路は、第１のテスト動作時には、第１のバッファ回路と第２のバッファ回路とをデータ線対が互いに相補なデータ電位レベルとなるよう駆動し、第２のテスト動作時には、第１のバッファ回路と第２のバッファ回路とをデータ線対が互いに等しいデータ電位レベルになるよう駆動する。
【００１３】
請求項２記載の半導体記憶装置は、制御回路は、第２のテスト動作時には、第２の電源電位は第１の電源電位より高く、伝達回路を活性状態とし、かつ、センスアンプに第１の電源電位を供給する。
【００２０】
【発明の実施の形態】
［実施の形態１］
図１は、本発明の実施の形態１に係る半導体記憶装置１０００の構成を示す概略ブロック図である。
【００２１】
以下の説明では、半導体記憶装置１０００は、たとえば、ダイナミック型ランダムアクセスメモリ（ＤＲＡＭ）であるものとして、説明を行なう。
【００２２】
図１を参照して、ＤＲＡＭ１０００において、アドレスバッファ３０は、アドレス信号入力端子群１０を介して、行アドレスおよび列アドレス信号を受取る。アドレスバッファ３０は、アドレス信号Ａ０〜Ａｎ（ｎ：自然数）に基づいて、行アドレスを受取ったときには、ロウ系の内部行アドレス信号であるＲＡ［０］〜ＲＡ［ｊ］，／ＲＡ［０］〜／ＲＡ［ｊ］（ｊ：自然数）を発生する。また、アドレスバッファ３０は、列アドレスを受取ったときは、コラム系の内部列アドレス信号ＣＡ［０］〜ＣＡ［ｋ］，／ＣＡ［０］〜／ＣＡ［ｋ］（ｋ：自然数）を発生する。ここで、信号／Ｘは、信号Ｘと相補な信号であることを示す。
【００２３】
コントロール回路３２は、アドレスバッファ３０からの信号と、外部制御信号入力端子群１２を介して受取るコマンド信号、たとえば、外部行アドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥとに基づいて、後に詳しく説明するように、ＤＲＡＭ各部の動作を制御するための内部制御信号ｉｎｔ．Ｃｏｍｄを出力する。
【００２４】
ここで、内部制御信号ｉｎｔ．Ｃｏｍｄは、ＤＲＡＭ各部を制御するための複数の内部制御信号を総称したものである。また、特に限定されないが、以下では、外部制御信号入力端子群１２中のクロック端子に外部クロックＣＬＫが与えられ、ＤＲＡＭ１０００は、このクロック信号ＣＬＫに基づくタイミングで外部からの制御信号やアドレス信号を受け取るものとする。
【００２５】
ＤＲＡＭ１０００は、さらに、メモリセルアレイ１０４を備える。
メモリセルアレイ１０４は、行列状に配列される複数のメモリセルＭＣと、メモリセルＭＣを選択するために、メモリセルアレイ１０４の各行に対応して設けられるワード線ＷＬと、選択されたメモリセルＭＣからのデータの読出や、選択されたメモリセルＭＣへのデータの書込を行なうために、メモリセルアレイ１０４のメモリセル列に対応してそれぞれ設けられるビット線対ＢＬＰとを備える。ビット線対ＢＬＰは、さらにビット線ＢＬおよび／ＢＬを有している。
【００２６】
ＤＲＡＭ１０００は、さらに、アドレスバッファ３０からの信号とリフレッシュアドレスカウンタ３４からの出力を受けて、コントロール回路３２により制御されていずれか一方を出力するためのセレクタ３６と、セレクタ３６の出力を受けて、ワード線ＷＬを選択するためのデコード信号を生成するためのロウアドレスデコーダ３と、ロウアドレスデコーダ３からのデコード信号に応じて、選択されたワード線の電位を駆動するためのワード線ドライバ１０３と、アドレスバッファ３０から与えられた内部列アドレス信号を受けて、対応するメモリセル列を選択するためのデコード信号を生成するコラムアドレスデコーダ２と、選択された行（ワード線）に接続されるメモリセルＭＣのデータの検知および増幅を行ない、かつメモリセルアレイ１０４から列選択信号に応じて選択的にデータを読出すためのセンスアンプおよびＩ／Ｏ回路１２０とを含む。
【００２７】
選択されたメモリセルＭＣからの信号は、メモリセルアレイ１０４からＩ／Ｏ線対ＩＯＰを介して読出され、読み出されたデータを受け取ったプリアンプ１０２により、データバスＤＢを介して、データ入出力回路４０に伝達される。データ入出力回路４０は、データ入出力端子群１６を介して、読出されたデータの出力を行なう。
【００２８】
あるいは、データ入出力端子群１６を介して、データ入出力回路４０に与えられた信号は、データバスＤＢを介してライトバッファ１０１に伝達され、ライトバッファ１０１からＩ／Ｏ線対ＩＯＰを介して、さらにセンスアンプおよびＩ／Ｏ回路１２０により選択されたビット線対ＢＬＰに伝達される。
【００２９】
なお、図１においては、図示省略しているが、メモリセルアレイ１０４は、複数の正規メモリセルを含む正規メモリセルアレイＲＭＲと、各々が複数の冗長メモリセルを含む冗長メモリセル列ＳＰＣおよび冗長メモリセル行ＳＰＲとを備えており、ロウアドレスデコーダ３およびコラムアドレスデコーダ２は、予め記憶していた欠陥アドレスと選択しようとする正規メモリセルのアドレスとが一致する場合は、正規メモリセルの代わりに冗長メモリセルの選択を行う。
【００３０】
ＤＲＡＭ１０００は、さらに、外部から外部電源電圧ｅｘｔ．Ｖｄｄと接地電位Ｖｓｓとを受けて、コラムアドレスデコーダ２やロウアドレスデコーダ３やセンスアンプおよびＩ／Ｏ回路１２０などに与えるための内部電源電圧Ｖｃｃ１と、内部電源電圧Ｖｃｃ１よりも高い内部電源電圧Ｖｃｃ２とを生成する内部電源回路４２と、内部電源電圧Ｖｃｃ２を受けて、コントロール回路３２により制御されて、スタティックバーンインテスト時において、Ｉ／Ｏ線対ＩＯＰを介して、ビット線対ＢＬＰに印加するべきストレス電位を出力するバーンインライトバッファ１とを備える。
【００３１】
図２は、図１に示したＤＲＡＭ１０００の構成のうち、メモリセルアレイ１０４とこれにデータの書込あるいはデータの読出を行なうための構成部分を抜出して示す概略ブロック図である。
【００３２】
センスアンプおよびＩ／Ｏ回路１２０は、センスアンプ回路１００と、センスアンプ回路により増幅された読出データを、コラムアドレスデコーダ２からの列選択信号ＣＳＬにより、選択的にＩ／Ｏ線対２４、２５ならびに２６、２７に伝達するためのＩ／Ｏゲート１０５とを備えている。ここで、Ｉ／Ｏゲート１０５は、ビット線対ＢＬ１，／ＢＬ１とＩ／Ｏ線対２４，２５との間にそれぞれ設けられ、ゲート電位が信号ＣＳＬにより制御されるＮチャネルＭＯＳトランジスタＴＲ１０５．１１およびＴＲ１０５．１２と、ビット線対ＢＬ２，／ＢＬ２とＩ／Ｏ線対２６，２７との間にそれぞれ設けられ、ゲート電位が信号ＣＳＬにより制御されるＮチャネルＭＯＳトランジスタＴＲ１０５．２１およびＴＲ１０５．２２とを備える。以下では、ビット線ＢＬ１とＢＬ２とを総称して、ビット線ＢＬと呼び、ビット線／ＢＬ１と／ＢＬ２とを総称して、ビット線／ＢＬと呼ぶ。
【００３３】
メモリセルＭＣは、保持するデータを蓄積する電荷量として記憶するためのメモリセルキャパシタＭＣＰと、ワード線ＷＬによりゲート電位が選択され、選択的にメモリセルキャパシタＭＣＰの一方ノードとビット線ＢＬ（または／ＢＬ）とを接続するためのメモリセルトランジスタＭＴＲとを有している。
【００３４】
Ｉ／Ｏ線対２４および２５またはＩ／Ｏ線対２６および２７のそれぞれに対応して、通常動作モードの書込み動作において、データバスＤＢにより伝達された書込データをＩ／Ｏ線に伝達するためのライトバッファ１０１と、読出動作において、Ｉ／Ｏ線により伝達された読出データをデータバスＤＢに伝達するためのプリアンプ１０２と、制御回路３２により制御されて、スタティックバーンインテストにおいて、ビット線対ＢＬＰに与えるべきデータを生成するバーンインライトバッファ１とが設けられている。なお、図２においては、Ｉ／Ｏ線対２４および２５に対応するライトバッファ１０１、プリアンプ１０２およびバーンインライトバッファ１のみを例として抜き出して示す。
【００３５】
したがって、スタティックバーンインテスト動作においては、ライトバッファ１０１は不活性状態とされ、代わりにバーンインライトバッファ１から出力される電位レベルにＩ／Ｏ線の電位レベルが駆動される。
【００３６】
また、後に説明するように、コラムアドレスデコーダ２も、通常動作においては、、アドレスバッファ３０を介して与えられる列アドレス信号に応じて、対応する列選択信号ＣＳＬを活性化するのに対し、スタティックバーンインテスト時には、複数の列選択信号のうちコントロール回路３２により指定される列選択信号ＣＳＬを活性状態とする。
【００３７】
したがって、正規メモリセルアレイＲＭＲ中のメモリセル列に対応するビット線対にも、冗長メモリセル列に対応して設けられるビット線対にも、バーンインライトバッファ１により生成されるストレス電圧が印加される。
【００３８】
図３は、図２に示した回路のうち、センスアンプ回路１００、バーンインライトバッファ１、ライトバッファ１０１およびプリアンプ１０２の部分の構成を抜出して示す概略ブロック図である。
【００３９】
以下の説明で明らかとなるように、本実施の形態においては、ビット線対ＢＬＰと繋がるセンスアンプ１００が、メモリセルに保持されるデータまたはメモリセルの選択・非選択とは関係なく動作して、ビット線対等にストレス電圧を印加することが可能な構成となっている。以下では、このようなメモリセルのデータとは関係なくストレス電圧を印加して行なうバーンインテストを「スタティックバーンインテスト」と呼ぶことにする。
【００４０】
図３に示した構成では、列選択信号ＣＳＬの活性化に応じて、ビット線ＢＬ１，／ＢＬ１が、ＩＯ線対２４，２５と接続され、同時に、同一の列選択信号ＣＳＬの活性化に従って、ビット線ＢＬ２，／ＢＬ２が、Ｉ／Ｏ線対と２６，２７接続される構成となっている。
【００４１】
また、ライトバッファ１は、ビット線ＢＬ１，／ＢＬ１およびＩ／Ｏ線２４，２５に対応して設けられるバッファ回路１ａと、ビット線Ｂｌ２，／ＢＬ２およびＩ／Ｏ線２６，２７に対応して設けられるバッファ回路１ｂとを含む。
【００４２】
バッファ回路１ａは、ビット線ＢＬ１に対応するＩ／Ｏ線２４と、電源電圧Ｖｃｃ２との間に設けられ、ゲート電位がコントロール回路３２により制御されるＰチャネルＭＯＳトランジスタ１０ａと、Ｉ／Ｏ線２４と接地電位Ｖｓｓとの間に設けられ、ゲート電位がコントロール回路３２により制御されるＮチャネルＭＯＳトランジスタ１１ａと、電源電圧Ｖｃｃ２とビット線／ＢＬ１に対応するＩ／Ｏ線２５との間に設けられ、ゲート電位がコントロール回路３２により制御されるＰチャネルＭＯＳトランジスタ１２ａと、Ｉ／Ｏ線２５と接地電位Ｖｓｓとの間に設けられ、ゲート電位がコントロール回路３２により制御されるＮチャネルＭＯＳトランジスタ１３ａとを含む。
【００４３】
バッファ回路１ｂにも、ビット線ＢＬ２に対応するＩ／Ｏ線２６に対応して、ＰチャネルＭＯＳトランジスタ１０ｂおよびＮチャネルＭＯＳトランジスタ１１ｂが設けられ、ビット線／ＢＬ２に対応するＩ／Ｏ線２７に対応して、ＰチャネルＭＯＳトランジスタ１２ｂおよびＮチャネルＭＯＳトランジスタ１３ｂとが設けられている。
【００４４】
ビット線ＢＬ１および／ＢＬ１は、列選択信号ＣＳＬにより導通状態となるＩ／Ｏゲート１０５ａを介して、Ｉ／Ｏ線２４および２５にそれぞれ接続している。ビット線ＢＬ１および／ＢＬ１に対しては、コントロール回路３２により活性化されるセンスアンプ回路１００ａが設けられる。
【００４５】
センスアンプ回路１００ａは、電源電圧Ｖｃｃ１と内部ノードｎ１との間に設けられ、ゲート電位がコントロール回路３２からの信号／ＳＯＰＭにより制御されるＰチャネルＭＯＳトランジスタＴＰ１１と、接地電位Ｖｓｓとノードｎ２との間に設けられ、ゲート電位がコントロール回路３２により制御されるＮチャネルＭＯＳトランジスタＴＮ１１と、ノードｎ１とノードｎ２との間に直列に接続されるＰチャネルＭＯＳトランジスタＴＰ２１およびＴＮ２１と、ノードｎ１とノードｎ２との間に直列に接続されるＰチャネルＭＯＳトランジスタＴＰ２２とＮチャネルＭＯＳトランジスタＴＮ２２とを含む。
【００４６】
トランジスタＴＰ２１およびＴＮ２１のゲートは、ともに、トランジスタＴＰ２２およびＴＮ２２の接続ノードと結合し、かつビット線／ＢＬ１と結合している。トランジスタＴＰ２２およびＴＮ２２のゲートは、ともに、トランジスタＴＰ２１およびＴＮ２１の接続ノードと結合し、かつ、ビット線ＢＬ１と結合している。
【００４７】
ビット線ＢＬ２および／ＢＬ２に対応しても、同様のセンスアンプ回路１００ｂが設けられている。
【００４８】
ビット線ＢＬ１，／ＢＬ１と結合するメモリセルＭＣから読出されたデータは、センスアンプ回路１００ａにより増幅され、Ｉ／Ｏゲート１０５ａを介して、Ｉ／Ｏ線２４，２５に伝達され、さらに、プリアンプ回路１０２ａにより、データバス１０６ａに伝達される。
【００４９】
同様にして、ビット線ＢＬ２，／ＢＬ２と結合するメモリセルＭＣから読出されたデータは、Ｉ／Ｏゲート１０５ｂ、Ｉ／Ｏ線２６，２７およびプリアンプ回路１０２ｂを介して、データバス１０６ｂに読出される。
【００５０】
一方、通常動作における書込動作においては、データバス１０６ａにより伝達された書込データは、ライトバッファ１０１ａにより、Ｉ／Ｏ線２４および２５に伝達され、Ｉ／Ｏゲート１０５ａが導通状態となることにより、ビット線ＢＬ１および／ＢＬ１に伝達される。
【００５１】
同様に、データバス１０６ｂにより伝達された書込データは、ライトバッファ１０１ｂ、Ｉ／Ｏ線２６，２７、ゲートトランジスタ１０５ｂを介して、ビット線対ＢＬ２，／ＢＬ２に伝達される。
【００５２】
スタティックバーンインテスト中には、バッファ回路１ａまたは１ｂにより、Ｉ／Ｏ線対２４，２５または２６，２７の電位レベルが駆動されて、この駆動電位が、ビット線対ＢＬ１，／ＢＬ１またはビット線対ＢＬ２，／ＢＬ２に伝達される。
【００５３】
ここで、上述したとおり、ＰチャネルＭＯＳトランジスタ１０ａ，１２ａ，１０ｂおよび１２ｂに供給される電源電位Ｖｃｃ２は、センスアンプに供給される電源電圧Ｖｃｃ１よりも高い電圧であって、センスアンプよりもより強くビット線の電位レベルを“Ｈ”レベルに駆動できるものとする。ゆえに、たとえば、電源電位Ｖｃｃ１とＶｃｃ２の間の電位、もしくは、電源電位Ｖｃｃ２以上の電位Ｖｃｃ３をこのバッファ回路１ａ，１ｂの駆動電源用に設けてもよい。
【００５４】
また、電源電圧Ｖｃｃ２のレベルが、電源電圧Ｖｃｃ１よりも高いために、トランジスタ１０ａ，１０ｂ，１２ａおよび１２ｂのトランジスタサイズは、センスアンプ中のトランジスタＴＰ１１等よりも小さいサイズとすることができる。
【００５５】
バッファ回路１ａにおいて、トランジスタ１０ａおよび１１ａは、同時にオン状態となることはなく、互いに相補にオン状態およびオフ状態となるトランジスタである。さらに、トランジスタ１２ａおよび１３ａも互いに相補に動作する。
【００５６】
バッファ回路１ｂ中のトランジスタ１０ｂおよび１１ｂやトランジスタ１２ｂおよび１３ｂも互いに相補に動作する。
【００５７】
ただし、後に説明するように、コントロール回路３２の制御によっては、トランジスタ１０ａと１０ｂは同時にオン状態となる場合も存在する。
【００５８】
図４は、図１〜３において説明したＤＲＡＭ１０００に対して、スタティックバーンインテストを行なう際の動作を説明するためのタイミングチャートである。
【００５９】
図４を参照して、時刻ｔ１のクロック信号ＣＬＫの立ち上りエッジにおいて、外部から与えられる制御信号の組合せにより、スタティックバーンインテストモード動作のエントリが指定され、コントロール回路３２から出力される内部認識信号ＳＢＩが活性状態“Ｈ”レベルとなる。
【００６０】
このようにしてスタティックバーンインテスト動作にエントリし、信号ＳＢＩが活性状態であることに応じて、制御回路３２の制御により、ロウアドレスデコーダ３とワード線ドライバ１０３は、スタンバイ状態に維持される。したがって、ワード線ＷＬはすべて“Ｌ”レベルに維持されることになる。
【００６１】
時刻ｔ１後の次のクロック信号ＣＬＫの活性化に応じて、時刻ｔ２において、制御回路３２からＩ／Ｏ線２４〜２７の電位レベルを設定するための信号ＷＤ１〜ＷＤ４が出力される。一方、時刻ｔ１における信号ＳＢＩの活性化に応じて、時刻ｔ３において、バーンインライトバッファ活性化信号、すなわちバッファ回路１ａおよび１ｂにおけるトランジスタ１０ａ〜１３ｂのゲート電位を制御するための信号が、コントロール回路３２から出力される。
【００６２】
これに応じて、Ｉ／Ｏ線２４，２６およびＩ／Ｏ線２５，２７の電位レベルがデータＷＤ１〜ＷＤ４に応じた電位レベルに設定される。
【００６３】
続いて、コントロール回路３２が、列アドレスデコーダ２を制御して、時刻ｔ５において、コラム選択信号ＣＳＬを選択的に活性化して、Ｉ／Ｏゲート１０５を導通状態とする。
【００６４】
ここで、通常動作においては、活性となるコラム選択信号は、同一のＩ／Ｏ線に接続するメモリセル列のうち、１つのメモリセル列を選択するための列選択信号が活性化する。これに対して、スタティックバーンインテストにおいては、同一のＩ／Ｏ線対と結合可能な複数のメモリセル列に対応する列選択信号のうち、複数の列選択信号もしくはすべての列選択信号が活性状態とすることができる。
【００６５】
以下の説明で明らかとなるように、実施の形態１では、同一のＩ／Ｏ線と接続可能な複数のメモリセル列に対応するすべてのコラム選択信号が同時に活性状態とすることができる。
【００６６】
再び、図４を参照して、時刻ｔ６において、ビット線ＢＬ，／ＢＬの電位レベルがＩ／Ｏ線対の電位レベルに応じて駆動され始める。
【００６７】
時刻ｔ７において、コントロール回路３２からの制御に従って、センスアンプ活性化信号ＳＯＮＭが活性化され、ビット線２０〜２３に対してストレス電圧の印加が行なわれる。このとき、センスアンプ活性化信号は、接地電位側のＮチャネルＭＯＳトランジスタＴＮ１１に対する信号ＳＯＮＭの方が先に導通状態とされ、所定時間経過後に、信号／ＳＯＰＭが活性化して電源電位Ｖｃｃ１側のＰチャネルＭＯＳトランジスタＴＰ１１が導通状態とされる。このように、Ｐチャネルトランジスタ側とＮチャネルトランジスタ側で活性化タイミングをずらすことで、貫通電流を抑制することができる。
【００６８】
図５は、図１に示したコントロール回路３２中に含まれ、バーンインテスト動作を制御するためのバーンインテスト制御回路の構成を説明するための回路図である。
【００６９】
図５を参照して、バーンインテスト制御回路は、外部行アドレスストローブ信号／ＲＡＳ等に対応して、内部行アドレスストローブ信号ｉｎｔ／ＲＡＳ等を発生し、また、外部制御信号の組合せによって、スタティックバーンインテストにエントリしたことを示す内部認識信号ＳＢＩを生成する制御信号発生回路３２０と、内部行アドレスストローブ信号ｉｎｔ／ＲＡＳと内部認識信号ＳＢＩとを受けるＮＯＲ回路ＮＲＧ１００と、ＮＯＲ回路ＮＲＧ１００の出力を受けて反転するインバータＩＮＶ１００と、インバータＩＮＶ１００の出力を受けて、行系の動作の活性化を指示するための内部制御信号ＡＣＴを出力するためのインバータＩＮＶ１０２と、信号ＳＢＩを受けて、所定時間だけ遅延して信号ＳＢＩｄを生成するためのタイミング調整用遅延回路ＤＬ１００とを備える。
【００７０】
すなわち、バーンインテストモードに入っていることの認識結果を示す内部認識信号ＳＢＩが活性化状態（“Ｈ”レベル）である期間中は、信号ＡＣＴは不活性状態（“Ｌ”）レベルであって、行系の選択動作は非活性状態に維持されることになる。
【００７１】
また、タイミング調整用遅延回路ＤＬ１００は、内部回路が安定した後に、バーンインテスト動作を制御するための内部制御信号を出力するために、時間的な余裕を生み出す遅延時間を制御する。
【００７２】
後に説明するように、外部から与えられる制御信号とアドレス信号の組み合わせによって、または予め制御信号発生回路３２０中に保持されている情報に従って、ライトデータＷＤ１〜ＷＤ４のレベルが決定される。
【００７３】
バーンインテスト制御回路は、さらに、このライトデータＷＤ１と、信号ＳＢＩｄを受けるＮＡＮＤ回路ＮＡＧ１１０と、ＮＡＮＤ回路ＮＡＧ１１０の出力を受けて反転するインバータＩＮＶ１１０と、インバータＩＮＶ１１０の出力を受けて、トランジスタ１０ａのゲート電位を制御する信号を出力するインバータＩＮＶ１２０と、ライトデータＷＤ２と信号ＳＢＩｄとを受けるＮＡＮＤ回路１１２と、ＮＡＮＤ回路ＮＡＧ１１２の出力を受けて反転し、トランジスタ１１ａのゲート電位を制御するための信号を出力するインバータＩＮＶ１１２と、ライトデータＷＤ３と信号ＳＢＩｄとを受けるＮＡＮＤ回路ＮＡＧ１１４と、ＮＡＮＤ回路ＮＡＧ１１４の出力を受けて反転するインバータＩＮＶ１１４と、インバータＩＮＶ１１４の出力を受けて、トランジスタ１０ｂのゲート電位を制御する信号を出力するインバータＩＮＶ１２２と、ライトデータＷＤ４と信号ＳＢＩｄとを受けるＮＡＮＤ回路ＮＡＧ１１６と、ＮＡＮＤ回路ＮＡＧ１１６の出力を受けて反転し、トランジスタ１１ｂのゲート電位を制御する信号を出力するインバータＩＮＶ１１６とを含む。
【００７４】
バーンインテスト制御回路は、さらに、このライトデータＷＤ２と、信号ＳＢＩｄを受けるＮＡＮＤ回路ＮＡＧ１３０と、ＮＡＮＤ回路ＮＡＧ１３０の出力を受けて反転するインバータＩＮＶ１３０と、インバータＩＮＶ１３０の出力を受けて、トランジスタ１２ａのゲート電位を制御する信号を出力するインバータＩＮＶ１４０と、ライトデータＷＤ１と信号ＳＢＩｄとを受けるＮＡＮＤ回路１３２と、ＮＡＮＤ回路ＮＡＧ１３２の出力を受けて反転し、トランジスタ１３ａのゲート電位を制御するための信号を出力するインバータＩＮＶ１３２と、ライトデータＷＤ４と信号ＳＢＩｄとを受けるＮＡＮＤ回路ＮＡＧ１３４と、ＮＡＮＤ回路ＮＡＧ１３４の出力を受けて反転するインバータＩＮＶ１３４と、インバータＩＮＶ１３４の出力を受けて、トランジスタ１２ｂのゲート電位を制御する信号を出力するインバータＩＮＶ１４２と、ライトデータＷＤ３と信号ＳＢＩｄとを受けるＮＡＮＤ回路ＮＡＧ１３６と、ＮＡＮＤ回路ＮＡＧ１３６の出力を受けて反転し、トランジスタ１３ｂのゲート電位を制御する信号を出力するインバータＩＮＶ１３６とを含む。
【００７５】
バーンインテスト制御回路は、さらに、信号ＳＢＩｄを受けて、所定時間遅延して信号Ｃｏｌｓｅｌを出力するためのタイミング調整用遅延回路ＤＬ１１０を含む。このタイミング調整用遅延回路ＤＬ１１０は、ライトデータＷＤ１〜ＷＤ４が生成され、Ｉ／Ｏ線を電源電位Ｖｃｃ２あるいは接地電位Ｖｓｓに設定し、かつその電位レベルが安定するまでの時間を調整するためのものである。
【００７６】
バーンインテスト制御回路は、さらに、外部から与えられる制御信号およびアドレス信号の組合せにより、または、制御信号発生回路３２０中に予め保持されている情報に応じて、活性状態あるいは非活性状態とされる信号Ｅｃｏｌとタイミング調整用遅延回路ＤＬ１１０から出力される信号Ｃｏｌｓｅｌとを受けるＮＡＮＤ回路ＮＡＧ１５０と、ＮＡＮＤ回路ＮＡＧ１５０の出力を受けて反転するインバータＩＮＶ１５０と、インバータＩＮＶ１５０の出力を受けて、後に説明するようにコラムデコーダを制御するための信号Ｅｖｅｎｃｏｌを出力するインバータＩＮＶ１５４と、外部制御信号とアドレス信号の組合せにより、または制御信号発生回路３２０中に予め保持された情報に従って活性状態または非活性状態とされる信号Ｏｃｏｌと信号Ｃｏｌｓｅｌとを受けるＮＡＮＤ回路ＮＡＧ１５２と、ＮＡＮＤ回路ＮＡＧ１５２の出力を受けて反転するインバータＩＮＶ１５２と、インバータＩＮＶ１５２の出力を受けてコラムデコーダ２を制御するための信号Ｏｄｄｃｏｌを出力するインバータＩＮＶ１５６と、信号Ｃｏｌｓｅｌを受けて、所定時間遅延して出力するためのタイミング調整用遅延回路ＤＬ１２０と、制御信号発生回路３２０中で生成されるセンスアンプ活性化指示信号ＳＯＮｎと、遅延回路ＤＬ１２０の出力とを受けるＮＯＲ回路ＮＲＧ１６０と、ＮＯＲ回路ＮＲＧ１６０の出力を受けて、センスアンプ中のトランジスタＴＮ１１を活性化するための信号ＳＯＮＭを出力するインバータＩＮＶ１６０と、遅延回路ＤＬ１２０の出力を受ける駆動回路ＤＲ１６０およびＤＲ１６２と、駆動回路ＤＲ１６２の出力と制御信号発生回路３２０中で生成されるセンスアンプ活性化指示信号ＳＯＰｎとを受けるＮＯＲ回路ＮＲＧ１６２と、ＮＯＲ回路ＮＲＧ１６２の出力を受けて反転するインバータＩＮＶ１６２と、インバータＩＮＶ１６２の出力を受けて反転し、センスアンプ中のトランジスタＴＰ１１を駆動するための信号／ＳＯＰＭを出力するインバータＩＮＶ１６４とを備える。
【００７７】
すなわち、コントロール回路３２から出力される信号Ｅｖｅｎｃｏｌと信号Ｏｄｄｃｏｌとに応じて、コラム選択信号が活性化され、Ｉ／Ｏ線の電位が選択されたビット線対のセンスアンプ１００に伝達される。センスアンプ１００の入出力ノードが電源電位あるいは接地電位に駆動されて所定時間経過した後に、センスアンプを活性化するための信号ＳＯＮＭと／ＳＯＰＭが活性状態となる。
【００７８】
図６は、コラムアドレスデコーダ２の構成を説明するための回路図である。図６においては、説明の簡単のために、コラムアドレスデコーダ２の生成する複数のコラム選択信号ＣＳＬのうち、コラム選択信号ＣＳＬ０〜ＣＳＬ３に関連する部分のみを抜き出して示す。
【００７９】
したがって、コラムアドレスデコーダ２は、コントロール回路３２から出力され、コラムアドレスデコーダ２の活性化を指示するための信号ＮＣＥと、内部列アドレス信号ＡＹＡ０〜ＡＹＡ３ならびにＡＹＢ０とを受ける。なお、内部列アドレス信号ＡＹＡ０〜ＡＹＡ３ならびにＡＹＢ０は、コラム系の内部列アドレス信号ＣＡ［０］〜ＣＡ［ｋ］，／ＣＡ［０］〜／ＣＡ［ｋ］のいずれかにそれぞれ相当する。
【００８０】
図６を参照して、コラムアドレスデコーダ２において、通常動作時は、コントロール回路３２から与えられる信号Ｅｖｅｎｃｏｌおよび信号Ｏｄｄｃｏｌはともに、“Ｌ”レベルとなっている。
【００８１】
したがって、ノードｎ２１には、通常動作においては電源電位Ｖｃｃ１が供給されている。
【００８２】
このノードｎ２１と接地電位Ｖｓｓとの間に、ゲートに信号ＮＣＥを受けるＰチャネルＭＯＳトランジスタＴＰ２０１と、ゲートに信号ＮＣＥを受けるＮチャネルＭＯＳトランジスタＴＮ２０１と、ゲートにアドレス信号ＡＹＡ０とアドレス信号ＡＹＢ０を受けるＮチャネルＭＯＳトランジスタＴＮ２０３およびＴＮ２０４とが設けられる。
【００８３】
トランジスタＴＰ２０１とトランジスタＴＮ２０１との間の接続ノードであるノードｎ２２と接地電位Ｖｓｓとの間には、ゲートに信号Ｅｖｅｎｃｏｌを受けるＮチャネルＭＯＳトランジスタＴＮ２１０が設けられ、ノードｎ２１と電源電位Ｖｃｃ１との間には、ゲートに信号Ｅｖｅｎｃｏｌを受けるＰチャネルＭＯＳトランジスタＴＰ２１０が設けられる。ノードｎ２１とノードｎ２２との間には、ゲートにアドレス信号ＡＹＢ０を受けるＰチャネルＭＯＳトランジスタＴＰ２１２と、ゲートに信号ＡＹＡ０を受けるＰチャネルＭＯＳトランジスタＴＰ２１４とが並列に設けられている。
【００８４】
インバータＩＮＶ２００は、ノードｎ２２のレベルを受けて反転し、列選択信号ＣＳＬ０を生成する。
【００８５】
さらに、ノードｎ２３にも、通常動作においては、信号Ｏｄｄｃｏｌが”Ｌ”レベルであることにより、電源電位Ｖｃｃ１が供給されている。
【００８６】
このノードｎ２３と接地電位Ｖｓｓとの間に、ゲートに信号ＮＣＥを受けるＰチャネルＭＯＳトランジスタＴＰ２２１と、ゲートに信号ＮＣＥを受けるＮチャネルＭＯＳトランジスタＴＮ２２１と、ゲートにアドレス信号ＡＹＡ１とアドレス信号ＡＹＢ０を受けるＮチャネルＭＯＳトランジスタＴＮ２２３およびＴＮ２２４とが設けられる。
【００８７】
トランジスタＴＰ２２１とトランジスタＴＮ２２１との間の接続ノードであるノードｎ２４と接地電位Ｖｓｓとの間には、ゲートに信号Ｏｄｄｃｏｌを受けるＮチャネルＭＯＳトランジスタＴＮ２３０が設けられ、ノードｎ２３と電源電位Ｖｃｃ１との間には、ゲートに信号Ｏｄｄｃｏｌを受けるＰチャネルＭＯＳトランジスタＴＰ２３０が設けられる。ノードｎ２３とノードｎ２４との間には、ゲートにアドレス信号ＡＹＢ０を受けるＰチャネルＭＯＳトランジスタＴＰ２３２と、ゲートに信号ＡＹＡ１を受けるＰチャネルＭＯＳトランジスタＴＰ２３４とが並列に設けられている。
【００８８】
インバータＩＮＶ２０２は、ノードｎ２４のレベルを受けて反転し、列選択信号ＣＳＬ１を生成する。
【００８９】
さらに、列選択信号ＣＳＬ２を生成するために、列選択信号ＣＳＬ０を生成するための回路と受け取る内部アドレス信号を除いて同様の構成を有する回路が設けられ、列選択信号ＣＳＬ３を生成するために、列選択信号ＣＳＬ１を生成するための回路と受け取る内部アドレス信号を除いて同様の構成を有する回路が設けられる。
【００９０】
図７は、図６に示したコラムアドレスデコーダ２の構成において、バーンインテスト動作中に信号Ｅｖｅｎｃｏｌおよび信号Ｏｄｄｃｏｌがともに活性状態（“Ｈ”）レベルとなった場合に、対応するビット線対に与えられるストレス電圧の配置を示す概略ブロック図である。
【００９１】
図７に示すように、メモリセルアレイ１０４を挟んで対向する位置にセンスアンプ１００．１および１００．２が設けられているものとする。また、列選択信号ＣＳＬ０に応じて、２つのビット線対ＢＬ１，／ＢＬ１およびＢＬ２，／ＢＬ２が同時に選択されるものとする。他の列選択信号ＣＳＬ１〜ＣＳＬ３についても、同様に、その活性化に応じて２つのビット線対が同時に選択されるものとする。
【００９２】
信号Ｅｖｅｎｃｏｌおよび信号Ｏｄｄｃｏｌがともに活性状態である場合は、ノードｎ２２およびｎ２４のレベルは、アドレス信号のレベルとは関わりなく常に“Ｌ”レベルとなるために、列選択信号ＣＳＬ０〜ＣＳＬ３はすべて活性状態（”Ｈ”レベル）となる。
【００９３】
また、バーンインライトバッファ１．１および１．２も、メモリセルアレイ１０４の対向する側にそれぞれ設けられる。バーンインライトバッファ１．１中のバッファ回路１ａとバーンインライトバッファ１．２中のバッファ回路１ａとは、対応するＩ／Ｏ線に相補な電位を与え、バーンインライトバッファ１．１中のバッファ回路１ｂとバーンインライトバッファ１．２中のバッファ回路１ｂとも、対応するＩ／Ｏ線に相補な電位を与える。
【００９４】
これに応じて、メモリセルアレイ１０４中のビット線対には、隣接するビット線が常に逆電位となるようなストレス電位が印加される。
【００９５】
このとき、正規メモリセルアレイＲＭＲ中のメモリセル列に対応するビット線対にも、冗長メモリセル列に対応して設けられるビット線対にも、バーンインライトバッファ１により生成されるストレス電圧が印加される。したがって、正規メモリセルアレイに存在するビット線対と冗長メモリセル列に存在するビット線対とにかかわらず、隣接するビット線が常に逆電位となるようなストレス電位が印加される。
【００９６】
このような構成により、メモリセルに保持されるデータとは関係なく、かつメモリセルは非選択な状態のままで、ビット線対等にストレス電圧を印加することが可能である。
【００９７】
［実施の形態２］
実施の形態１においては、すべての隣接ビット線に対し、逆電位となるようなストレス電圧を印加していた。
【００９８】
実施の形態２においては、特定のビット線にストレス電圧を印加することで、ビット線を間に挟んだビット線間の加速を行なう場合の構成を示す。
【００９９】
図８は、このような他のストレス電圧の印加の例を示す概念図である。
図８においては、バーンインライトバッファ１．１中のバッファ回路１ａがＩ／Ｏ線対ＩＯａを駆動する相補レベルとバーンインライトバッファ１．２中のバッファ回路１ａがＩ／Ｏ線対ＩＯａを駆動する相補レベルとは、対称となるように反転されている。同様に、バーンインライトバッファ１．１中のバッファ回路１ｂがＩ／Ｏ線対ＩＯｂを駆動する相補レベルとバーンインライトバッファ１．２中のバッファ回路１ｂがＩ／Ｏ線対ＩＯｂを駆動する相補レベルとは、対称となるように反転されている。
【０１００】
したがって、この場合、コントロール回路３２は、図５の構成において、バーンインライトバッファ１．１の出力レベルを制御するための構成と、バーンインライトバッファ１．２の出力レベルを制御するための構成とを別系統に備え、バーンインライトバッファ１．１の出力レベルとバーンインライトバッファ１．２の出力レベルとを互いに独立に制御する。
【０１０１】
このようにすることで、ビット線対ＢＬ１，／ＢＬ１には逆電位が印加されているものの、ビット線対ＢＬ１，／ＢＬ１と、これに近接するビット線対ＢＬ３，／ＢＬ３との間にはストレス電圧が印加されていない。
【０１０２】
［実施の形態３］
図９は、センスアンプ内のビット線と他のセンスアンプ内のビット線との間にストレス電圧を印加するための構成を示す概念図である。
【０１０３】
ストレス電圧の印加方法としては、図６において説明した列アドレスデコーダ２において、信号Ｅｖｅｎｃｏｌ信号が“Ｈ”レベルのときは、信号Ｏｄｄｃｏｌを“Ｌ”レベルとする。
【０１０４】
あるいは、信号Ｏｄｄｃｏｌが“Ｈ”レベルのときは、信号Ｅｖｅｎｃｏｌを“Ｌ”レベルとなるように制御する。
【０１０５】
たとえば、バーンインライトバッファ１．１において、バッファ回路１ｂがＩ／Ｏ線対ＩＯｂのいずれのＩＯ線も”Ｈ”レベルに駆動しておき、信号Ｏｄｄｃｏｌを“Ｈ”レベルとして、信号Ｅｖｅｎｃｏｌを“Ｌ”レベルとする。このとき、列選択信号ＣＳＬ１は活性状態となって、対応するセンスアンプに／Ｏ線対ＩＯｂの電位が伝達されるのに対し、列選択信号ＣＳＬ０は不活性状態となって、対応するセンスアンプにＩ／Ｏ線対ＩＯａの電位は伝達されない。
【０１０６】
したがって、センスアンプ内のビット線と他のセンスアンプ内のビット線との間にストレス電圧を印加することができる。
【０１０７】
このとき、このような動作によって、コラムアドレスデコーダ２を分割動作させることで、列選択線間にもストレスを印加することができる。すなわち、上述の例では、列選択信号ＣＳＬ０とＣＳＬ１をそれぞれ伝達する配線間にもストレスが印加されることになる。
【０１０８】
［実施の形態４］
実施の形態４においては、コントロール回路３２は、バーンインテストモードにおいて、図３において説明したバーンインライトバッファ１中のバッファ回路１ａおよび１ｂ中のトランジスタ１０ａ，１０ｂ、１２ａおよび１２ｂのゲート電圧レベルをしきい値電圧付近まで下げて、センスアンプを動作させることで、Ｉ／Ｏゲート１０５に対して電流リークパスを設けるようにＤＲＡＭ１０００の動作を制御する。
【０１０９】
すなわち、図３において、たとえば、コントロール回路３２の制御により、トランジスタ１１ａおよび１３ａは遮断状態のまま、トランジスタ１０ａおよび１２ａのゲート電圧レベルをしきい値電圧まで下げる。さらに、コントロール回路３２の制御により、列選択信号ＣＳＬを活性化し、センスアンプ活性化信号ＳＯＮＭも活性状態とする。
【０１１０】
すると、センスアンプ１００ａ内のトランジスタＴＮ２１およびＴＮ１１が導通状態となるため、Ｉ／Ｏゲート１０５ａ内のトランジスタに、定常的に電源電位Ｖｃｃ２から接地電位Ｖｓｓに至るリーク電流経路が形成される。
【０１１１】
図１０は、Ｉ／Ｏゲート１０５ａ内のトランジスタの断面構造を模式的に示す概念図である。
【０１１２】
図１０に示すとおり、Ｉ／Ｏゲート１０５ａ内のトランジスタに、定常的に電源電位Ｖｃｃ２から接地電位Ｖｓｓに至る電流経路が形成された場合、このＩ／Ｏゲート１０５ａ内のトランジスタに対する多層配線のコンタクトの接合部のそれぞれにストレス電圧が印加されることになる。
【０１１３】
すなわち、Ｉ／Ｏゲート１０５ａ内のトランジスタのソースおよびドレインには、第１コンタクトホールを介して第１メタル配線が接続され、さらに、第１メタル配線には、第２コンタクトを介して第２メタル配線が結合される。さらに、第２メタル配線には、第３コンタクトを介して第３メタル配線が結合される。
【０１１４】
このとき、この第１コンタクトホール内の埋込電極とソースまたはドレイン電極の間、この第１コンタクトと内の埋め込み電極と第１メタル配線との間、第２コンタクトの埋込電極と第１メタル配線との間、第２コンタクトの埋込電極と第２メタル配線との間、第３コンタクトの埋込電極と第２メタル配線との間、第３メタル配線と第３コンタクトの埋込電極との間のそれぞれのコンタクト接合部にストレス電圧が印加される。
【０１１５】
このような構成とすれば、バーンインテストにおいて、ビット線対とＩ／Ｏ線対との結合を開閉するＩ／Ｏゲートを構成するトランジスタに対して、ストレスを印加することが可能となる。
【０１１６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１１７】
【発明の効果】
請求項１および２記載の半導体記憶装置は、メモリセルに保持されるデータとは関係なく、かつメモリセルは非選択な状態のままで、ビット線対にストレス電圧を印加することが可能である。
【０１１８】
さらに、請求項１および２記載の半導体記憶装置は、センスアンプ内のビット線対の間や伝達回路にストレス電圧を印加することが可能である。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係る半導体記憶装置１０００の構成を示す概略ブロック図である。
【図２】 メモリセルアレイ１０４とこれにデータの書込あるいはデータの読出を行なうための構成部分を抜出して示す概略ブロック図である。
【図３】 センスアンプ回路１００、バーンインライトバッファ１、ライトバッファ１０１およびプリアンプ１０２の部分の構成を抜出して示す概略ブロック図である。
【図４】 スタティックバーンインテストを行なう際の動作を説明するためのタイミングチャートである。
【図５】 バーンインテスト動作を制御するためのバーンインテスト制御回路の構成を説明するための回路図である。
【図６】 コラムアドレスデコーダ２の構成を説明するための回路図である。
【図７】 図６に示したコラムアドレスデコーダ２の構成において、対応するビット線対に与えられるストレス電圧の配置を示す概略ブロック図である。
【図８】 他のストレス電圧の印加の例を示す概念図である。
【図９】 センスアンプ内のビット線と他のセンスアンプ内のビット線との間にストレス電圧を印加するための構成を示す概念図である。
【図１０】 Ｉ／Ｏゲート１０５ａ内のトランジスタの断面構造を模式的に示す概念図である。
【符号の説明】
１ バーンインライトバッファ、２ コラムアドレスデコーダ、３ ロウアドレスデコーダ、１０ アドレス信号入力端子群、１２ 外部制御信号入力端子群、３０ アドレスバッファ、３２ コントロール回路、３４ リフレッシュアドレスカウンタ、３６ セレクタ、４２ 内部電源回路、１００ センスアンプ、１０３ ワード線ドライバ、１０４ メモリセルアレイ、ＭＣ メモリセル、ＷＬ ワード線、ＢＬＰ ビット線対、１２０ センスアンプおよびＩ／Ｏ回路、ＩＯＰ，２４，２５，２６，２７ Ｉ／Ｏ線対、ＲＭＲ 正規メモリセルアレイ、ＳＰＣ 冗長メモリセル列、ＳＰＲ 冗長メモリセル行、１０００ ＤＲＡＭ。
Claims (2)
- 半導体記憶装置であって、
前記半導体記憶装置の通常動作およびテスト動作を制御するための制御回路と、
行列状に配列された複数のメモリセルを有するメモリセルアレイと、
前記メモリセルアレイの列に対応して設けられる複数のビット線対と、
前記複数のビット線対の所定数ごとに対応して各々が設けられる複数のデータ線対と、
前記通常動作において前記半導体記憶装置の外部から与えられた書込みデータに応じて、前記データ線対の電位レベルを駆動するための書込回路と、
前記テスト動作において、前記制御回路に制御されて前記データ線対の電位レベルを駆動するテスト電位駆動回路と、
前記通常動作においてはアドレス信号に応じて、前記テスト動作においては前記制御回路に制御されて、前記メモリセル列の選択を行ない、前記データ線対の電位レベルを選択されたメモリセル列に対応する前記ビット線対に伝達する列選択回路とを備え、
前記ビット線対に対応して設けられ、前記制御回路に制御されて少なくとも第１の電源電位を選択的に供給され、前記ビット線対上の電位差を増幅するための複数のセンスアンプをさらに備え、
前記列選択回路は、
前記通常動作においてはアドレス信号に応じて、前記テスト動作においては前記制御回路に制御されて、複数の列選択信号を選択的に活性化するデコード回路と、
前記ビット線対に対応して設けられ、前記複数の列選択信号のうちの対応する列選択信号により選択的に活性化されて、前記データ線対の電位レベルを選択されたメモリセル列に対応する前記ビット線対に伝達する複数の伝達回路とを含み、
前記複数のデータ線対の各々は、
前記通常動作時に互いに相補なデータを伝送する第１のデータ線と第２のデータ線とを含み、
前記テスト動作は、
前記複数のビット線対のビット線間のストレス加速を行う第１のテスト動作と、
前記複数のデータ線対から前記複数の伝達回路を介して前記複数のビット線対に至る接続経路のストレス加速を行う第２のテスト動作とを含み、
前記テスト電位駆動回路は、
第２の電源電位と前記第１のデータ線との間に接続された第１のトランジスタおよび接地電位と前記第１のデータ線との間に接続された第２のトランジスタを含む第１のバッファ回路と、
前記第２の電源電位と前記第２のデータ線との間に接続された第３のトランジスタおよび前記接地電位と前記第２のデータ線との間に接続された第４のトランジスタを含む第２のバッファ回路とを含み、
前記制御回路は、前記第１のテスト動作時には、前記第１のバッファ回路と第２のバッファ回路とを前記データ線対が互いに相補なデータ電位レベルとなるよう駆動し、前記第２のテスト動作時には、前記第１のバッファ回路と第２のバッファ回路とを前記データ線対が互いに等しいデータ電位レベルになるよう駆動する、半導体記憶装置。 - 前記制御回路は、前記第２のテスト動作時には、前記第２の電源電位は前記第１の電源電位より高く、前記伝達回路を活性状態とし、かつ、前記センスアンプに前記第１の電源電位を供給する、請求項１記載の半導体記憶装置。
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