JP2000030455A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 正確に内部データバス線を同一電圧レベルに
プリチャージしデータの読出を高速かつ正確に行なう。 【解決手段】 内部データバス線（Ｉ／Ｏ，Ｉ／Ｏ＊）
へは、ｐチャネルＭＯＳトランジスタ（ＰＱａ，ＰＱ
ｂ）を介して、センスアンプ回路（４ａ）へ与えられる
電源電圧（Ｖｃｃｓａ）と同じ電源電圧を与える。これ
により、内部データバス線のプリチャージ電圧を、セン
ス電源電圧レベルとすることができ、センス電源電圧低
下時においても、正確に、プリチャージ回路を介して内
部データバス線をセンス電源電圧レベルにプリチャージ
することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、内部データバスに結合する周辺回路の電
源電圧割当てに関する。

【０００２】

【従来の技術】図１４は、従来の半導体記憶装置の要部
の構成を概略的に示す図である。図１４においては、メ
モリアレイおよびデータ読出に関連する周辺回路の部分
の構成が概略的に示される。

【０００３】図１４において、メモリセルアレイＭＡに
おいては、メモリセルＭＣが行列状に配列され、メモリ
セルＭＣの各行に対応してワード線ＷＬが配設され、メ
モリセルＭＣの各列に対応してビット線対ＢＬＰが配設
される。図１４においては、１つのワード線ＷＬおよび
１つのビット線対ＢＬＰを代表的に示す。ビット線対Ｂ
ＬＰは、互いに相補なデータ信号を伝達するビット線Ｂ
Ｌおよび／ＢＬを含む。メモリセルＭＣは、ワード線Ｗ
Ｌとビット線ＢＬおよび／ＢＬの一方との交差部に対応
して配置される。図１４においては、ワード線ＷＬとビ
ット線ＢＬの交差部にメモリセルＭＣが配置される。メ
モリセルＭＣは、情報を記憶するキャパシタＭＱと、ワ
ード線ＷＬ上の信号電位に応答してメモリキャパシタＭ
Ｑを対応のビット線ＢＬに接続するｎチャネルＭＯＳト
ランジスタで構成されるアクセストランジスタＭＴを含
む。

【０００４】ビット線ＢＬＰそれぞれに対応して、セン
ス駆動線１０１ｐおよび１０１ｎ上の電圧に従って活性
化され、ビット線ＢＬおよび／ＢＬの電圧を差動増幅す
るセンスアンプ１０２が設けられる。センス駆動線１０
１ｐおよび１０１ｎには、センスアンプ活性化信号／Ｓ
ＥＮおよびＳＥＮに応答してセンス駆動線１０１ｐおよ
び１０１ｎへ内部電源電圧Ｖｃｃｓおよび接地電圧Ｖｓ
ｓを伝達するセンスアンプ活性化回路１０３が設けられ
る。センスアンプ活性化回路１０３は、センスアンプ活
性化信号／ＳＥＮの活性化に応答して導通し内部電源電
圧Ｖｃｃｓをセンス駆動線１０１ｐ上に伝達するｐチャ
ネルＭＯＳトランジスタ１０３ａと、センスアンプ活性
化信号ＳＥＮの活性化に応答して導通し、接地電圧Ｖｓ
ｓをセンス駆動線１０１ｎに伝達するｎチャネルＭＯＳ
トランジスタ１０３ｂを含む。

【０００５】さらに、データの読出を行なうための周辺
回路として、内部電源電圧Ｖｃｃｐを動作電源電圧とし
て動作し、内部コラムアドレス信号Ａｄｃをデコード
し、アドレス指定された列に対応する列選択線ＣＳＬを
選択状態へ駆動する列選択信号発生回路１０４と、ビッ
ト線対それぞれに対応して設けられ、列選択信号発生回
路１０４からの列選択信号の活性化時導通し、対応のビ
ット線対ＢＬＰを内部データバスＩＯＰに接続する列選
択ゲート１０５と、内部電源電圧Ｖｃｃｐを一方動作電
源電圧として受けて動作し、プリチャージ指示信号ＩＯ
ＥＱを発生するプリチャージ制御回路１０６と、プリチ
ャージ制御回路１０６からのＩＯ線プリチャージ指示信
号ＩＯＥＱの活性化に応答して導通し、内部データバス
ＩＯＰの内部データバス線Ｉ／ＯおよびＩ／Ｏ＊を内部
電源電圧Ｖｃｃｐレベルにプリチャージするプリチャー
ジ回路１０７と、内部電源電圧Ｖｃｃｐを一方動作電源
電圧として動作し、かつデータ読出時活性化され、内部
データバスＩＯＰ上に読出されたメモリセルデータを増
幅して内部読出データＲＤを生成するプリアンプ１０８
が設けられる。

【０００６】列選択ゲート１０５は、ビット線ＢＬおよ
び／ＢＬと内部データバス線Ｉ／ＯおよびＩ／Ｏ＊との
間に設けられるトランスファゲート１０５ａおよび１０
５ｂを含む。ＩＯ線プリチャージ回路１０７は、ＩＯ線
プリチャージ指示信号ＩＯＥＱの活性化時導通し、内部
データバス線Ｉ／ＯおよびＩ／Ｏ＊上に内部電源電圧Ｖ
ｃｃｐを伝達するｎチャネルＭＯＳトランジスタ１０７
ａおよび１０７ｂを含む。次に、この図１４に示す半導
体記憶装置の動作を図１５に示す信号波形図を参照して
説明する。

【０００７】まず、メモリサイクルが始まると、内部ロ
ウアドレス信号に従って図示しないワード線選択回路に
より、アドレス指定された行に対応して配置されるワー
ド線ＷＬが選択状態へ駆動され、その電圧レベルが上昇
する。選択ワード線ＷＬの電圧の上昇に従って、選択ワ
ード線ＷＬに接続するメモリセルＭＣに含まれるアクセ
ストランジスタＭＴが導通し、対応のメモリキャパシタ
ＭＱが対応のビット線ＢＬ（または／ＢＬ）に接続され
る。このメモリキャパシタＭＱの格納電荷量に応じて、
選択メモリセルが接続するビット線ＢＬ（または／Ｂ
Ｌ）の電圧が変化する。図１５においては、選択メモリ
セルＭＣがＨレベルの情報を記憶する場合のビット線Ｂ
Ｌ，／ＢＬの信号波形が一例として示される。対をなす
ビット線／ＢＬ（ＢＬ）は、選択メモリセルが接続され
ていないため、所定の中間電圧レベルのプリチャージ電
圧レベルを保持する。

【０００８】ビット線ＢＬおよび／ＢＬの電圧差が十分
に拡大されると、所定のタイミングでセンスアンプ活性
化信号ＳＥＮおよび／ＳＥＮが活性状態へ駆動され、セ
ンス駆動線１０１ｎおよび１０１ｐにそれぞれ接地電圧
Ｖｓｓおよび内部電源電圧Ｖｃｃｓが伝達され、センス
アンプ１０２が活性化される。これにより、ビット線Ｂ
Ｌおよび／ＢＬが、メモリセルの記憶情報に応じて内部
電源電圧Ｖｃｃｓおよび接地電圧Ｖｓｓレベルに駆動さ
れる。

【０００９】センス動作が完了すると、いわゆる「コラ
ムインターロック」期間が完了し、列選択動作が可能に
なる。列選択動作時においては、まずプリチャージ制御
回路１０６が、ＩＯ線プリチャージ指示信号ＩＯＥＱを
Ｌレベルの非活性状態とし、ＩＯ線プリチャージ回路１
０７を非活性化する。ＩＯ線プリチャージ回路１０７
は、ｎチャネルＭＯＳトランジスタ１０７ａおよび１０
７ｂを含んでおり、プリチャージ制御回路１０６からの
ＩＯ線プリチャージ指示信号ＩＯＥＱは、活性化時、内
部電源電圧Ｖｃｃｐレベルである。また、ＩＯ線プリチ
ャージ回路１０７も、内部電源電圧Ｖｃｃｐを受けてお
り、したがって、これらの内部データバス線Ｉ／Ｏおよ
びＩ／Ｏ＊は、電圧Ｖｃｃｐ−Ｖｔｈの電圧レベルでフ
ローティング状態となる。ここで、Ｖｔｈは、ＩＯ線プ
リチャージ回路１０７に含まれるｎチャネルＭＯＳトラ
ンジスタ１０７ａおよび１０７ｂのしきい値電圧を示
す。

【００１０】次いで、列選択信号発生回路１０４が活性
化され、与えられたコラムアドレス信号Ａｄｃをデコー
ドし、選択列に対応する列選択線ＣＳＬを選択状態へ駆
動する。これにより、列選択ゲート１０５（トランスフ
ァゲート１０５ａおよび１０５ｂ）が導通し、選択列に
対応するビット線ＢＬおよび／ＢＬが内部データバス線
Ｉ／ＯおよびＩ／Ｏ＊にそれぞれ接続される。次いで、
プリアンプ１０８がプリアンプ活性化信号ＰＡＥにより
活性化され、この内部データバスＩＯＰに読出されたメ
モリセルデータの増幅を行なって内部読出データＲＤを
生成する。この内部読出データＲＤは、図示しない出力
回路を介して外部へ出力される。

【００１１】内部電源電圧Ｖｃｃｓは、内部電源電圧Ｖ
ｃｃｐよりも低い電圧レベルである。メモリセルキャパ
シタＭＱに、電源電圧Ｖｃｃｓが印加されるため、この
メモリセルキャパシタの絶縁膜が破壊されるのを防止す
るためである。また、選択ワード線ＷＬは、その電圧レ
ベルが内部電源電圧Ｖｃｃｓの通常約１．５倍の電圧レ
ベルに駆動される。したがって、この内部電源電圧Ｖｃ
ｃｓを低くすることにより、選択メモリセルのアクセス
トランジスタのゲート絶縁膜に高電圧が印加されるのを
防止し、素子の信頼性を保証する。一方、周辺回路にお
いては、このセンスアンプへ与えられる内部電源電圧Ｖ
ｃｃｓよりも高い電圧レベルの内部電源電圧Ｖｃｃｐを
与え、周辺回路を高速動作させる。

【００１２】

【発明が解決しようとする課題】内部データバス線をプ
リチャージするためのプリチャージトランジスタとし
て、ｎチャネルＭＯＳトランジスタを用いることによ
り、内部データバス線の電圧振幅を小さくし、高速アク
セスの実現を図る。すなわち、内部データバス線Ｉ／Ｏ
およびＩ／Ｏ＊のプリチャージ電圧レベルを、電圧Ｖｃ
ｃｐ−Ｖｔｈに設定することにより、できるだけ、デー
タ書込および読出時における内部データバス線の電圧振
幅低減を図る。また、できるだけ、メモリセルアレイ部
のｎチャネルＭＯＳトランジスタと同一基板領域に形成
することにより、ＰＮ分離などの領域を不要とすること
を図る。

【００１３】しかしながら、周辺回路に与えられる内部
電源電圧（以下、周辺電源電圧と称す）Ｖｃｃｐの電圧
レベルが低下した場合、プリチャージ制御回路１０６
が、周辺電源電圧Ｖｃｃｐを動作電源電圧として動作し
ているため、プリチャージ指示信号ＩＯＥＱのＨレベル
の電圧レベルも応じて低下する。この場合、以下の問題
が生じる。

【００１４】図１６は、この周辺電源電圧低下時におけ
る問題点を説明するための図である。ＩＯ線プリチャー
ジ指示信号ＩＯＥＱがＬレベルとなると、列選択動作が
行なわれ、選択ビット線対が内部データバス線Ｉ／Ｏお
よびＩ／Ｏ＊に接続され、メモリセルデータが内部デー
タバス線Ｉ／ＯおよびＩ／Ｏ＊に伝達される。内部デー
タバス線Ｉ／ＯおよびＩ／Ｏ＊の一方は、センスアンプ
１０２により、このセンスアンプがビット線上に伝達し
た内部電源電圧（以下、センス電源電圧と称す）Ｖｃｃ
ｓレベルに駆動される。一方、他方の内部データバス線
は、その電圧レベルが低下する。このデータ読出時にお
ける内部データバス線の電圧低下量は、選択ビット線対
に設けられるセンスアンプの放電能力により決定され、
センスアンプは、単に対応のビット線対の寄生容量の充
放電を行なうことが要求されるだけであり、電流駆動能
力は小さくされており、Ｌレベルデータが伝達される内
部データバス線の電圧レベルは緩やかに低下する。

【００１５】列選択動作が行なわれてから所定のタイミ
ングでプリアンプ活性化信号ＰＡＥが活性化される。通
常、このプリアンプ活性化信号ＰＡＥは、コラムアドレ
ス信号の変化時点をトリガとして活性化される。したが
って、通常動作時においては、この内部データバス線Ｉ
／ＯおよびＩ／Ｏ＊の電圧差が電圧Ｖ１のときに、プリ
アンプ活性化信号ＰＡＥが活性化される。

【００１６】この後、周辺電源電圧Ｖｃｃｐの電圧レベ
ルが低下した場合、ＩＯ線プリチャージ指示信号ＩＯＥ
ＱのＨレベルは、所定の電圧レベルよりも低くなる。こ
の周辺電源電圧Ｖｃｃｐの電圧レベルが、内部データバ
ス線Ｉ／ＯおよびＩ／Ｏ＊上の電圧よりも低い場合に
は、プリチャージ指示信号ＩＯＥＱの電圧レベルも、こ
の内部データバス線Ｉ／ＯおよびＩ／Ｏ＊上の電圧レベ
ルよりも低くなるため、プリチャージ用トランジスタ１
０７ａおよび１０７ｂがオフ状態となる。これは、周辺
電源電圧Ｖｃｃｐを受けるノードが、プリチャージ用の
ｎチャネルＭＯＳトランジスタ１０７ａおよび１０７ｂ
のソースとなり、これらのプリチャージ用のｎチャネル
ＭＯＳトランジスタ１０７ａおよび１０７ｂのゲートお
よびソース電圧が等しくなるためである。したがって、
この状態においては、内部データバス線Ｉ／ＯおよびＩ
／Ｏ＊は、完全に同じ電圧レベルにプリチャージするこ
とができず、先のサイクルで読出されたメモリセルデー
タに応じた電圧レベルを保持して、その状態でフローテ
ィング状態となる。

【００１７】この状態においては、次にメモリセル選択
動作が読出された場合、先のメモリセルデータに応じた
内部データバス線Ｉ／ＯおよびＩ／Ｏ＊の電圧レベルか
ら、新たに選択されたメモリセルのデータに応じて内部
データバス線Ｉ／ＯおよびＩ／Ｏ＊の電圧レベルが変化
する。前のサイクルと逆のデータが読出された場合、内
部データバス線Ｉ／ＯおよびＩ／Ｏ＊の電圧レベルは逆
方向に変化するため、新たに選択されたメモリセルのデ
ータに応じた電圧レベルに内部データバス線Ｉ／Ｏおよ
びＩ／Ｏ＊が到達するのに長時間を要する。一方、プリ
アンプ活性化信号ＰＡＥは所定のタイミングで活性化さ
れる。したがって、プリアンプ活性化信号ＰＡＥが活性
化されたとき、この内部データバス線Ｉ／ＯおよびＩ／
Ｏ＊上の電圧差が、電圧Ｖ２であれば、プリアンプ１０
８は、正確にメモリセルデータの増幅を行なうことがで
きず、メモリセルデータを正確に読出すことができなく
なる。

【００１８】また、列選択信号発生回路１０４は、周辺
電源電圧Ｖｃｃｐを動作電源電圧として、選択列に対応
する列選択信号をこの周辺電源電圧Ｖｃｃｐレベルに駆
動している。センスアンプ１０２の電流駆動力は、比較
的小さくされている。したがって、この周辺電源電圧Ｖ
ｃｃｐの電圧レベルがセンス電源電圧Ｖｃｃｓに比べて
高い場合、接地電圧レベルのビット線に接続される列選
択ゲートのコンダクタンスが急激に大きくなり、一方セ
ンス電源電圧Ｖｃｃｓレベルのビット線に接続される列
選択ゲートのコンダクタンスは、それほど急激には大き
くならない（ゲート−ソース間電圧がそれほど大きくな
いため）。したがって、センスアンプ１０２においてセ
ンスノードに急激に、大きな負荷容量を有する内部デー
タバス線が接続され、この内部データバス線のプリチャ
ージ電圧レベルに係わらず、センスアンプ１０２の記憶
データが逆転することも考えられる。この場合、正確な
メモリセルのデータの読出を行なうことができず、また
メモリセルデータが破壊される。

【００１９】また、従来の出荷前の最終テストにおける
ストレス加速モードにおいて、周辺電源電圧Ｖｃｃｐお
よびセンス電源電圧Ｖｃｃｓがともに外部電源電圧に従
ってその電圧レベルが変更される。したがって、列選択
信号の電圧レベルの選択列のセンスアンプの保持データ
に対する影響を測定することができず、正確なデータの
読出を十分に保証することができないという問題があっ
た。

【００２０】それゆえ、この発明の目的は、周辺電源電
圧の影響を受けることなく、正確にデータの読出を行な
うことのできる半導体記憶装置を提供することである。

【００２１】この発明の他の目的は、選択メモリセルデ
ータの破壊を伴うことなくデータの読出を行なうことの
できる半導体記憶装置を提供することである。

【００２２】この発明のさらに他の目的は、周辺電源電
圧の影響を受けることなく正確に所定の電圧レベルに内
部データバスをプリチャージすることのできる半導体記
憶装置を提供することである。

【００２３】この発明のさらに他の目的は、正確に、セ
ンスアンプの安定なデータ保持を保証することのできる
半導体記憶装置を提供することである。

【００２４】

【課題を解決するための手段】請求項１に係る半導体記
憶装置は、行列状に配列される複数のメモリセルと、メ
モリセルの列それぞれに対応して設けられ、活性化時対
応のメモリセル列を第１の電源電圧または接地電圧レベ
ルに選択メモリセルのデータに応じて駆動する複数のセ
ンスアンプと、選択メモリセルとデータの授受を行なう
ための内部データバスと、この内部データバスを第１の
電源電圧レベルにプリチャージするプリチャージ回路
と、第１の電源電圧以上の第２の電源電圧を動作電源と
して受けて動作して、メモリセル選択に関連する動作を
少なくとも行なう周辺回路とを備える。

【００２５】請求項２に係る半導体記憶装置は、請求項
１の周辺回路が、第２の電源電圧を動作電源電圧として
受けて動作し、与えられた内部列アドレス信号をデコー
ドし、アドレス指定された列を指定する列指定信号を生
成する列デコード回路と、この列デコード回路からの列
指定信号に従って、アドレス指定された列に対し、第３
の電源電圧レベルの列選択信号を生成する列選択ドライ
ブ回路とを含む。選択列は、この列選択信号に従って列
選択ゲートを介して内部データバスに結合される。

【００２６】請求項３に係る半導体記憶装置は、請求項
１の周辺回路が、第２の電源電圧を動作電源電圧として
受けて動作し、活性化時内部データバス線上のデータを
増幅する読出増幅回路を含む。

【００２７】請求項４に係る半導体記憶装置は、請求項
２の第３の電源電圧が、第１の電源電圧と同じ電圧レベ
ルである。

【００２８】請求項５に係る半導体記憶装置は、請求項
２の第３の電源電圧が、第１および第２の電源電圧の間
の電圧レベルである。

【００２９】請求項６に係る半導体記憶装置は、請求項
１または２の第２の電源電圧が、外部から与えられる電
源電圧と同じ電圧レベルである。

【００３０】請求項７に係る半導体記憶装置は、請求項
２の第２の電源電圧と第３の電源電圧が同一電圧レベル
である。

【００３１】請求項８に係る半導体記憶装置は、請求項
２の装置が、さらに、外部電源電圧を伝達する第１の電
源線と、この第１の電源線の電圧を受けて第１の電源電
圧を生成して、センスアンプおよびプリチャージ回路へ
与える第１の内部電圧発生回路と、第１の電源線に結合
され、この第１の電源線上の電圧から第１の電源電圧よ
りも高い第２の電源電圧を生成する第２の内部電圧発生
手段と、第１の電源線および第２の内部電圧発生回路の
出力電圧の一方を列デコード回路へ与える手段を備え
る。

【００３２】請求項９に係る半導体記憶装置は、請求項
８の選択手段が、この選択した電圧を列選択ドライブ回
路へも与える。

【００３３】請求項１０に係る半導体記憶装置は、請求
項８の装置が、さらに、第１の電源線に結合され、この
外部電源電圧から第３の電源電圧を生成して列選択信号
発生回路へ印加する第３の電圧発生回路をさらに備え
る。この第３の電源電圧発生回路は、第１の内部電圧発
生回路と別に設けられる。

【００３４】請求項１１に係る半導体記憶装置は、請求
項２の装置が、テストモード指示に応答して、列選択ド
ライブ回路の電源電圧を外部電源電圧レベルに設定する
手段をさらに含む。

【００３５】内部データバス線のプリチャージ電圧を、
センス電源電圧レベルに設定することにより、周辺電源
電圧の影響を受けることなく、所定の電圧レベルに正確
に内部データバス線をプリチャージすることができる。

【００３６】また、テストモード時において、周辺電源
電圧を外部電源電圧レベルに設定することにより、セン
スアンプの保持データの安定性の周辺電源電圧依存性を
テストすることができる。

【００３７】また、列選択信号の電圧レベルを、センス
電源電圧レベルまたは周辺電源電圧よりも低い電圧レベ
ルに設定することにより、センスアンプのデータ逆転が
生じるのを防止することができる。

【００３８】

【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従う半導体記憶装置の全体の構成を
概略的に示す図である。図１において、この半導体記憶
装置は、行列状に配列される複数のメモリセルを有する
メモリセルアレイ１と、外部からのアドレス信号ＡＤを
取込み内部アドレス信号を生成するアドレス入力バッフ
ァ２と、アドレス入力バッファ２からの内部ロウアドレ
ス信号をデコードして、メモリセルアレイ１のアドレス
指定された行を選択状態へ駆動する行選択回路３と、メ
モリセルアレイ１の列それぞれに対応して設けられ、活
性化時対応の列上のメモリセルデータを検知し増幅する
複数のセンスアンプを含むセンスアンプ帯４と、アドレ
ス入力バッファ２からの内部コラムアドレス信号をデコ
ードし、メモリセルアレイ１のアドレス指定された列を
指定する列指定信号を生成する列デコード回路５と、列
デコード回路５からの列指定信号に従ってメモリセルア
レイ１の列を選択するための列選択線を選択状態へ駆動
する列選択線ドライブ回路６と、メモリセルアレイ１の
列それぞれに対応して設けられ、列選択線ドライブ回路
６からの列選択信号に従って選択列を内部データバス８
に結合する複数の列選択ゲートを含む列選択ゲート群７
と、内部データバス８に対し内部データの書込／読出を
行なう書込／読出回路１０と、外部データＤＱの入出力
を行なう入出力回路１１を含む。

【００３９】内部データバス８には、活性化時所定の電
圧レベルに内部データバス８をプリチャージするＩＯ線
プリチャージ回路９が設けられる。

【００４０】この半導体記憶装置は、さらに、外部信号
ＥＸＳに従って内部制御信号を生成する制御回路１２
と、外部からの電源電圧ｅｘｔＶｃｃを電源線２０を介
して受けて内部電源電圧Ｖｃｃｓａを生成する内部電源
回路１３と、電源線２０上の電源電圧から内部電源電圧
Ｖｃｃｐａを生成する内部電源回路１４を含む。外部か
らの電源電圧ｅｘｔＶｃｃは、電源線２０を介して、回
路内部に外部電源電圧Ｖｅｘとして伝達される。

【００４１】内部電源回路１３からの内部電源電圧Ｖｃ
ｃｓａは、センスアンプ帯４およびＩＯ線プリチャージ
回路９へ与えられる。内部電源回路１４からの内部電源
電圧Ｖｃｃｐａは、列選択線ドライブ回路６へ与えられ
る。外部電源電圧Ｖｅｘが、周辺回路、すなわちアドレ
ス入力バッファ２、行選択回路３、列デコード回路５、
書込／読出回路１０、入出力回路１１および制御回路１
２へ動作電源電圧として与えられる。

【００４２】ＩＯ線プリチャージ回路９へセンスアンプ
帯４へ与えられる電源電圧Ｖｃｃｓａと同じ電圧レベル
の内部電源電圧Ｖｃｃｓａを与えることにより、内部デ
ータバス８は、この周辺回路に与えられる電源電圧の変
動の影響を受けることなく安定に所定の電圧レベルにプ
リチャージされる。列選択線ドライブ回路６へ、列デコ
ード回路５へ与えられる外部電源電圧Ｖｅｘとは異なる
内部電源電圧Ｖｃｃｐａを印加することにより、列選択
時（列選択ゲート導通時）センスアンプデータが変動す
るのを防止することができる。また、センスアンプ帯４
に対する内部電源電圧Ｖｃｃｓａを発生する内部電源回
路１３と列選択線ドライブ回路６へ与えられる内部電源
電圧Ｖｃｃｐａを発生する内部電源回路１４とを別々に
設けることにより、センス動作時に内部電源電圧Ｖｃｃ
ｓａが消費され、その電圧レベルが低下しても、正確に
かつ高速に列選択動作を行なうことができる。

【００４３】図２は、図１に示す内部電源回路１３およ
び１４の構成の一例を示す図である。図２において、内
部電源電圧Ｖｃｃｓａを生成する内部電源回路１３およ
び内部電源電圧Ｖｃｃｐａを生成する内部電源回路１４
はともに同じ構成を備えるため、図２においては、１つ
の内部電源回路の構成を代表的に示す。図２において、
内部電源回路は、内部電源線２１上の内部電源電圧Ｖｃ
ｃ（Ｖｃｃｓａ，Ｖｃｃｐａ）と基準電圧Ｖｒｅｆを比
較する比較器２２と、比較器２２の出力信号に従って電
源線２０から内部電源線２１へ電流を供給するｐチャネ
ルＭＯＳトランジスタで構成される電流ドライブトラン
ジスタ２３を含む。内部電源電圧Ｖｃｃが基準電圧Ｖｒ
ｅｆよりも高いときには、比較器２２の出力信号がＨレ
ベルとなり、電流ドライブトランジスタ２３がオフ状態
となる。一方、内部電源電圧Ｖｃｃが基準電圧Ｖｒｅｆ
よりも低い場合には、比較器２２の出力信号がこの電圧
ＶｃｃおよびＶｒｅｆの差に応じたローレベルに低下
し、電流ドライブトランジスタ２３のコンダクタンスが
増加し、電源線２０から内部電源線２１へ電流を供給
し、内部電源電圧Ｖｃｃの電圧レベルを上昇させる。し
たがって、この図２に示す内部電源回路の構成において
は、内部電源電圧Ｖｃｃが、基準電圧Ｖｒｅｆの電圧レ
ベルに等しくなる。なお、この図２に示す内部電源回路
の構成は単なる一例であり、内部電源電圧Ｖｃｃをレベ
ルシフトして、基準電圧Ｖｒｅｆとこのレベルシフトさ
れた内部電源電圧とを比較する構成が用いられてもよ
い。

【００４４】図３は、図１に示す半導体記憶装置の１ビ
ットのデータ読出部に関連する構成を示す図である。図
３においては、１つのビット線対を示す。

【００４５】センスアンプ群７は、ビット線ＢＬおよび
／ＢＬに対して設けられるセンスアンプ回路７ａを含
む。センスアンプ回路７ａは、センス駆動線１０１ｐ上
にセンス電源電圧Ｖｃｃｓａが与えられると活性化さ
れ、ビット線ＢＬおよび／ＢＬのうちの高電位のビット
線をセンス電源電圧Ｖｃｃｓａレベルに駆動する交差結
合されたｐチャネルＭＯＳトランジスタと、センス駆動
線１０１ｎ上に接地電圧が伝達されると活性化され、ビ
ット線ＢＬおよび／ＢＬのうち低電位のビット線を接地
電圧レベルに放電する交差結合されたｎチャネルＭＯＳ
トランジスタを含む。センス駆動線１０１ｐへは、セン
スアンプ活性化信号／ＳＥＮの活性化時導通し、センス
電源電圧Ｖｃｃｓａをセンス駆動線１０１ｐに伝達する
ｐチャネルＭＯＳトランジスタ１０３ｂが設けられる。
センス駆動線１０１ｎには、センスアンプ活性化信号Ｓ
ＥＮの活性化に応答して導通し、接地電圧をセンス駆動
線１０１ｎに伝達するｎチャネルＭＯＳトランジスタ１
０３ａが設けられる。センスアンプ回路７ａは、センス
電源電圧Ｖｃｃｓａを一方動作電源電圧とするため、ビ
ット線ＢＬおよび／ＢＬの振幅は、Ｖｃｃｓａとなる。

【００４６】列デコード回路５は、与えられたアドレス
信号をデコードして列指定信号を生成するＮＡＮＤ型デ
コード回路５ａを含む。このＮＡＮＤ型デコード回路５
ａは、外部電源電圧Ｖｅｘを一方動作電源電圧として動
作する。

【００４７】列選択線ドライブ回路６は、このＮＡＮＤ
型デコード回路５ａに対応して設けられ、内部電源電圧
Ｖｃｃｓｐを一方動作電源電圧として動作し、ＮＡＮＤ
型デコード回路５ａの出力信号を反転して列選択線ＣＳ
Ｌ上に列選択信号を伝達するＣＭＯＳインバータ回路６
ａを含む。

【００４８】列選択ゲート群７は、ビット線ＢＬおよび
／ＢＬに対して設けられ、列選択線ＣＳＬ上の列選択信
号の活性化時導通し、ビット線ＢＬおよび／ＢＬを内部
データバス線Ｉ／ＯおよびＩ／Ｏ＊へ接続する列選択ゲ
ート７ａを含む。列選択ゲート７ａは、そのゲートが列
選択線ＣＳＬに接続されるトランスファゲートを含む。

【００４９】ＩＯ線プリチャージ回路９は、内部データ
バス線Ｉ／ＯおよびＩ／Ｏ＊に対して設けられるプリチ
ャージ回路９ａを含む。このプリチャージ回路９ａは、
プリチャージ指示信号／ＩＯＥＱの活性化に応答して導
通し、内部電源電圧Ｖｃｃｓａを内部データバス線Ｉ／
ＯおよびＩ／Ｏ＊へそれぞれ伝達するｐチャネルＭＯＳ
トランジスタＰＱａおよびＰＱｂを含む。ｐチャネルＭ
ＯＳトランジスタを内部データバス線プリチャージ素子
として利用することにより、たとえ、内部電源電圧Ｖｃ
ｃｓａが低下しても、このプリチャージ用のｐチャネル
ＭＯＳトランジスタＰＱａおよびＰＱｂがオン状態を維
持し、正確に、内部データバス線Ｉ／ＯおよびＩ／Ｏ＊
を内部電源電圧Ｖｃｃｓａレベルにプリチャージするこ
とができる。

【００５０】書込／読出回路１０は、内部データバス線
Ｉ／ＯおよびＩ／Ｏ＊上の相補データを増幅するプリア
ンプ１０ａを含む。プリアンプ１０ａは、内部データバ
ス線Ｉ／ＯおよびＩ／Ｏ＊を比較する比較段を構成する
ｎチャネルＭＯＳトランジスタＮＱａおよびＮＱｂと、
これらの比較段へ電源線２０から電流を供給するカレン
トミラー段を構成するｐチャネルＭＯＳトランジスタＰ
ＱｃおよびＰＱｄと、プリアンプ活性化信号ＰＡＥの活
性化に応答して導通し、ＭＯＳトランジスタＮＱａおよ
びＮＱｂと接地ノードの間に電流の経路を形成するｎチ
ャネルＭＯＳトランジスタＮＱｃを含む。このプリアン
プ１０ａへは、動作電源電圧として、外部電源電圧Ｖｅ
ｘが与えられ、高速の増幅動作を保証し、高速データ読
出を実現する。

【００５１】内部データ線プリチャージ指示信号／ＩＯ
ＥＱは、図１に示す制御回路１２に含まれるドライブ回
路１２ａから生成される。ドライブ回路１２ａは、外部
電源電圧Ｖｅｘを一方動作電源電圧として動作し、内部
列選択動作を活性化する内部列選択動作指示信号φＣＡ
Ｓに従って内部データ線プリチャージ指示信号／ＩＯＥ
Ｑを生成する。この列選択動作指示信号φＣＡＳは、た
とえば、標準ＤＲＡＭにおけるコラムアドレスストロー
ブ信号／ＣＡＳに従って生成される。

【００５２】プリアンプ活性化信号ＰＡＥは、図１に示
す制御回路１２に含まれるドライバ１２ｂから生成され
る。このドライバ１２ｂは、外部電源電圧Ｖｅｘを一方
動作電源電圧として動作し、コラムアドレス信号の変化
を検出する信号に基づいて生成される制御信号φＡＴＤ
を反転してプリアンプ活性化信号ＰＡＥを生成する。次
に、この図３に示す構成の動作を図４に示す信号波形図
を参照して説明する。

【００５３】内部データバス線Ｉ／ＯおよびＩ／Ｏ＊
は、ＩＯ線プリチャージ回路９ａにより、内部電源電圧
Ｖｃｃｓａの電圧レベルにプリチャージされている。こ
の場合、ｐチャネルＭＯＳトランジスタＰＱａおよびＰ
Ｑｂを用いて内部データバス線Ｉ／ＯおよびＩ／Ｏ＊の
プリチャージを行なっているため、これらのＭＯＳトラ
ンジスタＰＱａおよびＰＱｂのしきい値電圧の影響を受
けることなく、内部電源電圧Ｖｃｃｓａの電圧レベルに
内部データバス線Ｉ／ＯおよびＩ／Ｏ＊がプリチャージ
される。

【００５４】メモリサイクルが始まり、ワード線ＷＬ
（図示せず）が選択されると、ビット線ＢＬおよび／Ｂ
Ｌにメモリセルデータが読出される。図４においては、
Ｈレベルデータが読出された場合の信号波形が一例とし
て示される。

【００５５】このワード線が選択状態へ駆動された後、
所定のタイミングで、センスアンプ活性化信号ＳＥＮお
よび／ＳＥＮが活性状態へ駆動されて、センス駆動線１
０１ｐおよび１０１ｎに内部電源電圧Ｖｃｃｓａおよび
接地電圧がそれぞれ伝達され、センスアンプ回路４ａが
活性化される。ビット線ＢＬおよび／ＢＬの電圧レベル
が、メモリセルデータに応じて、内部電源電圧Ｖｃｃｓ
ａおよび接地電圧レベルにセンスアンプ回路４ａにより
駆動された後、列選択動作が始まる。

【００５６】この列選択動作時においては、まず、内部
データ線プリチャージ指示信号／ＩＯＥＱがＬレベルか
ら、外部電源電圧Ｖｅｘの電圧レベルに上昇し、プリチ
ャージ回路９ａに含まれるｐチャネルＭＯＳトランジス
タＰＱａおよびＰＱｂをオフ状態に駆動する。内部デー
タバス線Ｉ／ＯおよびＩ／Ｏ＊が、内部電源電圧Ｖｃｃ
ｓａの電圧レベルでフローティング状態となる。

【００５７】次いで、列デコード回路５がデコード動作
を行ない、ＮＡＮＤ型デコード回路５ａの出力信号がＬ
レベルとなり、列選択ドライブ回路６ａの出力信号が、
内部電源電圧Ｖｃｃｓｐの電圧レベルに上昇し、列選択
ゲート７ａが導通し、ビット線ＢＬおよび／ＢＬが内部
データバス線Ｉ／ＯおよびＩ／Ｏ＊に結合される。これ
により、内部データバス線Ｉ／ＯおよびＩ／Ｏ＊の電圧
が、ビット線ＢＬおよび／ＢＬの電圧レベルに応じて変
化する。Ｈレベルデータが読出される内部データバス線
の電圧レベルが、内部電源電圧Ｖｃｃｓａの電圧レベル
を維持し、Ｌレベルデータを受ける内部データバス線の
電圧レベルが徐々に低下する（センスアンプの駆動力が
比較的小さいため）。次いで、所定のタイミングで、プ
リアンプ活性化信号ＰＡＥが活性化され、内部データバ
ス線Ｉ／ＯおよびＩ／Ｏ＊のデータが読出されて内部読
出データＲＤが生成される。

【００５８】メモリセルデータの読出が完了すると、次
いで、選択ワード線ＷＬが非選択状態へ駆動され、また
センスアンプ活性化信号ＳＥＮおよび／ＳＥＮも非活性
状態へ駆動され、ビット線ＢＬおよび／ＢＬが図示しな
いプリチャージ／イコライズ回路により、中間電圧レベ
ルにプリチャージ／イコライズされる。また列選択線Ｃ
ＳＬ上の信号もＬレベルとなり、列選択ゲート７ａが非
導通状態となり、ビット線ＢＬおよび／ＢＬが、内部デ
ータバス線Ｉ／ＯおよびＩ／Ｏ＊から分離される。次い
で、プリチャージ指示信号／ＩＯＥＱが外部電源電圧Ｖ
ｅｘの電圧レベルから接地電圧レベルに立下がり、プリ
チャージ回路９ａに含まれるｐチャネルＭＯＳトランジ
スタＰＱａおよびＰＱｂがオン状態となり、内部データ
バス線Ｉ／ＯおよびＩ／Ｏ＊を、内部電源電圧Ｖｃｃｓ
ａの電圧レベルに駆動する。

【００５９】図５は、内部データバス線プリチャージ時
の内部データバス線の電圧変化を示す図である。図５に
おいて、内部データバス線のプリチャージ時、プリチャ
ージ指示信号／ＩＯＥＱは接地電圧Ｖｓｓレベルの活性
状態にあり、ｐチャネルＭＯＳトランジスタＰＱａおよ
びＰＱｂは、オン状態にある。内部データバス線Ｉ／Ｏ
には、選択メモリセルデータに応じ、内部電源電圧Ｖｃ
ｃｓａレベルのＨレベルデータが伝達されており、一方
内部データバス線Ｉ／Ｏ＊には、Ｌレベルのデータに応
じて電圧Ｖｃｃｓａ−Δの電圧レベルに保持される。

【００６０】今、内部電源電圧Ｖｃｃｓａの電圧レベル
が低下した場合を考える。内部電源電圧Ｖｃｃｓａの電
圧が低下した場合、プリチャージ回路９ａの電源ノード
の電圧が内部データバス線Ｉ／Ｏ上の寄生容量に充電さ
れた電圧よりも低くなるため、ｐチャネルＭＯＳトラン
ジスタＰＱａは、電源に接続されるノードがソースとな
り、内部データバス線Ｉ／Ｏから電源ノードへ電流が流
れ、この内部データバス線Ｉ／Ｏは、内部電源電圧Ｖｃ
ｃｓａの電圧レベルにプリチャージされる。一方、内部
データバス線Ｉ／Ｏ＊については、その電圧Ｖｃｃｓａ
−Δと内部電源電圧Ｖｃｃｓａの低下電圧レベルとの差
に応じて、その電流が流れる経路が異なる。電源ノード
の内部電源電圧Ｖｃｃｓａの低下した電圧が、内部デー
タバス線Ｉ／Ｏ＊の電圧Ｖｃｃｓａ−Δよりも高い場合
には、ｐチャネルＭＯＳトランジスタＰＱｂを介して電
源ノードから内部データバス線Ｉ／Ｏ＊に電流が流れ、
内部データバス線Ｉ／Ｏ＊は、内部電源電圧Ｖｃｃｓａ
の電圧レベルにプリチャージされる。一方、この内部電
源電圧Ｖｃｃｓａの低下した電圧レベルが、内部データ
バス線Ｉ／Ｏ＊の電圧Ｖｃｃｓａ−Δよりも低い場合に
は、内部データバス線Ｉ／Ｏ＊から電源ノードへ電流が
流れ、この内部データバス線Ｉ／Ｏ＊の電圧レベルが低
下し、内部電源電圧Ｖｃｃｓａの電圧レベルに等しくな
る。したがって、いずれの場合においても、センス動作
などにより内部電源電圧Ｖｃｃｓａの電圧レベルが低下
しても、内部データバス線Ｉ／ＯおよびＩ／Ｏ＊は、と
もに内部電源電圧Ｖｃｃｓａの電圧レベルにプリチャー
ジされ、同一電圧レベルを保持する。これにより、内部
電源電圧Ｖｃｃｓａの低下の影響を受けることなく正確
に、内部データバス線Ｉ／ＯおよびＩ／Ｏ＊を同一電圧
レベルにプリチャージすることができる。

【００６１】図６は、データ書込／読出時における内部
データバス線の電圧変化を示す図である。図６におい
て、データ書込時においては、内部データバス線Ｉ／Ｏ
およびＩ／Ｏ＊の一方は、プリチャージレベルの内部電
源電圧Ｖｃｃｓａから接地電圧レベルに駆動される。Ｈ
レベルデータを受ける内部データバス線は、内部電源電
圧Ｖｃｃｓａまたは外部電源電圧Ｖｅｘの電圧レベルの
いずれであってもよい。Ｌレベルデータを書込む場合、
Ｌレベルデータを受ける内部データバス線の振幅がＨレ
ベルデータを受ける内部データバス線の信号振幅よりも
大きい。これは、図示しない書込ドライバにより相補内
部データが生成されて、内部データバス線Ｉ／Ｏおよび
Ｉ／Ｏ＊へ伝達されるためである。書込完了後、内部デ
ータバス線は、プリチャージ指示信号／ＩＯＥＱの活性
化に応答して内部電源電圧Ｖｃｃｓａレベルにプリチャ
ージされる。したがって、この内部データバス線のデー
タ書込時の最大振幅は、Ｖｃｃｓａとなり、従来のＶｃ
ｃｐ−Ｖｔｈよりも振幅を小さくすることができ、高速
のプリチャージ動作を行なうことができる。また、書込
時においても、この振幅が、内部電源電圧Ｖｃｃｓａレ
ベルにされ、従来よりも、高速でＬレベルデータを伝達
することができ（振幅が小さくなるため）、高速書込が
実現される。これにより、書込時間の短縮のみならずプ
リチャージ時間の短縮を行なうことができ、書込から読
出への移行を高速で行なうことができる。

【００６２】また、図３に示すように、列選択信号は、
電圧Ｖｃｃｓｐの電圧レベルであり、外部電源電圧Ｖｅ
ｘよりも低い電圧レベルである。これにより、列選択ゲ
ート７ａがそのコンダクタンスが急激に低下するのが防
止され、センスアンプ回路４ａは、その保持データがデ
ィスターバンスを受けるのを防止することができ、セン
スアンプ回路４ａは、安定にデータを保持することがで
きる。なお、上述の実施の形態１において、外部電源電
圧Ｖｅｘは、たとえば２．５Ｖ±０．２５Ｖであり、内
部電源電圧Ｖｃｃｓａは、２．０Ｖであり、内部電源電
圧Ｖｃｃｓｐは、約２．２Ｖである。内部電源電圧Ｖｃ
ｃｓｐを内部電源電圧Ｖｃｃｓａよりも高くすることに
より、列選択ゲート７ａを十分にオン状態にして、高速
でビット線ＢＬおよび／ＢＬと内部データバス線Ｉ／Ｏ
およびＩ／Ｏ＊との間でデータの転送を行なう。

【００６３】内部電源電圧Ｖｃｃｓｐと内部電源電圧Ｖ
ｃｃｓａとが同じ電圧レベルであってもよい。Ｈレベル
に駆動されたビット線ＢＬに対して設けられたトランス
ファゲート（列選択ゲート７ａに含まれる）は、内部デ
ータバス線の電圧レベルが、同様の内部電源電圧Ｖｃｃ
ｓａレベルであるため、オフ状態を維持し、電荷の移動
が生じない。したがって、しきい値電圧の問題を考慮す
る必要がない。単に、Ｌレベルに駆動されたビット線と
内部データバス線との間で電荷の授受を行ない、内部デ
ータバス線の電圧レベルを低下させればよい。データ書
込時において、列選択ゲートにおけるしきい値電圧の損
失が生じるが、センスアンプ回路４ａは、書込ドライブ
回路より駆動力が小さく十分ラッチ状態を反転すること
ができるため、特に問題は生じない。したがって、内部
電源電圧Ｖｃｃｓｐは、内部電源電圧Ｖｃｃｓａ以上の
電圧レベルであればよい。

【００６４】以上のように、この発明の実施の形態１に
従えば、内部データバス線のプリチャージ電圧を、セン
スアンプの電源電圧と同じ電圧レベルに設定しているた
め、内部電源電圧変動が生じても、正確に内部データバ
ス線を同一電圧レベルにプリチャージすることができ
る。

【００６５】また、内部データバス線のプリチャージ電
圧は、この半導体記憶装置内部で発生される電源電圧の
うち最も低い電圧レベルであり、データ書込時における
振幅を最も小さくすることができ、高速のデータ書込お
よび書込完了後のプリチャージ／イコライズを高速に行
なうことができる。

【００６６】また、列選択線の活性状態の電圧レベル
を、外部電源電圧以下、かつセンス電源電圧以上として
いるため、列選択ゲートのコンダクタンスが急激に変化
し、センスアンプに大きな負荷が急激に接続されてセン
スアンプ回路の保持データが破壊されるのを防止するこ
とができる。

【００６７】［実施の形態２］図７は、この発明の実施
の形態２に従う半導体記憶装置の全体の構成を概略的に
示す図である。図７においては、外部電源電圧ｅｘｔＶ
ｃｃを電源線２０を介して受けて内部電源電圧Ｖｃｃｓ
ａを生成する内部電源回路１３と、この電源線２０上の
外部電源電圧ｅｘｔＶｃｃを受けて周辺電源電圧Ｖｃｃ
ｐを生成する内部電源回路３０が設けられる。内部電源
回路３０からの周辺電源電圧Ｖｃｃｐが、周辺回路、す
なわちアドレス入力バッファ２、行選択回路３、列選択
線ドライブ回路６、列デコード回路５、書込／読出回路
１０および入出力回路１１へ与えられる。内部電源回路
１３からのセンス電源電圧Ｖｃｃｓａが、センスアンプ
帯４およびＩＯ線プリチャージ回路９へ与えられる。し
たがって、この図７に示す構成は、先の実施の形態１の
構成と、外部電源電圧Ｖｅｘに代えて周辺電源電圧Ｖｃ
ｃｐが用いられ、また列選択線ドライブ回路６へも、周
辺電源電圧Ｖｃｃｐが与えられる点が異なっている。他
の構成は、図１に示す構成と同じであり、対応する部分
には同一参照番号を付しその詳細説明は省略する。

【００６８】この図７に示す構成においても、内部デー
タバス８のプリチャージ電圧は、センスアンプ帯４へ与
えられるセンス電源電圧Ｖｃｃｓａと同じ電圧レベルで
ある。したがって、このセンス電源電圧Ｖｃｃｓａ変動
時においても、先の実施の形態１と同様、正確に内部デ
ータバス線８（内部データバス線Ｉ／ＯおよびＩ／Ｏ
＊）を所定電圧レベルにプリチャージすることができ
る。

【００６９】図８は、図７に示す半導体記憶装置の要部
の構成をより詳細に示す図である。この図８に示す構成
においては、列選択線ドライブ回路６ａに、周辺電源電
圧Ｖｃｃｐが他の周辺回路、すなわちプリアンプ１０
ａ、ドライブ回路１２ａ、１２ｂ、およびＮＡＮＤ型デ
コード回路５ａと同様に与えられる。他の構成は、先の
図３に示す構成と同じである。

【００７０】この図８に示す構成により明らかなよう
に、ＩＯ線プリチャージ回路９ａに含まれるｐチャネル
ＭＯＳトランジスタＰＱａおよびＰＱｂは、プリチャー
ジ指示信号／ＩＯＥＱの活性化時、センス電源電圧Ｖｃ
ｃｓａを内部データバス線Ｉ／ＯおよびＩ／Ｏ＊に伝達
している。ビット線ＢＬおよび／ＢＬは、センス電源電
圧Ｖｃｃｓａおよび接地電圧レベルへ、センスアンプ回
路４ａにより駆動される。したがって、センス電源電圧
Ｖｃｃｓａの電圧レベルが低下しても、プリチャージ用
のｐチャネルＭＯＳトランジスタＰＱａおよびＰＱｂ
は、オン状態を維持するため、これらの内部データバス
線Ｉ／ＯおよびＩ／Ｏ＊は確実に同一電圧レベルにプリ
チャージされる。

【００７１】また、実施の形態１と同様、内部データバ
ス線Ｉ／ＯおよびＩ／Ｏ＊の振幅が小さくされるため、
高速のデータ書込および高速のプリチャージを実現する
ことができる。

【００７２】なお、この実施の形態２においては、列選
択信号を生成する列選択線ドライブ回路６は、周辺電源
電圧Ｖｃｃｐを一方動作電源電圧として受けている。し
かしながら、この実施の形態２においても、さらに、別
の内部電源回路を設け、この列選択線駆動のための電源
電圧Ｖｃｃｐａが別に生成される構成が用いられてもよ
い。この場合においては、確実に、列選択時のセンスア
ンプのデータ破壊を防止することができる。

【００７３】この外部電源電圧ｅｘｔＶｃｃがたとえば
３．３Ｖのとき、内部電源電圧として、たとえば２．５
Ｖの周辺電源電圧Ｖｃｃｐを生成することにより、低消
費電力および高速動作を保証し、またセンス電源電圧Ｖ
ｃｃｓａとして、さらに低い２．０Ｖの電圧を生成する
ことにより、低消費電力およびメモリセルのゲート絶縁
膜およびキャパシタ絶縁膜の破壊を防止することができ
る。

【００７４】以上のように、この発明の実施の形態２に
従えば、内部データバス線のプリチャージ電圧を、セン
ス電源電圧と同一電圧レベルに設定しているため、セン
ス電源電圧低下時においても、確実に、内部データバス
線を同一電圧レベルにプリチャージすることができ、正
確な内部データの読出および、高速書込およびプリチャ
ージを実現することができる。

【００７５】［実施の形態３］図９は、この発明の実施
の形態３に従う半導体記憶装置の全体の構成を概略的に
示す図である。この図９に示す半導体記憶装置において
は、電源線２０に結合される３つの内部電源回路１３、
１４および３０が設けられる。内部電源回路１３は、電
源線２０上の外部電源電圧ｅｘｔＶｃｃから、約２．０
Ｖのセンス電源電圧Ｖｃｃｓａを生成して、センスアン
プ帯４およびＩＯ線プリチャージ回路９へ与える。内部
電源回路１４は、この電源線２０上の外部電源電圧ｅｘ
ｔＶｃｃから約２．２Ｖ（２．０Ｖでもよい）の内部電
源電圧Ｖｃｃｐａを生成して、列選択線ドライブ回路６
へ与える。内部電源回路３０は、電源線２０上の外部電
源電圧ｅｘｔＶｃｃから約２．５Ｖの内部電源電圧Ｖｃ
ｃｐａを生成して、他の周辺回路、すなわちアドレス入
力バッファ２、行選択回路３、列デコード回路５、書込
／読出回路１０、入出力回路１１および制御回路１２へ
与える。

【００７６】この図９に示す構成においては、周辺回路
を、内部電源回路３０からの内部電源電圧Ｖｃｃｐで動
作させることにより、低消費電力および高速動作を実現
する。また、内部電源回路１４からの内部電源電圧Ｖｃ
ｃｐａを列選択線ドライブ回路６へ与えることにより、
列選択線の振幅が低減され、高速の列選択、低消費電力
および列選択時におけるセンスアンプ回路の保持データ
の破壊の防止が実現できる。また、内部電源回路１３か
らのセンス電源電圧Ｖｃｃｓａを、センスアンプ帯４お
よびＩＯ線プリチャージ回路９へ与えることにより、ビ
ット線振幅低減による低消費電力、メモリセルのゲート
絶縁膜およびキャパシタ絶縁膜の破壊の防止、および内
部データバス線の同一電位への正確なプリチャージを実
現することができる。

【００７７】他の構成は、先の実施の形態２と同じであ
り、同一部分には同一参照番号を付し、その詳細説明は
省略する。

【００７８】なお、実施の形態１から３において、入出
力回路１１には、周辺電源電圧Ｖｃｃｐまたは外部電源
電圧Ｖｅｘを与えている。この入出力回路１１におい
て、その入力段において、高電圧Ｖｐｐが別に与えられ
てもよい（出力段のしきい値電圧損失を補償する）。

【００７９】以上のように、この発明の実施の形態３に
従えば、３種類の内部電源電圧を生成し、最も低い内部
電源電圧をセンスアンプ帯および内部データバス線プリ
チャージ回路へ与え、次に低い内部電源電圧を列選択線
駆動のために用い、残りの最も高い内部電源電圧を周辺
回路駆動のために用いているため、低消費電力で高速動
作し、かつ正確に内部データバス線をプリチャージする
ことができ、かつさらに列選択時のセンスアンプの保持
データの破壊を防止することのできる半導体記憶装置が
得られる。

【００８０】［実施の形態４］図１０は、この発明の実
施の形態４に従う半導体記憶装置の要部の構成を概略的
に示す図である。図１０においては、内部電源電圧を発
生する部分の構成が示される。図１０において、電源線
２０上の外部電源電圧ｅｘｔＶｃｃからセンス電源電圧
Ｖｃｃｓａを生成する内部電源回路１３と、能動化時、
電源線２０上の外部電源電圧ｅｘｔＶｃｃから内部電源
電圧を生成する内部電源回路１４と、能動化時、電源線
２０上の外部電源電圧ｅｘｔＶｃｃから内部電源電圧Ｖ
ｃｃｐを生成する内部電源回路３０と、電源線２０上の
外部電源電圧ｅｘｔＶｃｃと内部電源回路１４の出力電
圧と内部電源回路３０からの内部電源電圧の１つを選択
して列選択線ドライブ回路へ与えられる周辺電源電圧Ｖ
ｃｃｐを生成するオプション電圧セレクタ３５と、内部
電源回路３０の出力電圧と電源線２０上の外部電源電圧
ｅｘｔＶｃｃ（Ｖｅｘ）の一方を選択して周辺回路への
周辺電源電圧Ｖｃｃｐを生成するオプション電圧セレク
タ３６とが設けられる。

【００８１】オプション電圧セレクタ３５および３６
は、それぞれたとえばマスク配線で構成され、外部電源
電圧ｅｘｔＶｃｃの電圧レベルに応じて、その選択経路
がマスク配線により決定される。たとえば、外部電源電
圧ｅｘｔＶｃｃが３．３Ｖのとき、２．０Ｖのセンス電
源電圧Ｖｃｃｓａを内部電源回路１３により生成してセ
ンスアンプ帯およびＩＯ線プリチャージ回路へ与え、ま
た約２．５Ｖの周辺電源電圧を内部電源回路３０により
生成して、列選択線ドライブ回路および周辺回路へ共通
に与える。この場合、列選択線ドライブ回路へ、内部電
源回路１４からの約２．２Ｖの内部電源電圧を選択し
て、列選択線ドライブ回路へ与えることもできる。

【００８２】また、外部電源電圧ｅｘｔＶｃｃが２．５
Ｖの場合、約２．０Ｖのセンス電源電圧Ｖｃｃｓａを内
部電源回路１３により生成し、また外部電源電圧ｅｘｔ
Ｖｃｃを列選択線ドライブ回路および周辺回路へ与える
内部電源電圧として選択することができる。この場合に
おいても、また周辺回路へ外部電源電圧（約２．５Ｖ）
を与え、列選択線ドライブ回路（列選択ドライバ）へ
は、内部電源回路１４からの約２．２Ｖの電圧を印加す
ることができる。

【００８３】したがって、このオプション電圧セレクタ
３５および３６を設けることにより、１つのチップよ
り、複数の内部電源配置を実現することができ、電源配
置の種類に応じて内部回路のレイアウトを変更する必要
がなく、設計が容易となり、また製造工程を統一するこ
とができ、製品コストが低減され、また製品管理も容易
となる。

【００８４】また、オプション電圧セレクタ３５および
３６により内部電源回路１４および／または３０の出力
電圧が選択されない場合、これらの内部電源回路１４お
よび３０と電源線２０との間の接続を切離し、内部電源
回路１４および／または３０が動作不能状態とされても
よい。またはこれに代えて、内部電源回路１４および／
または３０が、常時不動作状態となるように設定されて
もよい（これは、ボンディングオプションまたはマスク
配線により実現される）。また、オプション電圧セレク
タ３５および３６としてマスク配線を用いない場合、Ｃ
ＭＯＳトランスファゲートを電圧選択のための選択ゲー
トとして用いればよい（この場合、制御信号は、最も高
い外部電源電圧レベルとする必要がある）。

【００８５】以上のように、この発明の実施の形態４に
従えば、複数の内部電源回路を予め準備し、内部で実際
に使用される電源配置に応じて内部電源電圧を選択する
ように構成しているため、１つのチップで複数の電源配
置に対応することができ、製品コストを低減することが
でき、また製造工程および管理を簡略化することができ
る。

【００８６】［実施の形態５］図１１は、この発明の実
施の形態５に従う半導体記憶装置の要部の構成を示す図
である。図１１においては、外部電源電圧ｅｘｔＶｃｃ
から、２つの内部電源電圧ＶｃｃｓａおよびＶｃｃｐが
生成される。センス電源電圧Ｖｃｃｓａは、センスアン
プ帯および内部データバス線（ＩＯ線）プリチャージ回
路へ与えられ、周辺電源電圧Ｖｃｃｐは、列選択線ドラ
イブ回路を含む周辺回路へ共通に与えられる。

【００８７】図１１において、内部電源回路１３は、内
部電源線１３ａ上の電源電圧Ｖｃｃｓａと基準電圧Ｖｒ
ｅｆｓを比較する比較器１３ｂと、比較器１３ｂの出力
信号に従って電源線２０から内部電源線１３ａへ電流を
供給するｐチャネルＭＯＳトランジスタ１３ｃを含む。
センス電源電圧Ｖｃｃｓａを生成する内部電源回路１３
は、外部電源電圧ｅｘｔＶｃｃ（またはＶｅｘ）に依存
しない一定の電圧レベルの内部電源電圧Ｖｃｃｓａを生
成する（外部電源電圧が一定電圧レベル以上のとき）。

【００８８】内部電源回路３０は、内部電源線３０ａ上
の周辺電源電圧Ｖｃｃｐと基準電圧Ｖｒｅｆｐを比較す
る比較器３０ｂと、比較器３０ｂの出力信号に従って電
源線２０から内部電源線３０ａへ電流を供給するｐチャ
ネルＭＯＳトランジスタ３０ｃと、テストモード指示信
号ＺＴＥＳＴの活性化時（Ｌレベル）導通し、電源線２
０と内部電源線３０ａとを電気的に接続するｐチャネル
ＭＯＳトランジスタ３０ｄと、テストモード指示信号Ｚ
ＴＥＳＴの活性化時導通し、比較器３０ｂの出力ノード
を外部電源電圧ｅｘｔＶｃｃレベルに設定するｐチャネ
ルＭＯＳトランジスタ３０ｅを含む。

【００８９】この内部電源回路３０の構成においては、
テストモード指示信号ＺＴＥＳＴの活性化時、ＭＯＳト
ランジスタ３０ｅおよび３０ｄがオン状態となり、内部
電源線３０ａ上の周辺電源電圧Ｖｃｃｐは、外部電源電
圧ｅｘｔＶｃｃレベルとなる。このときには、ｐチャネ
ルＭＯＳトランジスタ３０ｃはこのゲート電圧が、外部
電源電圧ｅｘｔＶｃｃレベルとなり、オフ状態となる。
比較器３０ｂが、その出力信号が外部電源電圧ｅｘｔＶ
ｃｃレベルに固定される。このとき、比較器３０ｂはま
たテストモード指示信号ＺＴＥＳＴの活性化時、非活性
状態に駆動される構成が利用されてもよい（電流源トラ
ンジスタに直列に、このテストモード指示信号ＺＴＥＳ
Ｔの活性化時非導通状態となるＭＯＳトランジスタを接
続することにより、この構成は実現される）。

【００９０】この図１１において、テストモード時にお
いて、センス電源電圧Ｖｃｃｓａを一定の電圧レベル
（基準電圧Ｖｒｅｆｓレベル）とし、周辺電源電圧Ｖｃ
ｃｐを外部電源電圧ｅｘｔＶｃｃに従って変化させるこ
とにより、以下に説明するように、周辺回路の電圧スト
レス加速試験のみならず各種タイミングマージンおよび
センスアンプ安定性の試験（アドレスノイズテスト）を
行なうことができる。

【００９１】通常動作モード時においては、テストモー
ド指示信号ＺＴＥＳＴは、非活性状態のＨレベルであ
り、内部電源回路３０は、基準電圧Ｖｒｅｆｐに従って
周辺電源電圧Ｖｃｃｐを生成し、周辺回路へ与える。ま
た内部電源回路１３も、基準電圧Ｖｒｅｆｓに従ってセ
ンス電源電圧Ｖｃｃｓａを生成して、センスアンプ帯お
よびＩＯ線プリチャージ回路へ与える。

【００９２】テストモード時においては、テストモード
指示信号ＺＴＥＳＴが活性状態のＬレベルへ駆動され
る。これにより、内部電源回路３０の出力する周辺電源
電圧Ｖｃｃｐは、外部電源電圧ｅｘｔＶｃｃに等しくな
る。一方、センス電源電圧Ｖｃｃｓａは、内部電源回路
１３は、テストモード指示信号ＺＴＥＳＴと独立に動作
しているため、センス電源電圧Ｖｃｃｓａの電圧レベル
は一定である。

【００９３】したがって、図１２に示すように、テスト
モード時において、外部電源電圧ｅｘｔＶｃｃの電圧レ
ベルを変化させることにより、周辺電源電圧Ｖｃｃｐと
センス電源電圧Ｖｃｃｓａの電圧レベルの差が生じる。
周辺電源電圧Ｖｃｃｐは周辺回路へ与えられており、メ
モリセル選択動作およびデータ書込／読出動作を行なっ
ている。したがって、この周辺電源電圧Ｖｃｃｐの電圧
レベルを変化させることにより、周辺回路の動作速度を
変更することができ、メモリセル選択動作に関連する回
路の動作速度を変化させることができる。一方、センス
電源電圧Ｖｃｃｓａは、一定の電圧レベルであるため、
センスアンプは、一定の速度で動作する。

【００９４】したがって、図１３に示すように、ワード
線ＷＬが選択状態へ駆動されて、ビット線ＢＬおよび／
ＢＬにメモリセルデータが読出されてから、センスアン
プ活性化までに経過する時間を、外部電源電圧ｅｘｔＶ
ｃｃに従って周辺電源電圧Ｖｃｃｐを変化させることに
より、変更することができる。これにより、センスアン
プ回路が正確なデータのセンス動作を行なうことができ
るかどうかのセンスタイミングマージンを検出すること
ができる。たとえば、センスタイミングマージンが少な
い場合、ワード線選択タイミングが遅れた場合、ビット
線ＢＬおよび／ＢＬには、十分な電圧差が生じていない
ため、正確なセンス動作を行なうことができなくなる。

【００９５】また、周辺電源電圧Ｖｃｃｐは、列選択線
を駆動する列選択線ドライブ回路へも与えられている。
したがって、この列選択線ＣＳＬ上の列選択信号の振幅
も、周辺電源電圧Ｖｃｃｐを介して外部電源電圧ｅｘｔ
Ｖｃｃに従って変化させることができる。これにより、
列選択時におけるセンスアンプ回路の保持データの安定
性をテストすることができる。このアドレスノイズテス
トと呼ばれるテストにおいては、メモリセルに予め論理
のわかったデータを書込み、次いでセンス動作を行なっ
てセンスアンプ回路によりラッチした後列選択動作を行
なってメモリセルデータを読出し、この読出されたメモ
リセルデータが書込んだデータと論理が同じであるか否
かを識別する。書込および読出データの論理の一致／不
一致の判定結果により、センスアンプ回路のデータ保持
特性の安定性を試験することができる。

【００９６】なお、この実施の形態５においては、周辺
電源電圧Ｖｃｃｐが周辺回路および列選択線ドライブ回
路両者へ共通に与えられている。しかしながら、列選択
線ドライブ回路へは、残りの周辺回路と別の電源電圧
（Ｖｃｃｐａ）が与えられている場合、テストモード指
示信号ＺＴＥＳＴの活性化に従って、この列選択線ドラ
イブ回路へ与えられる電源電圧（Ｖｃｃｐａ）が外部電
源電圧ｅｘｔＶｃｃに応じて変化するように構成されて
もよい。この場合の構成は、単に、列選択線ドライブ回
路へ与えられる電源電圧（Ｖｃｃｐａ）を発生する内部
電源回路の構成を、図１１に示す内部電源回路３０と同
一構成とすることにより容易に実現される。列選択線ド
ライブ回路の電源電圧のみが、このテストモード時変更
されてもよい。

【００９７】以上のように、この発明の実施の形態５に
従えば、テストモード指示信号に従って、周辺回路に与
えられる内部電源電圧レベルを、外部電源電圧レベルと
同一電圧レベルとし、かつセンス電源電圧レベルの電圧
レベルを一定としているため、センスタイミングマージ
ンおよびセンスアンプ回路のデータ保持の安定性を容易
にテストすることができる。

【００９８】［その他の適用例］半導体記憶装置とし
て、内部電源電圧を生成しかつセンスアンプ回路を有す
る半導体記憶装置であれば、標準ＤＲＡＭ（ダイナミッ
ク・ランダム・アクセス・メモリ）およびクロック信号
に同期して動作する同期型ダイナミック・ランダム・ア
クセス・メモリいずれにおいても本発明は適用可能であ
る。

【００９９】また、内部電源電圧および外部電源電圧の
具体的な値は任意であり、実際に用いられるシステムに
おける電源電圧に応じて適当に定められればよい。

【０１００】また、先の実施の形態５におけるテストモ
ード指示信号は、単に、外部からの複数の制御信号の状
態の組合せにより発生される。このテストモードは、製
品出荷前の最終テストにおいて「アドレスノイズ」テス
トと呼ばれる周辺電源電圧を加速した場合のセンスアン
プの保持データの安定性をテストするために用いられ
る。しかしながら、単に、ウエハレベルにおいて、セン
スマージンなどのＡＣ特性が特定されるテスト工程にお
いて同様このテストが行なわれてもよい。

【０１０１】

【発明の効果】以上のように、この発明に従えば、正確
かつ安定にデータの読出を行なうことのできる半導体記
憶装置を実現することができる。

【０１０２】すなわち、請求項１に係る発明に従えば、
内部データバス線を、センス電源電圧と同じ電圧レベル
にプリチャージするように構成しているため、この周辺
電源電圧およびセンス電源電圧変動時においても、正確
に内部データバス線を同じ電圧レベルにプリチャージす
ることができ、安定なデータ読出を保証することができ
る。

【０１０３】請求項２に係る発明に従えば、列選択線を
駆動する回路の電源電圧を、列選択線を駆動する回路と
電源電圧以下の電圧レベルに設定しているため、列選択
時において、センスアンプが急激に大きな負荷を有する
内部データバス線に接続されるのを防止することがで
き、センスアンプの保持データの破壊が生じるのを防止
することができる。

【０１０４】請求項３に係る発明に従えば、内部データ
バス線のデータを増幅するプリアンプを周辺電源電圧で
駆動するように構成しているため、高速でデータの読出
を行なうことができる。

【０１０５】請求項４に係る発明に従えば、列選択信号
振幅を、センス電源電圧と同じ電圧レベルとしているた
め、列選択信号の振幅を低減することができ、列選択時
におけるセンスアンプ回路の保持データの破壊が生じる
のを防止することができる。

【０１０６】請求項５に係る発明に従えば、列選択信号
振幅は、センスアンプの電源電圧と列デコード回路の電
源電圧の間の電圧レベルに保持しているため、センス電
源回路および周辺電源回路の影響を受けることなく安定
に一定のレベルの列選択信号を生成することができ、ま
た列選択時におけるセンスアンプ回路の保持データの破
壊を生じるのを防止することができる。

【０１０７】請求項６に係る発明に従えば、列デコード
回路に外部電源電圧を印加しているため、高速で列デコ
ード動作を行なうことができる。

【０１０８】請求項７に係る発明に従えば、列デコード
回路および列選択線ドライブ回路の動作電源電圧を同一
電圧レベルとしているため、電源配置が簡略化される。

【０１０９】請求項８に係る発明に従えば、周辺回路へ
与えられる電源電圧を、内部電源回路の出力電圧および
外部電源電圧の一方を選択するように構成しているた
め、同一チップで複数種類の電源電圧に対応することが
でき、製品コストが低減されまた製造工程および管理が
簡略化される。

【０１１０】請求項９に係る発明に従えば、選択電圧
を、列選択信号駆動回路へも与えるように構成している
ため、これらの列系回路を同一電源電圧において動作さ
せることができ、電源電圧の差に起因するタイミングミ
スマッチが生じるのを防止することができる。

【０１１１】請求項１０に係る発明に従えば、センス電
源電圧とは別の第３の内部電源電圧発生回路を設け、こ
の第３の電源電圧発生回路からの出力電圧を列選択線駆
動用に用いているため、センス電源回路の影響を受ける
ことなく、安定に列選択信号を生成することができる。

【０１１２】請求項１１に係る発明に従えば、テストモ
ード時においては、外部電源電圧を列選択線ドライブ回
路へ印加するように構成しており、一方センス電源電圧
が一定であるため、センスタイミングマージンの試験お
よび列選択動作時におけるセンスアンプ回路のデータ保
持の安定性を試験することができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に従う半導体記憶装
置の全体の構成を概略的に示す図である。

【図２】 図１に示す内部電源回路の構成の一例を示す
図である。

【図３】 図１に示す半導体記憶装置の要部の構成をよ
り具体的に示す図である。

【図４】 図３に示す構成の動作を示す信号波形図であ
る。

【図５】 図３に示すＩＯ線プリチャージ回路の動作を
示す図である。

【図６】 図５に示すＩＯ線プリチャージ回路の動作を
示す信号波形図である。

【図７】 この発明の実施の形態２に従う半導体記憶装
置の全体の構成を概略的に示す図である。

【図８】 図７に示す半導体記憶装置の要部の構成をよ
り具体的に示す図である。

【図９】 この発明の実施の形態３に従う半導体記憶装
置の全体の構成を概略的に示す図である。

【図１０】 この発明の実施の形態４に従う半導体記憶
装置の要部の構成を概略的に示す図である。

【図１１】 この発明の実施の形態５に従う半導体記憶
装置の要部の構成を示す図である。

【図１２】 図１１に示す内部電源回路の出力電圧変化
を示す図である。

【図１３】 この発明の実施の形態５における半導体記
憶装置の要部の動作を示す信号波形図である。

【図１４】 従来の半導体記憶装置の要部の構成を概略
的に示す図である。

【図１５】 図１４に示す半導体記憶装置の動作を示す
信号波形図である。

【図１６】 従来の半導体記憶装置の問題点を説明する
ための図である。

【符号の説明】

１ メモリセルアレイ、２ アドレス入力バッファ、３
行選択回路、４ センスアンプ帯、４ａ センスアン
プ回路、５ デコード回路、５ａ ＮＡＮＤ型デコード
回路、６ 列選択線ドライブ回路、６ａ 列選択線ドラ
イバ、７ 列選択ゲート群、７ａ 列選択ゲート、８
内部データバス、Ｉ／Ｏ，Ｉ／Ｏ＊ 内部データバス
線、９ ＩＯ線プリチャージ回路、９ａ ＩＯ線プリチ
ャージ回路、１０ 書込／読出回路、１０ａ プリアン
プ、１３，１４ 内部電源回路、２０ 電源線、３０
内部電源回路、３５，３６ オプション電圧セレクタ、
３０ｅ，３０ｄ ｐチャネルＭＯＳトランジスタ、ＰＱ
ａ，ＰＱｂ ｐチャネルＭＯＳトランジスタ。

Claims (11)

【特許請求の範囲】
1. 【請求項１】 行列状に配列される複数のメモリセル、 各列に対応して配列され、活性化時対応の列上のメモリ
   セルデータに応じて、第１の電源電圧または接地電圧レ
   ベルに対応の列を駆動する複数のセンスアンプ、 前記複数のメモリセルの選択メモリセルとデータの授受
   を行なうための内部データバス、 前記内部データバスに結合され、前記内部データバスを
   前記第１の電源電圧レベルにプリチャージするためのプ
   リチャージ回路、および少なくとも第２の電源電圧を動
   作電源電圧として受けて、少なくとも前記複数のメモリ
   セルからのメモリセルの選択を行なう動作を行なう周辺
   回路を備える、半導体記憶装置。
2. 【請求項２】 前記周辺回路は、前記第２の電源電圧を
   動作電源電圧として受けて動作し、与えられたアドレス
   信号をデコードして、アドレス指定された列を指定する
   列指定信号を生成する列デコード回路と、 第３の電源電圧を動作電源電圧として受けて前記列指定
   信号に従って前記メモリセルの列からアドレス指定され
   た列を選択する列選択信号を発生する列選択ドライブ回
   路とを備え、アドレス指定された列は、前記列選択ドラ
   イブ回路からの列選択信号に応答する列選択ゲートを介
   して前記内部データバスに結合される、請求項１記載の
   半導体記憶装置。
3. 【請求項３】 前記周辺回路は、前記第２の電源電圧を
   動作電源電圧として受けて、前記内部データバス上のデ
   ータを増幅する読出増幅回路をさらに備える、請求項１
   記載の半導体記憶装置。
4. 【請求項４】 前記第３の電源電圧は、前記第１の電源
   電圧と同一の電圧レベルである、請求項２記載の半導体
   記憶装置。
5. 【請求項５】 前記第３の電源電圧は、前記第１および
   第２の電源電圧の間の電圧レベルである、請求項２記載
   の半導体記憶装置。
6. 【請求項６】 前記第２の電源電圧は、外部から与えら
   れる電源電圧と同じ電圧レベルである、請求項１または
   ２記載の半導体記憶装置。
7. 【請求項７】 前記第３の電源電圧は、前記第２の電源
   電圧と同じ電圧レベルである、請求項２記載の半導体記
   憶装置。
8. 【請求項８】 外部電源電圧を受けて伝達する第１の電
   源線と、 前記第１の電源線に結合され、前記外部電源電圧から前
   記第１の電源電圧を生成して前記センスアンプおよびプ
   リチャージ回路へ与える第１の内部電圧発生回路と、 活性化時前記第１の電源線上の電圧から前記第１の電源
   電圧よりも電圧レベルの高い第２の電圧を生成する第２
   の内部電圧発生回路と、 前記第１の電源線上の電圧および前記第２の内部電圧発
   生回路の出力電圧の一方を前記列デコード回路へ与える
   選択手段を備える、請求項２記載の半導体記憶装置。
9. 【請求項９】 前記選択手段は、該選択した電源電圧を
   前記列選択ドライブ回路へも与える、請求項８記載の半
   導体記憶装置。
10. 【請求項１０】 前記第１の電源線に結合され、前記外
    部電源電圧から前記第３の電源電圧を生成して前記列選
    択ドライブ回路へ与える、前記第１の内部電圧発生回路
    とは別に設けられる第３の内部電圧発生回路をさらに備
    える、請求項８記載の半導体記憶装置。
11. 【請求項１１】 テストモード指示に応答して、前記列
    選択ドライブ回路の電源電圧を外部電源電圧レベルに設
    定する手段をさらに含む、請求項２記載の半導体記憶装
    置。