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JP2010244615A - 半導体装置及び半導体装置の書き込み制御方法 - Google Patents

半導体装置及び半導体装置の書き込み制御方法 Download PDF

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Abstract

【課題】チップ面積の増大を防止しつつ、不揮発的にデータを記憶するメモリセルに所望の情報を高速に書き込む。
【解決手段】可逆的にデータを記憶するメモリセルアレイ１１と、不揮発的にデータを記憶するアンチヒューズ回路、メモリセルアレイ１１から読み出されたデータ又はメモリセルアレイ１１へ書き込むべきデータを一時的に保持するセンスアンプ列ＳＡＡと、センスアンプ列ＳＡＡに保持されたデータをアンチヒューズ回路３１に書き込むための制御を行う制御回路２００とを備える。本発明によれば、アンチヒューズ素子のそれぞれに専用のラッチ回路を設ける必要がない。このため、専用のラッチ回路によるチップ面積の増大を生じることなく、アンチヒューズ回路３１への書き込み処理を高速に行うことが可能となる。
【選択図】図１

Description

本発明は半導体装置に関し、半導体装置の内部に備えられた半導体装置の内部の動作を制御する不揮発性記憶部に情報を記憶させる技術に関する。例えば、不良アドレス記憶回路を含む半導体メモリのように、可逆的にデータを記憶するメモリセルと不揮発的にデータを記憶するメモリセルの両方を有する半導体装置に関する。また、本発明は、このような半導体装置の内部の動作を制御する不揮発性記憶部に情報を記憶させる書き込み方法に関する。
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置においては、正常に動作しない不良セルを冗長セルに置換することによって不良アドレスの救済が行われる。不良アドレスの記憶には、通常、ヒューズ素子が用いられる。初期状態のヒューズ素子は電気的に導通状態であり、レーザービームの照射によってこれを切断することにより、不良アドレスを不揮発的に記憶することができる。したがって、このようなヒューズ素子を複数設け、所望のヒューズ素子を切断すれば、所望のアドレスを記憶させることが可能となる。このように、通常のヒューズ素子は、導通状態から絶縁状態に変化させることによって情報を不揮発的に記憶する素子である。
これに対し、近年、アンチヒューズ素子と呼ばれる素子が注目されている。アンチヒューズ素子とは、通常のヒューズ素子とは逆に、絶縁状態から導通状態に変化させることによって情報を記憶する素子である。アンチヒューズ素子への情報の書き込みは、高電圧の印加による絶縁破壊によって行う。このため、通常のヒューズ素子とは異なり、書き込みに際してレーザービームの照射が不要である。これにより、不良アドレスの書き込みを高速に行うことができるとともに、レーザートリマーなどの装置が不要となる。しかも、レーザービームの照射によるパッシベーション膜の破壊なども生じないことから、製品の信頼性を高めることも可能となる。
アンチヒューズ素子への不良アドレスの書き込みは、ウェハ状態での動作テストの後に行われる。ウェハ状態での動作テストはチップごとに行うのではなく、複数個のチップに対して並列に行うことが一般的である。つまり、テスト対象となる複数のチップ間でクロック端子、アドレス端子及びコマンド端子をそれぞれ共通接続することにより、これらチップに共通のクロック信号、アドレス信号及びコマンド信号を与え、この状態で実際にデータの読み出しや書き込みを行う。少なくとも入出力データに関してはチップごとに個別である必要があることから、データ入出力端子については当然ながら共通接続されない。
このように、ウェハ状態での動作テスト時においては、テスト対象となる複数のチップ間でアドレス端子が共通接続されることから、各チップに個別のアドレスを供給することができない。ところが、検出される不良アドレスは当然ながらチップごとに異なる。したがって、不良アドレスの書き込みはチップごとに行う必要があり、並列に実行することはできなかった。つまり、動作テストについては複数のチップに対して並列に実行できる一方、不良アドレスの書き込みについては個々のチップごとに実行する必要があった。
アンチヒューズ回路への不良アドレスの書き込みは、レーザービームの照射によるヒューズ素子への不良アドレスの書き込みに比べれば、高速に行うことが可能である。しかしながら、アンチヒューズ回路への書き込みは、高電圧の印加による絶縁破壊によって行われることから、通常のデータ入出力に比べると非常に長い時間がかかる。一例として、１アドレスを記憶可能なヒューズセットが１０００セットあり、１つのヒューズセットに対する書き込み時間が５ｍｓであるとすると、全てのヒューズセットに対する書き込みを行うためには１チップ当たり約５秒の時間が必要となってしまう。
このような問題を解決する方法として、不良アドレスを一時的に保持する専用のラッチ回路を設けておき、不良アドレスを一旦ラッチ回路に書き込んだ後、実際にアンチヒューズ素子に対する書き込み処理を行う方法が提案されている（特許文献１参照）。ラッチ回路への書き込み処理は、極めて短時間で実行できることから、各チップへの不良アドレスの供給を短時間で完了することが可能となる。そして、アンチヒューズ素子への実際の書き込み処理については、複数のチップに対して並列に実行すれば、結果的にアンチヒューズ素子への書き込み処理を高速に行うことが可能となる。
特開２００４−３０３３５４号公報
しかしながら、不良アドレス等を一時的に保持するための専用のラッチ回路を設けると、これによってチップ面積の増大が生じてしまう。しかも、このラッチ回路は、不良アドレスの書き込み時にのみ使用され、その後は使用されることのない回路であることから、このような回路によってチップ面積が増大することは望ましくない。
尚、このような問題は、アンチヒューズ素子に不良アドレスを書き込むケースに限らず、可逆的にデータを記憶するメモリセルと不揮発的にデータを記憶するメモリセルの両方を有する半導体装置において、不揮発的にデータを記憶するメモリセルに所望の情報（例えばプログラムなど）を書き込む他のケースにおいても生じる問題である。
本発明者は、このような課題の認識に基づき、チップ面積の増大を防止しつつ、不揮発的にデータを記憶するメモリセルに所望の情報を高速に書き込むことが可能な半導体装置について検討を行った。
本発明による半導体装置は、半導体装置の外部と記憶情報の通信を行うシステム上のアドレスが割り当てられた複数の第１のメモリセルと、半導体装置の内部動作を制御するデータを記憶する前記システム上のアドレスが割り当てられない複数の第２のメモリセルと、前記第１のメモリセルに接続され、前記第１のメモリセルから読み出されたデータ又は前記第１のメモリセルへ書き込むべきデータを保持する複数のラッチ回路と、前記ラッチ回路に保持されたデータを前記第２のメモリセルに書き込むための制御を行う制御回路と、を備えることを特徴とする。
また、本発明による半導体装置への不良アドレス書き込み方法は、外部から供給されるアドレスに基づいて選択される複数のメモリセルからなるメモリセルアレイと、前記メモリセルアレイに含まれる不良メモリセルに関連する不良アドレス情報を記憶する不良アドレス記憶回路とを有する半導体装置への不良アドレス書き込み方法であって、前記メモリセルアレイから読み出されたデータ又は前記メモリセルアレイへ書き込むべきデータを一時的に保持する複数のラッチ回路に、前記不良アドレス情報を書き込む第１のステップと、前記複数のラッチ回路に書き込まれた前記不良アドレス情報を、前記不良アドレス記憶回路に書き込む第２のステップと、を備えることを特徴とする。
本発明によれば、不良アドレス記憶回路のように、不揮発的にデータを記憶する第２のメモリセルに書き込むべき情報を、レギュラーメモリセルなど第１のメモリセルに対して割り当てられたラッチ回路に一時的に記憶させていることから、第２のメモリセルのそれぞれに専用のラッチ回路を設ける必要がない。このため、専用のラッチ回路によるチップ面積の増大を生じることなく、不良アドレス記憶回路など第２のメモリセルへの書き込み処理を高速に行うことが可能となる。
本発明の好ましい第１の実施形態による半導体装置１０の構成を示すブロック図である。 センスアンプＳＡの回路図である。 アンチヒューズ回路３１の回路構成を示すブロック図である。 ヒューズセット３００の回路構成を示すブロック図である。 ビット記憶回路３０１の具体的な回路図である。 入出力回路１００の主要部の構成を示すブロック図である。 制御回路２００の構成を示すブロック図である。 テスト工程の大まかな流れを示すフローチャートである。 半導体ウェハ４００及びこれをテストするプローブカード４０１を示す図である。 セット動作（ステップＳ２０）を説明するためのフローチャートである。 ステップＳ２２の動作を説明するためのタイミング図である。 所定のワード線が活性化された状態を説明するための図である。 ステップＳ２３の動作を説明するためのタイミング図である。 不良アドレスの設定先となるセンスアンプの一例を示す図である。 転送動作及び書き込み動作（ステップＳ３０）を説明するためのフローチャートである。 ステップＳ３１〜Ｓ３３の動作を説明するためのタイミング図である。 本発明の好ましい第２の実施形態による半導体装置１０ａの構成を示すブロック図である。
本発明の課題を解決する技術思想の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。
本発明は、ＤＲＡＭなどのレギュラーメモリセルには半導体装置の外部と通信するに必要なセンスアンプのようにリードデータ又はライトデータを一時的に保持するラッチ回路が割り当てられている点に着目し、試験工程時、このラッチ回路を利用して、レギュラーメモリセルを救済する欠陥アドレス情報等を記憶するアンチヒューズ素子などで構成された不揮発的にデータを記憶するメモリセルへの書き込みデータを前記ラッチ回路に一時的に保持するものである。つまり、アンチヒューズ素子への書き込み時にのみ使用される専用のラッチ回路をシリコンバルクに配置するのではなく、システム上のアドレスが割り当てられ半導体装置の外部と記憶情報の通信を行うレギュラーメモリセル用として当然に備えられている前記ラッチ回路を利用する点を技術思想とするものである。尚、アンチヒューズ素子に書き込まれた情報は、半導体装置の動作を制御する。よって、アンチヒューズ素子は記憶素子（第２のメモリセル）であるが、システムが備えるアドレス空間に関連付けされることはない。他方、レギュラーメモリセルは、半導体装置の外部と記憶情報の通信を行うシステム上のアドレスが割り当てられたメモリセル（第１のメモリセル）である。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい第１の実施形態による半導体装置１０の構成を示すブロック図である。
本実施形態による半導体装置１０はＤＲＡＭなどの半導体メモリであり、複数のメモリセルを含むメモリセルアレイ１１と、メモリセルアレイ１１に対するアクセス制御を行うアクセス回路１２と、メモリセルアレイ１１に対するデータの入出力制御を行う入出力回路１００と、コマンド信号ＣＭＤを受け付けるコマンドデコーダ１３とを備えている。
図１に示すように、メモリセルアレイ１１は、通常セル領域１１ａと冗長セル領域１１ｂに分類される。冗長セル領域１１ｂに含まれるメモリセル（冗長セル）は、通常セル領域１１ａに含まれる不良のあるメモリセル（欠陥セル）を置換することにより不良アドレスを救済するために用いられる。アクセス回路１２によって選択されたメモリセル（置換されていないメモリセル又は置換先の冗長セル）は、メモリセルアレイ１１内に配置されたセンスアンプ列ＳＡＡを介して入出力回路１００に接続される。センスアンプ列ＳＡＡには複数のセンスアンプが含まれている。広く知られているように、センスアンプとはメモリセルから読み出された微小信号を増幅する回路であり、ＤＲＡＭの場合は図２に示すフリップフロップ構造を有している。実施形態で開示したメモリセルアレイ１１内に配置されたセンスアンプ列ＳＡＡは、データの入出力制御を行う入出力回路１００内に配置されたセンスアンプを使用しても良い。例えば、データ入出力端子２３の数に対応したデータ入出力端子２３側に近いラッチ回路（ラッチ機能を備えたドライバ回路）もしくはメモリセルアレイ１１と入出力回路１００との間を接続する内部データバス（それはデータ入出力端子２３の数に対して所定数倍の本数を備える）に設置されるセンスアンプであっても良い。
図２に示すように、１個のセンスアンプＳＡは、アクセス回路１２によって制御された電源ＶＤＤ，ＶＳＳ間に直列接続されたＰチャンネルＭＯＳトランジスタＰ１及びＮチャンネルＭＯＳトランジスタＮ１と、前記制御された電源ＶＤＤ，ＶＳＳ間に直列接続されたＰチャンネルＭＯＳトランジスタＰ２及びＮチャンネルＭＯＳトランジスタＮ２によって構成されている。トランジスタＰ１，Ｎ１の各々のドレインが共通接続される接続点Ａは複数の第１メモリセルの一つが接続された一方のビット線ＢＬＴに接続されており、トランジスタＰ２，Ｎ２の各々のドレインが共通接続される接続点Ｂは複数の第１メモリセルのその他の一つが接続された他方のビット線ＢＬＢに接続されている。そして、トランジスタＰ１，Ｎ１のゲートは接続点Ｂに共通接続されており、トランジスタＰ２，Ｎ２のゲートは接続点Ａに共通接続されている。
かかる構成により、一対のビット線対ＢＬＴ，ＢＬＢに生じている電位差がセンスアンプＳＡによって増幅されるとともに、増幅されたデータがスタティックに保持される。すなわち、センスアンプＳＡは一種のラッチ回路としても機能する。尚、複数の第１メモリセルの一つが接続された一方のビット線ＢＬＴを増幅する時、他方のビット線ＢＬＢは基準電位となる。複数の第１メモリセルのその他の一つが接続された他方のビット線ＢＬＢを増幅する時、一方のビット線ＢＬＴは基準電位となる。
図１に戻って、本実施形態による半導体装置１０は、外部端子として複数の制御端子で構成されるコマンド端子２１、アドレス端子２２及びデータ入出力端子２３を備えている。コマンド端子２１はコマンド信号ＣＭＤが供給される端子であり、アドレス端子２２はアドレス信号ＡＤＤが供給される端子である。また、データ入出力端子２３は、リードデータＤＱの出力及びライトデータＤＱの入力を行う端子である。その他、クロック信号ＣＫが入力されるクロック端子２４や、図示しない各種電源端子なども設けられている。
通常動作時における半導体装置１０の動作は、複数の制御端子の情報の組み合わせによってコマンド信号ＣＭＤが指定される。例えば、複数の制御端子の情報の組み合わせがリード動作（リードコマンド）を表している場合には、コマンドデコーダ１３によってリード信号ＲＤが内部生成され、これがアクセス回路１２に供給される。また、複数の制御端子の情報の組み合わせがライト動作（ライトコマンド）を表している場合には、コマンドデコーダ１３によってライト信号ＷＲＴが内部生成され、これがアクセス回路１２に供給される。
リード信号ＲＤが内部生成されると、アドレス比較回路３２とアクセス回路１２を介して、メモリセルアレイ１１に含まれるメモリセルのうち、アドレス信号ＡＤＤにより指定されるメモリセルが選択される。選択されたメモリセルから読み出されたリードデータは、入出力回路１００を介してデータ入出力端子２３へ出力される。メモリセルへのアクセスはアクセス回路１２によって制御され、リードデータＤＱの出力動作は入出力回路１００によって制御される。
一方、ライト信号ＷＲＴが内部生成されると、データ入出力端子２３に入力されたライトデータＤＱが入出力回路１００を介してメモリセルアレイ１１に供給され、アクセス回路１２の制御により、アドレス信号ＡＤＤによって指定されるメモリセルに書き込まれる。
また、複数の制御端子の情報の組み合わせがモードレジスタセットコマンドを表している場合には、コマンドデコーダ１３によってモードレジスタセット信号（ＭＲＳ信号）が内部生成され、これがモードレジスタ１４に供給される。ＭＲＳ信号が活性化すると、アドレス端子２２を介して供給されるモード信号ＭＯＤがモードレジスタ１４に供給され、これによってモードレジスタ１４の設定内容が更新される。
モードレジスタ１４は、半導体装置１０の動作モードが設定されるレジスタである。本実施形態においては、モードレジスタ１４に設定されるテストモードとして「アドレスセットモード」、「アドレスリードモード」、「アンチヒューズライトモード」が用意されている。これらのモードにエントリすると、それぞれアドレスセット信号ＡＤＳＥＴ、アドレスリード信号ＡＤＲＤ、アンチヒューズライト信号ＡＦＢＲＫが活性化する。本願の主旨から見れば、前記テストモードは、必ずしもモードレジスタ１４によって設定される必要はなく、その他の手段（例えば、図示しない制御端子による設定）によってテストモードが設定されても良い。尚、モードレジスタ１４は、その他の情報（例えば、通常メモリセルのアクセスに必要なレイテンシ情報やバースト長情報など）も備えるが、本願の主旨に関連しないので説明を省略する。
図１に示すように、本実施形態による半導体装置１０は、アンチヒューズ回路３１及びアドレス比較回路３２をさらに備えている。例えば、アンチヒューズ回路３１は、通常セル領域１１ａに含まれる不良セルのアドレス（不良アドレスＲＡＤＤ）を記憶する回路であり、後述するように、複数のヒューズセットを含んでいる。本願では、前記不良のアドレスを、不良アドレスもしくは不良アドレス情報と呼ぶ。尚、アンチヒューズはメモリセル冗長の為の不良アドレス情報以外のその他の情報も記憶する。例えば、半導体装置の内部動作を制御する情報等である。前記その他の情報を記憶するアンチヒューズにも本願発明が適用される。前記その他の情報に対応するアンチヒューズ回路３１の出力信号（後述するビット信号Ｂ１〜Ｂｘ及びイネーブル信号ＥＮａ）は、アクセス回路１２に入力される。
アドレス比較回路３２は、アンチヒューズ回路３１記憶された不良アドレスＲＡＤＤとアドレス端子２２を介して供給されたアドレス信号ＡＤＤとを比較する回路である。比較の結果はアクセス回路１２に供給される。アクセス回路１２は、アドレス比較回路３２により一致が検出されなかった場合には、通常セル領域１１ａに対してアクセスを行う。逆に、一致が検出された場合には、冗長セル領域１１ｂに対してアクセスを行う。これにより不良アドレスが救済される。
アンチヒューズ回路３１に対する不良アドレスＲＡＤＤの書き込みは、制御回路２００による制御によって行われる。制御回路２００の詳細については後述する。
図３は、アンチヒューズ回路３１の回路構成を示すブロック図である。
図３に示すように、アンチヒューズ回路３１は、不良アドレスを記憶する複数のヒューズセット３００によって構成されている。各ヒューズセット３００は、それぞれ１アドレスに対応するメモリセルの欠陥救済情報を不揮発的に記憶可能、または不可逆的に記憶可能な回路である。したがって、アンチヒューズ回路３１は、ヒューズセット３００と同数の不良アドレスを記憶することができる。具体的なヒューズセット３００の数については製品によって異なるが、例えば１０００セット程度設けられることが多い。
図４は、ヒューズセット３００の回路構成を示すブロック図である。
図４に示すように、１つのヒューズセット３００には、ｘ個のビット記憶回路３０１と、１個のイネーブル回路３０２とが含まれている。ビット記憶回路３０１は、それぞれ記憶すべき不良アドレスの１ビットに対応する。したがって、１つのヒューズセット３００に含まれるビット記憶回路３０１の数（＝ｘ）は、記憶すべきアドレスのビット数と等しい（或いはそれ以上）。イネーブル回路３０２は、当該ヒューズセット３００の内容が有効か無効かを指定する回路である。
ビット記憶回路３０１及びイネーブル回路３０２は、互いに同じ回路構成を有している。具体的には、図４に示すように、いずれも選択回路３１０、アンチヒューズ素子３２０及びセンス回路３３０によって構成されている。選択回路３１０は、当該ヒューズセット３００が選択された場合に活性化される回路であり、それぞれ対応するビット信号ＤＡＴＡ１〜ＤＡＴＡｘ又はイネーブル信号ＥＮが入力される。
そして、センス回路３３０の出力であるビット信号Ｂ１〜Ｂｘが１つの不良アドレスを示し、イネーブル信号ＥＮａがアクティブであれば当該不良アドレスが有効とされる。一方、イネーブル信号ＥＮａが非アクティブであれば当該不良アドレスは無効とされる。このように、一つのヒューズセット３００からの出力３００ａは、ビット信号Ｂ１〜Ｂｘ及びイネーブル信号ＥＮａによって構成される。図３に示したとおり、これら出力３００ａの集合が不良アドレスＲＡＤＤである。
図５は、ビット記憶回路３０１の具体的な回路図である。
図５に示すように、ビット記憶回路３０１に含まれる選択回路３１０は、ＮチャンネルＭＯＳトランジスタ３１１とＰチャンネルＭＯＳトランジスタ３１２が並列接続されたトランスファゲート構成を有している。これらトランジスタ３１１，３１２のゲートには、対応する選択信号ＳＥＬ及びその反転信号が供給される。選択信号ＳＥＬは、所望のヒューズセット３００を選択するための信号であり、したがって、ヒューズセット３００ごとに異なる選択信号ＳＥＬが割り当てられる。かかる構成により、選択信号ＳＥＬがハイレベルに活性化すると、対応するビット信号ＤＡＴＡｉ（ｉ＝１〜ｘ）は、書き込みトランジスタ３０３を介してアンチヒューズ素子３２０に供給される。後述するように、ビット信号ＤＡＴＡｉは、図１に示すアドレスレジスタ２５０より供給される。
アンチヒューズ素子３２０は、ＭＯＳトランジスタのソースとドレインが短絡された構成を有しており、そのゲート３２１には書き込みトランジスタ３０３を介して選択回路３１０の出力が供給され、ソース／ドレイン３２２には動作電圧ＶＢＢＳＶが供給される。動作電圧ＶＢＢＳＶは、図１に示した制御回路２００より供給される電圧であり、例えば−２Ｖである。
初期状態におけるアンチヒューズ素子３２０は、ゲート絶縁膜を介して、ゲート３２１とソース／ドレイン３２２とが絶縁されている。このため、両者間に電流は流れない。しかしながら、ゲート３２１とソース／ドレイン３２２との間に高電圧を印加すると、ゲート絶縁膜に絶縁破壊が生じ、両者間に電流パスが形成される。ゲート絶縁膜を絶縁破壊した後は、これを元に戻すことはできず、したがって、不可逆的な不揮発性な書き込みが可能となる。アンチヒューズ素子３２０のゲート３２１は、読み出しトランジスタ３０４を介してセンス回路３３０に接続される。
ここで、選択回路３１０を構成するトランジスタ、並びに、図５に示すトランジスタ３０３，３０４は、いずれも他のトランジスタと比べてゲート絶縁膜が厚い耐圧構造を有している。これに対し、アンチヒューズ素子３２０を構成するトランジスタは、センス回路３３０や他の内部回路を構成する通常のトランジスタであり、ゲート絶縁膜の膜厚が薄く設定されている。これは、アンチヒューズ素子３２０の絶縁破壊を行う際に、選択回路３１０が絶縁破壊するのを防止するためである。ゲート絶縁膜を厚くするとトランジスタとしての能力は低下するが、選択回路３１０などの動作速度が若干低下しても、実用上の問題はほぼ皆無である。
センス回路３３０は、基準電圧Ｖｒｅｆとアンチヒューズ素子３２０の出力を比較し、その結果を保持する回路（ラッチ回路）である。センス回路の具体的な構成については特に限定されない。また、センス回路３３０は、半導体装置のハードウェアリセット若しくはソフトウェアリセット、又は半導体装置の電源投入時に活性制御され、アンチヒューズの情報（不良アドレス情報）をセンシングし、保持する。
イネーブル回路３０２についても、ビット信号ＤＡＴＡｉの代わりにイネーブル信号ＥＮが供給され、その出力がイネーブル信号ＥＮａとして用いられる他は、図５に示したビット記憶回路３０１と同じ回路構成を有している。
図６は、入出力回路１００の主要部の構成を示すブロック図である。
図６に示すように、入出力回路１００は、ライトアンプ１１０及びリードアンプ１２０を備えている。本実施形態では、データ入出力端子２３のピン数は４個（×４品）であり、ＤＱ０〜ＤＱ３によって構成されている。したがって、通常動作時においては４ビットのデータを並列に入出力する。尚、発明を理解しやすいように、データ入出力端子２３のピン数を少なくしているのであって、実際にはデータ入出力端子２３のピン数はそれよりも多いことは、言うまでもない。
ライトアンプ１１０は、ライト動作時において入力バッファ１３０〜１３３を介して供給される４ビットのライトデータをメモリセルアレイ１１に供給する役割を果たす。一例として、本実施形態ではメモリセルアレイ１１が８バンク構成（ＢＡＮＫ０〜ＢＡＮＫ７）を有しており、したがって、入力された４ビットのライトデータはバンクアドレスによって指定されるいずれかのバンクに供給される。尚、バンクとは、所定の記憶サイズのメモリセルアレイが複数あり、それぞれのメモリセルアレイが互いに非排他制御で外部端子との通信ができる（メモリセルとアクセスできる）メモリ領域のことを示す。図１においては、メモリセルアレイ１１が複数のバンクに分割されている。バンクはバンクアドレスを備える。外部端子の一部であるＩ／Ｏ端子は、バンクに共通である。
ライトアンプ１１０には、モードレジスタ１４より供給されるアドレスセット信号ＡＤＳＥＴが供給される。アドレスセット信号ＡＤＳＥＴが活性化すると、ライトアンプ１１０は、不良アドレスのセットモードにエントリする。アドレスセット信号ＡＤＳＥＴが活性化すると、ライトアンプ１１０は×４品である当該半導体装置１０を×２品として取り扱うよう、モード変更される。これに対し、アドレスセット信号ＡＤＳＥＴが非活性状態であれば、上述した通常のライト動作を行う。
リードアンプ１２０は、リード動作時においてメモリセルアレイ１１から読み出されたデータを、出力バッファ１４０〜１４３を介して外部に出力する役割を果たす。リードデータは、４個のデータ入出力端子２３（ＤＱ０〜ＤＱ３）を介して４ビットずつ並列に出力される。尚、発明を理解しやすいように、データ入出力端子２３のピン数を少なくしているのであって、実際にはデータ入出力端子２３のピン数はそれよりも多いことは、言うまでもない。
リードアンプ１２０には、モードレジスタ１４より供給されるアドレスリード信号ＡＤＲＤが供給される。アドレスリード信号ＡＤＲＤが活性化すると、リードアンプ１２０は、不良アドレスのリードモードにエントリする。アドレスリード信号ＡＤＲＤが活性化すると、リードアンプ１２０は×４品である当該半導体装置１０を×２品として取り扱うよう、モード変更される。これに対し、アドレスリード信号ＡＤＲＤＴが非活性状態であれば、上述した通常のリード動作を行う。
本発明においてライトアンプ１１０及びリードアンプ１２０のモード変更は必須でない。しかしながら、不良アドレスの書き込みはウェハ状態で多数のチップに対して並列に実行されるため、使用するデータ入出力端子の数を減らすためには、上述したモード変更を行うことが好ましい。つまり、並列にテストされる複数のチップ（ＤＵＴ（Device Under Test））に対して、アドレス端子やコマンド端子などは共通接続されることから、ＤＵＴ数がテスタの能力に与える影響はほとんどない。これに対し、データ入出力端子についてはチップごとに個別に接続する必要があることから、テスタの能力によってＤＵＴ数が制限されてしまう。このため、上記の例のように、×４品である当該半導体装置１０を×２品として取り扱うことにより、十分なＤＵＴ数を確保しているのである。
したがって、アドレスセット信号ＡＤＳＥＴが活性化すると、ライトアンプ１１０は２つのデータ入出力端子ＤＱ０，ＤＱ１を介して連続的に供給される信号を、メモリセルアレイ１１に供給する。残りのデータ入出力端子ＤＱ２，ＤＱ３は使用されない。また、アドレスリード信号ＡＤＲＤが活性化すると、リードアンプ１２０は、メモリセルアレイ１１から読み出された信号のうち、２つのデータ入出力端子ＤＱ０，ＤＱ１を介して出力されるべき部分のみを有効とし、他のデータ入出力端子ＤＱ２，ＤＱ３を介して出力されるべき部分を無視する。
また、アドレスリード信号ＡＤＲＤが活性化すると、リードアンプ１２０はメモリセルアレイ１１から読み出されたデータを外部に出力せず、代わりに、図１に示すアドレスレジスタ２５０に供給する。アドレスレジスタ２５０に一時的に保持された信号は、アンチヒューズ回路３１に供給される。
図７は、制御回路２００の構成を示すブロック図である。
図７に示すように、制御回路２００は、センスアンプセレクタ２１０と、ヒューズセットセレクタ２２０と、書き込み制御部２３０とを含んでおり、クロック信号ＣＫに同期して動作する。
センスアンプセレクタ２１０は、カラムアドレスＣＯＬを自動生成する回路であり、アドレスリード信号ＡＤＲＤに応答して活性化される。生成されたカラムアドレスＣＯＬは、図１に示すアクセス回路１２に供給される。
ヒューズセットセレクタ２２０は、選択信号ＳＥＬを自動生成する回路であり、アンチヒューズライト信号ＡＦＢＲＫに応答して活性化される。生成された選択信号ＳＥＬは、図１に示すアンチヒューズ回路３１に供給される。
書き込み制御部２３０は、書き込み信号ＳＥＬＢＲＫ及び書き込み電圧ＶＰＰＳＶ，ＶＢＢＳＶを生成する回路であり、アンチヒューズライト信号ＡＦＢＲＫに応答して活性化される。生成された書き込み信号ＳＥＬＢＲＫ及び書き込み電圧ＶＢＢＳＶは、アンチヒューズ回路３１に供給される。また、書き込み電圧ＶＰＰＳＶは、図１に示すアドレスレジスタ２５０に供給される。
以上が本実施形態による半導体装置１０の構成である。次に、半導体装置１０の動作について、不良アドレスの設定動作に着目して説明する。不良アドレスの設定動作は、不良アドレスをセンスアンプ列ＳＡＡに一時的にラッチする「セット動作」と、センスアンプ列ＳＡＡにラッチされた不良アドレス情報をアドレスレジスタ２５０に転送する「転送動作」と、アドレスレジスタ２５０に転送された不良アドレス情報をアンチヒューズ素子に書き込む「書き込み動作」に大別される。セット動作は、上述した「アドレスセットモード」にエントリすることにより行われ、転送動作は「アドレスリードモード」にエントリすることにより行われ、書き込み動作は「アンチヒューズライトモード」にエントリすることにより行われる。
これらセット動作、転送動作及び書き込み動作は、ウェハ状態で行われる一連のテスト工程に含まれる。
図８は、テスト工程の大まかな流れを示すフローチャートである。
テスト工程は図示しないテスタを用いて行われ、図８に示すように、まず実際にデータの書き込み及び読み出しを通常メモリセル領域１１ａに対して行うことによって、不良アドレスの検出、つまり動作テストを行う（ステップＳ１０）。これにより検出された不良アドレスは、テスタの内部に一時的に記憶される。
次に、テスタは、記憶した不良アドレスを半導体装置１０に転送し、メモリセルアレイ１１内のセンスアンプ列ＳＡＡにラッチさせる（ステップＳ２０）。これがセット動作である。この時、モードレジスタ１４にはアドレスセットモードが設定され、これによりアドレスセット信号ＡＤＳＥＴが活性化する。ステップＳ２０における動作の詳細については後述する。
次に、テスタは、センスアンプ列ＳＡＡにラッチされた不良アドレスを実際にアンチヒューズ回路３１に書き込ませる（ステップＳ３０）。詳細については後述するが、かかる動作は、前記セット動作によってセンスアンプ列ＳＡＡに格納された不良アドレス情報を、センスアンプ列ＳＡＡからアドレスレジスタ２５０に転送する転送動作と、転送された不良アドレスをアンチヒューズ回路３１に書き込む書き込み動作に大別される。前者の転送動作を行う際には、モードレジスタ１４にアドレスリードモードが設定され、これによりアドレスリード信号ＡＤＲＤが活性化する。一方、後者の書き込み動作を行う際には、モードレジスタ１４にアンチヒューズライトモードが設定され、これによりアンチヒューズライト信号ＡＦＢＲＫが活性化する。ステップＳ３０における動作の詳細については後述する。
このようなテスト工程は、製造時においてウェハ状態で行われる。つまり、複数の半導体装置（チップ）に対して並列に実行される。具体的には、図９に示すように、半導体ウェハ４００に含まれる半導体装置のうち、ｊ×ｋ個の半導体装置に対して並列に動作テストが行われる。並列にテストされるｊ×ｋ個の半導体装置は、いわゆるＤＵＴ（Device Under Test）と呼ばれる。ＤＵＴの数は、テスタに設けられたプローブカード４０１の構成に依存し、例えば２００個程度の半導体装置が並列に同時テストされる。
プローブカード４０１は、テスト対象となる半導体装置に設けられた各端子と接触するための多数のプローブを有しているが、図９に示すように、クロック信号ＣＫを供給するためのプローブ４０１ａと、コマンド信号ＣＭＤを供給するためのプローブ４０１ｂと、アドレス信号ＡＤＤを供給するためのプローブ４０１ｃは、それぞれチップ間で共通接続されている。これは、不良アドレスを検出するための動作テストにおいては、各チップに個別のクロック信号ＣＫ、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤを供給する必要がなく、全てのチップに対してこれら信号を共通に与えればよいからである。
これに対し、入出力データＤＱに関してはチップごとに個別である必要があることから、データＤＱを授受するためのプローブ４０１ｄについては共通接続されず、チップごとに個別接続される。
図１０は、セット動作（ステップＳ２０）を説明するためのフローチャートである。
セット動作とは、検出された不良アドレスをテスタから半導体装置１０へ転送し、メモリセルアレイ１１内のセンスアンプ列ＳＡＡにラッチさせる動作である。上述の通り、テスト工程は複数のチップに対して並列に実行され、複数のチップに対してアドレス信号ＡＤＤが共通に与えられる。つまり、各チップに個別のアドレス信号ＡＤＤを供給することはできない。しかしながら、本実施形態では、データ入出力端子２３を介して不良アドレスをライトデータＤＱとして供給することから、ＤＵＴに対して並列に不良アドレスの供給を行うことができる。以下、具体的に説明する。
まず、全てのチップに対し、コマンド端子２１を介してモードレジスタセットコマンドを発行するとともに、アドレス端子２２を介して「アドレスセットモード」を示すモード信号ＭＯＤを入力する。これにより、全てのチップがアドレスセットモードにエントリする（ステップＳ２１）。アドレスセットモードにエントリすると、アドレスセット信号ＡＤＳＥＴが活性化するため、入出力回路１００は×４品である当該半導体装置１０を×２品として取り扱うようモード変更される。
次に、コマンド端子２１を介してアクティブコマンド（ＡＣＴコマンド）を発行するとともに、ロウアドレス及びバンクアドレスを入力することによって全てのバンクを活性化させる（ステップＳ２２）。
図１１は、ステップＳ２２の動作を説明するためのタイミング図である。
図１１に示すように、ステップＳ２２においては、クロックイネーブル信号ＣＫＥをハイレベルとした状態で、ＡＣＴコマンドとロウアドレス（Ａ０〜Ａ１３）及びバンクアドレス（ＢＫ０〜ＢＫ２）を次々に順次入力する。ここで、ロウアドレスについては固定値を入力し、バンクアドレスについてＡＣＴコマンドごとに異なるアドレスを入力する。これにより、ＡＣＴコマンドを合計８回発行することによって全てのバンクが活性化し、各バンク内の所定のワード線が選択される。
図１２は、所定のワード線が活性化された状態を説明するための図である。
例えば、各バンクがｍ個（Ｘ方向）×ｎ（Ｙ方向）個の複数のマットに分割されている場合、ＡＣＴコマンドによってロウアドレスを確定させると、ｍ個のマットが選択され、これらｍ個のマット内の所定のワード線ＷＬが同時に活性化する。残りのｍ×（ｎ−１）個のマットにおいては、ワード線は活性化しない。図１２に示す例では、ｍ＝１６であり、１６個のマットにおいてワード線ＷＬが活性化した状態を示している。
図１２に示すように、各マットのＸ方向における両側にはサブワードドライバＳＷＤが配置され、Ｙ方向における両側にはセンスアンプ列ＳＡＡ（図１のセンスアンプ列ＳＡＡに対応する）が配置されている。センスアンプ列ＳＡＡには、図２に示したセンスアンプＳＡが複数配置されている。一例として、各マットには５１２個のセンスアンプＳＡが割り当てられており、１６個のマットが選択されると、１バンク当たり合計で８１９２個のセンスアンプＳＡが活性化された状態となる。したがって、８つのバンクを全て活性化させると、８×８１９２個のセンスアンプが活性化する。これは、全ての不良アドレスを表現するのに必要なビット数である１００００〜３００００ビットを十分に上回っている。
図１０に戻り、このようにして全バンクを活性化させた後、コマンド端子２１を介してライトコマンド（ＷＲＴコマンド）を発行するとともに、カラムアドレス及びバンクアドレスと、ライトデータを入力する（ステップＳ２３）。カラムアドレス及びバンクアドレスはアドレス端子２２を介して入力され、ライトデータはデータ入出力端子２３（ＤＱ０，ＤＱ１）を介して入力される。但し、ここでいうライトデータとは、通常セル領域１１ａに配置される第１のメモリセルの不良アドレス情報を示している。
カラムアドレスが入力されると、これに基づいて所定のカラム選択信号ＹＳが活性化する。これにより、所定のセンスアンプＳＡがローカルＩ／Ｏ線ＬＩＯに接続される。このように、各バンクに含まれるセンスアンプＳＡは、ロウアドレスに基づいて選択される複数のセンスアンプ群からなり、選択されたセンスアンプ群に含まれるいずれかのセンスアンプＳＡがカラムアドレスに基づいて選択される。
図１３は、ステップＳ２３の動作を説明するためのタイミング図である。
図１３に示すように、ステップＳ２３においては、クロックイネーブル信号ＣＫＥをハイレベルとした状態で、ＷＲＴコマンドとカラムアドレス（Ａ０〜Ａ９）、バンクアドレス（ＢＫ０〜ＢＫ２）及びライトデータを次々に入力する。ここでは、ＷＲＴコマンドごとに異なるセンスアンプが選択されるよう、カラムアドレス及びバンクアドレスの値を切り替える。ここでは、２個のデータ入出力端子ＤＱ０，ＤＱ１を用いているため、１回のＷＲＴコマンドにつき、２ビットのデータを入力することができる。したがって、設定すべき不良アドレスを２ビットずつに分けて次々と入力する。
図１４は、不良アドレスの設定先となるセンスアンプの一例を示す図である。
図１４に示す例では、Ａ０〜Ａ９からなる１０ビットの不良アドレスと、これに対応する１ビットのイネーブルビットＥＮからなる合計１１ビットによって１つの不良アドレスセットが構成されている。これら不良アドレスセットは、ビットＡ０から順にデータ入出力端子ＤＱ０にシリアルに入力され、これらが連続したセンスアンプＳＡ０〜ＳＡ１０にそれぞれ書き込まれる。
尚、ステップＳ２２において所定のワード線が活性化していることから、センスアンプに書き込まれた不良アドレスセットはビット線を介してビット線に接続される第１のメモリセルにも書き込まれる。しかしながら、本実施形態においてメモリセルへの書き込みは必須ではない。したがって、ステップＳ２２においてはメモリマットが指定されれば足り、ワード線を活性化させることは必須ではない。換言すれば、テストの為の回路変更と素子数、信号線等が簡素に構成できるならば、サブワードドライバを非活性状態に固定しても構わない。この場合、具体的には、アドレスセットモードにエントリすることによって、ロウアドレス（Ａ０〜Ａ１３）中に含まれるメモリマットアドレスのみを有効にし、それぞれのワード線ＷＬを非活性にする制御としても良い。
このようにして全ての不良アドレスをセンスアンプ列ＳＡＡに書き込むことにより、セット動作（ステップＳ２０）が完了する。このように、セット動作は、通常動作時におけるライト動作と基本的に同じ動作である。セット動作（ステップＳ２０）が完了すると、次に転送動作と書き込み動作（ステップＳ３０）が行われる。
図１５は、転送動作及び書き込み動作（ステップＳ３０）を説明するためのフローチャートである。転送動作とは、センスアンプ列ＳＡＡに一時的にラッチされた不良アドレス情報をアドレスレジスタ２５０に転送する動作であり、書き込み動作とは、アドレスレジスタ２５０に転送された不良アドレス情報をアンチヒューズ回路３１に実際に書き込む動作である。
まず、全てのチップに対し、コマンド端子２１を介してモードレジスタセットコマンドを発行するとともに、アドレス端子２２を介して「アドレスリードモード」を示すモード信号ＭＯＤを入力する。これにより、全てのチップがアドレスリードモードにエントリする（ステップＳ３１）。アドレスリードモードにエントリすると、アドレスリード信号ＡＤＲＤが活性化するため、制御回路２００に含まれるセンスアンプセレクタ２１０はカラムアドレスＣＯＬを自動生成可能な状態となる。
このようにしてアドレスリードモードにエントリした状態で、コマンド端子２１を介してリードコマンド（ＲＥＡＤコマンド）を発行する（ステップＳ３２）。この時、アドレスの入力は不要である。アドレスリードモードにエントリした状態でＲＥＡＤコマンドが発行されると、センスアンプセレクタ２１０はカラムアドレスＣＯＬを自動生成し、これによって所定のセンスアンプＳＡにラッチされたデータ（不良アドレス情報）がリードアンプ１２０により読み出される。この時、アドレスリード信号ＡＤＲＤが活性化しているため、読み出されたデータは外部に出力されず、アドレスレジスタ２５０に転送される。センスアンプセレクタ２１０は、ＲＥＡＤコマンドが発行されるたびに異なるカラムアドレスＣＯＬを自動生成する。したがって、かかる動作（ステップＳ３２）を複数回繰り返すことにより、アドレスレジスタ２５０に所定の不良アドレスセットを順次転送することができる。アドレスレジスタ２５０に設定された不良アドレスセットは、アンチヒューズ回路３１に供給される。よって、アドレスレジスタ２５０は、少なくとも不良アドレスセット分（１１ビット）のみあればよく、従来のすべてのアンチヒューズに備える専用のラッチ回路の数（１００００〜３００００ビット）に対して、遥かに小さい。
このようにしてアドレスレジスタ２５０への転送が完了すると、コマンド端子２１を介してモードレジスタセットコマンドを発行するとともに、アドレス端子２２を介して「アンチヒューズライトモード」を示すモード信号ＭＯＤを入力する。これにより、全てのチップがアンチヒューズライトモードにエントリする（ステップＳ３３）。アンチヒューズライトモードにエントリすると、アンチヒューズライト信号ＡＦＢＲＫが活性化するため、ヒューズセットセレクタ２２０は選択信号ＳＥＬを自動生成するとともに、書き込み制御部２３０は書き込み信号ＳＥＬＢＲＫと、書き込み電圧ＶＰＰＳＶ，ＶＢＢＳＶを生成する。
これにより、アンチヒューズ回路３１に含まれるヒューズセット３００のうち、選択信号ＳＥＬによっていずれかのヒューズセット３００が選択された状態となる。つまり、選択されたヒューズセット３００においては、図５に示すように、選択回路３１０を構成するトランスファゲートが導通状態となる。選択信号ＳＥＬの初期値はＳＥＬ＝０であり、アンチヒューズライトモードにエントリするたびにインクリメントされる。
選択回路３１０が導通した状態で、書き込み信号ＳＥＬＢＲＫと書き込み電圧ＶＰＰＳＶ，ＶＢＢＳＶが生成されると、アドレスレジスタ２５０に設定された不良アドレスセットが、選択されたヒューズセット３００に書き込まれる。
つまり、アドレスレジスタ２５０内のビットが論理値１を示している場合、アンチヒューズ素子３２０のゲートにはアドレスレジスタ２５０から電圧ＶＰＰＳＶ（４Ｖ）が供給されるとともに、アンチヒューズ素子３２０のソース／ドレイン３２２に電圧ＶＢＢＳＶ（−２Ｖ）が供給される。これにより、ゲート絶縁膜に６Ｖ（＝４Ｖ＋２Ｖ）の電圧が印加されることになる。これにより、当該アンチヒューズ素子３２０は絶縁破壊され、非導通状態から導通状態に不可逆的に遷移する。
一方、アドレスレジスタ２５０内のビットが論理値０を示している場合、アンチヒューズ素子３２０のゲートにはアドレスレジスタ２５０から０Ｖが供給されることから、ゲート絶縁膜には２Ｖ（＝０Ｖ＋２Ｖ）の電圧しか印加されない。このため、ゲート絶縁膜の破壊は生じず、当該アンチヒューズ素子３２０は非導通状態に保たれる。
これにより、アドレスレジスタ２５０に転送されていた不良アドレス及びイネーブルビットが、所定のヒューズセット３００に不揮発的に記録されることになる。
図１６は、ステップＳ３１〜Ｓ３３の動作を説明するためのタイミング図である。
図１６に示すように、ステップＳ３１〜Ｓ３３においては、クロックイネーブル信号ＣＫＥをハイレベルとした状態で、アドレスリードモードにエントリし、続いてＲＥＡＤコマンドを連続的に入力する。そして、所定数のＲＥＡＤコマンドを入力した後、アンチヒューズライトモードにエントリし、これによってアンチヒューズ回路３１への実際の書き込みが行われる。アンチヒューズ回路３１への高電圧印加は、クロック信号ＣＫがハイレベルの期間に亘って行われる。
このような動作は、センスアンプ列ＳＡＡにラッチされた全ての不良アドレスをアンチヒューズ回路３１に書き込むまで繰り返し実行される（ステップＳ３４：ＮＯ）。つまり、センスアンプ列ＳＡＡからアドレスレジスタ２５０への転送動作と、アドレスレジスタ２５０からアンチヒューズ回路３１への書き込み動作とが、不良アドレス単位で繰り返し実行される。
以上により、各ヒューズセット３００にはそれぞれ不良アドレスが書き込まれることになる。
そして、実使用時（非テスト時）においては、制御回路２００によってアンチヒューズ読み出し信号ＡＦＲＤが活性状態とされる。これにより、各ヒューズセット３００内の読み出しトランジスタ３０４がオンし、センス回路３３０によってアンチヒューズ素子３２０の導通状態が検出され、保持される。これにより生成される不良アドレスＲＡＤＤは、アドレス比較回路３２に供給される。
以上説明したように、本実施形態による半導体装置１０では、アンチヒューズ回路３１に設定すべき不良アドレスを一旦センスアンプ列ＳＡＡに記憶させていることから、アンチヒューズ素子３２０ごとに専用のラッチ回路を設ける必要がない。このため、専用のラッチ回路によって生じるチップ面積増を防止することが可能となる。
次に、本発明の好ましい第２の実施形態について説明する。
図１７は、本発明の好ましい第２の実施形態による半導体装置１０ａの構成を示すブロック図である。
図１７に示すように、本実施形態による半導体装置１０ａは、図１に示した半導体装置１０とは異なり、入出力回路１００が入出力回路１００ａに置き換えられているとともに、アクセス回路１２がアクセス回路１２ａに置き換えられている。その他の点は、図１に示した半導体装置１０と同じであることから、同一の要素には同一の符号を付し、重複する説明は省略する。
入出力回路１００ａは、アドレスセット信号ＡＤＳＥＴが活性化すると、データ入出力端子ＤＱ０，ＤＱ１からロウアドレスの一部（本例ではＡ１２，Ａ１３）を受け付け、これをアクセス回路１２ａに供給する。アクセス回路１２ａについても、アドレスセット信号ＡＤＳＥＴが活性化すると、切替回路１２ｂの制御により、ロウアドレスの一部（Ａ１２，Ａ１３）をアドレス比較回路３２からではなく、入出力回路１００ａから受け付ける。これにより、ウェハ状態において図９に示したプローブカード４０１を用いているにもかかわらず、チップごとに４種類のロウアドレスを使い分けることが可能となる。その意義は次の通りである。
すなわち、センスアンプ列ＳＡＡに不良アドレスをラッチさせる際、選択されたセンスアンプ列ＳＡＡに欠陥（物理的欠陥もしくは電気的欠陥）のあるセンスアンプＳＡが含まれていると、不良アドレスを正しくラッチさせることができない。センスアンプＳＡに欠陥が生じている確率は非常に低く、１チップ当たり２〜３個程度であるが、不良アドレスのセット動作時にこのようなセンスアンプＳＡを選択してしまうと、当該チップは不良品となってしまい、歩留まりを低下させてしまう。したがって、欠陥のあるセンスアンプＳＡを含まないセンスアンプ列ＳＡＡを選択する必要があるが、既に説明したように、アドレス信号については各チップに共通であることから、チップごとに異なるアドレスを入力することができない。
このような問題を解決すべく、本実施形態では、ロウアドレスの一部（Ａ１２，Ａ１３）をデータ入出力端子ＤＱ０，ＤＱ１から入力可能に切り替えることにより、チップごとに４種類のロウアドレスを選択可能としている。上述の通り、センスアンプＳＡの欠陥は非常に少ない確率で生じることから、これら４種類のロウアドレスによって指定されるセンスアンプ列ＳＡＡの全てに欠陥センスアンプが含まれている確率は極めて小さくなる。換言すれば、これら４種類のロウアドレスの少なくとも一つは、無欠陥のセンスアンプ列ＳＡＡに対応する確率が極めて高い。
したがって、切替回路１２ｂを用いた切り替え動作により、ロウアドレスの一部（Ａ１２，Ａ１３）をデータ入出力端子ＤＱ０，ＤＱ１から入力すれば、不良アドレスのラッチにおいて欠陥センスアンプを避けて正しくラッチすることが可能となる。これにより、歩留まりが向上する。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記実施形態では、「アドレスセットモード」においてロウアドレス及びカラムアドレスをテスタから供給しているが、これを制御回路２００によって自動生成しても構わない。逆に、上記実施形態では、「アドレスリードモード」においてカラムアドレスを内部で自動生成しているが、これをテスタから供給しても構わない。
また、上記実施形態では、アンチヒューズ回路３１に設定すべき不良アドレスを一時的にセンスアンプ（それは、レギュラーメモリセルが接続されるビット線に接続される）にラッチしているが、不良アドレスを一時的にラッチする回路としては、センスアンプに限定されるものではない。したがって、主メモリセルから読み出されたデータ又は主メモリセルへ書き込むべきデータを一時的に保持するラッチ回路であれば、センスアンプ以外のラッチ回路（例えばキャッシュメモリ）を利用しても構わない。
さらに、主メモリセルとしてはＤＲＡＭに限定されるものではなく、他の種類のメモリセル（例えばＳＲＡＭ）であっても構わない。この場合、本願で説明してきたセンスアンプが、ＳＲＡＭと同化できる。また、主メモリセルが揮発性であることは必須でなく、ＰＲＡＭのように不揮発性のメモリセルであっても構わない。すなわち、可逆的にデータを記憶することによりリードライト可能なメモリセルであれば、どのような種類のメモリセルであっても構わない。
また、上記実施形態では、アンチヒューズ素子に不良アドレスを設定する場合を例に説明したが、当該素子がアンチヒューズ素子に限定されるものではない。また、アンチヒューズ素子のようにデータを不可逆的に記憶する素子に限定されるものではなく、書き替え可能な不揮発性記憶素子であっても構わない。さらに、不揮発性記憶素子へ不揮発的に記憶するデータが不良アドレスであることは必須でなく、半導体装置の内部動作を制御する情報、例えば内部電源生成回路の出力電圧、基準電圧発生回路の出力電圧、内部タイミングの調整回路若しくは動作モードの設定回路等のプログラム情報又は半導体装置のＭＣＵを制御するプログラム情報であっても構わない。
また、上記実施形態では、センスアンプ列ＳＡＡにラッチさせた不良アドレスを、入出力回路１００を介してアドレスレジスタ２５０に転送しているが、入出力回路１００を経由させることは必須でなく、入出力回路１００をバイパスして直接アドレスレジスタ２５０に転送可能なデータバスを用いても構わない。更に、アドレスレジスタ２５０を使用しない（配置しない）で、センスアンプとアンチヒューズ間を接続するスイッチ制御（それはテスト信号で制御される）のみでも実現できる。
また、上記実施形態では、不良アドレスをセンスアンプ列ＳＡＡにラッチする際、全てのバンクを活性化させているが、全バンクを活性化させることは必須でない。つまり、全ての不良アドレスを表現するのに必要なビット数を確保可能である限り、一部のバンク又は１つのバンクのみを活性化させても構わない。また、メモリセルアレイ１１が複数のバンクに分割されていることも必須でない。
また、上記実施形態では、不良アドレスの入力時及び転送時において、×４品であるＩ／Ｏ構成を×２品にモード切り替えしているが、本発明においてこのようなモード切り替えを行うことは必須でない。
また、アドレスセットモード、アドレスリードモードとアンチヒューズライトモードとをそれぞれのモードレジスタセットコマンドによって設定する開示に限られず、これら３つのモードを一つのモードとして認識するモードレジスタセットコマンドであっても良い。
また、センスアンプに記憶する切断情報の論理値（１／０）と、実際に切断するか否かの論理値との関係は問わない。
また、上記実施形態では、本発明を半導体装置に適用した例を開示したが、本発明の基本的技術思想は半導体装置に限られず、メモリ機能を搭載した半導体装置全般に適用できることは言うまでもない。つまり、記憶セルを備えたロジック機能を備えた半導体装置、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）等のメモリセルを搭載した半導体装置に適用できる。センスアンプなどの電圧差動増幅回路の構造は問わない。
また、トランジスタは、電界効果トランジスタ（Field Effect Transistor; FET）であれば、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）トランジスタ、ＴＦＴ(Thin Film Transistor)等の様々なＦＥＴに適用できる。バイポーラ型トランジスタであっても良い。
さらに、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
さらに、本発明は、メモリセルが混載されたロッジクデバイスやＭＣＵ等にも有用であり、メモリシステムに限定されず半導体システム全般に有用であることは言うまでもない。
１０，１０ａ 半導体装置
１１ メモリセルアレイ
１１ａ 通常セル領域
１１ｂ 冗長セル領域
１２，１２ａ アクセス回路
１２ｂ 切替回路
１３ コマンドデコーダ
１４ モードレジスタ
２１ コマンド端子
２２ アドレス端子
２３ データ入出力端子
２４ クロック端子
３１ アンチヒューズ回路
３２ アドレス比較回路
１００，１００ａ 入出力回路
１１０ ライトアンプ
１２０ リードアンプ
１３０〜１３３ 入力バッファ
１４０〜１４３ 出力バッファ
２００ 制御回路
２１０ センスアンプセレクタ
２２０ ヒューズセットセレクタ
２３０ 書き込み制御部
２５０ アドレスレジスタ
３００ ヒューズセット
３１０ 選択回路
３２０ アンチヒューズ素子
３３０ センス回路
４００ 半導体ウェハ
４０１ プローブカード
４０１ａ〜４０１ｄ プローブ
ＳＡ センスアンプ
ＳＡＡ センスアンプ列

Claims (20)

  1. 半導体装置の外部と記憶情報の通信を行うシステム上のアドレスが割り当てられた複数の第１のメモリセルと、
    半導体装置の内部動作を制御するデータを記憶する前記システム上のアドレスが割り当てられない複数の第２のメモリセルと、
    前記第１のメモリセルに接続され、前記第１のメモリセルから読み出されたデータ又は前記第１のメモリセルへ書き込むべきデータを保持する複数のラッチ回路と、
    前記ラッチ回路に保持されたデータを前記第２のメモリセルに書き込むための制御を行う制御回路と、を備えることを特徴とする半導体装置。
  2. 前記第１のメモリセルは、記憶情報が可逆的にアクセス可能なメモリセルまたはデータを揮発的に記憶するメモリセルである、ことを特徴とする請求項１に記載の半導体装置。
  3. 前記第２のメモリセルは、データを不可逆的に記憶するメモリセルである、ことを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記第２のメモリセルは、アンチヒューズ素子であることを特徴とする請求項３に記載の半導体装置。
  5. 前記ラッチ回路は、前記第１のメモリセルから読み出されたデータを増幅するセンスアンプであることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
  6. 前記制御回路は、複数のラッチ回路の一部を選択する第１のセレクタと、前記複数の第２のメモリセルの一部を選択する第２のセレクタとを含むことを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
  7. 前記第１のセレクタによって選択されたラッチ回路から読み出されたデータを一時的に保持するレジスタをさらに備え、
    前記レジスタに保持された前記データが、前記第２のセレクタによって選択された第２のメモリセルに供給されることを特徴とする請求項６に記載の半導体装置。
  8. 前記制御回路は、前記レジスタに保持された前記データを、前記第２のセレクタによって選択された第２のメモリセルに書き込むための書き込み信号を生成する書き込み制御部をさらに含むことを特徴とする請求項７に記載の半導体装置。
  9. データ入出力端子を介してシリアルに供給されるデータを、前記複数のラッチ回路のうちそれぞれ異なるラッチ回路に供給するアクセス回路をさらに備えることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
  10. 前記複数のラッチ回路は、ロウアドレスに基づいて選択される複数のラッチ回路群からなり、
    前記アクセス回路は、選択された前記ラッチ回路群に含まれるいずれかのラッチ回路を、カラムアドレスに基づいて選択することを特徴とする請求項９に記載の半導体装置。
  11. 前記ロウアドレスの一部を前記データ入出力端子から入力可能に切り替える切替回路をさらに備えることを特徴とする請求項１０に記載の半導体装置。
  12. 前記複数の第１のメモリセルは、複数の通常セルと、欠陥のある前記通常セルを置換する冗長セルに分類され、
    前記複数の第２のメモリセルには、前記冗長セルのアドレスが記憶されることを特徴する請求項１乃至１１のいずれか一項に記載の半導体装置。
  13. 半導体装置への不良アドレス書き込み方法であって、
    前記半導体装置は、外部から供給されるアドレスに基づいて選択される複数のメモリセルからなるメモリセルアレイと、前記メモリセルアレイに含まれる不良メモリセルに関連する不良アドレス情報を記憶する不良アドレス記憶回路とを有し、
    前記メモリセルアレイから読み出されたデータ又は前記メモリセルアレイへ書き込むべきデータを一時的に保持する複数のラッチ回路に、前記不良アドレス情報を書き込む第１のステップと、
    前記複数のラッチ回路に書き込まれた前記不良アドレス情報を、前記不良アドレス記憶回路に書き込む第２のステップと、を備えることを特徴とする半導体装置への不良アドレス書き込み方法。
  14. 前記メモリセルアレイは複数のバンクに分割されており、
    前記第１のステップは、前記複数のバンクを全て活性化させた状態で行うことを特徴とする請求項１３に記載の半導体装置への不良アドレス書き込み方法。
  15. 前記第１のステップにおいては、前記半導体装置のデータ入出力端子を介してシリアルに供給される複数の前記不良アドレス情報を、前記複数のラッチ回路にそれぞれ対応させて供給することを特徴とする請求項１３又は１４に記載の半導体装置への不良アドレス書き込み方法。
  16. 前記複数のラッチ回路は複数のラッチ回路群からなり、
    前記第１のステップは、
    ロウアドレスを供給することによって前記ラッチ回路群を選択的に指定するロウアドレス入力ステップと、
    カラムアドレスを供給することによって、前記選択されたラッチ回路群が備える複数のラッチ回路を選択的に指定するカラムアドレス入力ステップと、を含むことを特徴とする請求項１３乃至１５のいずれか一項に記載の半導体装置への不良アドレス書き込み方法。
  17. 前記カラムアドレス入力ステップにおいては、前記カラムアドレスの供給と共に前記不良アドレス情報の少なくとも一部を供給することを特徴とする請求項１６に記載の半導体装置への不良アドレス書き込み方法。
  18. 前記ロウアドレス入力ステップにおいては、前記ロウアドレスの一部を前記データ入出力端子から入力することを特徴とする請求項１６又は１７に記載の半導体装置への不良アドレス書き込み方法。
  19. 前記第２のステップは、
    前記複数のラッチ回路に書き込まれた前記不良アドレス情報をレジスタに転送する転送ステップと、
    前記レジスタに転送された前記不良アドレス情報を前記不良アドレス記憶回路に書き込む書き込みステップと、を有し、
    前記転送ステップと前記書き込みステップを複数回繰り返すことを特徴とする請求項１３乃至１８のいずれか一項に記載の半導体装置への不良アドレス書き込み方法。
  20. システム上のアドレスが割り当てられ、情報を記憶する複数の第１のメモリセルと、
    前記複数の第１のメモリセルにそれぞれ接続された複数のビット線に、それぞれ接続された複数のセンスアンプと、
    前記メモリセルの欠陥アドレス情報を記憶する不揮発性の複数の第２のメモリセルと、
    前記半導体装置の外部端子と前記センスアンプ間に配置され、テスト信号によって前記センスアンプと前記第２のメモリセルを接続するスイッチと、を備えることを特徴とする半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015090983A (ja) * 2013-11-05 2015-05-11 ザ・スウォッチ・グループ・リサーチ・アンド・ディベロップメント・リミテッド メモリーセル及びメモリー素子

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130098039A (ko) * 2012-02-27 2013-09-04 삼성전자주식회사 패키징 후에 발생되는 특성 결함을 구제하는 반도체 장치
US20150095564A1 (en) * 2012-05-09 2015-04-02 Melvin K. Benedict Apparatus and method for selecting memory outside a memory array
KR102216563B1 (ko) * 2014-04-07 2021-02-18 삼성전자주식회사 불 휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템
KR102722985B1 (ko) * 2017-01-11 2024-10-29 에스케이하이닉스 주식회사 이퓨즈 회로
FR3065826B1 (fr) * 2017-04-28 2024-03-15 Patrick Pirim Procede et dispositif associe automatises aptes a memoriser, rappeler et, de maniere non volatile des associations de messages versus labels et vice versa, avec un maximum de vraisemblance
US10347350B2 (en) * 2017-05-19 2019-07-09 Skyworks Solutions, Inc. Dynamic fuse sensing and latch circuit

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07161199A (ja) * 1993-12-06 1995-06-23 Oki Electric Ind Co Ltd 不揮発性半導体記憶装置
JP2009037720A (ja) * 2007-01-11 2009-02-19 Toshiba Corp 不揮発性半導体記憶装置
JP2009110582A (ja) * 2007-10-29 2009-05-21 Elpida Memory Inc アンチヒューズ回路及びこれを備える半導体装置、並びに、アンチヒューズ回路へのアドレス書き込み方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6367030B1 (en) * 1997-10-09 2002-04-02 Matsushita Electric Industrial Co., Ltd. Address conversion circuit and address conversion system with redundancy decision circuitry
US6462985B2 (en) * 1999-12-10 2002-10-08 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory for storing initially-setting data
US6925008B2 (en) * 2001-09-29 2005-08-02 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device with a memory unit including not more than two memory cell transistors
JP4108519B2 (ja) * 2003-03-31 2008-06-25 エルピーダメモリ株式会社 制御回路、半導体記憶装置、及び制御方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07161199A (ja) * 1993-12-06 1995-06-23 Oki Electric Ind Co Ltd 不揮発性半導体記憶装置
JP2009037720A (ja) * 2007-01-11 2009-02-19 Toshiba Corp 不揮発性半導体記憶装置
JP2009110582A (ja) * 2007-10-29 2009-05-21 Elpida Memory Inc アンチヒューズ回路及びこれを備える半導体装置、並びに、アンチヒューズ回路へのアドレス書き込み方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015090983A (ja) * 2013-11-05 2015-05-11 ザ・スウォッチ・グループ・リサーチ・アンド・ディベロップメント・リミテッド メモリーセル及びメモリー素子

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