JP2010123753A - 半導体装置、半導体装置におけるアンチヒューズ素子のプログラム方法、及び半導体装置の製造方法 - Google Patents

Abstract

【課題】周辺回路にストレスを与えずに選択したアンチヒューズ素子を確実に導通させることのできる半導体装置を提供する。
【解決手段】アンチヒューズ素子（Ｍａｆ）を含み、第一及び第二の電源（ＶＤＤ、ＶＳＳ）から電力が供給されて動作する半導体装置であって、ソースが第三の電源（ＶＰＰＳＶ）に、ゲートが制御ノード（ＡＦＣＴＬ）に接続されたドライバトランジスタ（ＰＨ０）と、一端がドライバトランジスタのドレインに他端が第四の電源（ＶＢＢＳＶ）に接続されたアンチヒューズ素子と、第一及び第二の電源に接続され、アンチヒューズ素子の抵抗値を判定する判定回路と、を備え、第三及び第四の電源の電圧を、第一の電源と第二の電源との電圧範囲外の電圧としてアンチヒューズ素子を導通させる。
【選択図】図１

Description

本発明は、アンチヒューズ素子を備えた半導体装置、半導体装置におけるアンチヒューズ素子のプログラム方法、及び半導体装置の製造方法に関する。

半導体装置の分野では、通常は絶縁状態にあり、書き込み工程で、高電圧を印加して絶縁状態を破壊すると導通状態になるアンチヒューズ回路が用いられている。アンチヒューズ回路は、プログラミングの方法が、絶縁状態を破壊させることにより行うので、書き込みは１回限りであり、一度書き込んだデータを元に戻すことはできない。しかし、他の不揮発性のプログラミング素子に比べると導通抵抗が低いため、フィールドプログラマブルゲートアレイやその他の半導体装置の不揮発性プログラマブル回路として広く用いられるようになっている。

特に半導体メモリ等の不良ビット救済用の冗長回路の置換アドレスを指定する回路やトリミング回路としては、レーザヒューズが一般的であるが、レーザヒューズは、半導体装置をパッケージに組み立てた後は、プログラミングができないのに対して、アンチヒューズ回路は、電気的に書き込みを行うため、半導体装置をパッケージに組み立てた後も、プログラミングが可能であることから、注目されている。

特許文献１には、半導体メモリ等に用いられる従来のアンチヒューズ素子を備えた半導体装置が記載されている。特に、特許文献１の図３には、アンチヒューズ素子をプログラムミングする際には、アンチヒューズ素子３２の一端に高電圧（ｖｐｇｍ）を印加し、アンチヒューズ素子の他端は、Ｎチャンネル保護トランジスタ３４とＮチャンネルドライバトランジスタ３８を介してグランドＧＮＤ電位に接続し、アドレス等で選択されるＮチャンネルドライバトランジスタ３８のゲートに与える電圧によって、アンチヒューズ素子を絶縁破壊させるか否かをプログラムする半導体装置が記載されている。また引用文献１の図１３には、アンチヒューズ素子１０２の一端に高電圧（ｖｐｇｍ）を印加し、アンチヒューズ素子の他端は、Ｐチャンネル保護トランジスタ１０４とＰチャンネルドライバトランジスタ１０８を介してＶＣＣ電位に接続し、アドレス等で選択されるＰチャンネルドライバトランジスタ１０８のゲートに与える電圧によって、アンチヒューズ素子を絶縁破壊させるか否かをプログラムする半導体装置が記載されている。
特開２００２−１３４６２０号公報

以下の分析は本発明において与えられる。アンチヒューズ素子の絶縁破壊を生じさせて導通状態にするためには、アンチヒューズ素子の端子間に高電圧を印加させることが必要である。一方、アンチヒューズ素子以外の素子（切断時、アンチヒューズのノードに共通に接続され、高電圧が印加されるその他の素子）等の周辺回路に高電圧を印加することは、それらその他の素子が高電圧による破壊を生じさせる恐れがあり、破壊にまで至らないとしてもトランジスタ特性の劣化を引き起こす恐れがある。また、特許文献１の図３においては、選択されたアンチヒューズ素子の他端がグランドＧＮＤ電位であることから、アンチヒューズ素子の構造、プロセス条件によっては、アンチヒューズ素子の一端に与える高電圧（ｖｐｇｍ）が非常に高くなる。また、特許文献１の図１３においては、選択されたアンチヒューズ素子の他端がＶＣＣ電位であり、アンチヒューズ素子の一端に与える高電圧（ｖｐｇｍ：負電圧―ＶＣＣＨ）が抑制できるも、低電位側（ＶＣＣＨ側のノード１０）に大きなドライバトランジスタ１０８、トランジスタ１０６と１０４が接続されるので、検出回路が検出するノード１０の寄生容量値等は大きい、且つそれらトランジスタのサブシュレッショルド電流によるリーク電流も無視できない。よって、アンチヒューズ素子の切断抵抗が比較的高く遷移した時のアンチヒューズの抵抗値を検知する判定回路の検出精度を低下させる。従って、アンチヒューズ素子の端子間には抑制された高電圧を与え、かつ、周辺回路に与える電圧ストレスが抑制できるアンチヒューズ回路、判定回路の検出精度を向上するアンチヒューズ回路と判定回路の構成や製造プロセスを複雑化させずに実現することが求められている。

本発明の１つの側面による半導体装置は、アンチヒューズ素子を含み、第一及び第二の電源から電力が供給されて動作する半導体装置であって、ソースが第三の電源に、ゲートが制御ノードに接続されたドライバトランジスタと、一端が前記ドライバトランジスタのドレインに他端が第四の電源に接続されたアンチヒューズ素子と、前記第一及び第二の電源に接続され、前記アンチヒューズ素子の抵抗値を判定する判定回路と、を備え、前記第三及び第四の電源の電圧を、前記第一の電源と第二の電源との電圧範囲外の電圧として前記アンチヒューズ素子を導通させることができるように構成されている。

また、本発明の他の側面による半導体装置におけるアンチヒューズ素子のプログラム方法は、ソースが第一のノードに、ゲートが制御ノードに接続されたドライバトランジスタと、一端が前記ドライバトランジスタのドレインに他端が第二のノードに接続されたアンチヒューズ素子と、を含み、第一、第二の電源から電力が供給されて動作する半導体装置において、前記第一のノード及び第二のノードに前記第一の電源と第二の電源との電圧範囲外の電圧を印加し、前記制御ノードの電圧を制御して前記アンチヒューズ素子を導通させる。

本発明のさらに他の側面による半導体装置の製造方法は、アンチヒューズ素子を備え、通常動作時には、第一、第二の電源から電力が供給されて動作する半導体装置の製造方法であって、ソースが第一のノードに、ゲートが制御ノードに接続されたドライバトランジスタと、一端が前記ドライバトランジスタのドレインに他端が第二のノードに接続されたアンチヒューズ素子と、を半導体基板の上に形成する工程と、前記第一のノード及び第二のノードに前記第一の電源と第二の電源との電圧範囲外の電圧を印加し、前記制御ノードの電圧を制御して前記アンチヒューズ素子を導通させる工程と、を有する。

本発明の代表的な少なくとも一つの効果によれば、直列接続されたドライバトランジスタとアンチヒューズ素子の両端に、第一の電源と第二の電源との電圧範囲外の電圧を印加することによりアンチヒューズ素子を導通させるようにしているので、アンチヒューズ素子の端子間に与える電圧を確保し、かつ、それぞれの前記アンチヒューズ素子の端子間に与える電圧を抑制された高電圧とし、周辺回路に与える電圧ストレスが抑制できる。更に、アンチヒューズ素子を選択するデコーディング素子は、前記ドライバトランジスタのゲート制御信号の生成部において配置するので、アンチヒューズ素子に付随する寄生容量値やリーク電流を抑制できることから、アンチヒューズの抵抗値を検知する判定回路の精度を向上することができる。

本発明の課題を解決するコンセプトの代表的な一例は、以下に示される。

アンチヒューズ素子を切断するために必要なアンチヒューズ素子の両端に与えるそれぞれの電圧を、周辺回路で使用される一般的な第１電源、第２電源よりもそれぞれ高い高電圧としている。よって、それぞれの高電圧値を抑制ながらも、アンチヒューズの切断の信頼性（切断時の低抵抗性）を確保できる。且つ、アンチヒューズ素子に接続されるアンチヒューズ素子の抵抗値を検出する判定回路が接続されるノードに対して、アンチヒューズを切断するドライバトランジスタ以外の素子は、原則付加されない。よって、前記ノードに付随するその他の素子等の破壊や信頼性の問題は生じない。更に前記ノードの寄生容量値が極力抑制でき、且つ前記ノードのリーク電流等が生じないので、前記判定回路の精度が向上する。且つ、アンチヒューズ素子の切断の選択を行なう選択トランジスタを、前記ドライバトランジスタのゲート信号である制御ノードに接続している。よって、前記ノードの寄生容量は生じない。且つ、制御ノードに対して負荷トランジスタを配置している。また、アンチヒューズ素子の抵抗値を検出するにあたり、判定電流調整信号により調整された電流を、アンチヒューズ素子に流している。

本発明の実施形態について、必要に応じて図面を参照して説明する。なお、実施形態の説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。

本発明の一実施形態による半導体装置によれば、例えば、図１又は図９に示すように、アンチヒューズ素子Ｍａｆを含み、第一の電源ＶＤＤ及び第二の電源ＶＳＳから電力が供給されて動作する半導体装置（例えば図２全体。３１）であって、ソースが第三の電源ＶＰＰＳＶに、ゲートが制御ノードＡＦＣＴＬに接続されたドライバトランジスタ（ＰＨ０、またはＰＨ２とＰＨ３）と、一端がドライバトランジスタのドレイン（ＡＦＧＡＴＥ）に他端が第四の電源ＡＢＢＳＶに接続されたアンチヒューズ素子Ｍａｆと、第一の電源ＶＤＤ及び第二の電源ＶＳＳに接続され、アンチヒューズ素子Ｍａｆの抵抗値を判定する判定回路２２と、を備え、第三の電源ＶＰＰＳＶの電圧及び第四の電源ＶＢＢＳＶの電圧を、第一の電源ＶＤＤと第二の電源ＶＳＳとの電圧範囲外の電圧としてアンチヒューズ素子Ｍａｆを導通させることができるように構成されている。なお、第三、第四の電源へは、半導体装置３１の外部から電源を直接供給してもよいし、半導体装置３１の内部に昇圧回路や降圧回路を設け、第一の電源、第二の電源から半導体装置３１の内部で電源電圧を生成してもよいことは言うまでもない。

また、本発明の一実施形態による半導体装置によれば、図１、図９に示すように、第一乃至第四の電源（ＶＤＤ、ＶＳＳ、ＶＰＰＳＶ、ＶＢＢＳＶ）の電圧を、第三の電源ＶＰＰＳＶ、第一の電源ＶＤＤ、第二の電源ＶＳＳ、第四の電源ＶＢＢＳＶの順番に低くなる電圧としてアンチヒューズ素子Ｍａｆを導通させるようにしてもよい。すなわち、図１に示す回路では、第三の電源ＶＰＰＳＶの電源電圧が最も高く、第四の電源ＶＢＢＳＶに最も低い電圧を与えてアンチヒューズ素子に絶縁破壊を引き起こさせ、導通状態にしている。しかし、図１のアンチヒューズ回路の導電型をすべて逆にすれば、第四の電源を最も高電圧にして、第二の電源、第一の電源、第三の電源の順番に低い電圧にしても同一の効果が得られる。

さらに、本発明の一実施形態による半導体装置によれば、図１に示すように、第三の電源ＶＰＰＳＶと制御ノードＡＦＣＴＬとの間に接続された負荷トランジスタＰＨ１（高耐圧ＭＯＳトランジスタ（厚膜トランジスタ））と、第二の電源ＶＳＳと制御ノードＡＦＣＴＬとの間に接続された複数の選択トランジスタ（ＮＨ１、ＮＨ２；（高耐圧ＭＯＳトランジスタ（厚膜トランジスタ）））と、を備えたデコード回路２１をさらに有することとしてもよい。デコード回路によって、ドライバトランジスタをオンさせてアンチヒューズ素子に電圧を印加して書き込みを行うか否かを決定することができる。なお、図１において、複数の選択トランジスタが直列接続されているが、デコード回路の構成によって、複数の選択トランジスタは、直列接続されたものであつても、並列接続されたものであっても、行列上に配列されたものであってもよい。

さらに、本発明の一実施形態による半導体装置によれば、例えば図４に示すように、第三の電源ＶＰＰＳＶの電圧と第二の電源ＶＳＳの電圧とを分圧する負荷電圧生成回路２４（図４）を更に備え、負荷電圧生成回路２４の出力信号ＤＢＩＡＳが負荷トランジスタＰＨ１のゲートに接続されているものであってもよい。すなわち、負荷電圧生成回路によって、負荷トランジスタのバイアス電圧を制御し、負荷トランジスタのバイアス電圧を介して、ドライバトランジスタのバイアス電圧を間接的に制御することができる。

また、本発明の一実施形態による半導体装置によれば、図９に示すように、ドライバトランジスタ２５が直列接続された複数のトランジスタ（ＰＨ２、ＰＨ３）で構成され、デコード回路の機能を兼ねることができる。上記構成によれば、トライバトランジスタにデコード回路の機能を兼ねさせているので、ヒューズ素子への書き込みに要する回路の素子数を減らすことができる。

さらに、本発明の一実施形態による半導体装置によれば、図１、図９に示すように、アンチヒューズ素子Ｍａｆは、一端ＡＦＧＡＴＥにゲートが、他端ＶＢＢＳＶにソースとドレインが接続されたＭＯＳトランジスタとすることができる。すなわち、ＭＯＳトランジスタのゲート絶縁膜をアンチヒューズに用いることができる。従って、半導体装置中の回路素子として用いられるＭＯＳトランジスタと同一構造のＭＯＳトランジスタをアンチヒューズとして用いれば、アンチヒューズを設けることによって、製造工程が増えることはない。

また、本発明の一実施形態による半導体装置によれば、図１、図９に示すように、判定回路２２は、ソース・ドレインの一方が前記アンチヒューズ素子の一端ＡＦＧＡＴＥに接続され他方が判定回路の電位判定ノードＬＡＴ＿Ｂに接続された入力トランジスタＮＨ３を備え、ドライバトランジスタＰＨ０及び入力トランジスタＮＨ３が高耐圧ＭＯＳトランジスタ（厚膜トランジスタ）で構成され、アンチヒューズ素子Ｍａｆが、低耐圧ＭＯＳトランジスタ（薄膜トランジスタ）で構成されている。すなわち、高電圧の印加されるドライバトランジスタＰＨ０及び入力トランジスタＮＨ３を高耐圧トランジスタで構成しているので、アンチヒューズ素子に高電圧を印加しても、周辺回路（後述）に悪影響が及ぶことはない。また、アンチヒューズ素子Ｍａｆを低耐圧ＭＯＳトランジスタで構成しているので、比較的容易に、絶縁膜を破壊させ導通させることができる。

また、本発明の一実施形態による半導体装置によれば、図１、図９に示すように、入力トランジスタＮＨ３のゲートが、判定クロック信号ＡＦＤＥＴに接続され、判定回路２２は、判定クロック信号ＡＦＤＥＴに同期して判定結果をラッチする。すなわち、判定クロック信号は、アンチヒューズ素子の導通状態を調べるときにアクティブにすれば、判定結果をラッチできる。アンチヒューズ素子に高電圧を印加して導通させるときは、判定クロック信号をアクティブにする必要がないので、入力トランジスタはオフし、判定回路には、高電圧が印加されることはない。また、判定回路には、アンチヒューズ素子の抵抗値を判定し、判定結果をラッチする機能が備わっているので、電源投入後、一回判定クロックを与え、抵抗値の判定結果をラッチしてしまえば、再び電源投入するか、イニシャライズしない限り、アンチヒューズ素子の抵抗値を再度判定する必要はない。尚、前記ラッチの制御と前記入力トランジスタＮＨ３の制御を分離することもできる。

また、本発明の一実施形態による半導体装置によれば、図２に示すように、半導体装置が、メモリセルアレイ１０と、メモリセルアレイのメモリセルに対して外部からのアクセスを制御する周辺回路（例えば、データコントロール回路１４、ラッチ回路１５、コントロールロジック５、コマンドデコーダ４など）とをさらに備え、アンチヒューズ素子Ｍａｆが、周辺回路に用いられるＭＯＳトランジスタ（低耐圧ＭＯＳトランジスタ（薄膜トランジスタ））と同一構成のＭＯＳトランジスタで構成することができる。従って、アンチヒューズ素子は周辺回路と同時に製造できるので、アンチヒューズ素子を設けても製造工程が増えることはない。

また、本発明の一実施形態による半導体装置によれば、図１、図３に示すように、判定電流調整信号ＬＢＩＡＳが判定回路２２に接続され、判定回路２２が、判定電流調整信号ＬＢＩＡＳにより調整された電流をアンチヒューズ素子Ｍａｆに流し込み、生じた電位差により判定を行う。すなわち、判定電流調整信号ＬＢＩＡＳの電圧レベルを調整することにより、判定回路２２からアンチヒューズ素子に流し込む電流を制御し、アンチヒューズ素子に流れる電流によって生じる電位差を判定回路によって測定することによってアンチヒューズが導通しているか判定することができる。尚、前記アンチヒューズ素子に流し込む電流は、ラッチ回路（トランジスタＰＬ１、ＮＬ１とインバータＩＬ１で構成される）のフィードバック電流でもあり、トランジスタＰＬ３とそのゲートに入力される判定電流調整信号ＬＢＩＡＳの電圧値は、ラッチ回路の判定特性（アンチヒューズ素子の抵抗値を電流で１／０判定する閾値を決定する特性）をも、決定する重要な要素である。更に、トランジスタＰＬ３は、判定回路２２内においてラッチ回路から分離することもできる。更に、アンチヒューズ素子側から電流を引き抜く逆の回路形式であれば、トランジスタＰＬ３等の素子が接続される電源との接続関係も逆となることは、言うまでもない。

また、本発明の一実施形態による半導体装置によれば、図３に示すように、第一の電源ＶＤＤの電圧と前記第二の電源ＶＳＳの電圧とを分圧する判定電圧生成回路２３を更に備え、判定電圧生成回路２３が判定電流調整信号ＬＢＩＡＳを出力することができる。すなわち、判定電圧生成回路２３を調整することによって、判定電流調整信号ＬＢＩＡＳの電圧レベルを調整することができ、その結果、アンチヒューズ素子が導通しているか否かの判定レベルを調整することができる。

また、本発明の一実施形態による半導体装置によれば、半導体装置３１が、半導体基板と複数層の配線層とを備えており、アンチヒューズ素子Ｍａｆのゲートは、複数の配線層のうち、最下層の配線層のみを用いて少なくとも１箇所で半導体基板に接続する。すなわち、図１を参照すると、アンチヒューズ素子ＭａｆのゲートＡＦＧＡＴＥは、配線を通って、ドライバトランジスタＰＨ０のドレインと、判定回路２２の入力トランジスタＮＨ３のソース・ドレインで半導体基板に接続されることになる。この少なくともどちらかを複数の配線層のうち、最下層の配線層のみを用いて配線する。このような構造にすれば、最下層の配線の形成が終わった後は、アンチヒューズ素子のゲートから半導体基板への放電経路が形成されているので、半導体装置の製造工程におけるイオン注入工程や、リソグラフィ工程において、アンチヒューズ素子のゲートがチャージアップして破壊されることがない。

また、本発明の一実施形態による半導体装置によれば、図２に示すように、第一乃至四の電源（ＶＤＤ、ＶＳＳ、ＶＰＰＳＶ、ＶＢＢＳＶ）は、それぞれ第一乃至第四の電源パッドに接続され、第一、第二の電源パッド（ＶＤＤ、ＶＳＳの電源パット。図示せず）は半導体装置の外部に設けられた電源配線（図示せず）に接続され、第三、第四の電源パッド（ＶＰＰＳＶ、ＶＢＢＳＶ）は半導体装置の外部に設けられた電源配線には接続されず（図示せず）に、第三、第四の電源が半導体装置の内部で電源電圧を発生する電源電圧発生回路１８にそれぞれ接続されている。すなわち、第三の電源、第四の電源は、外部から直接電圧を与えなくとも半導体装置の内部に設けた電源電圧発生回路１８で発生することができる。しかし、半導体ウェハや、半導体チップの状態で、アンチヒューズ素子を導通される場合は、導通箇所が多いので、外部からも第三、第四の電源が供給できる電源パッドを設けている。この電源パッドはパッケージに組み立てた後は外部端子には接続されない。

また、本発明の一実施形態による半導体装置におけるアンチヒューズ素子のプログラム方法は、図１に示すように、ソースが第一のノードＶＰＰＳＶにゲートが制御ノードＡＦＣＴＬに接続されたドライバトランジスタＰＨ０と、一端がドライバトランジスタＰＨ０のドレインに他端が第二のノードＶＢＢＳＶに接続されたアンチヒューズ素子Ｍａｆと、を含み、第一の電源ＶＤＤ、第二の電源ＶＳＳから電力が供給されて動作する半導体装置において、第一のノードＶＰＰＳＶ及び第二のノードＶＢＢＳＶに第一の電源ＶＤＤと第二の電源ＶＳＳとの電圧範囲外の電圧を印加し、制御ノードＡＦＣＴＬの電圧を制御してアンチヒューズ素子Ｍａｆを導通させる。第一のノードＶＰＰＳＶ及び第二のノードＶＢＢＳＶを共に、第一の電源ＶＤＤと第二の電源ＶＳＳとの電圧範囲外の電圧を印加するので、第一のノードＶＰＰＳＶ及び第二のノードＶＢＢＳＶのどちらもそれほど絶対値の大きな電圧を印加しなくともアンチヒューズを導通させることができる。第一のノードＶＰＰＳＶ及び第二のノードＶＢＢＳＶのどちらもそれほど絶対値の大きな電圧を印加しないので、アンチヒューズ素子の周辺回路へストレスを与えることも少ない。

また、本発明の一実施形態による半導体装置におけるアンチヒューズ素子のプログラム方法は、図１、図２に示すように、半導体装置３１が、ドライバトランジスタＰＨ０とアンチヒューズ素子Ｍａｆとを複数組備え、さらに、メモリセルアレイ１０と冗長メモリセル（図示せず）とを備えた半導体装置３１であって、メモリセルアレイ１０の機能テストを行う工程と、機能テストの結果メモリセルアレイに機能不良があった場合には、冗長メモリセルに置き換えるメモリセルを決定し、そのメモリセルに対応して複数のアンチヒューズ素子から選択したアンチヒューズ素子を導通状態にさせる工程と、を備える。メモリセルアレイ１０の内部には、列及び列単位に設けられた冗長メモリセルが存在するが、機能テストの結果によって、欠陥が見つかったメモリセルは、冗長メモリセルに置き換える。その置き換えるメモリセルのアドレスをアンチヒューズ回路にプログラムする。

また、本発明の一実施形態による半導体装置の製造方法は、図１に示すように、アンチヒューズ素子Ｍａｆを備え、通常動作時には、第一、第二の電源（ＶＤＤ、ＶＳＳ）から電力が供給されて動作する半導体装置３１の製造方法であって、ソースが第一のノードＶＰＰＳＶに、ゲートが制御ノードＡＦＣＴＬに接続されたドライバトランジスタＰＨ０と、一端がドライバトランジスタＰＨ０のドレインＡＦＧＡＴＥに他端が第二のノードＶＢＢＳＶに接続されたアンチヒューズ素子Ｍａｆと、を半導体基板の上に形成する工程と、第一のノードＶＰＰＳＶ及び第二のノードＶＢＢＳＶに第一の電源ＶＤＤと第二の電源ＶＳＳとの電圧範囲外の電圧を印加し、制御ノードＡＦＣＴＬの電圧を制御してアンチヒューズ素子Ｍａｆを導通させる工程とを有する。例えば、アンチヒューズがトリミングや欠陥メモリセルの置換に用いられるものであるならば、アンチヒューズによる調整前の機能として規格はずれや欠陥が存在する半製品を測定結果等に基づいて所定のアンチヒューズを導通させることにより機能として規格はずれや欠陥のない半導体装置として完成させることができる。

また、本発明の一実施形態による半導体装置の製造方法は、図１、図２に示すように、ドライバトランジスタＰＨ０と、アンチヒューズ素子Ｍａｆと、を半導体基板の上に形成する工程において、複数組のドライバトランジスタＰＨ０と、アンチヒューズ素子Ｍａｆを形成するとともに、メモリセルアレイ１０と冗長メモリセル（図示せず）とを半導体基板の上に形成し、メモリセルアレイ１０の機能テストを行う工程をさらに備え、アンチヒューズ素子を導通させる工程において、機能テストの結果によって、冗長メモリセルに置き換えるメモリセルを決定し、そのメモリセルに対応して複数のアンチヒューズ素子から選択したアンチヒューズ素子を導通状態にさせる。すなわち、メモリセルアレイの機能テストの結果に基づいて所定のアンチヒューズ素子を導通させることによってアンチヒューズによる調整前の機能的に欠陥のあるメモリセルアレイを機能的に欠陥のないメモリセルアレイとして完成された半導体装置にすることができる。

また、本発明の一実施形態による半導体装置の製造方法は、図２に示すように、ウェハまたはペレット状態の半導体装置のパッドから第一のノードＶＰＰＳＶ及び第二のノードＶＢＢＳＶにＶＤＤからＶＳＳの電圧範囲外の電圧を印加し、アンチヒューズ素子Ｍａｆを導通させる工程を含む。すなわち、ウェハ状態での試験結果により、ウェハ状態でアンチューズ素子を導通させるときは、半導体装置の外部からパッドへ第一のノードＶＰＰＳＶ及び第二のノードＶＢＢＳＶに電圧を供給し、アンチヒューズ素子を導通させ、機能的に欠陥のない半導体装置にすることができる。

また、本発明の一実施形態による半導体装置の製造方法は、図２に示すように、半導体装置３１が、第一のノードＶＰＰＳＶ及び第二のノードＶＢＢＳＶにＶＤＤからＶＳＳの電圧範囲外の電圧を発生させる電源電圧発生回路１８を備えており、半導体装置３１をパッケージに組み立てた後で、電源電圧発生回路１８を機能させてアンチヒューズ素子Ｍａｆを導通させる工程を含む。すなわち、パッケージに組み立てた後は、通常第一のノードＶＰＰＳＶ、第二のノードＶＢＢＳＶは端子として設けられていないので、外部から電圧を供給することができないが、半導体装置の内部に電源電圧発生回路を備えているので、電源電圧発生回路を機能させて、第一のノード、第二のノードにアンチヒューズを導通させるために必要な電圧を与えることができる。従って、組み立て後であっても、欠陥が含まれる半製品を機能的に欠陥のない半導体装置として完成させることができる。以下、本発明について実施例に即し、図面を参照してさらに詳しく説明する。

図２は、実施例１における半導体装置全体のブロック図である。図２の半導体装置３１は、同期式のＤＲＡＭである。図２の半導体装置３１の構成について、概略を説明する。クロックジェネレータ１は外部からクロック信号ＣＫ、／ＣＫ、クロックイネーブル信号ＣＫＥを入力し、半導体装置３１全体にクロックを供給する。アドレスバス３は、外部からアドレス信号Ａ０〜Ａ１３、バンクアドレス信号ＢＡ０〜ＢＡ２を入力し、モードレジスタ２、ロウアドレスバッファ・リフレッシュカウンタ６、カラムアドレスバッファ・バーストカウンタ８へ伝える。モードレジスタ２はアドレスバス３からアドレスデータを受けて内部の動作モードを設定する。コマンドデコーダ４は、外部からチップセレクト信号／ＣＳ、ロウアドレスストーブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥを入力し、外部から与えられるコマンドをデコードする。コントロールロジック５は、コマンドデコーダでデコードしたコマンドに基づいて、半導体装置３１全体を制御する。ロウアドレスバッファ・リフレッシュカウンタ６はアドレスバス３からロウアドレスを受け付けると共に、リフレッシュアドレスをカウントする。カラムアドレスバッファ・バーストカウンタ８はアドレスバス３からカラムアドレスを受け付けると共にバースト転送のカラムアドレスをカウントする。メモリセルアレイ１０には、行列上にＤＲＡＭセルが配列され、そのアドレスは、ロウデコーダ１１とカラムデコーダにより指定される。なお、メモリセルアレイ１０は、Ｂａｎｋ０からＢａｎｋ７の８つのバンクを有している。センスアンプ１２は、メモリセルアレイからデータを読み出す場合やリフレッシュを行うときに、メモリセルアレイからビット線を介して読み出したデータを増幅する。データコントロール回路１４はメモリセルアレイに対して入出力を行うデータを制御する。ラッチ回路１５は、外部と入出力を行うデータを一時的に保持する。ＤＬＬ１６は、クロック信号ＣＫ、／ＣＫから外部と同期を取るためのクロック信号を生成し、入出力バッファ１７へ供給する。入出力バッファ１７は、外部のデータバスＤＱに接続され、データストローズ信号ＤＱＳ、／ＤＱＳ、差動データストローブ信号ＲＤＱＳ、／ＲＤＱＳに同期してデータの入出力を行う。また、入出力バッファ１７へは、終端抵抗制御信号ＯＤＴ、データマスク信号ＤＭが入力される。

各バンクのメモリセルアレイ１０には、図示しない冗長メモリセルロウ、冗長メモリセルカラムが含まれる。メモリセルアレイ１０をテストした結果、一部のメモリセルに欠陥が見つかった場合には、その不良メモリセルが含まれるロウまたは、カラムを単位に、冗長メモリセルロウ、冗長メモリセルカラムに置き換えられる。ロウデコーダ１１、カラムデコーダ１３にそれぞれ対応して設けられたアンチヒューズ回路７は、それぞれ不良メモリセルが含まれるロウ、カラムを冗長メモリセルロウ、冗長メモリセルカラムに置き換えるべきロウアドレス、カラムアドレスを記憶し、ロウアドレスバッファ・リフレッシュカウンタ６、カラムアドレスバッファ・バーストカウンタ８から不良メモリセルが含まれるロウアドレス、カラムアドレスが指定された場合にそのロウアドレス、カラムアドレスに代えて、冗長メモリセルロウ、冗長メモリセルカラムをロウアドレス、カラムアドレスとして出力する。従って、アンチヒューズ回路７は、置き換えるロウアドレス、カラムアドレスのビット数に対応したビット数を有している。また、冗長メモリセルロウ、冗長メモリセルカラムを複数設ける場合は、それぞれに対応して設けられる。また、図２では図示を省略しているが、アンチヒューズ回路７はバンク毎に設けられる。

また、電源電圧発生回路１８は、外部から供給される第一の電源ＶＤＤ、第二の電源ＶＳＳからアンチヒューズ回路の書き込みに必要な電源ＶＰＰＳＶとＶＢＢＳＶを発生し、アンチヒューズ回路７に供給する。なお、電源電圧発生回路１８が出力する電源ＶＰＰＳＶとＶＢＢＳＶには、端子パッドに接続されており、半導体装置３１がウェハ状態、または、チップ状態にあるときに外部から直接ＶＰＰＳＶ、ＶＢＢＳＶに電源を供給することも可能なように構成されている。

なお、上記図２に示す半導体装置３１は、周知の製造方法によりシリコン半導体基板に回路を形成することができる。

図１に、実施例１におけるアンチヒューズ回路７の１ビット分の回路図を示す。１ビット分のアンチヒューズ回路７の構成について説明する。デコーダ２１はアンチヒューズの読み出し、または書き込み時に、複数のアンチヒューズからアクセスするアンチヒューズを選択する。デコーダ２１は、ソースが第三の電源ＶＰＰＳＶに、ゲートが負荷電圧生成回路２４の出力信号ＤＢＩＡＳに接続される厚膜ＰＭＯＳトランジスタＰＨ１と、ソースが第二の電源ＶＳＳに、ゲートが選択信号ＡＦＤＥＣ０に接続された厚膜ＮＭＯＳトランジスタＮＨ２と、ソースが厚膜ＮＭＯＳトランジスタＮＨ２のドレインに、ゲートが選択信号ＡＦＡＤＤに、ドレインが厚膜ＰＭＯＳトランジスタＰＨ１のドレインと共通接続された厚膜ＮＭＯＳトランジスタＮＨ１を備えている。

また、共通接続された厚膜ＰＭＯＳトランジスタＰＨ１と厚膜ＮＭＯＳトランジスタＮＨ１のドレインはデコーダ２１の出力となり、ドライバトランジスタＰＨ０のゲートに接続される。ドライバトランジスタＰＨ０は、厚膜ＰＭＯＳトランジスタで構成され、ソースが第三の電源ＶＰＰＳＶに接続される。

ドライバトランジスタＰＨ０のドレインはアンチヒューズ素子Ｍａｆに接続される。アンチヒューズ素子Ｍａｆは、薄膜のＮＭＯＳトランジスタで構成されており、ゲートがドライバトランジスタＰＨ０のドレインに接続され、ドレインとソースは、第四の電源ＶＢＢＳＶに接続される。なお、アンチヒューズ素子Ｍａｆは、半導体装置３１に他の回路でも用いられている薄膜のＮＭＯＳトランジスタと同一の構成である。

アンチヒューズ素子Ｍａｆのゲートは判定回路２２のデータ入力端子にも接続される。判定回路２２は、読み出し動作時にアンチヒューズ素子ＭａｆのゲートＡＦＧＡＴＥの電位、すなわち、アンチヒューズ素子Ｍａｆのゲートとソース・ドレイン間の抵抗値を判定する回路である。

判定回路２２は、ソース・ドレインの一方がアンチヒューズ素子ＭａｆのゲートＡＦＧＡＴＥに、ゲートが判定クロック信号ＡＦＤＥＴに接続された厚膜ＮＭＯＳトランジスタである入力トランジスタＮＨ３と、ソースが第二の電源ＶＳＳに、ドレインが入力トランジスタＮＨ３のソース・ドレインの他方に接続された薄膜ＮＭＯＳトランジスタＮＬ１と、入力が入力トランジスタＮＨ３の他方に接続され、出力が薄膜ＮＭＯＳトランジスタＮＬ１のゲート及び薄膜ＰＭＯＳトランジスタＰＬ１のゲートに接続された低耐圧インバータＩＬ１と、ソースが第一の電源ＶＤＤに接続された薄膜ＰＭＯＳトランジスタＰＬ１と、ソースが薄膜ＰＭＯＳトランジスタＰＬ１のドレインに、ゲートが判定電流調整信号ＬＢＩＡＳに、ドレインが入力トランジスタＮＨ３のソース・ドレインの他方、薄膜ＮＭＯＳトランジスタＮＬ１のドレイン、薄膜ＰＭＯＳトランジスタＰＬ２のドレインと共通接続された薄膜ＰＭＯＳトランジスタＰＬ３を備えている。また、薄膜ＰＭＯＳトランジスタＰＬ２のソースは第一の電源ＶＤＤに、ゲートがプリチャージ信号ＬＰＲＥ＿Ｂに接続されている。さらに、低耐圧インバータＩＬ１の出力は、判定回路２２の出力信号ＬＡＴ＿Ｔとして出力される。尚、ＰＭＯＳトランジスタＰＬ１〜ＰＬ３、ＮＭＯＳトランジスタＮＬ１とインバータＩＬ１は、低耐圧ＭＯＳトランジスタである。

なお、後で詳しく説明するが、書き込み時には、第三の電源ＶＰＰＳＶに第一の電源ＶＤＤ以上の電圧を印加し、第四の電源ＶＢＢＳＶに第二の電源ＶＳＳ以下の電圧を印加し、デコーダ２１の出力信号である制御ノードＡＦＣＴＬの電圧によりドライバトランジスタＰＨ０のオンオフを制御し、ドライバトランジスタＰＨ０がオンすると、アンチヒューズ素子Ｍａｆのゲートとソース・ドレインとの間に高電圧が印加され、アンチヒューズ素子Ｍａｆのゲートは絶縁破壊され、ゲートとソース・ドレインとの間が導通する。

なお、実施例１の半導体装置は、好ましくは、周知の技術により、シリコン半導体基板の上に、多数のＭＯＳトランジスタや、容量素子を形成し、シリコン基板の上に設けたそれらの多数のＭＯＳトランジスタや容量素子の上に絶縁層を介して複数の配線層を設け、それらの配線層に形成した多数の配線を介して、多数のＭＯＳトランジスタや容量素子を外部の端子に接続し、所定の機能を実現している。その中で、図１のアンチヒューズ素子ＭａｆのゲートＡＦＧＡＴＥは、配線を通って、ドライバトランジスタＰＨ０のドレインと、判定回路２２の入力トランジスタＮＨ３のソース・ドレインで半導体基板に接続されることになる。このＡＦＧＡＴＥのドライバトランジスタＰＨ０のドレインへの接続配線と、判定回路２２の入力トランジスタＮＨ３のソース・ドレインへの接続配線のうち、少なくとも一方を、最下層の配線層のみを用いて配線している。このような構造にすれば、最下層の配線の形成が終わった後は、アンチヒューズ素子のゲートから半導体基板への放電経路が形成されているので、最下層の配線形成工程以降の製造工程におけるイオン注入工程や、リソグラフィ工程によって、アンチヒューズ素子のゲートがチャージアップして破壊されることがない。

なお、この明細書で厚膜ＰＭＯＳトランジスタ、厚膜ＮＭＯＳトランジスタとは、ゲート絶縁膜の厚い高耐圧のトランジスタであり、高電圧を印加しても破壊されない。一方、薄膜ＰＭＯＳトランジスタ、薄膜ＮＭＯＳトランジスタはゲート絶縁膜の薄い高速に動作する耐圧の低いトランジスタである。電源にＶＤＤ、ＶＳＳしか印加しないメモリセルアレイ周辺の周辺回路では、薄膜トラジスタを用い、アンチヒューズ素子の周辺回路等高電圧を印加する回路には、高耐圧のトランジスタを使用する。本件の図面では、高耐圧のトランジスタにはゲート絶縁膜を厚くした記号を用い、低耐圧のトランジスタと区別している。また、高耐圧のトランジスタで構成される論理ゲートは、回路図記号を太線で記載し、低耐圧のトランジスタで構成する論理ゲートと区別している（図４のＩＨ３１参照）。

図３は、実施例１において、図１の判定電流調整信号ＬＢＩＡＳを生成する判定電圧生成回路２３の回路図である。なお、図２には、判定電圧生成回路２３の記載を省略しているが、判定電圧生成回路２３は、半導体装置３１の内部に設けられる回路である。

判定電圧生成回路２３の構成と動作について説明する。判定電圧生成回路２３は、判定電圧生成回路活性化信号ＬＢＩＡＳＡＣＴＢがローレベルとなると活性化し、第一の電源ＶＤＤと第二の電源ＶＳＳの電圧を抵抗分割により生成し、判定電流調整信号ＬＢＩＡＳとして判定回路２２に出力する。直列に接続された薄膜ＰＭＯＳトランジスタＰＬ１１、ＰＬ１２、ＰＬ１３、ＰＬ１４と、並列に接続された薄膜ＮＭＯＳトランジスタＮＬ１２、ＮＬ１４、ＮＬ１６、ＮＬ１８、ＮＬ２０と、ソース・ドレイン間が接続された薄膜ＮＭＯＳトランジスタＮＬ１１、ＮＬ１３、ＮＬ１５、ＮＬ１７、ＮＬ１９でＶＤＤとＶＳＳ間の電圧を分割し、ＰＬ１６、ＮＬ２２で構成されるトランスミッションゲートを介してＬＢＩＡＳとして出力する。ＰＬ１１、ＰＬ１２、ＰＬ１３には、金属配線層のみの変更で、ソース・ドレイン間をショートするか否かが切り換えられるスイッチ配線Ｓ１１、Ｓ１２、Ｓ１３が設けられている。同様にスイッチ配線Ｓ１４、Ｓ１５は薄膜ＮＭＯＳトランジスタＮＬ１８、ＮＬ２０のゲートの接続先を金属配線層で切り換えられるスイッチ配線である。

ＴＡＦＲＵＰとＴＡＦＲＤＮは判定電流調整信号ＬＢＩＡＳの電圧レベルを調整する信号である。ＴＡＦＲＵＰがハイレベルになると、ＮＬ１４、ＮＬ１８がオフし、判定電流調整信号ＬＢＩＡＳの電圧レベルは上昇する。また、ＴＡＦＲＤＮがハイレベルになると、ＮＬ１６、ＮＬ２０がオンし、判定電流調整信号ＬＢＩＡＳの電圧レベルは下降する。

図４は、実施例１において、図１のデコーダ２１に入力されるＤＢＩＡＳ信号を生成する負荷電圧生成回路２４の回路図である。負荷電圧生成回路２４は、判定電圧生成回路２３と入出力信号の接続先が異なり信号名が異なることと、電源が第一の電源ＶＤＤに代えて第三の電源ＶＰＰＳＶから供給され、全体が厚膜の高耐圧トランジスタで構成されていることを除いて、その構成、動作が同一である。従って、詳細な説明は省略する。

次に、実施例１におけるアンチヒューズ素子への書き込みと読み出し動作についてタイミングチャートである図５〜図８を用いて説明する。なお、以下の動作説明において、アンチヒューズに書き込み動作を行うときの電源電圧は、ＶＰＰＳＶ＝４Ｖ、ＶＢＢＳＶ＝０〜−２Ｖ、ＶＤＤ＝１．５Ｖ、ＶＳＳ＝０Ｖであるとする。また、読み出し動作のときの電源電圧は、ＶＰＰＳＶ＝１．５Ｖ、ＶＢＢＳＶ＝０Ｖ、ＶＤＤ＝１．５Ｖ、ＶＳＳ＝０Ｖである。なお、以下に示すタイミングチャートにおいて、ＡＦＡＤＤ、ＡＦＤＥＣ０、ＡＦＤＥＴの振幅に用いられる電圧としてＶＰＰ電位を用いているが、ＶＰＰには書き込み動作及び読み出し動作のいずれのときにも、２．６Ｖが与えられる。ＶＰＰはメモリセルアレイのワード線に用いられる電位であり、半導体装置３１内部で電源電圧発生回路により電圧が与えられる。ＶＰＰ電位を用いずに、ＶＤＤ電位を用いても動作するが、ＶＰＰ電位を用いることにより、ＶＰＰ電位がゲートに入力されるＮＭＯＳトランジスタのオン抵抗を下げ、動作マージンを確保することができる。

図５は、実施例１においてアンチヒューズ素子を導通させる場合のタイミングチャートである。なお、書き込み動作において、判定クロック信号ＡＦＤＥＴ信号は、常にＶＳＳ電位にあり、判定回路２２の入力トランジスタＮＨ３は常にオフ状態にあるので、判定回路２２は、アンチヒューズ素子Ｍａｆから切り離されている。タイミングｔ５１で図１のデコーダ２１に入力される負荷電圧調整信号ＤＢＩＡＳがＶＳＳ電位からＶＰＰＳＶ−α電位に上昇する。「α」は図４に示す負荷電圧生成回路２４によって決まる電圧である。「α」は負荷トランジスタＰＨ１の閾値以上の電圧に設定され、負荷トランジスタＰＨ１を弱くオンさせる。負荷電圧調整信号ＤＢＩＡＳが立ち上がった後、タイミングｔ５２で選択信号ＡＦＡＤＤとＡＦＤＥＣ０がＶＳＳ電位からＶＰＰ電位に立ち上がる。選択信号ＡＦＡＤＤとＡＦＤＥＣ０が立ち上がると、デコーダ２１が動作し、タイミングｔ５３でドライバトランジスタＰＨ０のゲート信号となる制御ノードＡＦＣＴＬがＶＰＰＳＶ電位から、負荷トランジスタＰＨ１と選択トランジスタＮＨ１、ＮＨ２とのオン抵抗の比で決まる電圧まで低下する。すると、タイミングｔ５４でドライバトランジスタＰＨ０がオンし、アンチヒューズのゲート信号ＡＦＧＡＴＥはＶＰＰＳＶ電位まで上昇し、アンチヒューズ素子Ｍａｆのソース・ドレインには、負電圧であるＶＢＢＳＶ電位が印加されているので、アンチヒューズ素子Ｍａｆの端子間には高電圧が印加されることになる。タイミングｔ５５では、この高電圧の印加によってアンチヒューズ素子Ｍａｆが破壊されＡＦＧＡＴＥとＶＢＢＳＶ間がアンチヒューズ素子Ｍａｆを介して短絡され、ＡＦＧＡＴＥの電位はＶＳＳ電位に近い電圧まで低下する。このとき、負荷トランジスタＰＨ１を弱くオンさせているが、選択トランジスタＮＨ１、ＮＨ２が十分にオンしているため制御ノードＡＦＣＴＬはほぼ０Ｖとなり、ドライバトランジスタＰＨ０を流れる電流は十分大きくアンチヒューズ素子ＭａｆのゲートＡＦＧＡＴＥとソース・ドレインＶＢＢＳＶ間を低抵抗に導通することができる。

タイミングｔ５６からは、書き込み動作の終了シーケンスである。まず、タイミングｔ５６では、選択信号ＡＦＡＤＤ、ＡＦＤＥＣ０がＶＰＰ電位からＶＳＳ電位に立ち下がる。するとタイミングｔ５７でドライバトランジスタＰＨ０のゲート電位である制御ノードＡＦＣＴＬの電位がＶＰＰＳＶ電位へ上昇する。するとドライバトランジスタＰＨ０はオフするので、タイミングｔ５８でＡＦＧＡＴＥの電位はほぼＶＳＳ電位まで低下する。また、タイミングｔ５９で負荷電圧生成回路２４が出力するＤＢＩＡＳ信号もＶＳＳ電位まで低下し、書き込み動作を終了する。なお、アンチヒューズ素子を破壊してプログラミングする時間は数μＳオーダーのため、ＤＢＩＡＳ信号の復帰時間は問題とならない。

図６は、実施例１の書き込み動作において、アンチヒューズ素子を導通させない場合のタイミングチャートである。まず、タイミングｔ６１で図１のデコーダ２１に入力される負荷電圧調整信号ＤＢＩＡＳがＶＳＳ電位からＶＰＰＳＶ−α電位に上昇する。ここは、図５のタイミングチャートと同じである。負荷電圧調整信号ＤＢＩＡＳが立ち上がった後、タイミングｔ６２で選択信号ＡＦＤＥＣ０がＶＳＳ電位からＶＰＰ電位に立ち上がるが、選択信号ＡＦＡＤＤの電位はＶＳＳ電位のままである。従って、図５と異なりデコーダ２１の出力信号である制御ノードＡＦＣＴＬはＶＰＰＳＶの電位を保ったままである。従って、ドライバトランジスタＰＨ０はオンしない。そのため、アンチヒューズ素子Ｍａｆのゲート電位ＡＦＧＡＴＥはフローティングの状態になり、高電圧は印加されない。従って、アンチヒューズ素子Ｍａｆは破壊されず、ゲートＡＦＧＡＴＥとソース・ドレインＶＢＢＳＶはハイインピーダンス状態を保つ。タイミングｔ６６で選択信号ＡＦＤＥＣ０はＶＰＰ電位からＶＳＳ電位に立ち下がり、タイミングｔ６９で負荷電圧調整信号ＤＢＩＡＳもＶＳＳ電位に立下り、書き込み動作が終了する。

図７は、実施例１において導通しているアンチヒューズ素子を読み出す動作を示すタイミングチャートである。読み出し動作においては、負荷電圧調整信号ＤＢＩＡＳ、選択信号ＡＦＡＤＤ、ＡＦＤＥＣ０は常にＶＳＳ電位にあるので、ドライバトランジスタＰＨ０の制御ノードＡＦＣＴＬは常にＡＰＰＳＶ電位となり、ドライバトランジスタＰＨ０は常にオフとなる。

初期状態では、判定クロック信号ＡＦＤＥＴがＶＳＳ電位にあるので、判定回路２２は、アンチヒューズ素子Ｍａｆから切り離されている。まず、タイミングｔ７１で図３に示す判定電圧生成回路２３が出力する判定電流調整信号ＬＢＩＡＳがＶＳＳ電位からＶＤＤ−β電位に立ち上がる。「β」は判定電圧生成回路２３によって決まる電圧である。「β」はＰＭＯＳトランジスタＰＬ３の閾値以上の電圧に設定され、負荷トランジスタＰＬ３を弱くオンさせる。次に、タイミングｔ７２で、プリチャージ信号ＬＰＲＥ＿ＢをＶＤＤ電位からＶＳＳ電位に立ち下げＰＭＯＳトランジスタＰＬ２をオンさせる。するとタイミングｔ７３で電位判定ノードＬＡＴ＿ＢはＶＤＤ電位に上昇する。電位判定ノードＬＡＴ＿ＢがＶＤＤ電位に上昇するとインバータＩＬ１の出力がＶＤＤ電位からＶＳＳ電位に下降し、ＮＭＯＳトランジスタＮＬ１がオフし、ＰＭＯＳトランジスタＰＬ１がオンする。

次にタイミングｔ７４でプリチャージ信号ＬＰＲＥ＿ＢをＶＳＳ電位からＶＤＤ電位に立ち上げるとともに、タイミングｔ７５で判定クロック信号ＡＦＤＥＴをＶＳＳ電位からＶＰＰ電位に立ち上げる。すると入力トランジスタＮＨ３がオンし、タイミングｔ７６で、電位判定ノードＬＡＴ＿Ｂからアンチヒューズ素子Ｍａｆのゲート電位ＡＦＧＡＴＥへ入力トランジスタＮＨ３を介して電荷が移動し、電位判定ノードＬＡＴ＿Ｂの電位がＶＤＤ電位から低下し、ＡＦＧＡＴＥの電位が上昇し、ほぼ、ＬＡＴ＿ＢとＡＦＧＡＴＥの電位がほぼ同電位になる。タイミングｔ７６以降は、ＶＤＤ電源からＰＭＯＳトランジスタＰＬ１、ＰＭＯＳトランジスタＰＬ３、入力トランジスタＮＨ３、アンチヒューズ素子Ｍａｆを介してＶＢＢＳＶ（読み出し動作時にはＶＢＢＳＶはＶＳＳと同電位）に流れる電流によって、電位判定ノードＬＡＴ＿ＢとＡＦＧＡＴＥの電位は決まる。なお、ＰＭＯＳトランジスタＰＬ３のゲートには、図３に示す判定電圧生成回路２３が出力する判定電流調整信号ＬＢＩＡＳが与えられているので、判定電圧生成回路２３により、判定電流調整信号ＬＢＩＡＳの電圧レベルを調整することで、アンチヒューズ素子Ｍａｆに判定回路２２から流し込もうとする電流値が調整され、判定回路２２からアンチヒューズ素子Ｍａｆに流し込んだ電流によりアンチヒューズ素子Ｍａｆに生じた電位差を判定回路２２で判定することができる。

アンチヒューズ素子Ｍａｆが導通している場合は、図７に示すとおり、電位判定ノードＬＡＴ＿Ｂ、ＡＦＧＡＴＥの電位は徐々にＶＳＳ電位へ向けて低下する。一定電位まで低下するとインバータＩＬ１が反転し、ＰＭＯＳトランジスタＰＬ１がオフし、ＮＭＯＳトランジスタＮＬ１がオンするので、電位判定ノードＬＡＴ＿Ｂの電位は、ＶＳＳ電位で安定した状態となる。

タイミングｔ７７で判定クロック信号ＡＦＤＥＴをＶＰＰ電位からＶＳＳ電位に立ち下げタイミングｔ７８で判定電流調整信号ＬＢＩＡＳをＶＳＳ電位に立ち下げることで読み出し動作を終了させる。

図８は、実施例１において導通していない絶縁されているアンチヒューズ素子を読み出す動作を示すタイミングチャートである。図８のタイミングチャートは基本的に、図７のタイミングチャートと同一であるが、アンチヒューズ素子Ｍａｆのゲートとソース・ドレイン間が絶縁されているので、タイミングｔ８５で判定クロック信号ＡＦＤＥＴをＶＳＳ電位からＶＰＰ電位に立ち上げて、入力トランジスタＮＨ３がオンしても、アンチヒューズ素子Ｍａｆを介してＶＢＢＳＶ電位へ電流が流れることはない。従って、タイミングｔ８６で、電位判定ノードＬＡＴ＿Ｂからアンチヒューズ素子Ｍａｆのゲート電位ＡＦＧＡＴＥへ入力トランジスタＮＨ３を介して電荷が移動し、ＡＦＧＡＴＥの電位が上昇するが、電位判定ノードＬＡＴ＿Ｂの電位は、ＰＭＯＳトランジスタＰＬ１、ＰＬ３を介して電源ＶＤＤから電流が供給されるので、電位が低下することはなく、ＶＤＤ電位を保持する。従ってインバータＩＬ１の出力はＶＳＳ電位を保持し、ＰＭＯＳトランジスタＰＬ１がオン、ＮＭＯＳトランジスタＮＬ１がオフの状態を継続する。従って、タイミングｔ８７で判定クロック信号ＡＦＤＥＴをＶＳＳ電位までの立ち下げ、読み出し動作を終了させた後も、判定回路は、出力信号ＬＡＴ＿Ｔにローレベルを出力する安定した状態を維持する。最後にタイミングｔ８８で判定電流調整信号ＬＢＩＡＳ信号をＶＳＳ電位まで立ち下げて読み出し動作を終了させる。

図９は、実施例２による半導体装置におけるアンチヒューズ素子周辺の回路図である。実路例１では、ＶＰＰＳＶ電源とアンチヒューズ素子Ｍａｆのゲートとの間に介在するドライバトラジスタは、単一のトランジスタで構成されていた。しかし、ドライバトランジスタのオン抵抗が十分低くＶＰＰＳＶ電源とアンチヒューズ素子Ｍａｆのゲートとの間に複数のトランジスタが介在しても、問題なくアンチヒューズ素子を破壊させて導通させることができる場合は、ドライバトランジスタを直列接続された複数のトランジスタで構成することもできる。

この場合は、複数直列接続されたトランジスタにドライバトランジスタとデコード回路の機能とを兼用させることによりアンチヒューズ回路の回路規模を小さくすることができる。実施例２はこのような実施例である。

図９において、アンチヒューズ回路２６は、図１に示す実施例１のアンチヒューズ回路７のドライバトランジスタＰＨ０とデコーダ２１がデコーダ・ドライバ兼用回路２５に置き換わっている。その他は実施例１のアンチヒューズ回路７と同一である。デコーダ・ドライバ兼用回路２５は、実施例１におけるドライバトランジスタＰＨ０と、デコーダ２１の機能を併せ持っている。デコーダ・ドライバ兼用回路２５は、直列接続されたデコーダ兼ドライバトランジスタ（厚膜ＰＭＯＳトランジスタ）ＰＨ２、ＰＨ３で構成される。

また、デコーダ・ドライバ兼用回路２５へ入力される選択信号ＡＦＡＤＤ＿Ｂ、ＡＦＥＣ0＿Ｂは、実施例１の選択信号ＡＦＡＤＤ、ＡＦＤＥＣ０に相当する信号である。ただし、実施例１における選択信号ＡＦＡＤＤ、ＡＦＤＥＣ０は共に電源がＶＰＰ系の正転信号であったが、実施例２における選択信号ＡＦＡＤＤ＿Ｂ、ＡＦＥＣ0＿Ｂは、電源がＶＰＰＳＶ系の反転信号である。従って、書き込み時に、選択信号ＡＦＡＤＤ＿Ｂ、ＡＦＤＥＣ0＿Ｂが共にローレベル（ＶＳＳ電位）になると、トランジスタＰＨ２、ＰＨ３が共にオンし、アンチヒューズ素子Ｍａｆを破壊して導通させることになる。選択信号ＡＦＡＤＤ＿Ｂ又は、ＡＦＤＥＣ0＿Ｂのいずれかが、ＶＰＰＳＶ電位のときは、アンチヒューズ素子Ｍａｆへの書き込みは行われない。

さらに、実施例２のデコーダ・ドライバ兼用回路２５は、実施例１のようにＤＢＩＡＳ信号の電圧レベルを調整してドライバトラジスタのバイアス電圧を制御するような機能も省略している。従って、図４の負荷電圧生成回路も不要である。判定回路や読み出し動作等その他の構成、動作については、実施例１と同一である。従って、詳細な説明は省略する。

この実施例２によれば、ドライバトランジスタにデコーダの機能を兼用させているため、アンチヒューズ回路２６全体をより少ない素子数で構成できるという効果が得られる。

以上による実施例の説明では、アンチヒューズ素子が冗長メモリの選択用に用いられる半導体装置を本発明による実施例として説明した。しかし、本発明による半導体装置は、アンチヒューズ素子が冗長メモリの選択用に用いられるものに限られない。例えば、アンチヒューズ素子は、回路特性の調整用や機能の選択用、デバイス型格や製造ロット番号等の固有情報、顧客が任意に設定する顧客情報等の用途に用いられることがあり、その様なアンチヒューズ素子を有する半導体装置にも本発明を適用することが可能である。

また、上記実施例の半導体装置において、アンチヒューズ素子に書き込みを行う際、常にＶＢＢＳＶ電位をＶＳＳ電位より低くする必要はない。ＶＢＢＳＶ電位をＶＳＳ電位と同電位にしてもアンチヒューズ素子を導通させることができるならば、ＶＢＢＳＶ電位をＶＳＳ電位と同電位にしてアンチヒューズ素子を導通させてもよい。しかし、必要に応じてＶＢＢＳＶ電位をＶＳＳ電位より低い電圧にできるような構成にする必要がある。たとえば、アンチヒューズ素子や周辺回路の耐圧のばらつきにより、ＶＢＢＳＶ電位をＶＳＳ電位と同電位にした場合には、アンチヒューズ素子を導通させることができない場合も、本発明の半導体装置によれば、ＶＢＢＳＶ電位をＶＳＳ電位より低い電位に設定することにより、ＶＰＰＳＶ電位にさらに高電圧を印加することなく、アンチヒューズ素子を導通させることができる。したがって、周辺回路に必要以上のストレスを与えることなく、アンチヒューズ素子を導通させることができる。

また、上記実施例１によれば、ＶＰＰＳＶ電位とＶＢＢＳＶ電位の間に介在するのは、アンチヒューズ素子の他、ドライバトランジスタＰＨ０のみとすることができる。したがってＶＰＰＳＶ電位とＶＢＢＳＶ電位との電位差のうち、ドライバトランジスタによる電圧ドロップ分を除く電位差をすべてアンチヒューズ素子に印加してアンチヒューズ素子を導通させることができる。従って、必要以上に高電圧をアンチヒューズ素子の周辺回路に印加する必要がない。

以上、本発明を実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

例えば、本発明の一実施形態による半導体装置または半導体装置の製造方法は、トランジスタ構造のアンチヒューズ素子が、周辺回路のトランジスタと同様に、半導体基板に埋め込まれた埋め込み型のトランジスタや半導体基板上に形成された縦型トランジスタ型であてもよい。更に、トランジスタ構造のアンチヒューズ素子は、周辺回路のトランジスタと同様であればよく、ＭＯＳ型でもＭＩＳ型でも、その他のトランジスタ型であってもよい。

以下、本発明のその他の諸態様を付記としてまとめて記載する。
（付記２６）
ソースが第一のノードに、ゲートが制御ノードに接続されたドライバトランジスタと、 一端が前記ドライバトランジスタのドレインに他端が第二のノードに接続されたアンチヒューズ素子と、を含み、第一、第二の電源から電力が供給されて動作する半導体装置において、
前記第一のノード及び第二のノードに前記第一の電源と第二の電源との電圧範囲外の電圧を印加し、前記制御ノードの電圧を制御して前記アンチヒューズ素子を導通させることを特徴とする半導体装置におけるアンチヒューズ素子のプログラム方法。
（付記２７）
前記半導体装置は、前記ドライバトランジスタと前記アンチヒューズ素子とを複数組備え、さらに、メモリセルアレイと冗長メモリセルとを備えた半導体装置であって、
前記メモリセルアレイの機能テストを行う工程と、前記機能テストの結果メモリセルアレイに機能不良があった場合には、前記冗長メモリセルに置き換えるメモリセルを決定し、そのメモリセルに対応して前記複数のアンチヒューズ素子から選択したアンチヒューズ素子を導通状態にさせる工程と、備えたことを特徴とする付記２６記載の半導体装置におけるアンチヒューズ素子のプログラム方法。
（付記２８）
ウェハまたはペレット状態の前記半導体装置のパッドから前記第一のノード及び第二のノードに前記電圧範囲外の電圧を印加し、前記アンチヒューズ素子を導通させる工程を含む付記２６又は２７記載の半導体装置におけるアンチヒューズ素子のプログラム方法。
（付記２９）
前記半導体装置が、前記第一のノード及び第二のノードに前記電圧範囲外の電圧を発生させる電源電圧発生回路を備えており、前記半導体装置をパッケージに組み立てた後で、前記電源電圧発生回路を機能させて前記アンチヒューズ素子を導通させる工程を含む付記２６乃至２８いずれか１項記載の半導体装置におけるアンチヒューズ素子のプログラム方法。
（付記３０）
アンチヒューズ素子を備え、通常動作時には、第一、第二の電源から電力が供給されて動作する半導体装置の製造方法であって、
ソースが第一のノードに、ゲートが制御ノードに接続されたドライバトランジスタと、
一端が前記ドライバトランジスタのドレインに他端が第二のノードに接続されたアンチヒューズ素子と、を半導体基板の上に形成する工程と、
前記第一のノード及び第二のノードに前記第一の電源と第二の電源との電圧範囲外の電圧を印加し、前記制御ノードの電圧を制御して前記アンチヒューズ素子を導通させる工程とを有することを特徴とする半導体装置の製造方法。
（付記３１）
前記ドライバトランジスタと、前記アンチヒューズ素子と、を前記半導体基板の上に形成する工程において、複数組の前記ドライバトランジスタと、前記アンチヒューズ素子を形成するとともに、メモリセルアレイと冗長メモリセルとを前記半導体基板の上に形成し、
前記メモリセルアレイの機能テストを行う工程をさらに備え、前記アンチヒューズ素子を導通させる工程において、前記機能テストの結果によって、前記冗長メモリセルに置き換えるメモリセルを決定し、そのメモリセルに対応して前記複数のアンチヒューズ素子から選択したアンチヒューズ素子を導通状態にさせることを特徴とする付記３０記載の半導体装置の製造方法。
（付記３２）
ウェハまたはペレット状態の前記半導体装置のパッドから前記第一のノード及び第二のノードに前記電圧範囲外の電圧を印加し、前記アンチヒューズ素子を導通させる工程を含む付記３０又は３１記載の半導体装置の製造方法。
（付記３３）
前記半導体装置が、前記第一のノード及び第二のノードに前記電圧範囲外の電圧を発生させる電源電圧発生回路を備えており、前記半導体装置をパッケージに組み立てた後で、前記電源電圧発生回路を機能させて前記アンチヒューズ素子を導通させる工程を含む付記３０乃至３２いずれか１項記載の半導体装置の製造方法。
（付記３４）
アンチヒューズ素子を含み、第一及び第二の電源とから電力が供給されて動作する半導体装置であって、
ソースが第三の電源に、ゲートが第一の選択信号に接続された第一のドライバトランジスタと、
ソースが前記第一のドライバドランジスタに、ゲートが第二の選択信号に接続された第二のドライバトランジスタと、
一端が前記第二のドライバトランジスタのドレインに他端が第四の電源に接続されたアンチヒューズ素子と、
前記第一及び第二の電源に接続され、前記アンチヒューズ素子の抵抗値を判定する判定回路と、
を備え、
前記第一乃至第四の電源間の電位差のうち、前記第三の電源と前記第四の電源との電位差が最大となるように前記第一乃至第四の電源に電圧を与え、前記第一、第二の選択信号を制御し前記第一、第二ドライバトランジスタを導通させ、前記アンチヒューズ素子を破壊して導通させるようことができるように構成されていることを特徴とする半導体装置。
（付記３５）
前記第一、第二のドライバトランジスタがデコード回路を兼ねており、前記第一の選択信号、第二の選択信号が前記デコード回路の選択信号である付記３４記載の半導体装置。
（付記３６）
前記第一乃至第四の電源に第三、第一、第二、第四の順に低くなる電圧を与えて前記アンチヒューズ素子を破壊して動作させることができるように構成されていることを特徴とする付記３４又は３５記載の半導体装置。
（付記３７）
前記第三の電源と前記アンチヒューズ素子の一端との間に、前記第一、第二のドライバトランジスタに対してさらに直列接続された他のドライバトランジスタを備え、前記他のドライバトランジスタのゲートには、第一、第二の選択信号以外の他の選択信号が接続されていることを特徴とする付記３４乃至３６いずれか１項記載の半導体装置。

本発明の一実施例による半導体装置におけるアンチヒューズ素子周辺の回路図である。 本発明の一実施例による半導体装置全体のブロック図である。 本発明の一実施例における判定電圧生成回路の回路図である。 本発明の一実施例における負荷電圧生成回路の回路図である。 本発明の一実施例においてアンチヒューズ素子を導通させる場合の書き込み動作を示すタイミングチャートである。 本発明の一実施例においてアンチヒューズ素子を導通させない場合の書き込み動作を示すタイミングチャートである。 本発明の一実施例において導通しているアンチヒューズ素子を読み出す動作を示すタイミングチャートである。 本発明の一実施例において導通していない絶縁されているアンチヒューズ素子を読み出す動作を示すタイミングチャートである。 本発明の別な実施例による半導体装置におけるアンチヒューズ素子周辺の回路図である。

符号の説明

１：クロックジェネレータ
２：モードレジスタ
３：アドレスバス
４：コマンドデコーダ
５：コントロールロジック
６：ロウアドレスバッファ・リフレッシュカウンタ
７、２６：アンチヒューズ回路
８：カラムアドレスバッファ・バーストカウンタ
１０：メモリセルアレイ
１１：ロウデコーダ
１２：センスアンプ
１３：カラムデコーダ
１４：データコントロール回路
１５：ラッチ回路
１６：ＤＬＬ
１７：入出力バッファ
１８：電源電圧発生回路
２１：デコーダ
２２：判定回路
２３：判定電圧生成回路
２４：負荷電圧生成回路
２５：デコーダ・ドライバ兼用回路
３１：半導体装置
ＰＨ０：ドライバトランジスタ（厚膜ＰＭＯＳトランジスタ）
ＰＨ１：負荷トランジスタ（厚膜ＰＭＯＳトランジスタ）
ＰＨ２：デコーダ兼ドライバトランジスタ（厚膜ＰＭＯＳトランジスタ）
ＰＨ３：デコーダ兼ドライバトランジスタ（厚膜ＰＭＯＳトランジスタ）
ＰＨ１１〜１６：厚膜ＰＭＯＳトランジスタ
ＰＬ１〜３、ＰＬ１１〜１６：薄膜ＰＭＯＳトランジスタ
ＮＨ１、２：選択トランジスタ（厚膜ＮＭＯＳトランジスタ）
ＮＨ３：入力トランジスタ（厚膜ＮＭＯＳトランジスタ）
ＮＨ１１〜２３：厚膜ＮＭＯＳトランジスタ
ＮＬ１、ＮＬ１１〜２３：薄膜ＮＭＯＳトランジスタ
Ｍａｆ：アンチヒューズ素子（薄膜ＮＭＯＳトランジスタ）
ＩＬ１、ＩＬ１１：低耐圧インバータ（ＶＤＤ系）
ＩＨ３１：高耐圧インバータ（ＶＰＰＳＶ系）
Ｓ１１〜１５、Ｓ３１〜３５：スイッチ配線
ＡＦＣＴＬ：制御ノード
ＡＦＤＥＣ０、ＡＦＡＤＤ：選択信号
ＡＦＤＥＴ：判定クロック信号
ＤＢＩＡＳ：負荷電圧調整信号
ＬＡＴ＿Ｂ：電位判定ノード
ＬＡＴ＿Ｔ：判定回路出力信号
ＬＢＩＡＳ：判定電流調整信号
ＬＰＲＥ＿Ｂ：プリチャージ信号
ＶＤＤ：第一の電源
ＶＳＳ：第二の電源
ＶＰＰＳＶ：第三の電源（第一のノード）
ＶＢＢＳＶ：第四の電源（第二のノード）

Claims (25)

1. 高電位の第１電源と、
   低電位の第２電源と、
   前記第１電源よりも高電位の第３電源と、
   前記第２電源よりも負電位の第４電源と、
   一端と他端のノードを備え、前記他端が前記第４電源に接続されたアンチヒューズ素子と、
   ソースが前記第３電源に、ゲートが制御ノードに、ドレインが前記アンチヒューズ素子の一端に接続されたドライバトランジスタと、
   前記第３電源と前記制御ノードとの間に接続された負荷トランジスタと、前記第２電源と前記制御ノードとの間に接続された少なくとも一つ以上の選択トランジスタとで構成されたデコード回路と、
   前記第１及び第２電源に接続され、前記アンチヒューズ素子の抵抗値を判定する判定回路と、を備え、
   前記デコード回路により選択された前記ドライバの活性化に応じて、前記アンチヒューズを導通し、前記判定回路により前記導通の有無を判定する、ことを特徴とする半導体装置。
2. 更に、前記第３電源の電圧と前記第２電源の電圧とを分圧する負荷電圧生成回路を備え、
   前記負荷電圧生成回路の出力が、前記負荷トランジスタのゲートに接続されていることを特徴とする請求項１記載の半導体装置。
3. 更に、前記判定回路は、高耐圧ＭＯＳトランジスタで構成された入力トランジスタを備え、
   前記入力トランジスタの一端が、前記アンチヒューズ素子の一端に接続され、前記入力トランジスタの他端が、前記判定回路の電位判定ノードに接続されることを特徴とする請求項１又は２に記載の半導体装置。
4. 更に、前記判定回路は、前記判定回路に接続される判定電流調整信号と、前記電位判定ノードに接続されたラッチ回路を備え、
   前記判定電流調整信号は、前記ラッチ回路のフィードバック素子に流れる電流を制限し、前記電位判定ノードに生じた電位により判定を行うことを特徴とする請求項３記載の半導体装置。
5. 更に、前記ラッチ回路は、前記フィードバック素子と直列に接続され、前記判定電流調整信号がゲートに接続された電流リミットトランジスタを備える、ことを特徴とする請求項４記載の半導体装置。
6. 前記直列に接続されたフィードバック素子と電流リミットトランジスタのどちらか一方は、前記第１電源に接続され、他方は、前記電位判定ノードに接続される、ことを特徴とする請求項５記載の半導体装置。
7. 更に、前記判定回路は、前記判定回路に接続される判定電流調整信号を備え、
   前記判定電流調整信号により調整された電流を、前記電位判定ノードを介して前記アンチヒューズ素子に流し、前記電位判定ノードに生じた電位差により判定を行うことを特徴とする請求項３記載の半導体装置。
8. 
   更に、前記判定回路は、前記第１電源と前記第２電源で動作するラッチ回路を備え、
   前記判定電流調整信号により調整された電流に対応して前記電位判定ノードに生じた電位により前記ラッチ回路を活性化することを特徴とする請求項７記載の半導体装置。
9. 更に、半導体装置は、前記判定回路に接続される判定電流調整信号を備え、
   前記判定回路が、前記判定電流調整信号により調整された電流を前記電位判定ノードを介して前記アンチヒューズ素子に流し込み、生じた電位により判定を行うことを特徴とする請求項３記載の半導体装置。
10. 前記第１電源の電圧と前記第２電源の電圧とを分圧する判定電圧生成回路を更に備え、 前記判定電圧生成回路が前記判定電流調整信号を出力することを特徴とする請求項４乃至９いずれか１項記載の半導体装置。
11. 前記アンチヒューズ素子は、前記一端にゲートが、前記他端にソースとドレインが接続されたＭＯＳトランジスタであることを特徴とする請求項１乃至１０いずれか１項記載の半導体装置。
12. 前記半導体装置が、メモリセルアレイと、前記メモリセルアレイのメモリセルに対して外部からのアクセスを制御する周辺回路とをさらに備え、
    前記アンチヒューズ素子が、前記周辺回路に用いられるＭＯＳトランジスタと同一構成のＭＯＳトランジスタで構成されていることを特徴とする請求項１乃至１１いずれか１項記載の半導体装置。
13. 前記ドライバトランジスタが高耐圧ＭＯＳトランジスタで構成され、前記アンチヒューズ素子が低耐圧ＭＯＳトランジスタで構成されていることを特徴とする請求項１乃至１２いずれか１項記載の半導体装置。
14. アンチヒューズ素子を含み、第一及び第二の電源から電力が供給されて動作する半導体装置であって、
    ソースが第三の電源に、ゲートが制御ノードに接続されたドライバトランジスタと、
    一端が前記ドライバトランジスタのドレインに他端が第四の電源に接続されたアンチヒューズ素子と、
    前記第一及び第二の電源に接続され、前記アンチヒューズ素子の抵抗値を判定する判定回路と、
    前記第三の電源と前記制御ノードとの間に接続された負荷トランジスタと、前記第二の電源と前記制御ノードとの間に接続された複数の選択トランジスタとで構成されたデコード回路と、
    を備え、
    前記第三及び第四の電源の電圧を、それぞれ前記第一の電源と第二の電源との電圧範囲外の電圧として前記アンチヒューズ素子を導通させることができるように構成されていることを特徴とする半導体装置。
15. 前記第一乃至第四の電源の電圧を、第三の電源、第一の電源、第二の電源、第四の電源の順番に低くなる電圧として前記アンチヒューズ素子を導通させるようにしたことを特徴とする請求項１４記載の半導体装置。
16. 前記第三の電源の電圧と前記第二の電源の電圧とを分圧する負荷電圧生成回路を更に備え、前記負荷電圧生成回路の出力が前記負荷トランジスタのゲートに接続されていることを特徴とする請求項１４又は１５記載の半導体装置。
17. 前記アンチヒューズ素子は、前記一端にゲートが、前記他端にソースとドレインが接続されたＭＯＳトランジスタであることを特徴とする請求項１４乃至１６いずれか１項記載の半導体装置。
18. 前記判定回路は、ソース・ドレインの一方が前記アンチヒューズ素子の一端に接続され他方が前記判定回路の電位判定ノードに接続された入力トランジスタを備え、前記ドライバトランジスタ及び前記入力トランジスタが高耐圧ＭＯＳトランジスタで構成され、前記アンチヒューズ素子が、低耐圧ＭＯＳトランジスタで構成されていることを特徴とする請求項１４乃至１７いずれか１項記載の半導体装置。
19. 前記入力トランジスタのゲートが、判定クロック信号に接続され、前記判定回路は、前記判定クロック信号に同期して判定結果をラッチすることを特徴とする請求項１８記載の半導体装置。
20. 前記半導体装置が、メモリセルアレイと、前記メモリセルアレイのメモリセルに対して外部からのアクセスを制御する周辺回路とをさらに備え、前記アンチヒューズ素子が、前記周辺回路に用いられるＭＯＳトランジスタと同一構成のＭＯＳトランジスタで構成されていることを特徴とする請求項１４乃至１９いずれか１項記載の半導体装置。
21. 判定電流調整信号が前記判定回路に接続され、前記判定回路が、前記判定電流調整信号により調整された電流を前記アンチヒューズ素子に流し込み、生じた電位差により判定を行うことを特徴とする請求項１４乃至２０いずれか１項記載の半導体装置。
22. 前記第一の電源の電圧と前記第二の電源の電圧とを分圧する判定電圧生成回路を更に備え、前記判定電圧生成回路が前記判定電流調整信号を出力することを特徴とする請求項２１記載の半導体装置。
23. 前記半導体装置が、半導体基板と複数層の配線層とを備えており、前記アンチヒューズ素子のゲートは、前記複数の配線層のうち、最下層の配線層のみを用いて少なくとも１箇所で前記半導体基板に接続されていることを特徴とする請求項１４乃至２２いずれか１項記載の半導体装置。
24. 前記第一乃至四の電源は、それぞれ第一乃至第四の電源パッドに接続され、前記第一、第二の電源パッドは前記半導体装置の外部に設けられた電源配線に接続され、前記第三、第四の電源パッドは前記半導体装置の外部に設けられた電源配線には接続されずに、前記第三、第四の電源が前記半導体装置の内部で電源電圧を発生する電源電圧発生回路にそれぞれ接続されていることを特徴とする請求項１４乃至２３いずれか１項記載の半導体装置。
25. 第一の電源と、前記第一の電源より低電圧の第二の電源とから電力が供給されて動作する半導体装置であって、
    アンチヒューズ素子と、
    ゲートがそれぞれ選択信号に接続され、それぞれのソースドレインが直列接続された複数のドライブトランジスタと、
    前記第１電源及び第２電源に接続され、前記アンチヒューズ素子の抵抗値を判定する判定回路と、
    を備え、
    第一のノードと、第二のノードとの間に前記直列接続された複数のドライブトランジスタと前記アンチヒューズ素子が直列接続され、
    前記複数のドライブトランジスタがデコード回路を兼ね、前記アンチヒューズ素子を導通させる際には、前記アンチヒューズ素子に直列接続された前記複数のドライブトランジスタが全て導通するように前記各選択信号を選択し、かつ、前記第一のノードに前記第一の電源より高電圧を与え、かつ、前記第二のノードに前記第二の電源より低電圧を与えて、前記アンチヒューズ素子を導通させることができるように構成されていることを特徴とする半導体装置。

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