JPH09162365A - ダイナミックランダムアクセスメモリ - Google Patents

Abstract

(57)【要約】 【課題】 メモリキャパシタの絶縁膜等にある潜在的な
不良を顕在化させる、デバイスのスクリーニングを能率
良く行う。 【解決手段】 通常動作モードでは、デコードされたア
ドレス信号Ｙ０〜Ｙ３によって、いずれか一対のビット
線ＢＬ０〜ＢＬ３、（ＢＬ０バー）〜（ＢＬ３バー）の
ビット線対のみが、データ線ＤＬ、（ＤＬバー）に接続
される。一方、ストレス印加信号ＢＴＭが“１”となる
ストレス印加モードでは、すべてのビット線ＢＬ０〜Ｂ
Ｌ３、（ＢＬ０バー）〜（ＢＬ３バー）が、データ線Ｄ
Ｌ又は（ＤＬバー）に接続され、ワード線ＷＬ０〜ＷＬ
３で選択される、同時に４つのメモリセルＭＣにストレ
スを加えるためのビットデータの書き込みがなされる。
ストレスを加えるためのビットデータの書き込みを能率
良く行うことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、蓄積電荷によって
ビットデータを記憶する、マトリックス状に配置された
メモリキャパシタを用いたメモリセルを、行デコーダで
駆動されたワード線、及び列セレクタで選択されたビッ
ト線によって選択し、該ビット線を経て書き込みアクセ
ス、及び読み出しアクセスを行うようにしたダイナミッ
クランダムアクセスメモリに係り、特に、メモリキャパ
シタを形成する絶縁膜や、アクセストランジスタのゲー
ト酸化膜等に関する潜在的な不良を顕在化させるため
の、これら絶縁膜や酸化膜等に実際に電圧を印加してス
トレスをかけてなされる、デバイスのスクリーニングに
際し、該電圧印加を能率よく行うことで、初期不良のス
クリーニングを能率よく行うことができるダイナミック
ランダムアクセスメモリに関する。

【０００２】

【従来の技術】従来から用いられているＲＡＭ（random
access memory）には、ダイナミックランダムアクセス
メモリ（dynamic random access memory：以降、ＤＲＡ
Ｍと称する）がある。このＤＲＡＭでは、各メモリセル
が備えるメモリキャパシタに蓄積された電荷によって、
ビットデータを記憶する。ＤＲＡＭでは、メモリキャパ
シタの蓄積電荷の有無や多寡によって、ビットデータを
記憶するようにしている。又、ＤＲＡＭでは、マトリッ
クス状に配置されたこのようなメモリセルを、行デコー
ダで駆動されたワード線、及び列セレクタで選択された
ビット線によって選択し、該ビット線を経て書き込みア
クセス、及び読み出しアクセス、更にはリフレッシュ動
作を行うようにしている。

【０００３】ＤＲＡＭでは、記憶するビットデータに応
じた蓄積電荷が、ＭＯＳ（metal oxide semiconductor
）トランジスタの漏れ電流や、半導体基板表面での再
結合により、時間経過に従って減少する。このため、Ｄ
ＲＡＭでは、一定周期で各メモリセルに対してリフレッ
シュ動作を行うことが特徴となっている。

【０００４】図１は、従来から用いられている一般的な
ＤＲＡＭの構成を示すブロック図である。

【０００５】この図１において、メモリセルＭＣがマト
リックス状に配置され、メモリマトリックスを構成して
いる。このようなメモリマトリックスに対して、この図
１では図示が省略されている行デコーダで駆動されるワ
ード線ＷＬ０〜ＷＬ３、及び、列セレクタ１２で選択さ
れたビット線ＢＬ０〜ＢＬ３、（ＢＬ０バー）〜（ＢＬ
３バー）によって、所望のメモリセルが選択され、該ビ
ット線ＢＬ０〜ＢＬ３、（ＢＬ０バー）〜（ＢＬ３バ
ー）を経て書き込みアクセス、及び読み出しアクセス、
あるいはリフレッシュ動作のアクセスがなされる。

【０００６】ここで、書き込みアクセスの際には、入力
データＤＩは、入力バッファ２２及びデータ線ＤＬ、
（ＤＬバー）を経て列セレクタ１２へ入力され、該列セ
レクタ１２にて選択されている１対のビット線ＢＬ０〜
ＢＬ３、（ＢＬ０バー）〜（ＢＬ３バー）へと伝達され
る。

【０００７】一方、読み出しアクセスの際には、読み出
し対象となる所望のメモリセルＭＣに記憶されるビット
データが、列セレクタ１２にて選択されたビット線ＢＬ
０〜ＢＬ３、（ＢＬ０バー）〜（ＢＬ３バー）を経て該
列セレクタ１２へと入力され、データ線ＤＬ、（ＤＬバ
ー）及び読み出し回路２４を経て当該ＤＲＡＭの外部へ
と、出力データＤＯとしてビットデータが読み出され
る。このような読み出しアクセスの際に、ビット線ＢＬ
０〜ＢＬ３、（ＢＬ０バー）〜（ＢＬ３バー）にある、
選択されたメモリセルＭＣに記憶されるビットデータ
は、センスアンプタイミング回路１４が出力するセンス
信号ＳＥによって制御されるセンスアンプＳＡによって
増幅される。

【０００８】ここで、図１に示されるメモリセルＭＣ
は、図２に示されるように、アクセストランジスタＴＧ
とメモリキャパシタＣＭとによって構成されている。
又、このようなメモリセルＭＣの集積回路上での断面
は、例えば図５に示す通りである。ここで、Ｖｐはプレ
ート電位であり、例えば図１のプレート電圧供給回路１
６Ａによって供給される。

【０００９】ここで、図５において、符号３２、３４、
３６及び４２によって、図２に示されるアクセストラン
ジスタＴＧが半導体基板１上に構成される。符号３２及
び符号３４はソース領域あるいはドレイン領域である。
符号３６はゲートである。符号４２は絶縁膜であり、ゲ
ート酸化膜である。又、この図５において、符号３４、
４４及び３８によって、図２のメモリキャパシタＣＭが
半導体基板１上に構成される。ここで、符号３４及び３
８は、メモリキャパシタＣＭの電極となる。又、符号４
４は絶縁膜である。

【００１０】ここで、符号４２及び４４の絶縁膜に何ら
かの欠陥が存在すると、ＤＲＡＭの動作に様々な障害を
生じてしまう。例えば、符号４４の絶縁膜に欠陥があ
り、符号３４及び３８の電極間が電気的に導通してしま
うと、ビットデータを記憶する蓄積電荷を貯えることが
できなくなってしまう。

【００１１】このようなＤＲＡＭの欠陥には、既に何ら
かの障害を生じてしまっている顕在化された欠陥と、未
だ実際の障害は生じていないものの、将来何らかの障害
を生じてしまう潜在的な欠陥がある。この潜在的な欠陥
には、例えば図５の符号４４の絶縁膜の劣化があり、長
時間に亘って使用していくと劣化が促進され、最終的に
符号３４及び３８の電極間が導通してしまい、実際の障
害を生じてしまうというものがある。

【００１２】一般に、半導体デバイスの信頼性を確保す
るため、このような潜在的な欠陥を有する半導体デバイ
スをスクリーニングする必要がある。該スクリーニング
は、潜在的な欠陥を実際の不良として露呈させ、顕在化
させることで、潜在的な欠陥を有する半導体デバイスを
除去するというものである。

【００１３】又、このようなスクリーニングとしては、
電界加速方法や、温度加速方法がある。又、これら電界
加速方法及び温度加速方法を同時に実現する、バーンイ
ンが多用されている。

【００１４】電界加速方法では、メモリセルのメモリキ
ャパシタに印加される電圧を、通常動作時に比べて上昇
させながらスクリーニングを行う。ＤＲＡＭでは、通常
動作時には、メモリセルのメモリキャパシタの容量を形
成するプレート、即ち図５の符号３８に示される電極に
は、電源電圧Ｖｃｃの半分の（Ｖｃｃ／２）の電位が印
加されているのが一般的である。このようなＤＲＡＭに
おいて、電界加速方法でスクリーニングを行うためのス
トレス印加モードでは、このようなプレートに印加する
電位を、通常動作時で（Ｖｃｃ／２）を印加する際より
も、該メモリキャパシタの電極間に大きな電位差が生じ
る電位とし、例えば電圧ＶｃｃやグランドＶｓｓの電位
をプレートに印加する。又、このような電界加速方法で
は、例えばこのようにメモリキャパシタの電極間に大き
な電位差を生じさせながら、全メモリセルをアドレス順
に順次スキャンしてアクセスするため、ワード線を順々
に駆動する。

【００１５】ここで、前述の通常動作モードについて考
える。該通常動作モードにおいて、プレート電位を（Ｖ
ｃｃ／２）とする。すると、メモリセルに“１”のビッ
トデータを書き込む場合には、図５の符号３４の電荷蓄
積ノードはＶｃｃとなるため、メモリキャパシタの絶縁
膜の両端間にかかる電圧（電位差）は（Ｖｃｃ／２）で
ある。一方、“０”のビットデータを書き込んだ場合に
は、電荷蓄積ノードはＶｓｓ（０Ｖ）となるので、メモ
リキャパシタの絶縁膜の両端間にかかる電圧は（−（Ｖ
ｃｃ／２））となる。従って、通常動作モードにおける
メモリキャパシタの絶縁膜にかかるストレスは、（Ｖｃ
ｃ／２）となる。

【００１６】これに対して、例えば図３に示す如くプレ
ート電圧ＶｐをＶｃｃとする、前述のストレス印加モー
ドについて考える。この場合は次の通りである。即ち、
メモリセルに“１”のビットデータを書き込んだ場合に
は、電荷蓄積ノードはＶｃｃとなるので、メモリキャパ
シタの絶縁膜の両端間にかかる電圧は０Ｖとなる。一
方、“０”のビットデータを書き込んだ場合には、電荷
蓄積ノードはＶｓｓ（０Ｖ）となるので、メモリキャパ
シタの絶縁膜の両端間にかかる電圧はＶｃｃとなる。従
って、このようにプレート電圧ＶｐをＶｃｃとする場
合、メモリキャパシタの絶縁膜に印加されるストレスは
Ｖｃｃとなる。

【００１７】次に、プレート電位をＶｓｓとする、前述
のストレス印加モードについて考える。この場合は次の
通りとなる。即ち、メモリセルに“１”のビットデータ
を書き込んだ場合には、電荷蓄積ノードはＶｃｃとなる
ので、メモリキャパシタの絶縁膜の両端間にかかる電圧
はＶｃｃとなる。一方、“０”のビットデータを書き込
んだ場合には、電荷蓄積ノードは０Ｖとなるので、メモ
リキャパシタの絶縁膜の両端間にかかる電圧は０Ｖとな
る。従って、プレート電位ＶｐがこのようにＶｓｓの場
合には、メモリキャパシタの絶縁膜のストレスはＶｃｃ
となる。

【００１８】このように、図３や図４に示されるように
ストレス印加モードでＶｃｃや、Ｖｓｓのプレート電位
を印加すれば、図２に示される通常動作時の２倍のスト
レスをメモリキャパシタの絶縁膜に印加することができ
る。従って、潜在的な欠陥が絶縁膜にある場合にも、こ
のようなストレス印加モードでの、通常動作時より強い
ストレスによって、欠陥の露呈を能率良く行うことがで
き、スクリーニングの能率を向上することができる。

【００１９】

【発明が解決しようとする課題】ここで、図２〜図５に
示されるようなメモリセルのメモリキャパシタにおい
て、潜在的な欠陥が顕在化され始め、該メモリキャパシ
タの絶縁膜が破壊され始めて、該絶縁膜に微小リーク電
流が流れ始める場合について考える。

【００２０】ＤＲＡＭのバーンイン等、電界加速方法で
は、メモリセルに対してアドレス順に順次アクセスし
て、“１”や“０”のビットデータを順次書き込んでい
く。従って、各メモリセルでのビットデータの書き込み
の間、即ち、書き込み後から次の書き込みまでの間で
は、メモリキャパシタの電荷蓄積ノードはフローティン
グ状態となり、メモリキャパシタの絶縁膜に印加される
電圧は、該メモリキャパシタの蓄積電荷のみに依存す
る。

【００２１】ここで、絶縁膜の潜在的な欠陥が顕在化さ
れ始めて、絶縁膜に微小リーク電流が流れていると、こ
のようなメモリキャパシタの蓄積電荷が失われてしまう
ため、メモリキャパシタの絶縁膜にかかる電圧が緩和さ
れ、又ストレスは緩和されてしまう。従って、このよう
な微小リーク電流があると、潜在的な欠陥の顕在化は緩
和されてしまい、破壊し始めた絶縁膜を完全に破壊する
ことができなくなってしまったり、あるいは、絶縁膜が
完全に破壊されるまでに至るまでの時間が非常に長くな
ってしまう。

【００２２】なお、このような電界加速方法において、
全メモリセルに対して順次ビットデータを書き込むこと
を繰り返し行う間に、アクセルされるセルと同一行のワ
ード線に属するメモリセルではリフレッシュ動作が行わ
れる。しかしながら、メモリキャパシタの絶縁膜に微小
リーク電流が流れて、記憶するビットデータが失われた
り、失われかけていると、リフレッシュ動作によって
も、再びメモリキャパシタに蓄積電荷が補われなくなっ
てしまい、メモリキャパシタの絶縁膜にかかる電圧は維
持されず、ストレスが維持されなくなってしまう。実際
に再びそのメモリセルに対して、アドレス順のビットデ
ータの書き込みがなされるまで、当該メモリセルはスト
レスの無い状態が続くことになってしまう。

【００２３】本発明は、前記従来の問題点を解決するべ
くなされたもので、メモリキャパシタを形成する絶縁膜
や、アクセストランジスタのゲート酸化膜等に関する潜
在的な不良を顕在化させるための、これら絶縁膜や酸化
膜等に実際に電圧を印加してストレスをかけてなされ
る、デバイスのスクリーニングに際し、該電圧印加を能
率よく行うことで、初期不良のスクリーニングを能率よ
く行うことができるＤＲＡＭを提供することを目的とす
る。

【００２４】

【課題を解決するための手段】本発明は、蓄積電荷によ
ってビットデータを記憶する、マトリックス状に配置さ
れたメモリキャパシタを用いたメモリセルを、行デコー
ダで駆動されたワード線、及び列セレクタで選択された
ビット線によって選択し、該ビット線を経て書き込みア
クセス、及び読み出しアクセスを行うようにしたダイナ
ミックランダムアクセスメモリにおいて、通常動作モー
ド、あるいは潜在的な不良のスクリーニングを行うため
のストレス印加モードのいずれかの設定をするモード選
択回路と、前記通常動作モードでは通常プレート電位を
印加し、一方、前記ストレス印加モードでは、前記通常
プレート電位を印加する際よりも前記メモリキャパシタ
に大きな電位差が生じるスクリーニングプレート電位を
印加するプレート電位供給回路と、前記通常動作モード
の書き込みアクセス時に選択されるビット数より多い、
前記メモリキャパシタに対して同時に、蓄積電荷有りの
ビットデータの書き込みを行うスクリーニング書き込み
回路とを備えたことにより、前記課題を解決したもので
ある。

【００２５】又、前記ＤＲＡＭにおいて、前記スクリー
ニング書き込み回路が、少なくとも書き込みアクセスに
用いるために、当該ダイナミックランダムアクセスメモ
リに備えられた全てのビット線を同時に用いて、より多
くの前記メモリキャパシタに対して同時に、蓄積電荷有
りのビットデータの書き込みを行うものであることによ
り、前記課題を解決することができる、前記スクリーニ
ング書き込み回路のより具体的な構成を見いだしたもの
である。

【００２６】以下、図を用いて本発明の作用について簡
単に説明する。

【００２７】図６は、本発明のＤＲＡＭの発明適用部分
の基本的な構成を示すブロック図である。

【００２８】この図６において、メモリセルマトリック
ス部３は、蓄積電荷によってビットデータを記憶する、
メモリキャパシタを用いたメモリセルがマトリックス状
に配置されている。このようなメモリセルは、該メモリ
セルマトリックス部３に設けられているワード線及びビ
ット線によって選択され、アクセスされる。具体的に
は、図示が省略されている行デコーダで駆動されたワー
ド線、及び入出力回路１８にある列セレクタで選択され
たビット線によって、所望のメモリセルが選択され、該
ビット線を経て書き込みアクセス、及び読み出しアクセ
スがなされる。

【００２９】このようなメモリセルマトリックス部３に
対して備えられる、この図６に示されるモード選択回路
１５、プレート電圧供給回路１６及びスクリーニング書
き込み回路１７に、本発明の特徴がある。

【００３０】まず、モード選択回路１５は、通常の書き
込みアクセスや読み出しアクセスを行う通常動作モー
ド、あるいは、前述した電界加速方法等、潜在的な不良
のスクリーニングを行うためのストレス印加モードのい
ずれかのモードの設定を行う。この設定は、当該ＤＲＡ
Ｍの外部からの入力に従って行ってもよい。又、この設
定結果は、プレート電圧供給回路１６及びスクリーニン
グ書き込み回路１７に出力される。

【００３１】次に、プレート電圧供給回路１６では、前
述のようなプレート電位を２種類供給する。具体的に
は、該プレート電圧供給回路１６は、通常動作モードで
は通常プレート電位として、例えば前述の図２に示され
るような（Ｖｃｃ／２）のプレート電位を供給する。一
方、該プレート電圧供給回路１６は、ストレス印加モー
ドでは、通常プレート電位を供給する際よりも、メモリ
キャパシタの絶縁膜に大きな電位差が印加されるスクリ
ーニングプレート電位として、例えば前述の図３のＶｃ
ｃや、前述の図４のＶｓｓのプレート電位を供給する。

【００３２】スクリーニング書き込み回路１７は、通常
動作モードの書き込みアクセス時に選択されるビット数
より多い、複数のメモリセルのメモリキャパシタに対し
て同時に、蓄積電荷ありのビットデータを書き込む。こ
のように蓄積電荷ありのビットデータを書き込むこと
で、メモリセルのメモリキャパシタの絶縁膜には電圧が
印加され、ストレスが加えられる。

【００３３】ここで、本発明において、この蓄積電荷あ
りのビットデータの書き込みは、例えば図３のようなプ
レート電位があれば、“０”のビットデータの書き込み
である。あるいは、例えば図４のようなプレート電位で
あれば、“１”のビットデータの書き込みである。

【００３４】ここで、例えば前述の図１の従来のＤＲＡ
Ｍでは、複数のビット線ＢＬ０〜ＢＬ３、（ＢＬ０バ
ー）〜（ＢＬ３バー）のうちのいずれか１対のみが、デ
ータ線ＤＬ、（ＤＬバー）の１対に対して接続され、１
ビットのメモリセルのみがアクセスされる。従って、こ
のような従来のＤＲＡＭでは、電界加速方法のスクリー
ニングでは、ストレスを加えるためのビットデータの書
き込みについても、１ビットずつ行われている。

【００３５】これに対して、本発明では、スクリーニン
グ書き込み回路１７により複数のメモリセルのメモリキ
ャパシタに対して、同時に、ストレスを加えるためのビ
ットデータの書き込みを行うことができる。従って、本
発明によれば、このように同時に複数のメモリセルに対
して、メモリキャパシタの絶縁膜にストレスを加えるこ
とができるため、アドレス順に全メモリセルに対して順
次このようなビットデータの書き込みを行う際に、その
書き込み頻度を多くすることができる。

【００３６】従って、本発明によれば、潜在的な欠陥の
あるＤＲＡＭのスクリーニングを効果的に行うことがで
き、ＤＲＡＭの信頼性を向上させることができる。又、
このようなスクリーニングにおける作業時間の短縮や、
コストダウンをも図ることができる。

【００３７】又、前述のようにメモリキャパシタの絶縁
膜の潜在的な欠陥が顕在化され始めて、絶縁膜に微小リ
ーク電流が流れ始めるような場合にも、より頻繁にスト
レスを加えるためのビットデータの書き込みを行うこと
ができるため、破壊し始めている絶縁膜に効果的にスト
レスを加えることができ、この潜在的な欠陥をより速や
かに顕在化することができる。

【００３８】

【発明の実施の形態】以下、図を用いて本発明の実施の
形態を詳細に説明する。

【００３９】図７は、本発明が適用されたＤＲＡＭの構
成を示すブロック図である。

【００４０】本実施例は、図１に示される前述の従来の
ＤＲＡＭに対して本発明を適用したものである。

【００４１】図示されるストレス印加信号ＢＴＭは、図
７には図示されない、図６に示されるモード選択回路１
５に相当する回路によって発生されている。図１の従来
のＤＲＡＭでは、このストレス印加信号ＢＴＭがプレー
ト電圧供給回路１６Ａにのみ入力されている。これに対
して、図７の本実施形態では、列セレクタ１２Ａにも、
このストレス印加信号ＢＴＭが入力されている。又、本
実施形態は、この図７に示される列セレクタ１２Ａ及び
プレート電圧供給回路１６Ｂが、前述の図１の従来例の
列セレクタ１２あるいはプレート電圧供給回路１６Ａと
異なることが特徴である。

【００４２】まず、図８及び図９は、それぞれ、本実施
形態に用いられるプレート電圧供給回路１６Ｂの回路図
である。本実施形態では、これら図８及び図９に示され
るプレート電圧供給回路１６Ｂのうち、いずれか一方を
用いる。

【００４３】これら図８及び図９のプレート電圧供給回
路１６Ｂは、まず、ストレス印加信号ＢＴＭが“０”の
通常動作モードでは、プレート電位Ｖｐが、いずれのプ
レート電圧供給回路１６Ｂも（Ｖｃｃ／２）となる。

【００４４】一方、ストレス印加信号ＢＴＭが“１”と
なるストレス印加モードについては次のとおりである、
即ち、ストレス印加モードでは、図８のプレート電圧供
給回路１６Ｂは、Ｖｓｓのプレート電位を供給する。一
方、同じくストレス印加信号ＢＴＭが“１”となるスト
レス印加モードでは、図９に示されるプレート電圧供給
回路１６Ｂは、Ｖｃｃのプレート電位Ｖｐを供給する。

【００４５】図８において、通常動作モードでストレス
印加信号ＢＴＭが“０”であると、ＮチャネルＭＯＳト
ランジスタＴＮ１はオフ状態となり、ＰチャネルＭＯＳ
トランジスタＴＰ１及びＮチャネルＭＯＳトランジスタ
ＴＮ２はともにオン状態となる。従って、この通常動作
モードでは、２つの抵抗Ｒ１によって分圧された、（Ｖ
ｃｃ／２）のプレート電位Ｖｐ、即ち通常プレート電位
が供給される。

【００４６】一方、この図８においてストレス印加モー
ドで“１”のストレス印加信号ＢＴＭが入力されると、
ＮチャネルＭＯＳトランジスタＴＮ１はオン状態とな
り、ＰチャネルＭＯＳトランジスタＴＰ１及びＮチャネ
ルＭＯＳトランジスタＴＮ２は共にオフ状態となる。従
って、プレートＶｐはＶｓｓとなり、スクリーニングプ
レート電位となる。

【００４７】図９において、まず、通常動作モードでス
トレス印加信号ＢＴＭが“０”となると、ＰチャネルＭ
ＯＳトランジスタＴＰ２がオフ状態となり、Ｐチャネル
ＭＯＳトランジスタＴＰ３及びＮチャネルＭＯＳトラン
ジスタＴＮ１が共にオン状態となる。従って、２つの抵
抗Ｒ１にて分圧された、（Ｖｃｃ／２）のプレート電位
Ｖｐが供給され、通常プレート電位が供給される。

【００４８】一方、この図９において、ストレス印加モ
ードでストレス印加信号ＢＴＭが“１”となると、Ｐチ
ャネルＭＯＳトランジスタＴＰ２はオン状態となり、Ｐ
チャネルＭＯＳトランジスタＴＰ３及びＮチャネルＭＯ
ＳトランジスタＴＮ１は共にオフ状態となる。従って、
このストレス印加モードでは、Ｖｃｃのプレート電位Ｖ
ｐが供給され、スクリーニングプレート電位が供給され
る。

【００４９】図１０は、本実施形態に用いられる列セレ
クタ１２Ａを中心とした回路図である。

【００５０】この図１０の１点鎖線内において、図７の
列セレクタ１２Ａの回路が示される。即ち、列セレクタ
１２Ａは、ＮチャネルＭＯＳトランジスタＴ０Ａ〜Ｔ３
Ａ、Ｔ０Ｂ〜Ｔ３Ｂと、ＯＲ論理ゲートＧ０〜Ｇ３とに
よって構成されている。又、列セレクタ１２Ａは、図１
０に図示されないアドレスデコーダを内蔵し、図７に示
されるように外部から入力される列アドレスＣＡを、該
アドレスデコーダによってデコードし、アドレス信号Ｙ
０〜Ｙ３を内部で生成している。

【００５１】この図１０において、通常動作モードでス
トレス印加信号ＢＴＭが“０”であると、デコードされ
たアドレス信号Ｙ０〜Ｙ３に応じて、ＯＲ論理ゲートＧ
０〜Ｇ３のいずれか１つが“１”を出力し、Ｎチャネル
ＭＯＳトランジスタＴ０Ａ〜Ｔ３Ａのいずれか１つがオ
ンとなって、ビット線ＢＬ０〜ＢＬ３のいずれか１本が
データ線ＤＬに接続される。又同時に、“１”を出力す
るＯＲ論理ゲートＧ０〜Ｇ３のいずれか１つに応じて、
ＮチャネルＭＯＳトランジスタＴ０Ｂ〜Ｔ３Ｂのいずれ
か１つがオンとなり、ビット線（ＢＬ０バー）〜（ＢＬ
３バー）のいずれか１本がデータ線（ＤＬバー）に接続
される。

【００５２】一方、ストレス印加モードでストレス印加
信号ＢＴＭが“１”となると、デコードされたアドレス
信号Ｙ０〜Ｙ３にかかわらず、ＯＲ論理ゲートＧ０〜Ｇ
３の全ての出力が“１”となり、ＮチャネルＭＯＳトラ
ンジスタＴ０Ａ〜Ｔ３Ａ、Ｔ０Ｂ〜Ｔ３Ｂは全てオン状
態となり、ビット線ＢＬ０〜ＢＬ３はすべてデータ線Ｄ
Ｌに接続され、ビット線（Ｂ０Ｌバー）〜（ＢＬ３バ
ー）は全てデータ線（ＤＬバー）に接続される。従っ
て、ストレス印加モードでは、行デコーダで駆動された
ワード線ＷＬ０〜ＷＬ３のいずれか１本に接続されるす
べてのメモリセルＭＣ、即ち４個のメモリセルＭＣは、
同時に、データ線ＤＬ、（ＤＬバー）で書き込みアクセ
スが可能となる。

【００５３】ここで、本実施形態では、上記の動作説明
のとおり、ＯＲ論理ゲートＧ０〜Ｇ３を中心とし、Ｎチ
ャネルＭＯＳトランジスタＴ０Ａ〜Ｔ３Ａ、Ｔ０Ｂ〜Ｔ
３Ｂと共に、図６のスクリーニング書き込み回路１７に
相当するものが構成されている。

【００５４】以上説明した通り、本実施形態において
は、通常動作モードでは、ワード線ＷＬ０〜ＷＬ３及び
ビット線ＢＬ０〜ＢＬ３、（ＢＬ０バー）〜（ＢＬ３バ
ー）によって選択され、該選択に応じてデータ線ＤＬ、
（ＤＬバー）に接続される、１つのメモリセルＭＣのみ
がアクセスされる。これに対して、ストレス印加モード
では、メモリセルＭＣのメモリキャパシタの絶縁膜に対
してより高い電圧が印加されるプレート電位Ｖｐを供給
しながら、ワード線ＷＬ０〜ＷＬ３で選択された４つの
メモリセルＭＣに対して、同時に書き込みアクセスが可
能となる。このように同時に４つのメモリセルＭＣに対
して同一のビットデータを書き込むことができるため、
本実施形態は、図１に示された従来のＤＲＡＭに比べ
て、例えば、同時間内では４倍の頻度で各メモリセルＭ
Ｃに対して、メモリキャパシタの絶縁膜に電圧を印加し
てストレスを加えるためのビットデータの書き込みを行
うことができる。

【００５５】従って、本実施形態によれば、メモリキャ
パシタを形成する絶縁膜や、アクセストランジスタのゲ
ート酸化膜等に関する潜在的な不良を顕在化させるため
の、これら絶縁膜や酸化膜等に実際に電圧を印加してス
トレスをかけてなされる、デバイスのスクリーニングに
際し、該電圧印加を能率よく行うことで、初期不良のス
クリーニングを能率よく行うことができるという優れた
効果を得ることができる。

【００５６】

【発明の効果】以上説明した通り、本発明によれば、メ
モリキャパシタを形成する絶縁膜や、アクセストランジ
スタのゲート酸化膜等に関する潜在的な不良を顕在化さ
せるための、これら絶縁膜や酸化膜等に実際に電圧を印
加してストレスをかけてなされる、デバイスのスクリー
ニングに際し、該電圧印加を能率よく行うことで、初期
不良のスクリーニングを能率よく行うことができるＤＲ
ＡＭを提供することができるという優れた効果を得るこ
とができる。

【図面の簡単な説明】

【図１】従来のＤＲＡＭの構成を示すブロック図

【図２】ＤＲＡＭのメモリセルにおいて通常動作モード
で（Ｖｃｃ／２）のプレート電位を印加したときの動作
を示す回路図

【図３】ＤＲＡＭのメモリセルにおいてストレス印加モ
ードでＶｃｃのプレート電位を印加したときの動作を示
す回路図

【図４】ＤＲＡＭのメモリセルにおいてストレス印加モ
ードでＶｓｓのプレート電位を印加したときの動作を示
す回路図

【図５】ＤＲＡＭに用いられるメモリセルの集積回路に
おける断面図

【図６】本発明のＤＲＡＭの要部の基本的な構成を示す
ブロック図

【図７】本発明が適用されたＤＲＡＭの実施形態の構成
を示すブロック図

【図８】前記実施形態に用いられるプレート電圧供給回
路の第１例の回路図

【図９】前記実施形態に用いられるプレート電圧供給回
路の第２例の回路図

【図１０】前記実施形態に用いられる行セレクタを中心
とした回路図

【符号の説明】

１…半導体基板 ３…メモリセルマトリックス部 １２、１２Ａ…列セレクタ １４…センスアンプタイミング回路 １５…モード選択回路 １６、１６Ａ、１６Ｂ…プレート電圧供給回路 １７…スクリーニング書き込み回路 １８…入出力回路 ２２…入力バッファ ２４…読み出し回路 ＭＣ…メモリセル ＳＡ…センスアンプ ＴＧ…アクセストランジスタ ＣＭ…メモリキャパシタ Ｔ０Ａ〜Ｔ３Ａ、Ｔ０Ｂ〜Ｔ３Ｂ…ＮチャネルＭＯＳト
ランジスタ Ｇ０〜Ｇ３…ＯＲ論理ゲート ＷＬ０〜ＷＬ３…ワード線 ＢＬ０〜ＢＬ３、（ＢＬ０バー）〜（ＢＬ３バー）…ビ
ット線 ＤＬ、（ＤＬバー）…データ線 Ｖｐ…プレート電位 ＳＥ…センス信号 ＢＴＭ…ストレス印加信号 ＤＩ…入力データ ＤＯ…出力データ ＣＡ…列アドレス Ｙ０〜Ｙ３…アドレス信号

Claims (2)

【特許請求の範囲】
1. 【請求項１】蓄積電荷によってビットデータを記憶す
   る、マトリックス状に配置されたメモリキャパシタを用
   いたメモリセルを、行デコーダで駆動されたワード線、
   及び列セレクタで選択されたビット線によって選択し、
   該ビット線を経て書き込みアクセス、及び読み出しアク
   セスを行うようにしたダイナミックランダムアクセスメ
   モリにおいて、 通常動作モード、あるいは潜在的な不良のスクリーニン
   グを行うためのストレス印加モードのいずれかの設定を
   するモード選択回路と、 前記通常動作モードでは通常プレート電位を印加し、一
   方、前記ストレス印加モードでは、前記通常プレート電
   位を印加する際よりも前記メモリキャパシタに大きな電
   位差が生じるスクリーニングプレート電位を印加するプ
   レート電位供給回路と、 前記通常動作モードの書き込みアクセス時に選択される
   ビット数より多い、前記メモリキャパシタに対して同時
   に、蓄積電荷有りのビットデータの書き込みを行うスク
   リーニング書き込み回路とを備えたことを特徴とするダ
   イナミックランダムアクセスメモリ。
2. 【請求項２】請求項１において、前記スクリーニング書
   き込み回路が、 少なくとも書き込みアクセスに用いるために、当該ダイ
   ナミックランダムアクセスメモリに備えられた全てのビ
   ット線を同時に用いて、より多くの前記メモリキャパシ
   タに対して同時に、蓄積電荷有りのビットデータの書き
   込みを行うものであることを特徴とするダイナミックラ
   ンダムアクセスメモリ。