JP2000353398A - 集積メモリおよびメモリに対する作動方法 - Google Patents
集積メモリおよびメモリに対する作動方法Info
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 同一の論理情報の同時の書き込みが複数のメ
モリセルにおいて簡単に行われる集積メモリを提供す
る。 【解決手段】 集積メモリは、ビット線ＢＬｉ、ワード
線ＷＬｋ、プレート電極線ＰＬｉの交点に配置されてい
るメモリセルＭＣを有している。第１の作動モードにお
いてプレート電極線ＰＬｉは書き込みアクセスの期間一
定のプレート電極電位ＶＰＬに留まっている。第２の作
動モードにおいてビット線はプレート電極電位ＶＰｌに
留まり、一方プレート電極線ＰＬｉは、プレート電極電
位ＶＰＬとは異なっている所定の電位VFをとる。
モリセルにおいて簡単に行われる集積メモリを提供す
る。 【解決手段】 集積メモリは、ビット線ＢＬｉ、ワード
線ＷＬｋ、プレート電極線ＰＬｉの交点に配置されてい
るメモリセルＭＣを有している。第１の作動モードにお
いてプレート電極線ＰＬｉは書き込みアクセスの期間一
定のプレート電極電位ＶＰＬに留まっている。第２の作
動モードにおいてビット線はプレート電極電位ＶＰｌに
留まり、一方プレート電極線ＰＬｉは、プレート電極電
位ＶＰＬとは異なっている所定の電位VFをとる。
Description
【０００１】
【発明の属する技術分野】本発明は、ビット線と、ワー
ド線と、プレート電極線とを有する集積メモリ並びに相
応のメモリに対する相応の作動方法に関する。
ド線と、プレート電極線とを有する集積メモリ並びに相
応のメモリに対する相応の作動方法に関する。
【０００２】
【従来の技術】論文“The Charge-Share Modified (CS
M) Precharge-Level Architecture forHigh-Speed and
Low-Power Ferroelectric Memory”H. Fujisawa et al.
著、IEEE Journal of Solid-State circuits, Vol. 3
2, NO. 5, May 1997, P. 655. ff 掲載に、タイプＦｅ
ＲＡＭないしＦＲＡＭの強磁性メモリが記載されてい
る。これは、ＤＲＡＭ（Dynamic Random Access Memori
es）に類似して構成されているメモリだが、そのメモリ
セルは強誘電体を備えたメモリキャパシタを有してい
る。メモリセルはワード線とビット線との交点に配置さ
れている。メモリキャパシタの電極はプレート電極電位
に接続されている。固定のプレート電極電位は、ＦＲＡ
Ｍの２つの給電電位の間の真ん中にある。プレート電極
電位が一定に保持されずに、パルス化される（いわゆる
「パルスド・プレート・コンセプト」（Pulsed Plate-K
onzept）ＦＲＡＭとは異なって、上記の論文に記載の、
一定のプレート電極電位を有するコンセプトは一般に
「ＶＤＤ／２コンセプト」とも称される。
M) Precharge-Level Architecture forHigh-Speed and
Low-Power Ferroelectric Memory”H. Fujisawa et al.
著、IEEE Journal of Solid-State circuits, Vol. 3
2, NO. 5, May 1997, P. 655. ff 掲載に、タイプＦｅ
ＲＡＭないしＦＲＡＭの強磁性メモリが記載されてい
る。これは、ＤＲＡＭ（Dynamic Random Access Memori
es）に類似して構成されているメモリだが、そのメモリ
セルは強誘電体を備えたメモリキャパシタを有してい
る。メモリセルはワード線とビット線との交点に配置さ
れている。メモリキャパシタの電極はプレート電極電位
に接続されている。固定のプレート電極電位は、ＦＲＡ
Ｍの２つの給電電位の間の真ん中にある。プレート電極
電位が一定に保持されずに、パルス化される（いわゆる
「パルスド・プレート・コンセプト」（Pulsed Plate-K
onzept）ＦＲＡＭとは異なって、上記の論文に記載の、
一定のプレート電極電位を有するコンセプトは一般に
「ＶＤＤ／２コンセプト」とも称される。
【０００３】公知のＦＲＡＭの１トランジスタ／１キャ
パシタメモリセルはそのメモリキャパシタの強誘電体の
異なった分極によって異なった論理状態を記憶する。導
電している選択トランジスタにおいてメモリキャパシタ
の２つの電極に同じ電位が加わっているとき、すなわち
メモリキャパシタを介して電圧０が加わっているとき、
分極、ひいてはメモリセルの記憶された論理状態の影響
は生じない。例えば、同じワード線に接続されている複
数のメモリセルのうち、読み出しアクセスが行われるべ
きである１つのワード線を選択するために、上掲の論文
には、選択されたビット線を除いて、すべてのビット線
を一定のプレート電極電位にプリロードすることが記載
されている。選択されないビット線がメモリセルの選択
トランジスタを介してメモリキャパシタの一方の電極に
接続されると、このメモリキャパシタにおいて２つの電
極にプレート電極電位が加わりかつそのメモリ内容は影
響されない。しかし選択されたビット線はプレート電極
電位とは異なっている電位にされ、その結果これに接続
されているメモリセルのメモリキャパシタを介して電圧
が降下する。このために、このメモリキャパシタと選択
されたビット線路との間の電荷は平衡状態になる。ここ
でこの平衡状態によって、選択されたビット線の電位は
メモリキャパシタの分極状態に依存して異なって影響を
受ける。読み出し増幅器がこのようにして読み出された
論理情報を増幅する。
パシタメモリセルはそのメモリキャパシタの強誘電体の
異なった分極によって異なった論理状態を記憶する。導
電している選択トランジスタにおいてメモリキャパシタ
の２つの電極に同じ電位が加わっているとき、すなわち
メモリキャパシタを介して電圧０が加わっているとき、
分極、ひいてはメモリセルの記憶された論理状態の影響
は生じない。例えば、同じワード線に接続されている複
数のメモリセルのうち、読み出しアクセスが行われるべ
きである１つのワード線を選択するために、上掲の論文
には、選択されたビット線を除いて、すべてのビット線
を一定のプレート電極電位にプリロードすることが記載
されている。選択されないビット線がメモリセルの選択
トランジスタを介してメモリキャパシタの一方の電極に
接続されると、このメモリキャパシタにおいて２つの電
極にプレート電極電位が加わりかつそのメモリ内容は影
響されない。しかし選択されたビット線はプレート電極
電位とは異なっている電位にされ、その結果これに接続
されているメモリセルのメモリキャパシタを介して電圧
が降下する。このために、このメモリキャパシタと選択
されたビット線路との間の電荷は平衡状態になる。ここ
でこの平衡状態によって、選択されたビット線の電位は
メモリキャパシタの分極状態に依存して異なって影響を
受ける。読み出し増幅器がこのようにして読み出された
論理情報を増幅する。
【０００４】上述のメモリへの書き込みアクセスの場合
も、メモリセルにアクセスされるべきではないビット線
はプレート電極電位に保持される。これに対して、読み
出し増幅器によって、そのメモリセルが書き込まれるべ
きその都度選択されたビット線の電位が、プレート電極
電位とは異なっている相応の書き込み電位にされる。論
理０を書き込むために、選択されたビット線は例えばア
ースに放電されかつ論理１を書き込むためにそれは正の
給電電位の値にされる。
も、メモリセルにアクセスされるべきではないビット線
はプレート電極電位に保持される。これに対して、読み
出し増幅器によって、そのメモリセルが書き込まれるべ
きその都度選択されたビット線の電位が、プレート電極
電位とは異なっている相応の書き込み電位にされる。論
理０を書き込むために、選択されたビット線は例えばア
ースに放電されかつ論理１を書き込むためにそれは正の
給電電位の値にされる。
【０００５】所定の使用、例えばテストモードにおい
て、多数のメモリセルに同じ情報を書き込むことが必要
である。簡単なメモリテストは例えば、全部のメモリセ
ルにおいて論理１を書き込みかつこれらを引き続いて再
び読み出すようにすることができる。
て、多数のメモリセルに同じ情報を書き込むことが必要
である。簡単なメモリテストは例えば、全部のメモリセ
ルにおいて論理１を書き込みかつこれらを引き続いて再
び読み出すようにすることができる。
【０００６】
【発明が解決しようとする課題】上掲の論文に記載され
たメモリにおけるこの形式のテストを実施するために、
すべてのメモリセルは順次書き込まれなければならな
い。というのは、同時には常に、ワード線の１つおよび
ビット線の１つ、ひいてはこれらの交点に存在する１つ
のメモリセルしか選択することができないからである。
たメモリにおけるこの形式のテストを実施するために、
すべてのメモリセルは順次書き込まれなければならな
い。というのは、同時には常に、ワード線の１つおよび
ビット線の１つ、ひいてはこれらの交点に存在する１つ
のメモリセルしか選択することができないからである。
【０００７】
【課題を解決するための手段および発明の効果】本発明
の課題は、同一の論理情報の同時の書き込みが複数のメ
モリセルにおいて簡単に行われる集積メモリを提供する
ことである。この課題は、請求項１に記載の集積メモリ
並びに請求項８に記載の集積メモリの作動方法によって
解決される。本発明の有利な実施形態および改良例は従
属請求項の対象である。本発明の集積メモリは第１の作
動モードおよび第２の作動モードを有している。第１の
作動モードにおいて、プレート電極線は一定のプレート
電極電位を有しかつビット線は、メモリセルの１つに対
してアクセスが行われない限り、同様にプレート電極電
位を有している。メモリセルの１つへの書き込みアクセ
スの際、これに接続されているビット線は第１の論理状
態を書き込むために、プレート電極電位より小さい第１
の電位をとり、かつ第２の論理状態を書き込むためにプ
レート電極電位より大きい第２の電位をとる。第２の作
動モードにおいてビット線は基本的にプレート電極電位
を有しておりかつ書き込みアクセスの際プレート電極線
の少なくとも１つが、プレート電極電位とは異なってい
る所定の電位をとる。
の課題は、同一の論理情報の同時の書き込みが複数のメ
モリセルにおいて簡単に行われる集積メモリを提供する
ことである。この課題は、請求項１に記載の集積メモリ
並びに請求項８に記載の集積メモリの作動方法によって
解決される。本発明の有利な実施形態および改良例は従
属請求項の対象である。本発明の集積メモリは第１の作
動モードおよび第２の作動モードを有している。第１の
作動モードにおいて、プレート電極線は一定のプレート
電極電位を有しかつビット線は、メモリセルの１つに対
してアクセスが行われない限り、同様にプレート電極電
位を有している。メモリセルの１つへの書き込みアクセ
スの際、これに接続されているビット線は第１の論理状
態を書き込むために、プレート電極電位より小さい第１
の電位をとり、かつ第２の論理状態を書き込むためにプ
レート電極電位より大きい第２の電位をとる。第２の作
動モードにおいてビット線は基本的にプレート電極電位
を有しておりかつ書き込みアクセスの際プレート電極線
の少なくとも１つが、プレート電極電位とは異なってい
る所定の電位をとる。
【０００８】すなわち本発明のメモリは第１の作動モー
ドにおいて公知のＦＲＡＭのように、ひいては上掲の文
献（H. Fujisawa et al.）に記載されているように振る
舞う、すなわちメモリセルへの書き込みアクセスはビッ
ト線の電位の変化によって行われるが、第２の作動モー
ドにおいて情報の書き込みはビット線の電位の変化によ
ってではなくて、プレート電極線の電位の変化によって
行われる。すなわち、本発明のメモリは第１の作動モー
ドにおいて、ＶＤＤ／２コンセプトに従って作動される
従来のメモリのように動作する一方、第２の作動モード
において、プレート電極線に接続されている、書き込む
べきそのメモリキャパシタの電極はもはや一定のプレー
ト電極電位に接続されておらず、それとは異なっている
所定の電位に接続されている。すなわち、第１の作動モ
ードにおいて、メモリセルに新しい論理状態を書き込み
むために必要な、それぞれのメモリキャパシタに対する
電圧はそれぞれのビット線の電位の変化によって発生さ
れる一方、プレート電極線の電位は一定に保持される。
これに対して、第２の作動モードにおいて、必要な書き
込み電圧の発生はメモリキャパシタを介してビット線の
電位の一定保持および相応のプレート電極線の電位の、
一定のプレート電極電位とは異なっている値への変化に
よって行われる。
ドにおいて公知のＦＲＡＭのように、ひいては上掲の文
献（H. Fujisawa et al.）に記載されているように振る
舞う、すなわちメモリセルへの書き込みアクセスはビッ
ト線の電位の変化によって行われるが、第２の作動モー
ドにおいて情報の書き込みはビット線の電位の変化によ
ってではなくて、プレート電極線の電位の変化によって
行われる。すなわち、本発明のメモリは第１の作動モー
ドにおいて、ＶＤＤ／２コンセプトに従って作動される
従来のメモリのように動作する一方、第２の作動モード
において、プレート電極線に接続されている、書き込む
べきそのメモリキャパシタの電極はもはや一定のプレー
ト電極電位に接続されておらず、それとは異なっている
所定の電位に接続されている。すなわち、第１の作動モ
ードにおいて、メモリセルに新しい論理状態を書き込み
むために必要な、それぞれのメモリキャパシタに対する
電圧はそれぞれのビット線の電位の変化によって発生さ
れる一方、プレート電極線の電位は一定に保持される。
これに対して、第２の作動モードにおいて、必要な書き
込み電圧の発生はメモリキャパシタを介してビット線の
電位の一定保持および相応のプレート電極線の電位の、
一定のプレート電極電位とは異なっている値への変化に
よって行われる。
【０００９】本発明のメモリは、該メモリでは簡単に同
一の情報が同時に複数のメモリセルに書き込むことがで
きるという利点を有している。このことは同時に、所属
のプレート電極線がプレート電極電位とは異なっている
所定の電位をとるすべてのメモリセルにおいて行われ
る。極端な場合には、メモリのすべてのプレート電極線
は同時に所定の電位をとることができ、その結果すべて
のメモリセルにおいて同時に同一の論理情報が書き込ま
れる。
一の情報が同時に複数のメモリセルに書き込むことがで
きるという利点を有している。このことは同時に、所属
のプレート電極線がプレート電極電位とは異なっている
所定の電位をとるすべてのメモリセルにおいて行われ
る。極端な場合には、メモリのすべてのプレート電極線
は同時に所定の電位をとることができ、その結果すべて
のメモリセルにおいて同時に同一の論理情報が書き込ま
れる。
【００１０】プレート電極線が関連するセルプレート電
極の構成部分であり、従って関連する面を形成している
ことも可能である。この場合このセルプレート電極の電
位の変化によって、すべてのプレート電極線およびこれ
に接続されている、メモリキャパシタの電極は同時に、
変化した電位にされる。
極の構成部分であり、従って関連する面を形成している
ことも可能である。この場合このセルプレート電極の電
位の変化によって、すべてのプレート電極線およびこれ
に接続されている、メモリキャパシタの電極は同時に、
変化した電位にされる。
【００１１】
【発明の実施の形態】実施の形態によれば、所定の電位
は、ビット線が第１の作動モードにおいて書き込みアク
セスの際にとる第１の電位または第２の電位である。所
定の電位が第１の電位に等しい場合には、第２の作動モ
ードにおける書き込みアクセスの際に第２の論理状態が
相応のメモリセルに書き込まれる。所定の電位が第２の
電位に等しい場合には、第１の論理状態が相応のメモリ
セルに書き込まれる。択一的な実施の形態によれば、所
定の電位はプレート電極電位と、第１の電位または第２
の電位との間にある。この結果として、第１の論理状態
ないし第２の論理状態はその完全なレベルによって相応
のメモリセルに書き込まれるのではなくて、弱められた
レベルによって書き込まれる。このようにして、有利に
は、メモリセルのエージングがシミュレートされ、その
結果として同様にこれらのメモリセルに記憶されている
信号の弱体化が行われる。完全な信号レベルによって書
き込まれない論理状態によるエージングのシミュレーシ
ョンによって、有利にも、連続テストのために必要であ
る時間が短縮される。このことは、メモリセルが、完全
な信号レベルによる書き込みが行われる従来のメモリに
おいては発生する漏れ電流に基づいて比較的長い時間間
隔後に漸く「弱められる」ビットによって既に書き込ま
れることによる。
は、ビット線が第１の作動モードにおいて書き込みアク
セスの際にとる第１の電位または第２の電位である。所
定の電位が第１の電位に等しい場合には、第２の作動モ
ードにおける書き込みアクセスの際に第２の論理状態が
相応のメモリセルに書き込まれる。所定の電位が第２の
電位に等しい場合には、第１の論理状態が相応のメモリ
セルに書き込まれる。択一的な実施の形態によれば、所
定の電位はプレート電極電位と、第１の電位または第２
の電位との間にある。この結果として、第１の論理状態
ないし第２の論理状態はその完全なレベルによって相応
のメモリセルに書き込まれるのではなくて、弱められた
レベルによって書き込まれる。このようにして、有利に
は、メモリセルのエージングがシミュレートされ、その
結果として同様にこれらのメモリセルに記憶されている
信号の弱体化が行われる。完全な信号レベルによって書
き込まれない論理状態によるエージングのシミュレーシ
ョンによって、有利にも、連続テストのために必要であ
る時間が短縮される。このことは、メモリセルが、完全
な信号レベルによる書き込みが行われる従来のメモリに
おいては発生する漏れ電流に基づいて比較的長い時間間
隔後に漸く「弱められる」ビットによって既に書き込ま
れることによる。
【００１２】実施の形態によれば、集積メモリはメモリ
の外部から所定の電位を供給するための接続面を有して
いる。このことは、所定の電位の値を任意に選択しかつ
メモリの作動の期間に、変化することもできるという利
点を有している。
の外部から所定の電位を供給するための接続面を有して
いる。このことは、所定の電位の値を任意に選択しかつ
メモリの作動の期間に、変化することもできるという利
点を有している。
【００１３】本発明の実施の形態によれば、メモリは、
ワード線デコーダの出力側をワード線のそれぞれ１つに
接続するワード線ドライバと、第１の作動モードにおい
てワード線ドライバに対して第１の給電電圧を発生する
ための電圧発生器とを有している。更に、メモリは、第
２の作動モードにおいてワード線に対して第２の給電電
圧を供給するための接続面を有している。このことは、
第２の給電電圧を任意かつ第１の給電電位とは無関係に
選択することができるといる利点を有している。
ワード線デコーダの出力側をワード線のそれぞれ１つに
接続するワード線ドライバと、第１の作動モードにおい
てワード線ドライバに対して第１の給電電圧を発生する
ための電圧発生器とを有している。更に、メモリは、第
２の作動モードにおいてワード線に対して第２の給電電
圧を供給するための接続面を有している。このことは、
第２の給電電圧を任意かつ第１の給電電位とは無関係に
選択することができるといる利点を有している。
【００１４】本発明の作動方法の実施の形態では、第２
の給電電圧は第１の給電電圧より小さいようになってい
る。これにより、第２の作動モードにおけるメモリの電
力消費は、ワード線ドライバが第２の作動モードにおい
ても比較的高い第１の給電電圧によって給電される場合
と比較して、低減される。第２の給電電圧は、コンタク
ト面を介して供給することに対して択一的に、集積メモ
リ内部で発生することもできる。
の給電電圧は第１の給電電圧より小さいようになってい
る。これにより、第２の作動モードにおけるメモリの電
力消費は、ワード線ドライバが第２の作動モードにおい
ても比較的高い第１の給電電圧によって給電される場合
と比較して、低減される。第２の給電電圧は、コンタク
ト面を介して供給することに対して択一的に、集積メモ
リ内部で発生することもできる。
【００１５】作動方法の実施の形態によれば、第２の給
電電圧は、所属のワード線を介するワード線の１つの活
性化の際、ワード線の電位がプレート電極電位とメモリ
セルの選択トランジスタのターンオン電圧とを足したも
のより大きいが、第１の給電電圧よりは小さいように選
択される。第１の作動モードにおいて、選択トランジス
タは２つの論理状態の一方を書き込む際に、プレート電
極電位より大きい電位をビット線の１つから相応のメモ
リキャパシタに伝送しなければならない（通例これは論
理１を書き込む際に生じる）。それ故に、ワード線は選
択トランジスタの通し接続のために、ビット線に生じる
最高の電位と選択トランジスタのターンオン電圧とを足
したものより大きい電位にされる必要がある。第１の作
動モードに対する第１の給電電圧は相応の高さに選択さ
れなければならない。第２の作動モードにおいてビット
線の電位は一定でありかつプレート電極電位に等しいの
で、この電位は、所属の選択トランジスタにワード線を
介して、プレート電極電位プラス選択トランジスタのタ
ーンオン電圧に少なくとも等しい電位が加わるとき、損
失なくメモリキャパシタの相応の電極に伝送される。
電電圧は、所属のワード線を介するワード線の１つの活
性化の際、ワード線の電位がプレート電極電位とメモリ
セルの選択トランジスタのターンオン電圧とを足したも
のより大きいが、第１の給電電圧よりは小さいように選
択される。第１の作動モードにおいて、選択トランジス
タは２つの論理状態の一方を書き込む際に、プレート電
極電位より大きい電位をビット線の１つから相応のメモ
リキャパシタに伝送しなければならない（通例これは論
理１を書き込む際に生じる）。それ故に、ワード線は選
択トランジスタの通し接続のために、ビット線に生じる
最高の電位と選択トランジスタのターンオン電圧とを足
したものより大きい電位にされる必要がある。第１の作
動モードに対する第１の給電電圧は相応の高さに選択さ
れなければならない。第２の作動モードにおいてビット
線の電位は一定でありかつプレート電極電位に等しいの
で、この電位は、所属の選択トランジスタにワード線を
介して、プレート電極電位プラス選択トランジスタのタ
ーンオン電圧に少なくとも等しい電位が加わるとき、損
失なくメモリキャパシタの相応の電極に伝送される。
【００１６】作動方法の択一的な形態によれば、第２の
給電電圧は、ワード線の１つが所属のワード線ドライバ
を介して活性化される際、ワード線の電位は、プレート
電極電位プラスメモリセルの選択トランジスタのターン
オン電圧より小さいかまたはそれに等しいように選択さ
れる。このために、第２の作動モードにおいて、選択ト
ランジスタは導通状態において、ビット線が存在してい
る完全なプレート電極電位を相応のメモリキャパシタに
伝送するのではなくて、相応に低い電位を伝送すること
になる。すなわちこのようにしても、第２の作動モード
において完全な信号レベルによってではなく、低減され
たもしくは「弱められた」信号レベルによってメモリセ
ルに書き込まれるように実現される。
給電電圧は、ワード線の１つが所属のワード線ドライバ
を介して活性化される際、ワード線の電位は、プレート
電極電位プラスメモリセルの選択トランジスタのターン
オン電圧より小さいかまたはそれに等しいように選択さ
れる。このために、第２の作動モードにおいて、選択ト
ランジスタは導通状態において、ビット線が存在してい
る完全なプレート電極電位を相応のメモリキャパシタに
伝送するのではなくて、相応に低い電位を伝送すること
になる。すなわちこのようにしても、第２の作動モード
において完全な信号レベルによってではなく、低減され
たもしくは「弱められた」信号レベルによってメモリセ
ルに書き込まれるように実現される。
【００１７】集積メモリの形態によれば、第１の作動モ
ードにおいて、書き込みアクセスの際に同時に、セルア
レイ内のワード線の１つだけが活性化されている。これ
に対して、第２の作動モードにおいて書き込みアクセス
の際、セルアレイ当たり１つより多くのワード線が同時
に活性化されている。このようにして、第２の作動モー
ドにおいて、同時に活性化されるワード線の１つに接続
されているすべてのメモリセルへの同時の書き込みアク
セスが行われることが可能になる。
ードにおいて、書き込みアクセスの際に同時に、セルア
レイ内のワード線の１つだけが活性化されている。これ
に対して、第２の作動モードにおいて書き込みアクセス
の際、セルアレイ当たり１つより多くのワード線が同時
に活性化されている。このようにして、第２の作動モー
ドにおいて、同時に活性化されるワード線の１つに接続
されているすべてのメモリセルへの同時の書き込みアク
セスが行われることが可能になる。
【００１８】
【実施例】次に本発明を図示の実施例に基づいて詳細に
説明する。図１には、ＦＲＡＭタイプの本発明の集積メ
モリの部分が示されている。これは１つのメモリセルア
レイを有している。このメモリセルアレイにおいて、ビ
ット線ＢＬｉ、ワード線ＷＬｋおよびプレート電極線Ｐ
Ｌｉの交点にメモリセルＭＣが配置されている。
説明する。図１には、ＦＲＡＭタイプの本発明の集積メ
モリの部分が示されている。これは１つのメモリセルア
レイを有している。このメモリセルアレイにおいて、ビ
ット線ＢＬｉ、ワード線ＷＬｋおよびプレート電極線Ｐ
Ｌｉの交点にメモリセルＭＣが配置されている。
【００１９】図２には図１のメモリセルＭＣの１つが示
されている。これは１つの選択トランジスタＴと、強誘
電体を有する１つのメモリキャパシタＣとを有してい
る。メモリキャパシタＣの一方の電極はプレート電極線
ＰＬｉの１つに接続されておりかつ他方の電極は選択ト
ランジスタＴの制御可能な区間を介してビット線ＢＬｉ
の１つに接続されている。選択トランジスタＴのゲート
はワード線ＷＬｋの１つに接続されている。
されている。これは１つの選択トランジスタＴと、強誘
電体を有する１つのメモリキャパシタＣとを有してい
る。メモリキャパシタＣの一方の電極はプレート電極線
ＰＬｉの１つに接続されておりかつ他方の電極は選択ト
ランジスタＴの制御可能な区間を介してビット線ＢＬｉ
の１つに接続されている。選択トランジスタＴのゲート
はワード線ＷＬｋの１つに接続されている。
【００２０】図１から更に、ビット線ＢＬｉがｎチャネ
ルトランジスタＮを介して読み出し増幅器ＳＡに接続さ
れていることが分かる。ビット線ＢＬｉは更に、ｐチャ
ネルトランジスタＰを介して電圧発生器１の出力側に接
続されている。電圧発生器は一定のプレート電極電位Ｖ
ＰＬを発生する。それぞれ同じビット線ＢＬｉに配属さ
れているｎチャネルトランジスタＮおよびｐチャネルト
ランジスタＰの制御接続端子はそれぞれ、列選択線路Ｃ
ＳＬｉに接続されている。
ルトランジスタＮを介して読み出し増幅器ＳＡに接続さ
れていることが分かる。ビット線ＢＬｉは更に、ｐチャ
ネルトランジスタＰを介して電圧発生器１の出力側に接
続されている。電圧発生器は一定のプレート電極電位Ｖ
ＰＬを発生する。それぞれ同じビット線ＢＬｉに配属さ
れているｎチャネルトランジスタＮおよびｐチャネルト
ランジスタＰの制御接続端子はそれぞれ、列選択線路Ｃ
ＳＬｉに接続されている。
【００２１】プレート電極線路ＰＬｉはセルアレイの縁
に相互に接続されている。ｐチャネル型の第１のトラン
ジスタＴ１を介してこれらは電圧発生器１の出力側に接
続されている。第１のトランジスタＴ１はゲートがテス
ト信号Ｔｅｓｔに接続されている。プレート電極線路Ｐ
Ｌｉは更に、ｎチャネル型の第２のトランジスタＴ２を
介してメモリのコンタクト面Ａに接続されている。第２
のトランジスタＴ２のゲートもテスト信号Ｔｅｓｔに接
続されている。テスト信号Ｔｅｓｔは、メモリがいずれ
の作動モードにあるかを決定する。テスト信号の低レベ
ル（０Ｖ）では、メモリは通常作動にありかつテスト信
号の高レベル（３．１Ｖ）では、テスト作動モードにあ
る。
に相互に接続されている。ｐチャネル型の第１のトラン
ジスタＴ１を介してこれらは電圧発生器１の出力側に接
続されている。第１のトランジスタＴ１はゲートがテス
ト信号Ｔｅｓｔに接続されている。プレート電極線路Ｐ
Ｌｉは更に、ｎチャネル型の第２のトランジスタＴ２を
介してメモリのコンタクト面Ａに接続されている。第２
のトランジスタＴ２のゲートもテスト信号Ｔｅｓｔに接
続されている。テスト信号Ｔｅｓｔは、メモリがいずれ
の作動モードにあるかを決定する。テスト信号の低レベ
ル（０Ｖ）では、メモリは通常作動にありかつテスト信
号の高レベル（３．１Ｖ）では、テスト作動モードにあ
る。
【００２２】図１に図示のメモリは単に、１つの関連の
あるメモリセルアレイおよび１つの読み出し増幅器ＳＡ
を有しているだけである。更に単に、ワード線ＷＬｋの
２つおよび相応のプレート電極線ＰＬｉを備えたビット
線ＢＬｉの４つだけが図示されている。実際にはメモリ
は通例、複数のセルアレイ並びに多数のビット線および
ワード線並びに所属の読み出し増幅器を有している。
あるメモリセルアレイおよび１つの読み出し増幅器ＳＡ
を有しているだけである。更に単に、ワード線ＷＬｋの
２つおよび相応のプレート電極線ＰＬｉを備えたビット
線ＢＬｉの４つだけが図示されている。実際にはメモリ
は通例、複数のセルアレイ並びに多数のビット線および
ワード線並びに所属の読み出し増幅器を有している。
【００２３】更に、ＦＲＡＭでは通例、差動読み出し増
幅器（差動式センスアンプ）ＳＡが使用される。これら
には読み出しアクセスの際、その都度選択されたビット
線を介して供給される信号の他に、基準信号も所属の相
補ビット線を介して供給される。しかし図１には簡単に
する理由から相補ビット線の対ではなくて、単一のビッ
ト線ＢＬｉだけが図示されている。
幅器（差動式センスアンプ）ＳＡが使用される。これら
には読み出しアクセスの際、その都度選択されたビット
線を介して供給される信号の他に、基準信号も所属の相
補ビット線を介して供給される。しかし図１には簡単に
する理由から相補ビット線の対ではなくて、単一のビッ
ト線ＢＬｉだけが図示されている。
【００２４】図１に図示のメモリの作動法は通常モード
においては次の通りである：相応のアドレスを介して図
示されていないデコーダを用いて、ワード線ＷＬｋの１
つおよび列線ＣＳＬｉの１つの選択が行われる。選択さ
れた線は高いレベルをとり、一方選択されない線は低い
レベルを維持する。例えばワード線ＷＬ０および列線Ｃ
ＳＬ０が選択されると、ワード線ＷＬ０に接続されてい
るすべての選択トランジスタはターンオンされ、一方そ
の他のワード線ＷＬｋに接続されている選択トランジス
タは阻止された状態に留まる。更に、列選択線ＣＳＬ０
に接続されているｎチャネルトランジスタＮはターンオ
ンされかつそれに接続されているｐチャネルトランジス
タは阻止される。これに対して、その他の列選択線ＣＳ
Ｌｉに配属されているｎチャネルトランジスタＮは阻止
状態に留まりかつｐチャネルトランジスタＰは導電状態
に留まる。従って読み出し増幅器ＳＡの書き込みアクセ
スの際に伝送されるデータはビット線ＢＬ０にだけ伝送
される。その他のビット線ＢＬｉはそのｐチャネルトラ
ンジスタＰを介して、電圧発生器１によって発生される
プレート電極電位ＶＰＬに留まる。
においては次の通りである：相応のアドレスを介して図
示されていないデコーダを用いて、ワード線ＷＬｋの１
つおよび列線ＣＳＬｉの１つの選択が行われる。選択さ
れた線は高いレベルをとり、一方選択されない線は低い
レベルを維持する。例えばワード線ＷＬ０および列線Ｃ
ＳＬ０が選択されると、ワード線ＷＬ０に接続されてい
るすべての選択トランジスタはターンオンされ、一方そ
の他のワード線ＷＬｋに接続されている選択トランジス
タは阻止された状態に留まる。更に、列選択線ＣＳＬ０
に接続されているｎチャネルトランジスタＮはターンオ
ンされかつそれに接続されているｐチャネルトランジス
タは阻止される。これに対して、その他の列選択線ＣＳ
Ｌｉに配属されているｎチャネルトランジスタＮは阻止
状態に留まりかつｐチャネルトランジスタＰは導電状態
に留まる。従って読み出し増幅器ＳＡの書き込みアクセ
スの際に伝送されるデータはビット線ＢＬ０にだけ伝送
される。その他のビット線ＢＬｉはそのｐチャネルトラ
ンジスタＰを介して、電圧発生器１によって発生される
プレート電極電位ＶＰＬに留まる。
【００２５】通常作動モードにおいて第１のトランジス
タＴ１は導通しておりかつ第２のトランジスタＴ２は阻
止しているので、プレート電極電位ＶＰＬは全部のプレ
ート電極線ＰＬｉにも加わっている。プレート電極電位
ＶＰＬはメモリの２つの給電電位ＧＮＤ，ＶＤＤの算術
平均に等しい。第１の給電電位ＧＮＤは例えばアースで
あり（０Ｖ）かつ第２の給電電位ＶＤＤは２．５Ｖに等
しい。その場合、プレート電極電位ＶＰＬは１．２５Ｖ
の値を有している。読み出し増幅器ＳＡが書き込みアク
セスの際例えば２．５Ｖをその出力側に発生すると、こ
の電位はビット線ＢＬ０のターンオンされているトラン
ジスタＮを介してこれに伝送されかつ導通しているトラ
ンジスタＴを介してメモリキャパシタＣの一方の電極に
加えられる。メモリキャパシタＣの他方の電極には相応
のプレート電極線ＰＬ０を介して１．２５Ｖのプレート
電極電位が加えられる。従ってメモリキャパシタＣには
１．２５Ｖの正の電圧が加わり、これにより強誘電体の
相応の分極が生じる。引き続いてメモリセルＭＣに論理
「１」が記憶されている。論理「０」を書き込むため
に、読み出し増幅器ＳＡは書き込みアクセスの際に０Ｖ
の電位を発生する。この電位は選択されたビット線ＢＬ
０およびメモリセルＭＣの選択トランジスタＴを介して
メモリキャパシタＣの一方の電極に加えられる。プレー
ト電極線ＰＬ０は依然として１．２５Ｖのプレート電極
電位を有しているので、今や−１．２５Ｖの電圧がメモ
リキャパシタＣに加わり、このために、論理「１」の書
き込みに比べて反対の、メモリキャパシタＣの強誘電体
の分極が生じることになる。
タＴ１は導通しておりかつ第２のトランジスタＴ２は阻
止しているので、プレート電極電位ＶＰＬは全部のプレ
ート電極線ＰＬｉにも加わっている。プレート電極電位
ＶＰＬはメモリの２つの給電電位ＧＮＤ，ＶＤＤの算術
平均に等しい。第１の給電電位ＧＮＤは例えばアースで
あり（０Ｖ）かつ第２の給電電位ＶＤＤは２．５Ｖに等
しい。その場合、プレート電極電位ＶＰＬは１．２５Ｖ
の値を有している。読み出し増幅器ＳＡが書き込みアク
セスの際例えば２．５Ｖをその出力側に発生すると、こ
の電位はビット線ＢＬ０のターンオンされているトラン
ジスタＮを介してこれに伝送されかつ導通しているトラ
ンジスタＴを介してメモリキャパシタＣの一方の電極に
加えられる。メモリキャパシタＣの他方の電極には相応
のプレート電極線ＰＬ０を介して１．２５Ｖのプレート
電極電位が加えられる。従ってメモリキャパシタＣには
１．２５Ｖの正の電圧が加わり、これにより強誘電体の
相応の分極が生じる。引き続いてメモリセルＭＣに論理
「１」が記憶されている。論理「０」を書き込むため
に、読み出し増幅器ＳＡは書き込みアクセスの際に０Ｖ
の電位を発生する。この電位は選択されたビット線ＢＬ
０およびメモリセルＭＣの選択トランジスタＴを介して
メモリキャパシタＣの一方の電極に加えられる。プレー
ト電極線ＰＬ０は依然として１．２５Ｖのプレート電極
電位を有しているので、今や−１．２５Ｖの電圧がメモ
リキャパシタＣに加わり、このために、論理「１」の書
き込みに比べて反対の、メモリキャパシタＣの強誘電体
の分極が生じることになる。
【００２６】ビット線ＢＬ０とその他のワード線ＷＬｋ
との交点にあるメモリセルの記憶状態には影響が及ばな
い。というのは、これらメモリセルの選択トランジスタ
Ｔは阻止されているからである。更に、ワード線ＷＬ０
とその他のビット線ＢＬｉとの交点にあるメモリセルＭ
Ｃの影響も生じない。というのは、後者はそのｐチャネ
ルトランジスタＰを介して１．２５Ｖのプレート電極電
位に保持され、従ってこれらのメモリセルＭＣの選択ト
ランジスタは導通しているにも拘わらず、そのメモリキ
ャパシタＣには０Ｖの電位が加わっているからである。
メモリキャパシタＣの１つに加わっている０Ｖの電圧の
結果として、そのメモリ状態ないしその分極状態は影響
されない。
との交点にあるメモリセルの記憶状態には影響が及ばな
い。というのは、これらメモリセルの選択トランジスタ
Ｔは阻止されているからである。更に、ワード線ＷＬ０
とその他のビット線ＢＬｉとの交点にあるメモリセルＭ
Ｃの影響も生じない。というのは、後者はそのｐチャネ
ルトランジスタＰを介して１．２５Ｖのプレート電極電
位に保持され、従ってこれらのメモリセルＭＣの選択ト
ランジスタは導通しているにも拘わらず、そのメモリキ
ャパシタＣには０Ｖの電位が加わっているからである。
メモリキャパシタＣの１つに加わっている０Ｖの電圧の
結果として、そのメモリ状態ないしその分極状態は影響
されない。
【００２７】テスト信号Ｔｅｓｔが３．１Ｖの高いレベ
ルをとることによって、図１に図示のメモリがテスト作
動モードに作動されると、第１のトランジスタＴ１は阻
止され、これによりプレート電極電位ＰＬｉはプレート
電極電位ＶＰＬを発生する電圧発生器１の出力側から切
り離される。更に、第２のトランジスタＴ２がターンオ
ンされ、これによりプレート電極線ＰＬｉはコンタクト
面Ａに接続される。その場合、コンタクト面Ａを介して
プレート電極線ＰＬｉに、プレート電極電位ＶＰＬとは
異なっている任意の電位ＶＦを供給することができる。
更に、テスト作動モードにおいてすべての列選択線ＣＳ
Ｌｉは実施すべき書き込みアクセスの期間に低電位にあ
るので、ビット線ＢＬｉはすべて、プレート電極電位Ｖ
ＰＬを有している。そこでワード線ＷＬｋの少なくとも
１つが活性化されると、メモリセルＭＣの、このワード
線に接続されている選択トランジスタＴはターンオンさ
れる。その場合、１．２５Ｖの高さにあるプレート電極
電位ＶＰＬが選択されたメモリセルＭＣのメモリキャパ
シタＣの一方の電極に加えられる。そこで例えば電位Ｖ
Ｆ＝０Ｖが選択されると、相応のメモリキャパシタＣに
は、１．２５Ｖの正の電圧が加えられる。従って論理
「１」が同時にすべてのメモリセルＭＣに書き込まれ、
これらのワード線ＷＬｋは高いレベルを有している。電
位ＶＦが例えば２．５Ｖの高いレベルをとると、選択さ
れたメモリセルＣの相応のメモリキャパシタＣには−
１．２５Ｖの負の電圧が加わり、その結果これらメモリ
セルＭＣには論理「０」が書き込まれる。両方の場合と
も、メモリセルの多数個において新しい論理状態の同時
の書き込みが行われる。
ルをとることによって、図１に図示のメモリがテスト作
動モードに作動されると、第１のトランジスタＴ１は阻
止され、これによりプレート電極電位ＰＬｉはプレート
電極電位ＶＰＬを発生する電圧発生器１の出力側から切
り離される。更に、第２のトランジスタＴ２がターンオ
ンされ、これによりプレート電極線ＰＬｉはコンタクト
面Ａに接続される。その場合、コンタクト面Ａを介して
プレート電極線ＰＬｉに、プレート電極電位ＶＰＬとは
異なっている任意の電位ＶＦを供給することができる。
更に、テスト作動モードにおいてすべての列選択線ＣＳ
Ｌｉは実施すべき書き込みアクセスの期間に低電位にあ
るので、ビット線ＢＬｉはすべて、プレート電極電位Ｖ
ＰＬを有している。そこでワード線ＷＬｋの少なくとも
１つが活性化されると、メモリセルＭＣの、このワード
線に接続されている選択トランジスタＴはターンオンさ
れる。その場合、１．２５Ｖの高さにあるプレート電極
電位ＶＰＬが選択されたメモリセルＭＣのメモリキャパ
シタＣの一方の電極に加えられる。そこで例えば電位Ｖ
Ｆ＝０Ｖが選択されると、相応のメモリキャパシタＣに
は、１．２５Ｖの正の電圧が加えられる。従って論理
「１」が同時にすべてのメモリセルＭＣに書き込まれ、
これらのワード線ＷＬｋは高いレベルを有している。電
位ＶＦが例えば２．５Ｖの高いレベルをとると、選択さ
れたメモリセルＣの相応のメモリキャパシタＣには−
１．２５Ｖの負の電圧が加わり、その結果これらメモリ
セルＭＣには論理「０」が書き込まれる。両方の場合と
も、メモリセルの多数個において新しい論理状態の同時
の書き込みが行われる。
【００２８】図１に図示のメモリでは、通常作動モード
において、同一の時点で常に、単にワード線ＷＬｋの１
つだけの活性化が行われる。これに対してテスト作動モ
ードにおいて、すべてのワード線ＷＬｋは同時に活性化
され、その結果メモリセルＭＣのすべての選択トランジ
スタは同時にターンオンされる。このようにして、すべ
てのメモリセルＭＣへの同時の書き込みアクセスが行わ
れる。続いて次に図４を参照して一層詳細に説明する。
において、同一の時点で常に、単にワード線ＷＬｋの１
つだけの活性化が行われる。これに対してテスト作動モ
ードにおいて、すべてのワード線ＷＬｋは同時に活性化
され、その結果メモリセルＭＣのすべての選択トランジ
スタは同時にターンオンされる。このようにして、すべ
てのメモリセルＭＣへの同時の書き込みアクセスが行わ
れる。続いて次に図４を参照して一層詳細に説明する。
【００２９】メモリセルＭＣにテスト作動モードにおい
て「弱められた」ビット、すなわち１．２５Ｖの完全な
信号レベルでメモリセルに書き込まれないようなビット
を供給するために、論理「０」の書き込みの際の所定の
電位ＶＦの値は、１．２５Ｖのプレート電極電位と２．
５Ｖの正の給電電位との間、例えば２Ｖにあるように選
択される。「弱められた」論理「１」の書き込みの際、
所定の電位ＶＦは０Ｖと１．２５Ｖとの間、例えば０．
５Ｖに選択される。このようにして、普通は比較的長い
時間間隔において生じ、メモリセルＭＣの中に記憶され
ている信号を結果的に弱めることになるメモリセルのエ
ージングがシミュレートされる。
て「弱められた」ビット、すなわち１．２５Ｖの完全な
信号レベルでメモリセルに書き込まれないようなビット
を供給するために、論理「０」の書き込みの際の所定の
電位ＶＦの値は、１．２５Ｖのプレート電極電位と２．
５Ｖの正の給電電位との間、例えば２Ｖにあるように選
択される。「弱められた」論理「１」の書き込みの際、
所定の電位ＶＦは０Ｖと１．２５Ｖとの間、例えば０．
５Ｖに選択される。このようにして、普通は比較的長い
時間間隔において生じ、メモリセルＭＣの中に記憶され
ている信号を結果的に弱めることになるメモリセルのエ
ージングがシミュレートされる。
【００３０】本発明の別の実施例において、プレート電
極線ＰＬｉがテスト作動モードにおいて、図１のメモリ
の場合のようにコンタクト面Ａに接続されるのではなく
て、既述の電位ＶＦを発生する、メモリの別の内部電圧
発生器に接続されるようにすることもできる。
極線ＰＬｉがテスト作動モードにおいて、図１のメモリ
の場合のようにコンタクト面Ａに接続されるのではなく
て、既述の電位ＶＦを発生する、メモリの別の内部電圧
発生器に接続されるようにすることもできる。
【００３１】本発明の別の実施例において、テスト作動
モードにおいてプレート電極線ＰＬｉの一部だけが一定
のプレート電極電位ＶＰＬとは異なっている電位ＶＦを
有しているようにすることもできる。この場合同時に、
これらプレート電極線ＰＬｉに接続されているメモリセ
ルＭＣに対する書き込みアクセスが行われる。その場合
プレート電極線路は勿論、すべて電気的に相互に接続さ
れていることはできない。
モードにおいてプレート電極線ＰＬｉの一部だけが一定
のプレート電極電位ＶＰＬとは異なっている電位ＶＦを
有しているようにすることもできる。この場合同時に、
これらプレート電極線ＰＬｉに接続されているメモリセ
ルＭＣに対する書き込みアクセスが行われる。その場合
プレート電極線路は勿論、すべて電気的に相互に接続さ
れていることはできない。
【００３２】図３には、図１に図示の２つのワード線Ｗ
Ｌｋの制御のための回遅装置が示されている。示されて
いるのは、ワードアドレスが供給可能であるワード線デ
コーダＲＤＥＣである。通常作動モードにおいてこれ
は、加わっているワードアドレスＲＡＤＲに依存してそ
の出力側Ｂ，Ｃの１つを活性化する。ワード線デコーダ
ＲＤＥＣの出力側Ｂ，Ｃがそれぞれワード線ドライバＤ
を介してワード線ＷＬｋの１つに接続されている。ワー
ド線ドライバは給電電圧接続端子を有しており、これは
ｐチャネル型の第３のトランジスタＴ３を介して第２の
電圧発生器２の出力側に接続されている。電圧発生器は
第１の給電電圧ＶＰＰを発生するために用いられる。更
に、ワード線ドライバＤの給電電圧接続端子はｎチャネ
ル型の第４のトランジスタを介して第２のコンタクト面
Ａに接続されている。このコンタクト面を介して第２の
給電電圧Ｖｅｘｔが供給可能である。第３のトランジス
タＴ３および第４のトランジスタＴ４のゲートはテスト
信号Ｔｅｓｔに接続されている。通常作動モード（テス
ト＝０Ｖ）において、ワード線ドライバＤに第３のトラ
ンジスタＴ３を介して、第２の電圧発生器２によって発
生される第１の給電電圧ＶＰＰが供給される。テスト作
動モード（テスト＝３．１Ｖ）において、ワード線ドラ
イバＤに第４のトランジスタＴ４を介して第２の給電電
圧Ｖｅｘｔが供給される。第１の給電電圧ＶＰＰは値
３．１Ｖを有している。ワード線デコーダＲＤＥＣを介
してワード線ＷＬｋの１つが活性化されると、それは通
常作動モードにおいて第１の給電電圧ＶＰＰの値、すな
わち３．１Ｖをとる。この３．１Ｖによって、メモリセ
ルＭＣのそれぞれの選択トランジスタは制御され、その
結果これを介して論理「１」の書き込みの際読み出し増
幅器ＳＡから２．５Ｖの電位をメモリキャパシタにも伝
送することができる。メモリセルＭＣの選択トランジス
タのターンオン電圧は０．６Ｖである。
Ｌｋの制御のための回遅装置が示されている。示されて
いるのは、ワードアドレスが供給可能であるワード線デ
コーダＲＤＥＣである。通常作動モードにおいてこれ
は、加わっているワードアドレスＲＡＤＲに依存してそ
の出力側Ｂ，Ｃの１つを活性化する。ワード線デコーダ
ＲＤＥＣの出力側Ｂ，Ｃがそれぞれワード線ドライバＤ
を介してワード線ＷＬｋの１つに接続されている。ワー
ド線ドライバは給電電圧接続端子を有しており、これは
ｐチャネル型の第３のトランジスタＴ３を介して第２の
電圧発生器２の出力側に接続されている。電圧発生器は
第１の給電電圧ＶＰＰを発生するために用いられる。更
に、ワード線ドライバＤの給電電圧接続端子はｎチャネ
ル型の第４のトランジスタを介して第２のコンタクト面
Ａに接続されている。このコンタクト面を介して第２の
給電電圧Ｖｅｘｔが供給可能である。第３のトランジス
タＴ３および第４のトランジスタＴ４のゲートはテスト
信号Ｔｅｓｔに接続されている。通常作動モード（テス
ト＝０Ｖ）において、ワード線ドライバＤに第３のトラ
ンジスタＴ３を介して、第２の電圧発生器２によって発
生される第１の給電電圧ＶＰＰが供給される。テスト作
動モード（テスト＝３．１Ｖ）において、ワード線ドラ
イバＤに第４のトランジスタＴ４を介して第２の給電電
圧Ｖｅｘｔが供給される。第１の給電電圧ＶＰＰは値
３．１Ｖを有している。ワード線デコーダＲＤＥＣを介
してワード線ＷＬｋの１つが活性化されると、それは通
常作動モードにおいて第１の給電電圧ＶＰＰの値、すな
わち３．１Ｖをとる。この３．１Ｖによって、メモリセ
ルＭＣのそれぞれの選択トランジスタは制御され、その
結果これを介して論理「１」の書き込みの際読み出し増
幅器ＳＡから２．５Ｖの電位をメモリキャパシタにも伝
送することができる。メモリセルＭＣの選択トランジス
タのターンオン電圧は０．６Ｖである。
【００３３】テスト作動モードにおいてワード線ドライ
バＲＤＥＣは、それに加えられるワードアドレスＲＡＤ
Ｒに無関係に、すべてのワード線ＷＬｋを同時に活性化
する。ワード線ドライバＤがテスト作動モードにおいて
も第２の電圧発生器２によって給電されるのであれば、
これは、多数のワード線ドライバＤを同時に駆動するこ
とができるには、相応に大きく設計されていなければな
らない。それ故に、テスト作動モードにおいて、ワード
線ドライバの給電は第２の電圧発生器２を介してではな
く、集積メモリの外部から第２のコンタクト面Ｅを介し
て行われる。
バＲＤＥＣは、それに加えられるワードアドレスＲＡＤ
Ｒに無関係に、すべてのワード線ＷＬｋを同時に活性化
する。ワード線ドライバＤがテスト作動モードにおいて
も第２の電圧発生器２によって給電されるのであれば、
これは、多数のワード線ドライバＤを同時に駆動するこ
とができるには、相応に大きく設計されていなければな
らない。それ故に、テスト作動モードにおいて、ワード
線ドライバの給電は第２の電圧発生器２を介してではな
く、集積メモリの外部から第２のコンタクト面Ｅを介し
て行われる。
【００３４】この実施例では、第２のコンタクト面Ｅを
介してテスト作動モードにおいて供給される第２の給電
電圧Ｖｅｘｔは、第１の給電電圧ＶＰＰより小さい。そ
れは２Ｖの値を有しており、従ってプレート電極電位
（１．２５Ｖ）にメモリセルＭＣの選択トランジスタＴ
のターン電圧（０．６Ｖ）を足したものよりも大きい。
テスト作動モードにおいて、活性化されたワード線ＷＬ
ｋは第２の給電電圧Ｖｅｘｔ＝２Ｖの値にされるので、
相応の選択トランジスタＴのゲートには２Ｖが加わる。
このゲート電圧は、テスト作動モードにおいてすべての
ビット線ＢＬｉに加わる、１．２５Ｖのプレート電極電
位ＶＰＬを完全に、メモリキャパシタＣの相応の電極に
通し接続するのに十分である。
介してテスト作動モードにおいて供給される第２の給電
電圧Ｖｅｘｔは、第１の給電電圧ＶＰＰより小さい。そ
れは２Ｖの値を有しており、従ってプレート電極電位
（１．２５Ｖ）にメモリセルＭＣの選択トランジスタＴ
のターン電圧（０．６Ｖ）を足したものよりも大きい。
テスト作動モードにおいて、活性化されたワード線ＷＬ
ｋは第２の給電電圧Ｖｅｘｔ＝２Ｖの値にされるので、
相応の選択トランジスタＴのゲートには２Ｖが加わる。
このゲート電圧は、テスト作動モードにおいてすべての
ビット線ＢＬｉに加わる、１．２５Ｖのプレート電極電
位ＶＰＬを完全に、メモリキャパシタＣの相応の電極に
通し接続するのに十分である。
【００３５】本発明の別の実施例において、第２の給電
電圧Ｖｅｘｔの値を、プレート電極電位プラス選択トラ
ンジスタＴのターンオン電圧の値より小さいかまたはそ
れに等しいように選択することもできる。第２の給電電
圧がＶｅｘｔ＝１．２５Ｖ、従ってプレート電極電位Ｖ
ＰＬに等しく選択されると、後者はもはや、テスト作動
モードにおいて完全な高さでは選択トランジスタＴを介
してメモリキャパシタＣに伝送されない。ここでもこの
ようにして、「弱められた」ビットをメモリセルＭＣに
書き込むことになり、これによりこの場合もメモリセル
ＭＣのエージングがシミュレートされる。
電圧Ｖｅｘｔの値を、プレート電極電位プラス選択トラ
ンジスタＴのターンオン電圧の値より小さいかまたはそ
れに等しいように選択することもできる。第２の給電電
圧がＶｅｘｔ＝１．２５Ｖ、従ってプレート電極電位Ｖ
ＰＬに等しく選択されると、後者はもはや、テスト作動
モードにおいて完全な高さでは選択トランジスタＴを介
してメモリキャパシタＣに伝送されない。ここでもこの
ようにして、「弱められた」ビットをメモリセルＭＣに
書き込むことになり、これによりこの場合もメモリセル
ＭＣのエージングがシミュレートされる。
【００３６】本発明の別の実施例では、ワード線ドライ
バＤがテスト作動モードにおいて集積メモリの相応の内
部の第２の給電電圧Ｖｅｘｔに接続されるようにするこ
ともでき、この場合には第２のコンタクト面Ｅは不要と
いうことになる。この場合、第２の給電電圧Ｖｅｘｔを
第１の給電電圧ＶＰＰより小さく選択して、メモリの消
費電力を低減するようにすれば有利である。その場合第
２の給電電圧を発生するために、メモリ内の相応の別の
電圧発生器を設けらければならないことになる。
バＤがテスト作動モードにおいて集積メモリの相応の内
部の第２の給電電圧Ｖｅｘｔに接続されるようにするこ
ともでき、この場合には第２のコンタクト面Ｅは不要と
いうことになる。この場合、第２の給電電圧Ｖｅｘｔを
第１の給電電圧ＶＰＰより小さく選択して、メモリの消
費電力を低減するようにすれば有利である。その場合第
２の給電電圧を発生するために、メモリ内の相応の別の
電圧発生器を設けらければならないことになる。
【００３７】図４には、図３のワード線デコーダＲＤＥ
Ｃの部分が示されている。これは、高い給電電圧ＶＤＤ
と低い給電電圧アースとの間に、第５のトランジスタＴ
５，第６のトランジスタＴ６，第７のトランジスタＴ７
および第８のトランジスタＴ８を有している。第５のト
ランジスタはｐチャネル型であり、一方その他の３つの
トランジスタはｎチャネル型である。第５のトランジス
タＴ５と第６のトランジスタＴ６との間の回路点は２つ
の逆並列のインバータの形の保持回路Ｈおよび後置接続
されているインバータＩを介してワード線ＲＤＥＣの出
力側Ｂに接続されている。第７のトランジスタＴ７と第
８のトランジスタＴ８との間の回路点は保持回路Ｈの入
力側に接続されている。第９のトランジスタＴ９のゲー
トはテスト信号Ｔｅｓｔに接続されている。
Ｃの部分が示されている。これは、高い給電電圧ＶＤＤ
と低い給電電圧アースとの間に、第５のトランジスタＴ
５，第６のトランジスタＴ６，第７のトランジスタＴ７
および第８のトランジスタＴ８を有している。第５のト
ランジスタはｐチャネル型であり、一方その他の３つの
トランジスタはｎチャネル型である。第５のトランジス
タＴ５と第６のトランジスタＴ６との間の回路点は２つ
の逆並列のインバータの形の保持回路Ｈおよび後置接続
されているインバータＩを介してワード線ＲＤＥＣの出
力側Ｂに接続されている。第７のトランジスタＴ７と第
８のトランジスタＴ８との間の回路点は保持回路Ｈの入
力側に接続されている。第９のトランジスタＴ９のゲー
トはテスト信号Ｔｅｓｔに接続されている。
【００３８】第５のトランジスタＴ５および第８のトラ
ンジスタＴ８のゲートはブロック信号ＢＳに接続されて
いる。第６のトランジスタＴ６のゲートは第１のアドレ
ス信号Ａ１に接続されておりかつ第７のトランジスタＴ
７のゲートは第２のアドレス信号Ａ２に接続されてい
る。２つのアドレス信号Ａ１，Ａ２およびブロック信号
ＢＳはワードアドレスＲＡＤＲを形成している。図３の
ワード線デコーダＲＤＥＣのそれぞれの出力側Ｂ，Ｃ
に、図４に示されているような回路が配属されている。
これら回路のすべては同じブロック信号ＢＳを共通に有
している。これに対してそのアドレス信号Ａ１，Ａ２は
異なっている。ブロック信号ＢＳは、図１に図示のセル
アレイの選択のために用いられ、一方図１に図示されて
いなかった、メモリの別のセルアレイには別のブロック
信号が配属されている。アドレス信号Ａ１，Ａ２を介し
て、通常作動モードにおけるセルアレイのワード線ＷＬ
ｋの１つの選択が行われる。
ンジスタＴ８のゲートはブロック信号ＢＳに接続されて
いる。第６のトランジスタＴ６のゲートは第１のアドレ
ス信号Ａ１に接続されておりかつ第７のトランジスタＴ
７のゲートは第２のアドレス信号Ａ２に接続されてい
る。２つのアドレス信号Ａ１，Ａ２およびブロック信号
ＢＳはワードアドレスＲＡＤＲを形成している。図３の
ワード線デコーダＲＤＥＣのそれぞれの出力側Ｂ，Ｃ
に、図４に示されているような回路が配属されている。
これら回路のすべては同じブロック信号ＢＳを共通に有
している。これに対してそのアドレス信号Ａ１，Ａ２は
異なっている。ブロック信号ＢＳは、図１に図示のセル
アレイの選択のために用いられ、一方図１に図示されて
いなかった、メモリの別のセルアレイには別のブロック
信号が配属されている。アドレス信号Ａ１，Ａ２を介し
て、通常作動モードにおけるセルアレイのワード線ＷＬ
ｋの１つの選択が行われる。
【００３９】通常作動モード（テスト＝０Ｖ）におい
て、第９のトランジスタＴ９は阻止されているので、第
６のトランジスタＴ６および第７のトランジスタＴ７は
橋絡されていない。それ故に、ワードアドレスＲＡＤＲ
の印加の際に常に、ワード線ＷＬｋの１つの選択だけが
行われる。というのは、ワード線デコーダＲＤＥＣの出
力側Ｂ，Ｃの１つだけが活性化されるからである。テス
ト作動モード（テスト＝３．１Ｖ）において、その時導
通している第９のトランジスタＴ９が第６のトランジス
タＴ６および第７のトランジスタＴ７を橋絡するので、
アドレス信号Ａ１，Ａ２は作用せず、かつブロック信号
ＢＳを介してワード線デコーダＲＤＥＣの全部の出力側
Ｂ，Ｃが同時に活性化され、すなわち論理『０』であ
る。このようにして、テスト作動モードではブロック信
号ＢＳのレベルが高い場合、ブロック、ないしセルアレ
イのすべてのワード線ＷＬｋが同時に活性化される。図
１に図示のメモリにおいて通常作動モードにおいてすべ
てのメモリセルＭＣに同じ情報を書き込もうとするので
あれば、順次にすべてのワード線ＷＬｋおよびすべての
ビット線ＢＬｉを選択しなければならない。書き込み
は、ＶＤＤ／２コンセプトに従って動作する従来のＦＲ
ＡＭの場合のように、すべてのメモリセルＭＣにおいて
シーケンシャルにおいてしか行うことができない。本発
明のテスト作動モードによって、多数のメモリセルＭＣ
に同時に同じデータを書き込み、従ってこれらデータの
書き込みの時間コストを低減することができる。
て、第９のトランジスタＴ９は阻止されているので、第
６のトランジスタＴ６および第７のトランジスタＴ７は
橋絡されていない。それ故に、ワードアドレスＲＡＤＲ
の印加の際に常に、ワード線ＷＬｋの１つの選択だけが
行われる。というのは、ワード線デコーダＲＤＥＣの出
力側Ｂ，Ｃの１つだけが活性化されるからである。テス
ト作動モード（テスト＝３．１Ｖ）において、その時導
通している第９のトランジスタＴ９が第６のトランジス
タＴ６および第７のトランジスタＴ７を橋絡するので、
アドレス信号Ａ１，Ａ２は作用せず、かつブロック信号
ＢＳを介してワード線デコーダＲＤＥＣの全部の出力側
Ｂ，Ｃが同時に活性化され、すなわち論理『０』であ
る。このようにして、テスト作動モードではブロック信
号ＢＳのレベルが高い場合、ブロック、ないしセルアレ
イのすべてのワード線ＷＬｋが同時に活性化される。図
１に図示のメモリにおいて通常作動モードにおいてすべ
てのメモリセルＭＣに同じ情報を書き込もうとするので
あれば、順次にすべてのワード線ＷＬｋおよびすべての
ビット線ＢＬｉを選択しなければならない。書き込み
は、ＶＤＤ／２コンセプトに従って動作する従来のＦＲ
ＡＭの場合のように、すべてのメモリセルＭＣにおいて
シーケンシャルにおいてしか行うことができない。本発
明のテスト作動モードによって、多数のメモリセルＭＣ
に同時に同じデータを書き込み、従ってこれらデータの
書き込みの時間コストを低減することができる。
【図１】本発明の集積メモリの実施例を示す略図であ
る。
る。
【図２】図１のメモリのメモリセルの略図である。
【図３】図１のメモリのワード線の制御のための回路図
である。
である。
【図４】図３のワード線デコーダの部分を示す回路図で
ある。
ある。
ＢＬｉ ビット線、 ＷＬｋ ワード線、ＰＬｉ プレ
ート電極線、 ＭＣメモリセル、 Ｔ 選択トランジス
タ、 Ｃ メモリキャパシタ、 Ｔｅｓｔテスト信号、
ＳＡ 読み出し増幅器、 １，２ 電圧発生器、 Ｖ
ＰＬ 一定のプレート電極電位、 ＶＦ ＶＰＬとは異
なっている電位
ート電極線、 ＭＣメモリセル、 Ｔ 選択トランジス
タ、 Ｃ メモリキャパシタ、 Ｔｅｓｔテスト信号、
ＳＡ 読み出し増幅器、 １，２ 電圧発生器、 Ｖ
ＰＬ 一定のプレート電極電位、 ＶＦ ＶＰＬとは異
なっている電位
Claims (12)
- 【請求項１】 それぞれ少なくとも１つの選択トランジ
スタ（Ｔ）およびメモリキャパシタ（Ｃ）を有している
メモリセル（ＭＣ）を備え、交点においてメモリセル
（ＭＣ）が配置されているビット線（ＢＬｉ），ワード
線（ＷＬｋ）およびプレート電極線（ＰＬｉ）を備え、
ここでそれぞれのメモリセル（ＭＣ）において、メモリ
キャパシタ（Ｃ）の一方の電極は選択トランジスタ
（Ｔ）を介してビット線（ＢＬｉ）の１つに接続されて
おり、他方の電極はプレート電極線（ＰＬｉ）の１つに
接続されておりかつ選択トランジスタ（Ｔ）の制御接続
端子はワード線（ＷＬｋ）の１つに接続されており、第
１の作動モードと第２の作動モードとがあり、第１の作
動モードでは、プレート電極線（ＰＬｉ）は一定のプレ
ート電極電位（ＶＰＬ）を有しており、ビット線（ＢＬ
ｉ）も、メモリセル（ＭＣ）の１つへのアクセスが行わ
れない限り、同様にプレート電極電位（ＶＰＬ）を有し
ており、かつメモリセル（ＭＣ）の１つへの書き込みア
クセスの際に、該メモリセルに接続されているビット線
（ＢＬｉ）は第１の論理状態の書き込みのために、プレ
ート電極電位（ＶＰＬ）より小さい第１の電位（ＧＮ
Ｄ）をとり、かつ第２の論理状態の書き込みのために、
プレート電極電位より大きい第２の電位（ＶＤＤ）をと
り、かつ第２の作動モードでは、ビット線（ＢＬｉ）は
一定のプレート電極電位（ＶＰＬ）を有しており、かつ
書き込みアクセスの際、プレート電極線（ＰＬｉ）の少
なくとも１つが、プレート電極電位（ＶＰＬ）とは異な
っている所定の電位（VF）をとることを特徴とする集積
メモリ。 - 【請求項２】 第２の作動モードにおいて書き込みアク
セスの際にプレート電極線路（ＰＬｉ）の複数が同時に
所定の電位（VF）をとる請求項１記載の集積メモリ。 - 【請求項３】 前記所定の電位（VF）は第１の電位（Ｇ
ＮＤ）または第２の電位（ＶＤＤ）である請求項１また
は２記載の集積メモリ。 - 【請求項４】 前記所定の電位（VF）はプレート電極電
位（ＶＰＬ）と第１の電位（ＧＮＤ）または第２の電位
（ＶＤＤ）との間にある請求項１または２記載の集積メ
モリ。 - 【請求項５】 メモリの外部から所定の電位（VF）を供
給するための接続面（Ａ）を備えている請求項１から５
までのいずれか１項記載の集積メモリ。 - 【請求項６】 そこに供給可能なワードアドレス（ＲＡ
ＤＲ）に依存してワード線（ＷＬＫ）をアドレス指定す
るためのワード線デコーダ（ＲＤＥＣ）を備え、ワード
線デコーダ（ＲＤＥＣ）の出力側をワード線（ＷＬＫ）
のそれぞれ１つに接続するワード線ドライバ（Ｄ）を備
え、第１の作動モードにおいてワード線ドライバ（Ｄ）
に対して第１の給電電圧（ＶＰＰ）を発生するための電
圧発生器（２）を備え、かつ第２の作動モードにおいて
ワード線ドライバ（Ｄ）に対して第２の給電電圧（Ｖｅ
ｘｔ）を供給するための接続面（Ｅ）を備えている請求
項１から５までのいずれか１項記載の集積メモリ。 - 【請求項７】 ワード線（ＷＬＫ）およびビット線（Ｂ
Ｌｉ）はこれらに接続されているメモリセル（ＭＣ）と
共に少なくとも１つのセルアレイを形成し、第１の作動
モードにおいて、書き込みアクセスの際同時には、セル
アレイ毎にワード線（ＷＬＫ）の１つだけが活性化され
るようになっており第２の作動モードにおいて、書き込
みアクセスの際、セルアレイ毎にワード線（ＷＬＫ）の
複数個が同時に活性化されるようになっている請求項１
記載の集積メモリ。 - 【請求項８】 それぞれ少なくとも１つの選択トランジ
スタ（Ｔ）およびメモリキャパシタ（Ｃ）を有している
メモリセル（ＭＣ）を備え、交点においてメモリセル
（ＭＣ）が配置されているビット線（ＢＬｉ），ワード
線（ＷＬｋ）およびプレート電極線（ＰＬｉ）を備え、
ここでそれぞれのメモリセル（ＭＣ）において、メモリ
キャパシタ（Ｃ）の一方の電極は選択トランジスタ
（Ｔ）を介してビット線（ＢＬｉ）の１つに接続されて
おり、他方の電極はプレート電極線（ＰＬｉ）の１つに
接続されておりかつ選択トランジスタ（Ｔ）の制御接続
端子はワード線（ＷＬｋ）の１つに接続されている集積
メモリに対する作動方法であって、メモリを第１の作動
モードにおいて作動させ、第１の作動モードにおいてプ
レート電極線（ＰＬｉ）に一定のプレート電極電位（Ｖ
ＰＬ）を供給し、ビット線（ＢＬｉ）にも、メモリセル
（ＭＣ）の１つへのアクセスが行われない限り、同様に
プレート電極電位（ＶＰＬ）を供給し、かつメモリセル
（ＭＣ）の１つへの書き込みアクセスの際に、該メモリ
セルに接続されているビット線（ＢＬｉ）を第１の論理
状態の書き込みのために、プレート電極電位（ＶＰＬ）
より小さい第１の電位（ＧＮＤ）に移行させ、かつ第２
の論理状態の書き込みのために、プレート電極電位より
大きい第２の電位（ＶＤＤ）に移行させ、かつメモリを
第２の作動モードにおいて作動し、第２の作動モードに
おいてビット線（ＢＬｉ）にプレート電極電位（ＶＰ
Ｌ）を供給し、かつ書き込みアクセスの際、プレート電
極線（ＰＬｉ）の１つを、プレート電極電位（ＶＰＬ）
とは異なっている所定の電位（VF）に移行させることを
特徴とする集積メモリの作動方法。 - 【請求項９】 そこに供給可能なワードアドレス（ＲＡ
ＤＲ）に依存してワード線（ＷＬＫ）をアドレス指定す
るためのワード線デコーダ（ＲＤＥＣ）を備え、ワード
線デコーダ（ＲＤＥＣ）の出力側をワード線（ＷＬＫ）
のそれぞれ１つに接続するワード線ドライバ（Ｄ）を備
えている集積メモリに対して、第１の作動モードにおい
てワード線ドライバ（Ｄ）に、第１の給電電圧（ＶＰ
Ｐ）を供給し、かつ第２の作動モードにおいてワード線
ドライバ（Ｄ）に、第１の給電電圧（ＶＰＰ）より小さ
い第２の給電電圧（Ｖｅｘｔ）を供給する請求項８記載
の作動方法。 - 【請求項１０】 第１の給電電圧（ＶＰＰ）をメモリ内
に発生しかつ第２の給電電圧（Ｖｅｘｔ）をメモリの外
部から供給する請求項９記載の作動方法。 - 【請求項１１】 第２の給電電圧（Ｖｅｘｔ）を、所属
のワード線ドライバ（Ｄ）を介してワード線（ＶＬＫ）
の１つを活性化する際に、ワード線の電位がプレート電
極電圧（ＶＰＰ）とメモリセル（ＭＣ）の選択トランジ
スタ（Ｔ）のターンオン電圧（Ｖｔｈ）とを足した値よ
り大きくなるように選択する請求項９または１０記載の
作動方法。 - 【請求項１２】 第２の給電電圧（Ｖｅｘｔ）を、所属
のワード線ドライバ（Ｄ）を介してワード線（ＶＬＫ）
の１つを活性化する際に、ワード線の電位が、プレート
電極電圧（ＶＰＰ）と、メモリセル（ＭＣ）の選択トラ
ンジスタ（Ｔ）のターンオン電圧（Ｖｔｈ）とを足した
値より小さいまたは等しくなるように選択する請求項９
または１０記載の作動方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19919360A DE19919360C2 (de) | 1999-04-28 | 1999-04-28 | Integrierter Speicher mit Bitleitungen, Wortleitungen und Plattenleitungen sowie Betriebsverfahren für einen entsprechenden Speicher |
| DE19919360.6 | 1999-04-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000353398A true JP2000353398A (ja) | 2000-12-19 |
| JP3568876B2 JP3568876B2 (ja) | 2004-09-22 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000126387A Expired - Fee Related JP3568876B2 (ja) | 1999-04-28 | 2000-04-26 | 集積メモリおよびメモリに対する作動方法 |
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| Country | Link |
|---|---|
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| KR (1) | KR100351189B1 (ja) |
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| DE (1) | DE19919360C2 (ja) |
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| US6920059B2 (en) | 2002-11-29 | 2005-07-19 | Infineon Technologies Aktiengesellschaft | Reducing effects of noise coupling in integrated circuits with memory arrays |
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|---|---|---|---|---|
| JPH05314763A (ja) * | 1992-05-12 | 1993-11-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR100224673B1 (ko) * | 1996-12-13 | 1999-10-15 | 윤종용 | 불휘발성 강유전체 메모리장치 및 그의 구동방법 |
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1999
- 1999-04-28 DE DE19919360A patent/DE19919360C2/de not_active Expired - Fee Related
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