JP3568876B2 - 集積メモリおよびメモリに対する作動方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、ビット線と、ワード線と、プレート電極線とを有する集積メモリ並びに相応のメモリに対する相応の作動方法に関する。
【０００２】
【従来の技術】
論文“Ｔｈｅ Ｃｈａｒｇｅ−Ｓｈａｒｅ Ｍｏｄｉｆｉｅｄ （ＣＳＭ） Ｐｒｅｃｈａｒｇｅ−Ｌｅｖｅｌ Ａｒｃｈｉｔｅｃｔｕｒｅ ｆｏｒ Ｈｉｇｈ−Ｓｐｅｅｄ ａｎｄ Ｌｏｗ−Ｐｏｗｅｒ Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｍｅｍｏｒｙ”Ｈ． Ｆｕｊｉｓａｗａ ｅｔ ａｌ． 著、ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ ｃｉｒｃｕｉｔｓ， Ｖｏｌ． ３２， ＮＯ． ５， Ｍａｙ １９９７， Ｐ． ６５５． ｆｆ 掲載に、タイプＦｅＲＡＭないしＦＲＡＭの強磁性メモリが記載されている。これは、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｉｅｓ）に類似して構成されているメモリだが、そのメモリセルは強誘電体を備えたメモリキャパシタを有している。メモリセルはワード線とビット線との交点に配置されている。メモリキャパシタの電極はプレート電極電位に接続されている。固定のプレート電極電位は、ＦＲＡＭの２つの給電電位の間の真ん中にある。プレート電極電位が一定に保持されずに、パルス化される（いわゆる「パルスド・プレート・コンセプト」（Ｐｕｌｓｅｄ Ｐｌａｔｅ−Ｋｏｎｚｅｐｔ）ＦＲＡＭとは異なって、上記の論文に記載の、一定のプレート電極電位を有するコンセプトは一般に「ＶＤＤ／２コンセプト」とも称される。
【０００３】
公知のＦＲＡＭの１トランジスタ／１キャパシタメモリセルはそのメモリキャパシタの強誘電体の異なった分極によって異なった論理状態を記憶する。導電している選択トランジスタにおいてメモリキャパシタの２つの電極に同じ電位が加わっているとき、すなわちメモリキャパシタを介して電圧０が加わっているとき、分極、ひいてはメモリセルの記憶された論理状態の影響は生じない。例えば、同じワード線に接続されている複数のメモリセルのうち、読み出しアクセスが行われるべきである１つのワード線を選択するために、上掲の論文には、選択されたビット線を除いて、すべてのビット線を一定のプレート電極電位にプリロードすることが記載されている。選択されないビット線がメモリセルの選択トランジスタを介してメモリキャパシタの一方の電極に接続されると、このメモリキャパシタにおいて２つの電極にプレート電極電位が加わりかつそのメモリ内容は影響されない。しかし選択されたビット線はプレート電極電位とは異なっている電位にされ、その結果これに接続されているメモリセルのメモリキャパシタを介して電圧が降下する。このために、このメモリキャパシタと選択されたビット線路との間の電荷は平衡状態になる。ここでこの平衡状態によって、選択されたビット線の電位はメモリキャパシタの分極状態に依存して異なって影響を受ける。読み出し増幅器がこのようにして読み出された論理情報を増幅する。
【０００４】
上述のメモリへの書き込みアクセスの場合も、メモリセルにアクセスされるべきではないビット線はプレート電極電位に保持される。これに対して、読み出し増幅器によって、そのメモリセルが書き込まれるべきその都度選択されたビット線の電位が、プレート電極電位とは異なっている相応の書き込み電位にされる。論理０を書き込むために、選択されたビット線は例えばアースに放電されかつ論理１を書き込むためにそれは正の給電電位の値にされる。
【０００５】
所定の使用、例えばテストモードにおいて、多数のメモリセルに同じ情報を書き込むことが必要である。簡単なメモリテストは例えば、全部のメモリセルにおいて論理１を書き込みかつこれらを引き続いて再び読み出すようにすることができる。
【０００６】
【発明が解決しようとする課題】
上掲の論文に記載されたメモリにおけるこの形式のテストを実施するために、すべてのメモリセルは順次書き込まれなければならない。というのは、同時には常に、ワード線の１つおよびビット線の１つ、ひいてはこれらの交点に存在する１つのメモリセルしか選択することができないからである。
【０００７】
【課題を解決するための手段および発明の効果】
本発明の課題は、同一の論理情報の同時の書き込みが複数のメモリセルにおいて簡単に行われる集積メモリを提供することである。
この課題は、請求項１に記載の集積メモリ並びに請求項８に記載の集積メモリの作動方法によって解決される。本発明の有利な実施形態および改良例は従属請求項の対象である。
本発明の集積メモリは第１の作動モードおよび第２の作動モードを有している。第１の作動モードにおいて、プレート電極線は一定のプレート電極電位を有しかつビット線は、メモリセルの１つに対してアクセスが行われない限り、同様にプレート電極電位を有している。メモリセルの１つへの書き込みアクセスの際、これに接続されているビット線は第１の論理状態を書き込むために、プレート電極電位より小さい第１の電位をとり、かつ第２の論理状態を書き込むためにプレート電極電位より大きい第２の電位をとる。第２の作動モードにおいてビット線は基本的にプレート電極電位を有しておりかつ書き込みアクセスの際プレート電極線の少なくとも１つが、プレート電極電位とは異なっている所定の電位をとる。
【０００８】
すなわち本発明のメモリは第１の作動モードにおいて公知のＦＲＡＭのように、ひいては上掲の文献（Ｈ． Ｆｕｊｉｓａｗａ ｅｔ ａｌ．）に記載されているように振る舞う、すなわちメモリセルへの書き込みアクセスはビット線の電位の変化によって行われるが、第２の作動モードにおいて情報の書き込みはビット線の電位の変化によってではなくて、プレート電極線の電位の変化によって行われる。すなわち、本発明のメモリは第１の作動モードにおいて、ＶＤＤ／２コンセプトに従って作動される従来のメモリのように動作する一方、第２の作動モードにおいて、プレート電極線に接続されている、書き込むべきそのメモリキャパシタの電極はもはや一定のプレート電極電位に接続されておらず、それとは異なっている所定の電位に接続されている。すなわち、第１の作動モードにおいて、メモリセルに新しい論理状態を書き込みむために必要な、それぞれのメモリキャパシタに対する電圧はそれぞれのビット線の電位の変化によって発生される一方、プレート電極線の電位は一定に保持される。これに対して、第２の作動モードにおいて、必要な書き込み電圧の発生はメモリキャパシタを介してビット線の電位の一定保持および相応のプレート電極線の電位の、一定のプレート電極電位とは異なっている値への変化によって行われる。
【０００９】
本発明のメモリは、該メモリでは簡単に同一の情報が同時に複数のメモリセルに書き込むことができるという利点を有している。このことは同時に、所属のプレート電極線がプレート電極電位とは異なっている所定の電位をとるすべてのメモリセルにおいて行われる。極端な場合には、メモリのすべてのプレート電極線は同時に所定の電位をとることができ、その結果すべてのメモリセルにおいて同時に同一の論理情報が書き込まれる。
【００１０】
プレート電極線が関連するセルプレート電極の構成部分であり、従って関連する面を形成していることも可能である。この場合このセルプレート電極の電位の変化によって、すべてのプレート電極線およびこれに接続されている、メモリキャパシタの電極は同時に、変化した電位にされる。
【００１１】
【発明の実施の形態】
実施の形態によれば、所定の電位は、ビット線が第１の作動モードにおいて書き込みアクセスの際にとる第１の電位または第２の電位である。所定の電位が第１の電位に等しい場合には、第２の作動モードにおける書き込みアクセスの際に第２の論理状態が相応のメモリセルに書き込まれる。所定の電位が第２の電位に等しい場合には、第１の論理状態が相応のメモリセルに書き込まれる。
択一的な実施の形態によれば、所定の電位はプレート電極電位と、第１の電位または第２の電位との間にある。この結果として、第１の論理状態ないし第２の論理状態はその完全なレベルによって相応のメモリセルに書き込まれるのではなくて、弱められたレベルによって書き込まれる。このようにして、有利には、メモリセルのエージングがシミュレートされ、その結果として同様にこれらのメモリセルに記憶されている信号の弱体化が行われる。完全な信号レベルによって書き込まれない論理状態によるエージングのシミュレーションによって、有利にも、連続テストのために必要である時間が短縮される。このことは、メモリセルが、完全な信号レベルによる書き込みが行われる従来のメモリにおいては発生する漏れ電流に基づいて比較的長い時間間隔後に漸く「弱められる」ビットによって既に書き込まれることによる。
【００１２】
実施の形態によれば、集積メモリはメモリの外部から所定の電位を供給するための接続面を有している。このことは、所定の電位の値を任意に選択しかつメモリの作動の期間に、変化することもできるという利点を有している。
【００１３】
本発明の実施の形態によれば、メモリは、ワード線デコーダの出力側をワード線のそれぞれ１つに接続するワード線ドライバと、第１の作動モードにおいてワード線ドライバに対して第１の給電電圧を発生するための電圧発生器とを有している。更に、メモリは、第２の作動モードにおいてワード線に対して第２の給電電圧を供給するための接続面を有している。このことは、第２の給電電圧を任意かつ第１の給電電位とは無関係に選択することができるといる利点を有している。
【００１４】
本発明の作動方法の実施の形態では、第２の給電電圧は第１の給電電圧より小さいようになっている。これにより、第２の作動モードにおけるメモリの電力消費は、ワード線ドライバが第２の作動モードにおいても比較的高い第１の給電電圧によって給電される場合と比較して、低減される。第２の給電電圧は、コンタクト面を介して供給することに対して択一的に、集積メモリ内部で発生することもできる。
【００１５】
作動方法の実施の形態によれば、第２の給電電圧は、所属のワード線を介するワード線の１つの活性化の際、ワード線の電位がプレート電極電位とメモリセルの選択トランジスタのターンオン電圧とを足したものより大きいが、第１の給電電圧よりは小さいように選択される。第１の作動モードにおいて、選択トランジスタは２つの論理状態の一方を書き込む際に、プレート電極電位より大きい電位をビット線の１つから相応のメモリキャパシタに伝送しなければならない（通例これは論理１を書き込む際に生じる）。それ故に、ワード線は選択トランジスタの通し接続のために、ビット線に生じる最高の電位と選択トランジスタのターンオン電圧とを足したものより大きい電位にされる必要がある。第１の作動モードに対する第１の給電電圧は相応の高さに選択されなければならない。第２の作動モードにおいてビット線の電位は一定でありかつプレート電極電位に等しいので、この電位は、所属の選択トランジスタにワード線を介して、プレート電極電位プラス選択トランジスタのターンオン電圧に少なくとも等しい電位が加わるとき、損失なくメモリキャパシタの相応の電極に伝送される。
【００１６】
作動方法の択一的な形態によれば、第２の給電電圧は、ワード線の１つが所属のワード線ドライバを介して活性化される際、ワード線の電位は、プレート電極電位プラスメモリセルの選択トランジスタのターンオン電圧より小さいかまたはそれに等しいように選択される。このために、第２の作動モードにおいて、選択トランジスタは導通状態において、ビット線が存在している完全なプレート電極電位を相応のメモリキャパシタに伝送するのではなくて、相応に低い電位を伝送することになる。すなわちこのようにしても、第２の作動モードにおいて完全な信号レベルによってではなく、低減されたもしくは「弱められた」信号レベルによってメモリセルに書き込まれるように実現される。
【００１７】
集積メモリの形態によれば、第１の作動モードにおいて、書き込みアクセスの際に同時に、セルアレイ内のワード線の１つだけが活性化されている。これに対して、第２の作動モードにおいて書き込みアクセスの際、セルアレイ当たり１つより多くのワード線が同時に活性化されている。このようにして、第２の作動モードにおいて、同時に活性化されるワード線の１つに接続されているすべてのメモリセルへの同時の書き込みアクセスが行われることが可能になる。
【００１８】
【実施例】
次に本発明を図示の実施例に基づいて詳細に説明する。
図１には、ＦＲＡＭタイプの本発明の集積メモリの部分が示されている。これは１つのメモリセルアレイを有している。このメモリセルアレイにおいて、ビット線ＢＬｉ、ワード線ＷＬｋおよびプレート電極線ＰＬｉの交点にメモリセルＭＣが配置されている。
【００１９】
図２には図１のメモリセルＭＣの１つが示されている。これは１つの選択トランジスタＴと、強誘電体を有する１つのメモリキャパシタＣとを有している。メモリキャパシタＣの一方の電極はプレート電極線ＰＬｉの１つに接続されておりかつ他方の電極は選択トランジスタＴの制御可能な区間を介してビット線ＢＬｉの１つに接続されている。選択トランジスタＴのゲートはワード線ＷＬｋの１つに接続されている。
【００２０】
図１から更に、ビット線ＢＬｉがｎチャネルトランジスタＮを介して読み出し増幅器ＳＡに接続されていることが分かる。ビット線ＢＬｉは更に、ｐチャネルトランジスタＰを介して電圧発生器１の出力側に接続されている。電圧発生器は一定のプレート電極電位ＶＰＬを発生する。それぞれ同じビット線ＢＬｉに配属されているｎチャネルトランジスタＮおよびｐチャネルトランジスタＰの制御接続端子はそれぞれ、列選択線路ＣＳＬｉに接続されている。
【００２１】
プレート電極線路ＰＬｉはセルアレイの縁に相互に接続されている。ｐチャネル型の第１のトランジスタＴ１を介してこれらは電圧発生器１の出力側に接続されている。第１のトランジスタＴ１はゲートがテスト信号Ｔｅｓｔに接続されている。プレート電極線路ＰＬｉは更に、ｎチャネル型の第２のトランジスタＴ２を介してメモリのコンタクト面Ａに接続されている。第２のトランジスタＴ２のゲートもテスト信号Ｔｅｓｔに接続されている。テスト信号Ｔｅｓｔは、メモリがいずれの作動モードにあるかを決定する。テスト信号の低レベル（０Ｖ）では、メモリは通常作動にありかつテスト信号の高レベル（３．１Ｖ）では、テスト作動モードにある。
【００２２】
図１に図示のメモリは単に、１つの関連のあるメモリセルアレイおよび１つの読み出し増幅器ＳＡを有しているだけである。更に単に、ワード線ＷＬｋの２つおよび相応のプレート電極線ＰＬｉを備えたビット線ＢＬｉの４つだけが図示されている。実際にはメモリは通例、複数のセルアレイ並びに多数のビット線およびワード線並びに所属の読み出し増幅器を有している。
【００２３】
更に、ＦＲＡＭでは通例、差動読み出し増幅器（差動式センスアンプ）ＳＡが使用される。これらには読み出しアクセスの際、その都度選択されたビット線を介して供給される信号の他に、基準信号も所属の相補ビット線を介して供給される。しかし図１には簡単にする理由から相補ビット線の対ではなくて、単一のビット線ＢＬｉだけが図示されている。
【００２４】
図１に図示のメモリの作動法は通常モードにおいては次の通りである：相応のアドレスを介して図示されていないデコーダを用いて、ワード線ＷＬｋの１つおよび列線ＣＳＬｉの１つの選択が行われる。選択された線は高いレベルをとり、一方選択されない線は低いレベルを維持する。例えばワード線ＷＬ０および列線ＣＳＬ０が選択されると、ワード線ＷＬ０に接続されているすべての選択トランジスタはターンオンされ、一方その他のワード線ＷＬｋに接続されている選択トランジスタは阻止された状態に留まる。更に、列選択線ＣＳＬ０に接続されているｎチャネルトランジスタＮはターンオンされかつそれに接続されているｐチャネルトランジスタは阻止される。これに対して、その他の列選択線ＣＳＬｉに配属されているｎチャネルトランジスタＮは阻止状態に留まりかつｐチャネルトランジスタＰは導電状態に留まる。従って読み出し増幅器ＳＡの書き込みアクセスの際に伝送されるデータはビット線ＢＬ０にだけ伝送される。その他のビット線ＢＬｉはそのｐチャネルトランジスタＰを介して、電圧発生器１によって発生されるプレート電極電位ＶＰＬに留まる。
【００２５】
通常作動モードにおいて第１のトランジスタＴ１は導通しておりかつ第２のトランジスタＴ２は阻止しているので、プレート電極電位ＶＰＬは全部のプレート電極線ＰＬｉにも加わっている。プレート電極電位ＶＰＬはメモリの２つの給電電位ＧＮＤ，ＶＤＤの算術平均に等しい。第１の給電電位ＧＮＤは例えばアースであり（０Ｖ）かつ第２の給電電位ＶＤＤは２．５Ｖに等しい。その場合、プレート電極電位ＶＰＬは１．２５Ｖの値を有している。読み出し増幅器ＳＡが書き込みアクセスの際例えば２．５Ｖをその出力側に発生すると、この電位はビット線ＢＬ０のターンオンされているトランジスタＮを介してこれに伝送されかつ導通しているトランジスタＴを介してメモリキャパシタＣの一方の電極に加えられる。メモリキャパシタＣの他方の電極には相応のプレート電極線ＰＬ０を介して１．２５Ｖのプレート電極電位が加えられる。従ってメモリキャパシタＣには１．２５Ｖの正の電圧が加わり、これにより強誘電体の相応の分極が生じる。引き続いてメモリセルＭＣに論理「１」が記憶されている。論理「０」を書き込むために、読み出し増幅器ＳＡは書き込みアクセスの際に０Ｖの電位を発生する。この電位は選択されたビット線ＢＬ０およびメモリセルＭＣの選択トランジスタＴを介してメモリキャパシタＣの一方の電極に加えられる。プレート電極線ＰＬ０は依然として１．２５Ｖのプレート電極電位を有しているので、今や−１．２５Ｖの電圧がメモリキャパシタＣに加わり、このために、論理「１」の書き込みに比べて反対の、メモリキャパシタＣの強誘電体の分極が生じることになる。
【００２６】
ビット線ＢＬ０とその他のワード線ＷＬｋとの交点にあるメモリセルの記憶状態には影響が及ばない。というのは、これらメモリセルの選択トランジスタＴは阻止されているからである。更に、ワード線ＷＬ０とその他のビット線ＢＬｉとの交点にあるメモリセルＭＣの影響も生じない。というのは、後者はそのｐチャネルトランジスタＰを介して１．２５Ｖのプレート電極電位に保持され、従ってこれらのメモリセルＭＣの選択トランジスタは導通しているにも拘わらず、そのメモリキャパシタＣには０Ｖの電位が加わっているからである。メモリキャパシタＣの１つに加わっている０Ｖの電圧の結果として、そのメモリ状態ないしその分極状態は影響されない。
【００２７】
テスト信号Ｔｅｓｔが３．１Ｖの高いレベルをとることによって、図１に図示のメモリがテスト作動モードに作動されると、第１のトランジスタＴ１は阻止され、これによりプレート電極電位ＰＬｉはプレート電極電位ＶＰＬを発生する電圧発生器１の出力側から切り離される。更に、第２のトランジスタＴ２がターンオンされ、これによりプレート電極線ＰＬｉはコンタクト面Ａに接続される。その場合、コンタクト面Ａを介してプレート電極線ＰＬｉに、プレート電極電位ＶＰＬとは異なっている任意の電位ＶＦを供給することができる。更に、テスト作動モードにおいてすべての列選択線ＣＳＬｉは実施すべき書き込みアクセスの期間に低電位にあるので、ビット線ＢＬｉはすべて、プレート電極電位ＶＰＬを有している。そこでワード線ＷＬｋの少なくとも１つが活性化されると、メモリセルＭＣの、このワード線に接続されている選択トランジスタＴはターンオンされる。その場合、１．２５Ｖの高さにあるプレート電極電位ＶＰＬが選択されたメモリセルＭＣのメモリキャパシタＣの一方の電極に加えられる。そこで例えば電位ＶＦ＝０Ｖが選択されると、相応のメモリキャパシタＣには、１．２５Ｖの正の電圧が加えられる。従って論理「１」が同時にすべてのメモリセルＭＣに書き込まれ、これらのワード線ＷＬｋは高いレベルを有している。電位ＶＦが例えば２．５Ｖの高いレベルをとると、選択されたメモリセルＣの相応のメモリキャパシタＣには−１．２５Ｖの負の電圧が加わり、その結果これらメモリセルＭＣには論理「０」が書き込まれる。両方の場合とも、メモリセルの多数個において新しい論理状態の同時の書き込みが行われる。
【００２８】
図１に図示のメモリでは、通常作動モードにおいて、同一の時点で常に、単にワード線ＷＬｋの１つだけの活性化が行われる。これに対してテスト作動モードにおいて、すべてのワード線ＷＬｋは同時に活性化され、その結果メモリセルＭＣのすべての選択トランジスタは同時にターンオンされる。このようにして、すべてのメモリセルＭＣへの同時の書き込みアクセスが行われる。続いて次に図４を参照して一層詳細に説明する。
【００２９】
メモリセルＭＣにテスト作動モードにおいて「弱められた」ビット、すなわち１．２５Ｖの完全な信号レベルでメモリセルに書き込まれないようなビットを供給するために、論理「０」の書き込みの際の所定の電位ＶＦの値は、１．２５Ｖのプレート電極電位と２．５Ｖの正の給電電位との間、例えば２Ｖにあるように選択される。「弱められた」論理「１」の書き込みの際、所定の電位ＶＦは０Ｖと１．２５Ｖとの間、例えば０．５Ｖに選択される。このようにして、普通は比較的長い時間間隔において生じ、メモリセルＭＣの中に記憶されている信号を結果的に弱めることになるメモリセルのエージングがシミュレートされる。
【００３０】
本発明の別の実施例において、プレート電極線ＰＬｉがテスト作動モードにおいて、図１のメモリの場合のようにコンタクト面Ａに接続されるのではなくて、既述の電位ＶＦを発生する、メモリの別の内部電圧発生器に接続されるようにすることもできる。
【００３１】
本発明の別の実施例において、テスト作動モードにおいてプレート電極線ＰＬｉの一部だけが一定のプレート電極電位ＶＰＬとは異なっている電位ＶＦを有しているようにすることもできる。この場合同時に、これらプレート電極線ＰＬｉに接続されているメモリセルＭＣに対する書き込みアクセスが行われる。その場合プレート電極線路は勿論、すべて電気的に相互に接続されていることはできない。
【００３２】
図３には、図１に図示の２つのワード線ＷＬｋの制御のための回遅装置が示されている。示されているのは、ワードアドレスが供給可能であるワード線デコーダＲＤＥＣである。通常作動モードにおいてこれは、加わっているワードアドレスＲＡＤＲに依存してその出力側Ｂ，Ｃの１つを活性化する。ワード線デコーダＲＤＥＣの出力側Ｂ，Ｃがそれぞれワード線ドライバＤを介してワード線ＷＬｋの１つに接続されている。ワード線ドライバは給電電圧接続端子を有しており、これはｐチャネル型の第３のトランジスタＴ３を介して第２の電圧発生器２の出力側に接続されている。電圧発生器は第１の給電電圧ＶＰＰを発生するために用いられる。更に、ワード線ドライバＤの給電電圧接続端子はｎチャネル型の第４のトランジスタを介して第２のコンタクト面Ａに接続されている。このコンタクト面を介して第２の給電電圧Ｖｅｘｔが供給可能である。第３のトランジスタＴ３および第４のトランジスタＴ４のゲートはテスト信号Ｔｅｓｔに接続されている。通常作動モード（テスト＝０Ｖ）において、ワード線ドライバＤに第３のトランジスタＴ３を介して、第２の電圧発生器２によって発生される第１の給電電圧ＶＰＰが供給される。テスト作動モード（テスト＝３．１Ｖ）において、ワード線ドライバＤに第４のトランジスタＴ４を介して第２の給電電圧Ｖｅｘｔが供給される。第１の給電電圧ＶＰＰは値３．１Ｖを有している。ワード線デコーダＲＤＥＣを介してワード線ＷＬｋの１つが活性化されると、それは通常作動モードにおいて第１の給電電圧ＶＰＰの値、すなわち３．１Ｖをとる。この３．１Ｖによって、メモリセルＭＣのそれぞれの選択トランジスタは制御され、その結果これを介して論理「１」の書き込みの際読み出し増幅器ＳＡから２．５Ｖの電位をメモリキャパシタにも伝送することができる。メモリセルＭＣの選択トランジスタのターンオン電圧は０．６Ｖである。
【００３３】
テスト作動モードにおいてワード線ドライバＲＤＥＣは、それに加えられるワードアドレスＲＡＤＲに無関係に、すべてのワード線ＷＬｋを同時に活性化する。ワード線ドライバＤがテスト作動モードにおいても第２の電圧発生器２によって給電されるのであれば、これは、多数のワード線ドライバＤを同時に駆動することができるには、相応に大きく設計されていなければならない。それ故に、テスト作動モードにおいて、ワード線ドライバの給電は第２の電圧発生器２を介してではなく、集積メモリの外部から第２のコンタクト面Ｅを介して行われる。
【００３４】
この実施例では、第２のコンタクト面Ｅを介してテスト作動モードにおいて供給される第２の給電電圧Ｖｅｘｔは、第１の給電電圧ＶＰＰより小さい。それは２Ｖの値を有しており、従ってプレート電極電位（１．２５Ｖ）にメモリセルＭＣの選択トランジスタＴのターン電圧（０．６Ｖ）を足したものよりも大きい。テスト作動モードにおいて、活性化されたワード線ＷＬｋは第２の給電電圧Ｖｅｘｔ＝２Ｖの値にされるので、相応の選択トランジスタＴのゲートには２Ｖが加わる。このゲート電圧は、テスト作動モードにおいてすべてのビット線ＢＬｉに加わる、１．２５Ｖのプレート電極電位ＶＰＬを完全に、メモリキャパシタＣの相応の電極に通し接続するのに十分である。
【００３５】
本発明の別の実施例において、第２の給電電圧Ｖｅｘｔの値を、プレート電極電位プラス選択トランジスタＴのターンオン電圧の値より小さいかまたはそれに等しいように選択することもできる。第２の給電電圧がＶｅｘｔ＝１．２５Ｖ、従ってプレート電極電位ＶＰＬに等しく選択されると、後者はもはや、テスト作動モードにおいて完全な高さでは選択トランジスタＴを介してメモリキャパシタＣに伝送されない。ここでもこのようにして、「弱められた」ビットをメモリセルＭＣに書き込むことになり、これによりこの場合もメモリセルＭＣのエージングがシミュレートされる。
【００３６】
本発明の別の実施例では、ワード線ドライバＤがテスト作動モードにおいて集積メモリの相応の内部の第２の給電電圧Ｖｅｘｔに接続されるようにすることもでき、この場合には第２のコンタクト面Ｅは不要ということになる。この場合、第２の給電電圧Ｖｅｘｔを第１の給電電圧ＶＰＰより小さく選択して、メモリの消費電力を低減するようにすれば有利である。その場合第２の給電電圧を発生するために、メモリ内の相応の別の電圧発生器を設けらければならないことになる。
【００３７】
図４には、図３のワード線デコーダＲＤＥＣの部分が示されている。これは、高い給電電圧ＶＤＤと低い給電電圧アースとの間に、第５のトランジスタＴ５，第６のトランジスタＴ６，第７のトランジスタＴ７および第８のトランジスタＴ８を有している。第５のトランジスタはｐチャネル型であり、一方その他の３つのトランジスタはｎチャネル型である。第５のトランジスタＴ５と第６のトランジスタＴ６との間の回路点は２つの逆並列のインバータの形の保持回路Ｈおよび後置接続されているインバータＩを介してワード線ＲＤＥＣの出力側Ｂに接続されている。第７のトランジスタＴ７と第８のトランジスタＴ８との間の回路点は保持回路Ｈの入力側に接続されている。第９のトランジスタＴ９のゲートはテスト信号Ｔｅｓｔに接続されている。
【００３８】
第５のトランジスタＴ５および第８のトランジスタＴ８のゲートはブロック信号ＢＳに接続されている。第６のトランジスタＴ６のゲートは第１のアドレス信号Ａ１に接続されておりかつ第７のトランジスタＴ７のゲートは第２のアドレス信号Ａ２に接続されている。２つのアドレス信号Ａ１，Ａ２およびブロック信号ＢＳはワードアドレスＲＡＤＲを形成している。図３のワード線デコーダＲＤＥＣのそれぞれの出力側Ｂ，Ｃに、図４に示されているような回路が配属されている。これら回路のすべては同じブロック信号ＢＳを共通に有している。これに対してそのアドレス信号Ａ１，Ａ２は異なっている。ブロック信号ＢＳは、図１に図示のセルアレイの選択のために用いられ、一方図１に図示されていなかった、メモリの別のセルアレイには別のブロック信号が配属されている。アドレス信号Ａ１，Ａ２を介して、通常作動モードにおけるセルアレイのワード線ＷＬｋの１つの選択が行われる。
【００３９】
通常作動モード（テスト＝０Ｖ）において、第９のトランジスタＴ９は阻止されているので、第６のトランジスタＴ６および第７のトランジスタＴ７は橋絡されていない。それ故に、ワードアドレスＲＡＤＲの印加の際に常に、ワード線ＷＬｋの１つの選択だけが行われる。というのは、ワード線デコーダＲＤＥＣの出力側Ｂ，Ｃの１つだけが活性化されるからである。テスト作動モード（テスト＝３．１Ｖ）において、その時導通している第９のトランジスタＴ９が第６のトランジスタＴ６および第７のトランジスタＴ７を橋絡するので、アドレス信号Ａ１，Ａ２は作用せず、かつブロック信号ＢＳを介してワード線デコーダＲＤＥＣの全部の出力側Ｂ，Ｃが同時に活性化され、すなわち論理『０』である。このようにして、テスト作動モードではブロック信号ＢＳのレベルが高い場合、ブロック、ないしセルアレイのすべてのワード線ＷＬｋが同時に活性化される。
図１に図示のメモリにおいて通常作動モードにおいてすべてのメモリセルＭＣに同じ情報を書き込もうとするのであれば、順次にすべてのワード線ＷＬｋおよびすべてのビット線ＢＬｉを選択しなければならない。書き込みは、ＶＤＤ／２コンセプトに従って動作する従来のＦＲＡＭの場合のように、すべてのメモリセルＭＣにおいてシーケンシャルにおいてしか行うことができない。本発明のテスト作動モードによって、多数のメモリセルＭＣに同時に同じデータを書き込み、従ってこれらデータの書き込みの時間コストを低減することができる。
【図面の簡単な説明】
【図１】本発明の集積メモリの実施例を示す略図である。
【図２】図１のメモリのメモリセルの略図である。
【図３】図１のメモリのワード線の制御のための回路図である。
【図４】図３のワード線デコーダの部分を示す回路図である。
【符号の説明】
ＢＬｉ ビット線、 ＷＬｋ ワード線、ＰＬｉ プレート電極線、 ＭＣ メモリセル、 Ｔ 選択トランジスタ、 Ｃ メモリキャパシタ、 Ｔｅｓｔ テスト信号、 ＳＡ 読み出し増幅器、 １，２ 電圧発生器、 ＶＰＬ 一定のプレート電極電位、 ＶＦ ＶＰＬとは異なっている電位

Claims (12)

1. それぞれ少なくとも１つの選択トランジスタ（Ｔ）およびメモリキャパシタ（Ｃ）を有しているメモリセル（ＭＣ）を備え、
   交点においてメモリセル（ＭＣ）が配置されているビット線（ＢＬｉ），ワード線（ＷＬｋ）およびプレート電極線（ＰＬｉ）を備え、
   ここでそれぞれのメモリセル（ＭＣ）において、メモリキャパシタ（Ｃ）の一方の電極は選択トランジスタ（Ｔ）を介してビット線（ＢＬｉ）の１つに接続されており、他方の電極はプレート電極線（ＰＬｉ）の１つに接続されておりかつ選択トランジスタ（Ｔ）の制御接続端子はワード線（ＷＬｋ）の１つに接続されており、
   第１の作動モードと第２の作動モードとがあり、
   第１の作動モードでは、
   プレート電極線（ＰＬｉ）は一定のプレート電極電位（ＶＰＬ）を有しており、ビット線（ＢＬｉ）も、メモリセル（ＭＣ）の１つへのアクセスが行われない限り、同様にプレート電極電位（ＶＰＬ）を有しており、
   かつメモリセル（ＭＣ）の１つへの書き込みアクセスの際に、該メモリセルに接続されているビット線（ＢＬｉ）は第１の論理状態の書き込みのために、プレート電極電位（ＶＰＬ）より小さい第１の電位（ＧＮＤ）をとり、かつ第２の論理状態の書き込みのために、プレート電極電位より大きい第２の電位（ＶＤＤ）をとり、
   かつ第２の作動モードでは、
   ビット線（ＢＬｉ）は一定のプレート電極電位（ＶＰＬ）を有しており、
   かつ書き込みアクセスの際、プレート電極線（ＰＬｉ）の少なくとも１つが、プレート電極電位（ＶＰＬ）とは異なっている所定の電位（ＶＦ）をとる
   ことを特徴とする集積メモリ。
2. 第２の作動モードにおいて書き込みアクセスの際にプレート電極線路（ＰＬｉ）の複数が同時に所定の電位（ＶＦ）をとる
   請求項１記載の集積メモリ。
3. 前記所定の電位（ＶＦ）は第１の電位（ＧＮＤ）または第２の電位（ＶＤＤ）である
   請求項１または２記載の集積メモリ。
4. 前記所定の電位（ＶＦ）はプレート電極電位（ＶＰＬ）と第１の電位（ＧＮＤ）または第２の電位（ＶＤＤ）との間にある
   請求項１または２記載の集積メモリ。
5. メモリの外部から所定の電位（ＶＦ）を供給するための接続面（Ａ）を備えている
   請求項１から５までのいずれか１項記載の集積メモリ。
6. そこに供給可能なワードアドレス（ＲＡＤＲ）に依存してワード線（ＷＬＫ）をアドレス指定するためのワード線デコーダ（ＲＤＥＣ）を備え、
   ワード線デコーダ（ＲＤＥＣ）の出力側をワード線（ＷＬＫ）のそれぞれ１つに接続するワード線ドライバ（Ｄ）を備え、
   第１の作動モードにおいてワード線ドライバ（Ｄ）に対して第１の給電電圧（ＶＰＰ）を発生するための電圧発生器（２）を備え、
   かつ第２の作動モードにおいてワード線ドライバ（Ｄ）に対して第２の給電電圧（Ｖｅｘｔ）を供給するための接続面（Ｅ）を備えている
   請求項１から５までのいずれか１項記載の集積メモリ。
7. ワード線（ＷＬＫ）およびビット線（ＢＬｉ）はこれらに接続されているメモリセル（ＭＣ）と共に少なくとも１つのセルアレイを形成し、第１の作動モードにおいて、書き込みアクセスの際同時には、セルアレイ毎にワード線（ＷＬＫ）の１つだけが活性化されるようになっており
   第２の作動モードにおいて、書き込みアクセスの際、セルアレイ毎にワード線（ＷＬＫ）の複数個が同時に活性化されるようになっている
   請求項１記載の集積メモリ。
8. それぞれ少なくとも１つの選択トランジスタ（Ｔ）およびメモリキャパシタ（Ｃ）を有しているメモリセル（ＭＣ）を備え、
   交点においてメモリセル（ＭＣ）が配置されているビット線（ＢＬｉ），ワード線（ＷＬｋ）およびプレート電極線（ＰＬｉ）を備え、
   ここでそれぞれのメモリセル（ＭＣ）において、メモリキャパシタ（Ｃ）の一方の電極は選択トランジスタ（Ｔ）を介してビット線（ＢＬｉ）の１つに接続されており、他方の電極はプレート電極線（ＰＬｉ）の１つに接続されておりかつ選択トランジスタ（Ｔ）の制御接続端子はワード線（ＷＬｋ）の１つに接続されている
   集積メモリに対する作動方法であって、
   メモリを第１の作動モードにおいて作動させ、
   第１の作動モードにおいて
   プレート電極線（ＰＬｉ）に一定のプレート電極電位（ＶＰＬ）を供給し、
   ビット線（ＢＬｉ）にも、メモリセル（ＭＣ）の１つへのアクセスが行われない限り、同様にプレート電極電位（ＶＰＬ）を供給し、
   かつメモリセル（ＭＣ）の１つへの書き込みアクセスの際に、該メモリセルに接続されているビット線（ＢＬｉ）を第１の論理状態の書き込みのために、プレート電極電位（ＶＰＬ）より小さい第１の電位（ＧＮＤ）に移行させ、かつ第２の論理状態の書き込みのために、プレート電極電位より大きい第２の電位（ＶＤＤ）に移行させ、
   かつメモリを第２の作動モードにおいて作動し、
   第２の作動モードにおいて
   ビット線（ＢＬｉ）にプレート電極電位（ＶＰＬ）を供給し、
   かつ書き込みアクセスの際、プレート電極線（ＰＬｉ）の１つを、プレート電極電位（ＶＰＬ）とは異なっている所定の電位（ＶＦ）に移行させる
   ことを特徴とする集積メモリの作動方法。
9. そこに供給可能なワードアドレス（ＲＡＤＲ）に依存してワード線（ＷＬＫ）をアドレス指定するためのワード線デコーダ（ＲＤＥＣ）を備え、
   ワード線デコーダ（ＲＤＥＣ）の出力側をワード線（ＷＬＫ）のそれぞれ１つに接続するワード線ドライバ（Ｄ）を備え
   ている集積メモリに対して、
   第１の作動モードにおいてワード線ドライバ（Ｄ）に、第１の給電電圧（ＶＰＰ）を供給し、
   かつ第２の作動モードにおいてワード線ドライバ（Ｄ）に、第１の給電電圧（ＶＰＰ）より小さい第２の給電電圧（Ｖｅｘｔ）を供給する
   請求項８記載の作動方法。
10. 第１の給電電圧（ＶＰＰ）をメモリ内に発生しかつ第２の給電電圧（Ｖｅｘｔ）をメモリの外部から供給する
    請求項９記載の作動方法。
11. 第２の給電電圧（Ｖｅｘｔ）を、所属のワード線ドライバ（Ｄ）を介してワード線（ＶＬＫ）の１つを活性化する際に、ワード線の電位がプレート電極電圧（ＶＰＰ）とメモリセル（ＭＣ）の選択トランジスタ（Ｔ）のターンオン電圧（Ｖｔｈ）とを足した値より大きくなるように選択する
    請求項９または１０記載の作動方法。
12. 第２の給電電圧（Ｖｅｘｔ）を、所属のワード線ドライバ（Ｄ）を介してワード線（ＶＬＫ）の１つを活性化する際に、ワード線の電位が、プレート電極電圧（ＶＰＰ）と、メモリセル（ＭＣ）の選択トランジスタ（Ｔ）のターンオン電圧（Ｖｔｈ）とを足した値より小さいまたは等しくなるように選択する
    請求項９または１０記載の作動方法。

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