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KR100419375B1 - 반도체 기억 장치 - Google Patents

반도체 기억 장치 Download PDF

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KR100419375B1
KR100419375B1 KR10-2001-0025119A KR20010025119A KR100419375B1 KR 100419375 B1 KR100419375 B1 KR 100419375B1 KR 20010025119 A KR20010025119 A KR 20010025119A KR 100419375 B1 KR100419375 B1 KR 100419375B1
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KR
South Korea
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bit line
voltage
capacitor
line
transistor
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KR10-2001-0025119A
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다까시마다이사부로
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가부시끼가이샤 도시바
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • G—PHYSICS
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    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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  • Computer Hardware Design (AREA)
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Abstract

잔류분극 정보를 충분히 판독하는 것을 가능하게 한 강유전체 메모리를 제공한다. 강유전체 캐패시터와 트랜지스터로 이루어지는 메모리 셀이 배열되고 메모리 셀을 선택하는 워드선, 강유전체 캐패시터의 일단에 구동 전압을 인가하기 위한 플레이트선 및 강유전체 캐패시터의 타단이 선택적으로 접속되는 비트선이 배치된 메모리 셀 어레이와, 강유전체 캐패시터에서 비트선으로 판독되는 신호를 검지 증폭하는 감지 증폭기 회로를 포함한 강유전체 메모리에 있어서, 데이터 판독시 감지 증폭기 회로의 동작 전에, 신호가 판독되는 비트선의 전압을, 커플링용 캐패시터에 의해서 인하(引下)시키는 제어를 행하는 비트선 전압 제어 회로를 설치하였다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 기억 장치에 관한 것으로, 특히 강유전체 캐패시터와 트랜지스터를 이용하여 구성되는 메모리 셀을 이용하여 비휘발성으로 데이터를 기억하는 강유전체 메모리에 관한 것이다.
오늘날, 반도체 메모리는 대형 컴퓨터의 주기억부에서부터, 퍼스널 컴퓨터, 각종 가전 제품, 휴대 전화 등의 많은 분야에서 이용되고 있다. 반도체 메모리의 종류로는 휘발성의 DRAM이나 SRAM, 비휘발성의 마스크 ROM이나 EEPROM 등이 시장에 출회(出回)되고 있다. 특히 DRAM은 휘발성임에도 불구하고, 저비용성이나 고속성의 면에서 우수하여, 메모리 시장의 대부분을 차지하고 있다. 전기적 재기입이 가능한 비휘발성 메모리인 EEPROM 플래시 메모리는 재기입 횟수가 106회 정도로 제한되어 있는 것, 기입 시간이 마이크로초의 단위일 필요가 있는 것, 기입 등에 고전압이 필요한 것 등의 어려움이 있기 때문에, DRAM 경우에는 시장이 개방되어 있지 않다.
이에 대하여, 강유전체 캐패시터(Ferroelectric Capacitor)를 이용한 강유전체 메모리(Ferroelectric RAM)는 1890년에 제안된 이래, 비휘발성이며 또한 고속 성능이 얻어지는 것으로서 주목받고 있다. 즉, 강유전체 메모리는 이치(二値) 데이터를 잔류분극의 크기에 따라 비휘발로 기억하고, 재기입 횟수가 1012회 정도이며, 기입/판독 시간이 DRAM과 같은 정도라고 하는 장점을 갖고 있어, 반도체 메모리 시장을 크게 전환시킬 가능성을 갖는다. 이 때문에 각 메이커가 개발을 다투고 있고, 학회 레벨에서는 4M 비트 강유전체 메모리가 발표되었다.
도 35는 종래의 강유전체 메모리의 회로 구성을 도시한다. 메모리 셀은 DRAM과 마찬가지로, 하나의 NMOS 트랜지스터와 한개의 강유전체 캐패시터를 직렬 접속하여 구성된다. 이 메모리 셀 구성을 1T1C 구성이라고 한다. DRAM과의 차이는 강유전체 캐패시터의 잔류분극을 이용함으로써 데이터를 비휘발로 기억한다는 점이다. 셀 어레이 구성도 DRAM과 마찬가지로, 도 35에 도시한 바와 같은 폴드 비트선 구성을 취할 수 있다. 최소 셀 사이즈의 이론적 하한은 DRAM과 마찬가지로, 최소 가공 치수를 F로서 2F×4F=8F2가 된다.
도 36은 도 35의 강유전체 메모리의 동작 파형을 도시하고 있다. 스탠바이 시, 비트선 BL, /BL은 Vss로 프리차지되어 있고, 플레이트선 PL0, PL1도 Vss이다.액티브 시, 먼저 비트선 BL, /BL을 부유 상태로 하고, 선택 워드선 WL에 H레벨 전압 Vpp를 제공하고, 선택 플레이트선 PL0을 Vss에서 Vaa로 올린다. 여기서, Vaa는 어레이 내부 공통 전원 전압이고, 통상은 외부 전원 전압 Vdd, 혹은 이것을 강압(降壓)한 전압이다.
이 때, 선택된 셀의 강유전체 캐패시터에는, 비트선 용량 CB를 부하 용량으로서 전압이 인가되어 신호 전하가 비트선으로 판독된다. 셀 데이터의 "1", "0"에 의해 비트선으로 판독되는 전위는 다르다. 데이터가 "1"일 때는 분극 반전이 생겨 비트선에 큰 전위가 발생하고, 데이터가 "0"일 때는 분극 반전이 생기지 않고 작은 전위 변화가 비트선에 나타난다. 1T1C 구성인 경우, "0", "1" 데이터의 비트선 전위의 중간에 참조 전위를 설정하고 감지 증폭기로 데이터를 감지한다. 즉, 비트선으로의 데이터 판독 후, 감지 증폭기 활성화 신호 SEN을 H로 함으로써, "1" 데이터는 Vaa로, "0" 데이터는 Vss로 각각 증폭된다.
"1" 데이터는 분극 반전이 생기는 파괴 판독으로 된다. "1" 데이터의 셀에서는 판독 데이터 감지 후 비트선이 Vaa이고, 강유전체 캐패시터의 단자간 전압은 거의 제로가 되며, 그 후 플레이트선을 Vss로 복귀시키면 유전체 캐패시터에는 판독 시와 역극성의 전압 Vaa가 걸려 파괴 판독된 데이터 "1"의 재기입이 행해진다. "0" 데이터의 셀에서는 비트선이 Vss이기 때문에, 강유전체 캐패시터에는 플레이트선측으로부터 전압 Vaa가 걸리고, 플레이트선을 Vss로 복귀시키면 강유전체 캐패시터의 단자 간 전압은 제로가 되어 원래의 잔류분극 상태로 복귀된다. 그 후, 워드선 WL0을 내리고, 비트선 BL, /BL을 Vss로 복귀시켜 스탠바이 상태로 복귀시킨다.
도 39a 및 도 39b는 Vaa=2.5V인 경우의 상기 동작에 있어서의 강유전체 캐패시터의 전압 인가 궤적을 판독 동작과 기입 동작에 대하여 나타내고 있다. 도 39a 및 39b의 인가 전압을 나타내는 횡축은 플레이트선측 단자의 전위가 정(正)인 경우를 정(正)축, 비트선측 단자의 전위가 정인 경우를 부(負)축으로 도시하고 있다. 비트선으로의 판독 전압은 강유전체 캐패시터의 히스테리시스 곡선의 그래프에 비트선 용량 CB의 부하 직선을 부가하도록, "0", "1" 데이터 각각에 대하여 히스테리시스 곡선과 부하 직선의 교점의 전압(단, -2.5V를 기준으로 함)으로서 구해진다. 이것은, 강유전체 캐패시터의 궤적의 출발점과 부하 직선의 출발점인 Y축(분극량의 축)의 위치를 동일하다고 했을 때, 강유전체 캐패시터에 전압이 인가되어 분극 변화에 의해 비트선으로 출력되는 전하와, 비트선 전위가 상승하는 데에 필요한 전하(CB×전압)가 같기 때문에, 구해지는 이유이다.
구체적으로 도 39a, 도 39b의 예에서는 CB=200fF, Vaa=2.5V이고, "1" 데이터일 때 비트선으로 판독되는 전압은 약 1.5V, "0" 데이터일 때 비트선으로 판독되는 전압은 약 0.7V가 된다. 도 35에 도시한 1T1C 구성의 메모리 셀인 경우, 이들의 중간치를 참조 전압으로 하기 때문에, 실질적 신호량은 0.35V가 된다. 두개의 NMOS 트랜지스터와 두개의 강유전체 캐패시터에 의해 1메모리 셀을 구성하는 경우(이것을 2T2C 구성이라고 함), 신호량은 0.7V가 된다.
이와 같이 강유전체 메모리에서는, 강유전체 캐패시터에 인가되는 전압은 비트선 용량에 대한 강유전체 캐패시터의 분극을 포함하는 용량비에 의해 제한된다고 하는 문제가 있다. 구체적으로 도 39의 예에서는, 판독 시, 강유전체 캐패시터에걸리는 전압은 "1" 데이터인 경우에 2.5V-1.5V=1.0V이다. "0" 데이터인 경우에는 2.5V-0.7V=1.8V이다. 셀 어레이 전원 전압 Vaa가 그대로 강유전체 캐패시터에 인가되면, "1", "0"의 잔류분극량의 차(2Pr=2×200fF)에 대응하는 만큼의 신호차가 얻어지지만, 비트선 용량 CB가 유한하기 때문에 Vaa 미만의 전압밖에 강유전체 캐패시터에 인가되지 않는다. 바꿔 말하면, 잔류분극의 일부밖에 신호에 기여하고 있지 않다.
이에 대하여, (재)기입의 경우에는 플레이트선의 용량을 충분히 큰 것으로 하면, 비트선의 증폭된 전원 전압이 강유전 캐패시터에 그대로 제공되고, 도 39b에 도시한 바와 같이, 전원 전압 Vaa가 거의 100% 강유전체 캐패시터에 인가된다. 강유전체 캐패시터에 인가되는 전압이 낮은 것이 피로에 의한 열화가 적다고 하는 점에서 장점이 있지만, 피로는 Vaa가 인가되는 (재)기입 동작으로 결정된다(강유전체 메모리의 피로 스펙은 판독/기입의 합계 사이클 수로 결정됨).
이상의 문제는 도 39a, 도 39b에 도시한 바와 같이 충분하게 판독 신호량이 얻어지는 표준 조건에서의 강유전체 캐패시터에서는 실제로 큰 문제가 되지 않는다. 그러나, 1) 각 셀에서의 히스테리시스 특성에 변동이 있는 경우, 2) 탈분극에 의한 열화가 큰 경우, 3) 임프린트(Imprint)에 의한 신호 감소가 큰 경우, 5) 피로에 의한 열화가 큰 경우, 6) 전원 전압이 저하된 경우 등에는 심각한 문제가 된다. 특히, Imprint에 의한 히스테리시스 곡선의 시프트의 영향은 Vaa-(Imprint 후의 항전압 Vc)의 값이 작아지는 경우 현저해지기 때문에 심각하다.
도 40은 전원 전압 Vaa가 3V에서 2.5V로 저하된 경우의 신호 열화의 모습을나타내고 있다. 항전압을 Vc로 하면, 신호량은 거의 Vaa-Vc에 비례하기 때문에, Vaa의 저하에 의해 신호가 크게 감소한다. 뿐만 아니라, 도 40에 "1" 데이터의 판독 시의 궤적으로 나타낸 바와 같이, 분극량 변화가 작아지고, 잔류 분극이 또한 유효 이용되지 않는 상태에 빠진다.
이상과 같이, 비트선 용량 CB가 비교적 작은 경우에는 데이터 판독 시에 강유전체 캐패시터에 걸린 전압이 작아진다. 반대로, 비트선 용량 CB가 충분히 큰 경우에는 강유전체 캐패시터에는 큰 전압이 인가되지만, 판독 신호량이 작아지게 된다.
이상의 문제 외, 종래의 강유전체 메모리에는 셀 사이즈가 DRAM보다 작아지지는 않는, 플레이트선을 워드선마다 분할하여 배치할 필요가 있기 때문에, 플레이트선의 저항이 커지는 플레이트선 구동 회로를 워드선 피치로 배치할 필요가 있고, 충분한 구동 능력이 얻어지지 않고, 따라서 DRAM보다 저속으로 된다고 하는 어려움이 있었다. 본 발명자 등은 이들 어려움을 해소할 수 있는 체인형 강유전체 메모리를 이미 제안하고 있다(일본 특원평8-147452호, 특원평9-001115호, 특원평9-153137호, 특원평9-346404호 등).
도 37은 상기 강유전체 메모리의 회로 구성을 나타내고 있다. 한개의 메모리 셀은 NMOS 트랜지스터와 강유전체 캐패시터의 병렬 접속 회로로 구성되고, 이 병렬 접속 회로가 여러개 직렬로 체인 접속되어 메모리 블록을 구성하고 있다. 메모리 셀 블록의 일단은 블록 선택 NMOS 트랜지스터를 통해 비트선에 접속되고, 타단은 플레이트선에 접속되어 있다. 이와 같은 구성에 의해, 1) 4F2라는 작은 단위 메모리 셀 사이즈가 얻어진다, 2) 제조가 용이한 평면 트랜지스터가 이용된다, 3) 범용성이 있는 랜덤 액세스가 가능해진다, 4) 고속 판독/기입이 가능해진다고 하는 이점이 얻어진다.
도 38은 이와 같은 강유전체 메모리의 동작 파형을 나타내고 있다. 스탠바이 시, 워드선은 전부 H, 블록 선택 신호 BS는 L로 유지되고, 강유전체 캐패시터의 양단을 단락하여 데이터를 안정적으로 유지한다. 액티브 시, 선택 워드선 예를 들면 WL0을 L로 하고, Vss로 프리차지된 비트선을 부유로 하고, 블록 선택 신호 예를 들면 BS0을 H로 하여 선택 플레이트선 PL0에 Vaa를 제공한다. 이에 따라, 통상의 강유전체 메모리와 마찬가지로 선택된 메모리 셀의 강유전체 캐패시터에 전압이 인가되어 판독이 행해진다. 선택 블록 내의 비선택 메모리 셀의 트랜지스터는 온 그대로이고, 강유전체 캐패시터에는 전압이 인가되지 않고 데이터가 유지된다. 그러나, 이 강유전체 메모리도 기본 동작은 종래의 강유전체 메모리와 마찬가지이고, 판독 시에 강유전체 캐패시터에 충분한 전압이 인가되지 않는다고 하는 문제가 남는다.
이상과 같이 종래의 강유전체 메모리에서는 기입 동작에 비해 판독 동작에 있어서 강유전체 캐패시터에 충분한 전압이 인가되지 않고, 따라서 축적된 잔류분극 정보가 충분하게는 판독되지 않고, 판독 신호량이 작다고 하는 문제가 있었다. 이 문제는 특히 저전압 동작을 행하는 경우에 심각해지고, 또한 Imprint에 의한 신호 열화도 현저해진다.
본 발명은 상기 사정을 고려하여 이루어진 것으로, 잔류분극 정보를 충분하게 판독하는 것을 가능하게 한 강유전체 메모리를 제공하는 것을 목적으로 하고 있다.
본 발명에 따른 반도체 기억 장치는, 강유전체 캐패시터와 트랜지스터로 이루어지는 메모리 셀이 배열되고, 상기 메모리 셀을 선택하는 워드선, 상기 메모리 셀의 강유전체 캐패시터의 일단에 구동 전압을 인가하기 위한 플레이트선 및 상기 메모리 셀의 강유전체 캐패시터의 타단으로부터 셀 데이터가 판독되는 비트선이 배치된 메모리 셀 어레이와, 상기 강유전체 캐패시터로부터 상기 비트선으로 판독되는 신호를 검지 증폭하는 감지 증폭기 회로와, 상기 비트선에 접속되어 데이터 판독시 상기 감지 증폭기 회로의 동작 전에, 신호가 판독되는 상기 비트선의 전압을 인하시키는 제어를 행하는 비트선 전압 제어 회로를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 데이터 판독 시에 비트선 전압의 인하 제어를 행함으로써, 데이터 판독 시에 강유전체 캐패시터에 인가되는 전압을 크게 하여 잔류 전극 정보를 효과적으로 판독하는 것이 가능해진다. 구체적으로 본 발명에 있어서, 비트선 전압 제어 회로는 비트선과의 용량 결합에 의해 비트선의 전압 인하를 행하기 때문에 적어도 한개의 캐패시터를 갖는 것으로 한다. 혹은, 비트선 전압 제어 회로는, 한쌍의 비트선에 대응하여 그 선택된 비트선에 결합되도록 구동되는 한쌍의 캐패시터를 갖는 것으로 한다.
더욱 구체적으로, 상술한 바와 같은 비트선 전압 제어 회로는 다음과 같은 몇개의 구성이 이용된다. (a) 비트선 전압 제어 회로는, 한쌍의 비트선에 각각 대응하여 설치되고, 제1 단자가 한쌍의 비트선에 각각 접속되며, 제2 단자가 한쌍의 구동 신호선에 각각 접속된 한쌍의 캐패시터를 갖고, 데이터 판독 전은 상기 한쌍의 구동 신호선에 제1 전위를 제공하며, 데이터 판독 시에 상기 한쌍의 구동 신호선의 한쪽에 제1 전위보다 낮은 제2 전위를 제공하도록 한다.
(b) 비트선 전압 제어 회로는 한쌍의 비트선에 각각의 드레인이 접속된 제1 및 제2 트랜지스터와, 일단이 상기 제1 및 제2 트랜지스터의 소스에 접속되고 타단이 구동 신호선에 접속된 캐패시터를 갖고, 데이터 판독 전은 상기 구동 신호선에 제1 전위를 제공함과 함께 상기 제1 및 제2 트랜지스터를 온으로 하고, 데이터 판독 시에 상기 제1 및 제2 트랜지스터 중 비선택 비트선측을 오프로 하여 상기 구동 신호선에 제1 전위보다 낮은 제2 전위를 제공하도록 한다.
(c) 비트선 전압 제어 회로는, 드레인이 상기 비트선에 접속된 제1 트랜지스터와, 일단이 상기 제1 트랜지스터의 소스에 접속되고 타단이 구동 신호선에 접속된 캐패시터와, 상기 제1 트랜지스터와 캐패시터의 접속 노드와 제1 전위의 전원선 간에 개재시킨 제2 트랜지스터를 포함하고, 데이터 판독 전은 상기 구동 신호선에 제1 전위보다 높은 제2 전위를 제공함과 함께, 제1 트랜지스터를 오프, 제2 트랜지스터를 온으로 하고, 데이터 판독 시에 상기 제2 트랜지스터를 오프, 상기 제1 트랜지스터를 온으로 하여 상기 구동 신호선에 제2 전위보다 낮은 제3 전위를 제공하도록 한다.
또한, 상술한 각 비트선 전압 제어 회로에 이용되는 커플링용의 캐패시터는 바람직하게는 비트선의 용량 10% 이상의 용량을 갖는 것으로 한다.
본 발명에 따른 반도체 기억 장치는 또, 강유전체 캐패시터와 트랜지스터로 이루어지는 메모리 셀이 배열되고, 메모리 셀을 선택하는 워드선, 강유전체 캐패시터의 일단에 구동 전압을 인가하기 위한 플레이트선 및 강유전체 캐패시터의 타단이 선택적으로 접속되는 비트선이 배치된 메모리 셀 어레이와, 상기 강유전체 캐패시터로부터 상기 비트선으로 판독되는 신호를 검지 증폭하는 감지 증폭기 회로와, 상기 플레이트선에 대하여 데이터 판독 시 상기 감지 증폭기 회로의 동작 전에, 상기 비트선의 진폭 전압보다 큰 진폭의 전압을 제공하도록 한 플레이트선 구동 회로를 포함하는 것을 특징으로 한다.
이와 같이, 데이터 판독 시에 플레이트선에 대하여 큰 진폭 전압을 제공함으로써, 비트선의 전압 인하를 행하는 경우와 마찬가지로, 데이터 판독 시의 강유전체 캐패시터에 부가되는 전압을 크게 할 수 있고, 잔류 전극 정보를 효과적으로 판독하는 것이 가능해진다.
이 경우, 바람직하게는, 플레이트선 구동 회로는, 감지 증폭기 회로의 동작 시에는 비트선의 진폭 전압과 동일한 진폭의 전압을 플레이트선에 제공하는 것으로 한다. 플레이트선 구동 회로는 예를 들면, 플레이트선을 기준 전압으로 리세트하기 위한 리세트용 트랜지스터와, 플레이트선에 선택적으로 상기 비트선의 진폭 전압과 동일 진폭의 전압을 제공하기 위한 제1 드라이브용 트랜지스터와, 플레이트선에 선택적으로 상기 비트선의 진폭 전압보다 큰 진폭의 전압을 제공하기 위한 제2드라이브용 트랜지스터를 포함하여 구성된다.
혹은, 또, 플레이트선 구동 회로는, 플레이트선에 일단이 접속된 캐패시터와, 플레이트선을 기준 전압으로 리세트하기 위한 리세트용 트랜지스터와, 상기 캐패시터에 비트선의 진폭 전압과 동일 진폭의 전압을 프리차지하기 위한 프리차지용 트랜지스터와, 상기 캐패시터의 타단을 선택적으로 구동하여 상기 플레이트선에 상기 비트선의 진폭 전압보다 큰 진폭의 전압을 제공하기 위한 승압 구동 회로를 포함하여 구성된다.
본 발명이 적용되는 반도체 기억 장치의 메모리 셀 어레이는, 강유전체 캐패시터와 트랜지스터를 직렬 접속하여 단위 메모리 셀이 구성되는 것이어도 좋고, 강유전체 캐패시터와 트랜지스터의 병렬 접속 회로를 비트선과 플레이트선 간에 복수개 직렬 접속하여 메모리 셀 블록이 구성되는 것이어도 좋다.
도 1a 및 도 1b는 본 발명에 의한 강유전체 메모리에서의 판독 동작 및 기입 동작의 경우의 캐패시터의 전압 인가 궤적을 각각 나타내는 도면.
도 2는 본 발명의 실시예 1에 의한 강유전체 메모리의 회로 구성을 나타내는 도면.
도 3은 제1 실시예의 동작 파형을 나타내는 도면.
도 4는 본 발명의 제2 실시예에 의한 강유전체 메모리의 회로 구성을 나타내는 도면.
도 5는 제2 실시예의 동작 파형을 나타내는 도면.
도 6은 본 발명의 제3 실시예에 의한 강유전체 메모리의 회로 구성을 나타내는 도면.
도 7은 제3 실시예의 동작 파형을 나타내는 도면.
도 8은 본 발명의 제4 실시예에 의한 강유전체 메모리의 회로 구성을 나타내는 도면.
도 9는 제4 실시예의 동작 파형을 나타내는 도면.
도 10은 본 발명의 제5 실시예에 의한 강유전체 메모리의 회로 구성을 나타내는 도면.
도 11은 제5 실시예의 동작 파형을 나타내는 도면.
도 12는 본 발명의 제6 실시예에 의한 강유전체 메모리의 회로 구성을 나타내는 도면.
도 13은 제6 실시예의 동작 파형을 나타내는 도면.
도 14는 본 발명의 제7 실시예에 의한 강유전체 메모리의 회로 구성을 나타내는 도면.
도 15는 제7 실시예의 동작 파형을 나타내는 도면.
도 16은 본 발명의 제8 실시예에 의한 강유전체 메모리의 회로 구성을 나타내는 도면.
도 17은 제8 실시예의 동작 파형을 나타내는 도면.
도 18은 본 발명의 제9 실시예에 의한 강유전체 메모리의 회로 구성을 나타내는 도면.
도 19는 제9 실시예의 동작 파형을 나타내는 도면.
도 20은 본 발명의 제10 실시예에 의한 강유전체 메모리의 회로 구성을 나타내는 도면.
도 21은 제10 실시예의 동작 파형을 나타내는 도면.
도 22는 본 발명의 제11 실시예에 의한 강유전체 메모리의 회로 구성을 나타내는 도면.
도 23은 제11 실시예의 동작 파형을 나타내는 도면.
도 24는 본 발명의 제12 실시예에 의한 강유전체 메모리의 회로 구성을 나타내는 도면.
도 25는 제12 실시예의 동작 파형을 나타내는 도면.
도 26은 본 발명의 제13 실시예의 동작 파형을 나타내는 도면.
도 27은 본 발명의 제14 실시예에 의한 강유전체 메모리의 회로 구성을 나타내는 도면.
도 28은 제14 실시예의 동작 파형을 나타내는 도면.
도 29는 본 발명의 제15 실시예의 동작 파형을 나타내는 도면.
도 30은 본 발명의 제16 실시예에 의한 강유전체 메모리의 플레이트선 구동 회로 구성을 나타내는 도면.
도 31은 본 발명의 제17 실시예에 의한 강유전체 메모리의 플레이트선 구동 회로 구성을 나타내는 도면.
도 32는 제16, 제17 실시예의 동작 파형을 나타내는 도면.
도 33은 본 발명의 제18 실시예에 의한 강유전체 메모리의 플레이트선 구동 회로 구성을 나타내는 도면.
도 34는 제18 실시예의 동작 파형을 나타내는 도면.
도 35는 종래의 강유전체 메모리의 회로 구성을 나타내는 도면.
도 36은 도 35에 도시한 종래예의 동작 파형을 나타내는 도면.
도 37은 종래의 강유전체 메모리의 다른 회로 구성을 나타내는 도면.
도 38은 도 37에 도시한 종래예의 동작 파형을 나타내는 도면.
도 39a 및 도 39b는 종래의 강유전체 메모리에서의 판독 동작 및 기입 동작의 경우의 강유전체 캐패시터의 전압 인가 궤적을 각각 나타내는 도면.
도 40은 종래의 강유전체 메모리의 신호 열화의 모습을 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 메모리 셀 어레이
2 : 감지 증폭기 회로
3 : 비트선 전압 제어 회로
C, C1, C2 : 커플링용 캐패시터
이하, 도면을 참조하여, 본 발명의 실시예를 설명한다. 도 1a 및 도 1b는 본 발명의 방식에 의한 강유전체 메모리에서의 판독 동작 및 기입 동작에 있어서의 히스테리시스 곡선 상에서의 인가 전압 궤적을 도 39에 도시한 종래 방식의 경우와 함께 도시하고 있다. 비트선 진폭 2.5V시, 플레이트선 구동 방식의 강유전체 메모리에 있어서는 "1" 데이터의 (재)기입 시, 비트선 전압 BL=2.5V, 플레이트선 전압 PL=0V가 되고, 도 1b에 도시한 바와 같이, 강유전체 캐패시터에는 2.5V가 인가된다. 또한 "0" 데이터 (재)기입 시는 BL=0V, PL=0V가 되고, 강유전체 캐패시터에는 "1" 기입 시는 역전압이지만, 2.5V가 인가된다. 이 (재)기입 동작은 종래와 마찬가지이다.
이에 대하여, 판독 동작에서는, 도 1a에 도시한 바와 같이, 기입 시와 달리 플레이트선 전압으로서 2.5V가 아니라 이것보다 높은 전압, 도 1a의 예에서는 3V를 이용한다는 점에서 종래 방식과 다르다. 즉, "1" 데이터 판독 시, 강유전체 캐패시터에는 3V의 전압이 인가되고, 강유전체 캐패시터의 용량(잔류분극 성분 + 상유전체 용량 성분)과 비트선 용량 CB의 용량비만큼 비트선 전압이 상승하고, 이것이 "1" 판독 신호가 된다. "0" 데이터 판독 시도 마찬가지로 강유전체 캐패시터에는 3V가 걸리고, 강유전체 캐패시터의 용량과 비트선 용량 CB의 용량비만큼 비트선 전압이 상승하고, 이것이 "0" 판독 신호가 된다.
이와 같이 본 발명의 방식에서는, 판독 시, 종래 방식보다 큰 전압이 강유전체 캐패시터에 인가되도록 하고, 이 결과 판독 신호량도 종래 방식보다 커진다. 구체적으로 비트선 용량이 CB=200fF인 경우에 대해, 종래 방식과 본 발명의 방식을 비교한다. 강유전체 캐패시터에 인가되는 전압이 2.5V인 종래 방식에서는, 상술한 바와 같이, "1" 데이터일 때 비트선으로 판독되는 신호 전압은 약 1.5V, "0" 데이터일 때 비트선으로 판독되는 신호 전압은 약 0.7V가 된다. 1T1C 구성의 메모리 셀인 경우 이들의 중간을 참조 전압으로 하기 때문에, 실질적 신호량은 0.35V가 된다. 2T2C 구성인 경우에는 신호량은 0.7V가 된다.
이에 대하여, 강유전체 캐패시터에 인가되는 전압을 3V로 하는 본 발명의 방식에서는, 도 1a에 도시한 바와 같이, "1" 데이터일 때 비트선으로 판독되는 전압은 약 1V, "0" 데이터일 때 비트선으로 판독되는 전압은 거의 0V가 된다. 1T1C 구성의 메모리 셀인 경우 이들의 중간 전압을 참조 전압으로 하기 때문에, 실질적 신호량은 0.5V, 2T2C 구성인 경우에는 신호량은 1V가 된다.
이상과 같이 본 발명에 있어서는, 데이터 판독 시, 강유전체 캐패시터에 인가되는 전압을 크게 하여 큰 신호량을 얻는 것이 포인트이다. 이와 같이 판독 시의 인가 전압을 크게 해도 데이터 감지 직전의 강유전체 캐패시터의 단자 간 전압은 "1" 데이터인 경우에 1.4V, "0" 데이터인 경우에 2.5V이고, 기입 시의 전압을 초과하지는 않는다. 강유전체 메모리의 판독/기입 사이클 수의 사양은 판독 횟수와 기입 횟수의 합계로 결정되고, 신뢰성 열화는 거의 기입 동작으로 결정되기 때문에, 종래 방식과 다르지 않다. 본 발명의 방식에 의해, 판독 신호량이 커지는 효과는 특히 강유전체 캐패시터에 전압이 인가되기 어려워지는 저전압 동작 시에 유효하다. 또, Imprint에 의해 강유전체 캐패시터의 히스테리시스가 도 1a의 좌측으로 시프트되어 강유전체 캐패시터에 전압이 걸리기 어려운 경우에도 유효하다. 어떠한 경우라도, 실질적으로 플레이트선과 비트선 간의 전압이 감소하기 때문에, 판독 시에 플레이트선 전압을 높이는 본 발명의 방식이 효과적이게 된다.
이하에 본 발명이 구체적인 실시예를 설명한다.
(제1 실시예)
도 2는 제1 실시예에 의한 강유전체 메모리의 회로 구성을 나타내고 있다. 메모리 셀 어레이(1)는 이 예에서는 1T1C 구성으로 하고, 비트선쌍 BL, /BL에 접속되는 한개씩의 메모리 셀 MC0, MC1을 나타내고 있다. 강유전체 캐패시터 FC0, FC1의 일단은 각각 플레이트선 PL0, PL1에 접속되고, 타단은 NMOS 트랜지스터 MQ0,MQ1을 통해 각각 비트선 /BL, BL에 접속되어 있다. NMOS 트랜지스터 MQ0, MQ1의 게이트는 워드선 WL0, WL1에 접속되어 있다.
비트선쌍 BL, /BL은 선택 NMOS 트랜지스터 Q01, Q02를 통해 감지 증폭기 회로(SA : 2)에 접속되어 있다. 단, 이 선택 트랜지스터 Q01, Q02는 공유 감지 증폭기 방식의 경우에 필요로 되는 것이기 때문에, 공유 감지 증폭기 방식이 아닌 경우에는 필요가 없다.
감지 증폭기 회로(2)의 감지 노드 BLSA, /BLSA에는 데이터 판독 시에 비트선 전압을 컨트롤하기 위한 비트선 전압 제어 회로(3)가 설치되어 있다. 비트선 전압 제어 회로(3)는 판독 시에 선택 비트선에 결합되어 그 전위를 인하시키기 위한 커플링용 캐패시터 C(용량 C)와, 그 일단 N을 선택적으로 감지 노드 /BLSA, BLSA에 접속하기 위한 NMOS 트랜지스터 Q11, Q12를 갖는다. 캐패시터 C의 타단은 구동 신호선 CSDRV에 접속되어 있다. MOS 트랜지스터 Q11, Q12는 제어 신호선 OSWL0, OSWL1에 의해 제어된다. 캐패시터 C의 노드 N에는 또 이 노드 N을 리세트하기 위한 리세트용 NMOS 트랜지스터 Q13이 설치되어 있다. 캐패시터 C의 용량 C는 바람직하게는 비트선 용량 CB의 10% 이상으로 한다. 이 조건은 후에 설명하는 모든 실시예에 대하여 마찬가지이다.
도 3은 본 실시예에서의 강유전체 메모리의 동작 파형을 나타내고 있다. 이 동작 파형은, 워드선 WL0과 플레이트선 PL0을 선택하여 메모리 셀 MC0의 판독, 재기입을 행하는 경우이다.
스탠바이 시, 리세트 신호선 OSRST는 "H"(=Vaa), 구동 신호선 OSDRV는"H"(=Vaa), 제어 신호선 OSWL0, OSWL1은 "L"(=Vss)이다. 이에 따라 비트선 전압 제어 회로(3)에서, 캐패시터 C에는 노드 N을 0V에 유지하여 Vaa·C가 되는 전하가 충전된다.
리세트 신호 OSRST를 "L"로 하여 리세트용 트랜지스터 Q13을 오프로 함으로써, 액티브 동작에 들어가고, 거의 동시에 선택 워드선 WL0을 "H"(=Vpp), 선택 플레이트선 PL0을 "H"(=Vaa), 제어 신호선 OSWL0을 "H"(=Vaa 또는 Vpp)로 한다(시각 t1). 이에 따라, 트랜지스터 Q11이 온으로 되고, 캐패시터 C의 노드 N은 선택된 데이터가 판독되는 감지 노드 /BLSA, 따라서 비트선 /BL에 접속된다. 이것보다 약간 지연시켜 구동 신호선 OSDRV를 "L"로 한다(시각 t2).
리세트용 트랜지스터 Q13을 오프로 하여 구동 신호선 OCDRV를 기준 전압(0V)으로 하면, 노드 N의 전압은 -Vaa가 된다. 이 노드 N이 선택 셀 데이터가 판독되는 비트선 /BL에 접속되기 때문에, Vss로 프리차지되어 있는 비트선 /BL(용량 CB)은 데이터 판독에 의해 전압 상승이 개시되고, 그 직후에는 캐패시터 C에 의한 전압 인하가 행해진다. 다른 방법으로는 비트선으로의 데이터 판독과 캐패시터 C에 의한 그 비트선 전압의 인하를 동일 타이밍에서 행하도록 해도 좋다.
판독 초기의 상술한 캐패시터 C의 비트선으로의 접속은, 바꿔 말하면, 실질적으로 비트선 용량이 CB+C이고, 이것이 -C·Vaa/(CB+C)로 프리차지된 경우와 등가의 동작이 된다. 따라서, 선택 플레이트선 PL0과 비트선 /BL 간의 전압은 Vaa+CVaa/(CB+C)가 된다. 즉, 종래 방식에 비해 선택된 강유전체 캐패시터에 인가되는 전압이 C·Vaa/(CB+C)만큼 커진다.
비트선에 데이터 신호를 판독한 후의 동작은, 감지 증폭기 활성화 신호 SEN을 "H"로 하여 판독 신호를 감지 증폭기 회로(2)에 의해 증폭하고(시각 t3), 그 후 플레이트선 PL0을 "L"로 복귀시켜 재기입을 행한다. 플레이트선 PL0을 "L"로 복귀시키기 전에 감지 동작과 전후하여 제어 신호선 OSWL0을 "L"로 복귀시키고, 캐패시터 C를 비트선으로부터 분리하고, 리세트 신호선 OSRST 및 프리차지 신호선 OSDRV를 "H"로 하여 프리차지 상태로 복귀시킨다.
이상과 같이 이 실시예에 의하면, 비트선 전압 제어 회로(3)에 의해 플레이트선에 전압을 제공하여 데이터 판독을 행할 때, 데이터가 판독되는 비트선의 전압을 강제적으로 인하하고 있다. 이에 따라, 판독이 행해지는 강유전체 캐패시터에는 종래부터 큰 전압이 인가되며, 따라서 축적 잔류분극을 효과적으로 판독할 수 있다. 강유전체 캐패시터에 인가되는 전압은 Vaa를 초과하지 않고, 신뢰성도 확보된다. 본 발명에 있어서는, 판독 시의 감지 증폭기 동작 전의 비트선의 전압 진폭은 플레이트선의 전압 진폭에 비해 작아진다. 구체적으로, Vaa=2.5V이고, 캐패시터 C의 용량 C가 비트선 용량 CB의 약 1/10로 되어 비트선 전압 진폭이 플레이트선 전압 진폭에 비해 0.3V 정도 이상 작아진다.
이 실시예에 있어서, 캐패시터 C를 선택 비트선에 접속함으로써, 비트선 용량이 커지기 때문에, 그 만큼 비트선의 신호 진폭이 작아지는 것처럼 생각된다. 그러나, 비트선 용량 증대의 영향에 대해서는, 도 1a로부터 분명해진 바와 같이 굵은 파선으로 도시된 용량 CB의 기울기의 증가의 영향에 비해 강유전체 캐패시터에 인가되는 전압 증가의 영향쪽이 크고, 실질적으로 신호량은 증대한다. 이것은 비트선 용량 CB가 강유전체 캐패시터의 용량에 비해 매우 큰 경우를 제외하고, 신호량은 (플레이트선과 비트선 간의 전압)-(항전압)에 비례하고, 따라서 인가 전압 증가의 영향이 크기 때문이다.
이 실시예에 따르면, 또한 다음과 같은 효과도 얻어진다. ① 플레이트선과 비트선 간 전압을 Vaa보다 크게 하고 있음에도 불구하고, 비트선, 플레이트선, 감지 증폭기 회로 등에 Vaa 이상의 전위가 걸리지 않는다. 따라서, 트랜지스터 등의 내압에 있어서 유리하다. ② 비트선 전압 제어 회로(3)의 캐패시터 C는 큰 면적이 필요로 되지만, 이것을 비트선쌍 BL, /BL로 공유하여 어느 쪽의 비트선에도 접속할 수 있도록 하고 있기 때문에, 칩 점유 면적 증대의 영향은 비교적 작다.
③ 1T1C 구성인 경우, 참조 전위는 "0", "1" 데이터의 중간 전위를 발생시킬 필요가 있고, 비교적 면적이 큰 더미 셀(예를 들면 변동이 큰 강유전체 캐패시터를 이용한 더미 셀, 혹은 MOS 캐패시터를 이용한 더미 셀)이 필요해진다. 이것에 대하여 본 발명에서는 판독측의 비트선 전압을 내리기 때문에, 참조 전위를 낮게 할 수 있고 더미 셀의 면적도 작게 할 수 있다. 또, 비트선 전압 제어 회로(3)의 캐패시터 C를 추가하는 것은, 실질적으로 더미 셀 면적을 크게 한 것과 등가로 보일지도 모르지만, 실제로 참조 전위를 약간 올리기 위해서는 더미 셀 면적의 큰 증가가 필요하고, 결코 등가가 아니다. 즉, 본 발명의 방식에 의해, 판독측의 비트선 전압을 내리고, 더미 셀 면적을 작게 하여 참조 비트선에 작은 전압을 제공하는 것은 유효하다. ④ 비트선 전압 제어 회로(3)의 캐패시터 C의 면적을 보다 크게 하여 비트선 전압을 보다 내리면, 도 3의 감지 노드 /BLSA의 전압 변화를 파선과 같이 할 수 있고, 이 때 참조 비트선 전압은 거의 0V로 설정할 수 있다. 이 경우에는 더미 셀을 생략하는 것이 가능하다.
(제2 실시예)
도 4는 제2 실시예에 의한 강유전체 메모리의 회로 구성을 나타내고 있다. 이 예에서는, 메모리 셀 어레이(1)는 2T2C 구성이고, 워드선 WL0을 따라서 쌍을 이루는 메모리 셀 MC01, MC02와, 다른 워드선 WL1을 따라서 쌍을 이루는 메모리 셀 MC11, MC12를 나타내고 있다. 메모리 셀 MC01, MC02의 NMOS 트랜지스터의 게이트는 공통으로 워드선 WL0에 의해 구동되고, 강유전체 캐패시터의 플레이트 단자도 공통으로 플레이트선 PL0에 의해 구동된다. 메모리 셀 MC11, MC12에 대해서도 마찬가지로, 워드선 WL1, 플레이트선 PL1에 의해 공통으로 구동된다.
2T2C 구성인 경우, 비트선쌍에 쌍을 이뤄 설치된 메모리 셀은 역데이터가 기억되고 동시에 판독이 행해진다. 이 때문에, 비트선 전압 제어 회로(3)는 각 비트선 BL, /BL측에 각각 용량 커플링용의 캐패시터 C1, C2가 설치된다. 이들 캐패시터 C1, C2의 노드 N1, N2는 각각 NMOS 트랜지스터 Q41, Q42를 통해 감지 노드 BLSA, /BLSA에 접속된다. 이들의 트랜지스터 Q41, Q42는 동일 제어 신호선 OSWL에 의해 동시에 온 오프 제어된다. 또한 노드 N1, N2에는 각각 리세트용 NMOS 트랜지스터 Q43, Q44가 설치되고, 이들도 동일 제어 신호선 OSRST에 의해 동시에 온 오프 제어된다. 또한 캐패시터 C1, C1의 기준 단자도 마찬가지로 공통의 구동 신호선 OSDRV에 의해 구동된다. 캐패시터 C1, C2의 비트선에 대한 용량비는 바람직하게는 제1 실시예와 마찬가지로 한다.
도 5는 이 제2 실시예의 동작 파형을 나타내고 있다. 워드선 WL0과 플레이트선 PL0을 선택하여 메모리 셀 MC01, MC02의 판독, 재기입을 행하는 경우이다. 스탠바이시, 리세트 신호선 OSRST는 "H"(=Vaa), 구동 신호선 OSDRV는 "H"(=Vaa), 제어 신호선 OSWL은 "L"(=Vss)이다. 이에 따라 비트선 전압 제어 회로(3)에서는 캐패시터 C1, C2에 Vaa가 충전된다.
리세트 신호 OSRST를 "L"로 하여 리세트용 트랜지스터 Q43, Q44를 오프로 한 후(t0), 액티브 동작에 들어가고, 선택 워드선 WL0이 "H"(=Vpp), 선택 플레이트선 PL0이 "H"(=Vaa)가 된다(t2). 동시에, 제어 신호선 OSWL을 "H"(=Vaa 또는 Vpp)로 하여 트랜지스터 Q41, Q42를 온으로 하고, 캐패시터 C1, C2의 노드 N1, N2를 각각 감지 노드 BLSA, /BLSA, 따라서 비트선 BL, /BL에 접속된다. 그리고, 구동 신호선 OSDRV를 "L"로 함으로써(t3), 캐패시터 C1, C2의 부전압에 의해서 신호가 판독된 비트선의 전압 인하를 행한다.
이에 따라, 제1 실시예의 경우와 마찬가지로, 동시에 판독되는 메모리 셀 MC01, MC02의 강유전체 캐패시터에는 종래부터 큰 전압이 인가되고, 큰 판독 신호량이 얻어진다.
(제3 실시예)
도 6은 제3 실시예에 의한 강유전체 메모리의 회로 구성을 나타내고 있다. 메모리 셀 어레이(1)는 도 2에 도시한 제1 실시예와 마찬가지의 1T1C 구성이다. 이것에 반하여 비트선 전압 제어 회로(3)는 도 2와 달리 도 4에 도시한 제2 실시예와 마찬가지의 구성으로 하고 있다. 이것은 워드선 WL0, WL1을 동시에 선택하고,플레이트선 PL0, PL1을 동시에 선택하여 두개의 메모리 셀 MC0, MC1을 동시에 선택함으로써, 2T2C 구성의 경우와 마찬가지의 동작을 가능하게 하기 위해서이다. 캐패시터 C1, C2의 비트선에 대한 용량비는 바람직하게는 제1 실시예와 마찬가지로 한다.
단, 1T1C 셀로서 사용하는 경우에는, 판독시, 캐패시터 C1, C2 중 어느 한쪽만이 이용된다. 따라서 트랜지스터 Q41, Q42의 제어 신호선 OSWL1, OSWL0은 따로따로 준비된다. 리세트용 트랜지스터 Q43, Q44의 제어 신호선 OSRST1, OSRST0 및 구동 신호선 OSDRV1, OSDRV0도 따로따로 준비된다.
도 7은 제3 실시예의 동작 파형이다. 1T1C 셀로서 동작시키는 경우에는 워드선 WL0 및 플레이트선 PL0이 선택되었을 때, 이들과 동기하여 제1 실시예의 경우와 마찬가지로 제어 신호선 OSWL0, 리세트 신호선 OSRST0, 구동 신호선 OSDRV0이 선택된다. 이 때, 캐패시터 C2에 의해 선택 비트선 /BL 전위의 인하 제어가 이루어지고, 캐패시터 C1은 프리차지 상태 그대로 유지된다. 2T2C 셀로서 동작시키는 경우에는, 도 7의 괄호 내에 도시한 바와 같이, 워드선 WL0, WL1, 플레이트선 PL0, PL1이 동시에 선택되고, 이것에 따라서 비트선 전압 제어 회로(3)의 각 제어 신호도 두개의 캐패시터 C1, C2에 대하여 동시에 동기 제어된다. 이 실시예에 의해서도 제1, 제2 실시예와 마찬가지의 효과가 얻어진다.
(제4 실시예)
도 8은 제4 실시예에 의한 강유전체 메모리의 회로 구성이다. 도 1에 도시한 제1 실시예와 거의 마찬가지고, 다른 점은 비트선 전압 제어 회로(3)의 리세트용 트랜지스터를 생략한 것이다. 캐패시터 C의 비트선에 대한 용량비는 바람직하게는 제1 실시예와 마찬가지로 한다.
이 실시예의 동작 파형은 도 9와 같이 된다. 이 실시예의 경우, 스탠바이 상태에 있어서, 제어 신호선 OSWL0, OSWL1을 "H"로 하여 MOS 트랜지스터 Q11, Q12를 온으로 하고, 캐패시터 C의 노드 N을 비트선 BL, /BL과 함께 Vss로 프리차지한다. 그 동안, 구동 신호선 OSDRV는 "H"로 한다. 액티브 동작에 들어 갈 때는 비선택 비트선 BL측의 제어 신호선 OSWL1을 "L", 따라서 트랜지스터 Q12를 오프로 하고 거의 동시에 구동용 신호선 OSDRV를 "L"로 한다.
이에 따라, 제1 실시예와 마찬가지의 동작에 의해 데이터가 판독되는 비트선만 전압을 인하하여, 선택된 메모리 셀의 강유전체 캐패시터에 대하여 판독시에 큰 전압을 인가할 수 있다. 따라서 제1 실시예와 마찬가지의 효과가 얻어진다. 또한, 비트선 전압 제어 회로(3)는 소자 수가 적어져 회로 면적을 작게 할 수 있다.
(제5 실시예)
도 10은 제5 실시예에 의한 강유전체 메모리의 회로 구성이다. 이 실시예는 체인형 강유전체 메모리이고, 메모리 셀 어레이(1)는 병렬 접속된 NMOS 트랜지스터와 강유전체 캐패시터로 이루어지는 메모리 셀이 여러개 직렬 접속되어 메모리 셀 블록을 구성한다. 도 10에서는 비트선쌍 BL, /BL에 접속되는 두개의 메모리 셀 블록 MCB0, MCB1을 나타내고 있다. 또한 도 10의 예는 각 메모리 셀 블록 MCB0, MCB1이 4개의 메모리 셀의 직렬 접속으로 구성된 경우를 나타내고 있다.
메모리 셀 블록 MCB0, MCB1의 일단에 있는 강유전체 캐패시터의 플레이트 전극은 플레이트선 PL0, PL1에 접속되고, 타단은 블록 선택 신호 BS0, BS1에 의해 제어되는 블록 선택 NMOS 트랜지스터 Q101, Q102를 통해 각각 비트선 /BL, BL에 접속된다. 그 밖의 구성은 도 2에 도시한 제1 실시예와 마찬가지이고, 비트선 전압 제어 회로(3)도 도 2에 도시한 제1 실시예와 동일 회로 구성으로 하고 있다. 캐패시터 C의 비트선에 대한 용량비는 바람직하게는 제1 실시예와 마찬가지로 한다.
체인형 강유전체 메모리의 경우, 블록 선택 신호 BS0, BS1 중 어느 한쪽을 "H"로 함으로써, 메모리 셀 블록 MCB0, MCB1의 한쪽만을 비트선에 접속할 수 있다. 따라서, 비트선쌍 BL, /BL의 한쪽을 데이터 판독에 이용하고, 더미 셀에 의한 참조 데이터를 이용하여 1T1C 셀과 마찬가지의 동작이 가능해진다.
도 11은 이 실시예의 동작 파형이다. 여기서는 메모리 셀 블록 MCB0이 선택되고, 또한 워드선 WL0과 플레이트선 PL0이 선택되어 메모리 셀 MC0의 판독, 재기입을 행하는 경우에 대해 나타내고 있다. 스탠바이시, 리세트 신호선 OSRST는 "H"(=Vaa), 구동 신호선 OSDRV는 "H"(=Vaa), 제어 신호선 OSWL0, OSWL1은 "L"(=Vss)이다. 이에 따라 비트선 전압 제어 회로(3)에서는 캐패시터 C에 Vaa·C가 되는 전하가 충전된다.
리세트 신호 OSRST를 "L"로 하여 리세트용 트랜지스터 Q13을 오프로 한 후, 액티브 동작에 들어가고, 선택 워드선 WL0이 "H"(=Vpp), 선택 플레이트선 PL0이 “H”(=Vaa)가 된다. 이것과 거의 동시에, 혹은 약간 지연시켜 구동 신호선 OSDRV를 "L"로 한다. 동시에, 제어 신호선 OSWL0을 "H"(=Vaa 또는 Vpp)로 하여, 트랜지스터 Q11을 온으로 하고, 캐패시터 C의 노드 N을 선택된 데이터가 판독되는 감지노드 /BLSA, 따라서 비트선 /BL에 접속된다.
캐패시터 C의 프리차지 동작을 정지하면, 노드 N의 전압은 -Vaa가 된다. 이 노드 N이 선택 셀 데이터가 판독되는 비트선 /BL에 접속되기 때문에, Vss로 프리차지되어 있는 비트선 /BL(용량 CB)은 신호 판독에 의한 전압 상승과 동시에 캐패시터 C에 의한 전압 인하가 행해진다. 바꿔 말하면, 실질적으로 비트선 용량이 CB+C이고, 이것이, -C·Vaa/(CB+C)로 프리차지된 것과 등가의 동작이 된다. 따라서, 선택 플레이트선 PL0과 비트선 /BL 간의 전압은 Vaa+C·Vaa/(CB+C)가 된다. 즉, 종래 방식에 비해 선택된 강유전체 캐패시터에 인가되는 전압이 C·Vaa/(CB+C)만큼 커진다.
비트선에 데이터 신호를 판독한 후의 동작은 감지 증폭기 활성화 신호 SEN을 "H"로 하여 판독 신호를 감지 증폭기 회로(2)에 의해 증폭하고, 그 후 플레이트선 PL0을 "L"로 복귀시켜 재기입을 행한다. 감지 동작과 전후하여 제어 신호선 OSWL0을 "L"로 복귀시키고, 캐패시터 C를 비트선으로부터 분리하고, 리세트 신호선 OSRST 및 구동 신호선 OSDRV를 "H"로 하여 프리차지 상태로 복귀시킨다.
이 실시예에 의해서도, 앞의 각 실시예와 마찬가지의 효과가 얻어진다. 또한 제1 실시예에 대하여 설명한 것과 마찬가지로, 비트선 전압 제어 회로(3)의 캐패시터 C의 면적을 보다 크게 하여 비트선 전압을 보다 내리면, 도 11의 감지 노드 /BLSA의 전압 변화를 파선과 같이 할 수 있고, 이 때 참조 비트선 전압은 거의 0V로 설정할 수 있다. 이 때에는 더미 셀을 생략하는 것이 가능하다.
(제6 실시예)
도 12는 제6 실시예에 의한 강유전체 메모리의 회로 구성이다. 메모리 셀 어레이(1)는 도 10에 도시한 제5 실시예와 마찬가지로 체인형 강유전체 메모리 구성이지만, 두개의 메모리 셀 블록 MCB0, MCB1에 대하여 플레이트선은 공통으로 플레이트선 PL에 접속되고, 또한 블록 선택 트랜지스터 Q101, Q102는 공통의 블록 선택 신호 BS에 의해 동시에 선택된다. 따라서, 비트선쌍 BL, /BL의 한쪽을 데이터 판독에 이용하고, 다른쪽을 참조 비트선으로서 2T2C 셀의 동작을 행한다.
따라서, 비트선 전압 제어 회로(3)는 2T2C 셀의 구성을 이용한 도 4에 도시한 제2 실시예와 마찬가지의 구성으로 하고, 각 비트선 BL, /BL측에 각각 커플링용의 캐패시터 C1, C2가 설치된다. 이들의 캐패시터 C1, C2의 노드 N1, N2는 각각 NMOS 트랜지스터 Q41, Q42를 통해 감지 노드 BLSA, /BLSA에 접속된다. 이들의 트랜지스터 Q41, Q42는 동일 제어 신호선 OSWL에 의해 동시에 온 오프 제어된다. 또한 노드 N1, N2에는 각각 리세트용 NMOS 트랜지스터 Q43, Q44가 설치되고, 이들도 동일 제어 신호선 OSRST에 의해 동시에 온 오프 제어된다. 또한 캐패시터 C1, C1의 기준 단자도 마찬가지로 공통의 구동 신호선 OSDRV에 의해 구동된다. 캐패시터 C1, C2의 비트선에 대한 용량비는 바람직하게는 제1 실시예와 마찬가지로 한다.
도 13은 이 실시예의 동작 파형이다. 스탠바이시, 워드선은 "H"로 유지되고, 데이터 판독시 선택된 워드선 WL0이 "L"로 되는 것은 앞서 설명한 체인형 강유전체 메모리와 마찬가지이다. 그리고 플레이트선 PL과 블록 선택 신호 BS가 "H"가 되고, 두개의 메모리 셀 블록 MCB0, MCB1의 상호 보인 선택 메모리 셀 데이터가 비트선 /BL, BL로 판독된다. 이것과 거의 동시에, 비트선 전압 제어 회로(3)의 캐패시터 C1, C2를 각각 비트선 /BL, BL에 접속하여 전압 인하를 행한다. 이 실시예에 의해서도 앞의 각 실시예와 마찬가지의 효과가 얻어진다.
(제7 실시예)
도 14는 제7 실시예에 의한 강유전체 메모리의 회로 구성이다. 메모리 셀 어레이(1)는 체인형 강유전체 메모리 구성이고, 메모리 셀 블록 MCB0, MCB1에 대하여 따로따로 플레이트선 PL0, PL1이 설치되고, 블록 선택 트랜지스터 Q101, Q102에 따로따로 블록 선택 신호선 BS0, BS1이 준비되어 있다. 따라서 1T1C 구성의 동작이 가능하지만, 플레이트선 PL0, PL1을 공통 접속하고 블록 선택 신호선 BS0, BS1을 공통 접속하면, 2T2C 구성의 동작도 가능해진다.
그래서, 비트선 전압 제어 회로(3)에 대해서는 2T2C 동작에 필요로 되는 도 12와 마찬가지의 구성으로 하고 있다. 캐패시터 C1, C2의 비트선에 대한 용량비는 바람직하게는 제1 실시예와 마찬가지로 한다. 1T1C 셀로서 사용하는 경우에는, 판독시, 캐패시터 C1, C2 중 어느 한쪽만이 이용된다. 따라서 트랜지스터 Q41, Q42의 제어 신호선 OSWL1, OSWL0은 따로따로 준비된다. 리세트용 트랜지스터 Q43, Q44의 제어 신호선 OSRST1, OSRST0 및 구동 신호선 OSDRV1, OSDRV0도 따로따로 준비된다.
도 15는 이 실시예의 경우의 동작 파형이다. 1T1C 셀로서 동작시키는 경우에는 워드선 WL0 및 플레이트선 PL0이 선택되었을 때, 이들과 동기하여 제1 실시예의 경우와 마찬가지로 제어 신호선 OSWL0, 리세트 신호선 OSRST0, 구동 신호선 OSDRV0이 선택된다. 이 때, 캐패시터 C2에 의해 선택 비트선 /BL 전압 인하 제어가 이루어지고, 캐패시터 C1은 프리차지 상태 그대로 유지된다. 2T2C 셀로서 동작시키는 경우에는, 도 15의 괄호 내에 도시한 바와 같이, 워드선 WL0, WL1, 플레이트선 PL0, PL1이 동시에 선택되고, 이것에 따라서 비트선 전압 제어 회로(3)의 각 제어 신호도 2개의 캐패시터 C1, C2에 대하여 동시에 동기 제어된다. 이 실시예에 의해서도 앞의 각 실시예와 마찬가지의 효과가 얻어진다.
(제8 실시예)
도 16은 제8 실시예에 의한 강유전체 메모리 회로 구성을 나타내고 있다. 이 회로 구성은 도 14에 도시한 제7 실시예의 회로 구성을 기본으로 하고, 비트선 전압 제어 회로(3)에 있어서의 리세트용 트랜지스터 Q43, Q44를 생략한 것이다. 캐패시터 C1, C2는 도 14에 도시한 제7 실시예와 마찬가지로, 1T1C 셀 동작과 2T2C 셀 동작을 가능하게 하기 위해서 설치되어 있지만, 이들 비트선에 대한 용량비는 바람직하게는 제1 실시예와 마찬가지로 한다.
이 실시예의 경우의 동작 파형은 도 17과 같이 된다. 1T1C 셀의 동작인 경우, 캐패시터 C1, C2 중 어느 한쪽만이 이용되고, 2T2C 셀 동작의 경우 양방이 이용되는 것은 도 14에 도시한 제7 실시예와 마찬가지이다. 1T1C 셀 동작의 경우, 스탠바이 상태에 있어서, 제어 신호선 OSWL0 및 OSWL1을 "H"로 하여 MOS 트랜지스터 Q42 및 Q41을 온으로 하고, 캐패시터 C2 및 C1의 노드 N2 및 N1을 비트선 /BL 및 BL와 함께 Vss로 프리차지한다. 그 동안, 구동 신호선 OSDRV0 및 OSDRV1은 "H"로 한다. 액티브 동작에 들어갈 때는 비선택 비트선 BL(또는 /BL)측의 제어 신호선 OSWL1(또는 OSWL0)을 "L", 따라서 트랜지스터 Q41(또는 Q42)을 오프로 하고, 거의 동시에 구동 신호선 OSDRV0(또는 CSDRV1)을 "L"로 한다.
이에 따라, 제1 실시예와 마찬가지의 동작에 의해 데이터가 판독되는 비트선만 전위를 인하하여, 선택된 메모리 셀의 강유전체 캐패시터에 대하여 판독시에 큰 전압을 인가할 수 있다. 따라서 제1 실시예와 마찬가지의 효과가 얻어진다. 또한, 비트선 전압 제어 회로(3)는 도 14에 도시한 제7 실시예의 경우에 비해 소자 수가 적어져 회로 면적을 작게 할 수 있다. 2T2C 셀의 동작의 경우에는, 도 14에 도시한 제7 실시예에서 설명한 바와 같이, 캐패시터 C1, C2에 의한 비트선 BL, /BL의 전위 인하 제어가 동시에 행해진다.
(제9 실시예)
도 18은 제9 실시예에 의한 강유전체 메모리 회로 구성이다. 이 실시예는 도 16에 도시한 제8 실시예의 구성을 기본으로 하여, 비트선 전압 제어 회로(3)에 있어서의 트랜지스터 Q41, Q42를 삭제하여 캐패시터 C1, C2의 노드 N1, N2를 각각 감지 노드 BLSA, /BLSA, 따라서 비트선 BL, /BL에 직결되어 있다. 이 경우도, 캐패시터 C1, C2의 비트선에 대한 바람직한 용량비는 제1 실시예와 마찬가지로 한다.
도 19는 이 실시예에서의 동작 파형을 나타내고 있다. 1T1C 구성의 동작을 행하는 경우, 판독시, 블록 선택 신호 BS0, BS1의 한쪽이 "H", 또한 플레이트선 PL0, PL1의 한쪽이 "H"가 된다. 그 후, 감지 증폭기 회로의 활성화 전에, 스탠바이시 "H"인 캐패시터 C1, C2의 프리차지 신호선 OSDRV1, OSDRV0의 한쪽이 "L"이 된다. 이에 따라, 데이터 판독이 행해지는 비트선의 전압 인하가 이루어지고, 제1 실시예에서 설명한 것과 마찬가지의 효과가 얻어진다.
또, 2T2C 구성의 동작을 행하게 하는 경우에는 블록 선택 신호 BS0, BS1을 동시에 "H", 또한 플레이트선 PL0, PL1도 동시에 "H"로 하고, 구동 신호선 OSDRV1, OSDRV0도 동시에 "L"로 한다. 또한, 1T1C 구성의 동작을 행하는 경우에, 구동 신호선 OSDRV1, OSDRV0을 동시에 "L"로 하는 제어를 행하여도 좋다. 이 경우, 참조측의 비트선 전압도 인하되지만, 이것은 더미 셀에 의해 필요 전압으로 인상하면 문제가 되지 않는다.
(제10 실시예)
도 20은 본 발명에 의한 강유전체 메모리의 제10 실시예의 구성을 나타내는 회로도이다. 이 제10 실시예는 도 18에 도시한 제9 실시예에 있어서, 비트선 전압 제어 회로(3)의 구성을 통상의 1T1C 셀의 메모리 셀 어레이(1)에 적용한 것이다. 즉, 캐패시터 C1, C2의 노드 N1, N2는 각각 감지 노드 BLSA, /BLSA, 따라서 비트선 BL, /BL에 직결시키고 있다. 이 경우도, 캐패시터 C1, C2의 비트선에 대한 바람직한 용량비는 제1 실시예와 마찬가지로 한다.
도 21은 이 실시예의 경우의 동작 파형이다. 스탠바이시, 구동 신호선 OSDRV0, OSDRV1은 "H"로 유지한다. 데이터 판독시, 선택 워드선 WL0 및 선택 플레이트선 PL0을 "H"로 하고(t0), 이것과 거의 동시에 또는 조금 지연시켜 구동 신호선 OSDRV0을 "L"로 한다(t1). 그 후 감지 증폭기 회로를 활성화한다(t2). 이에 따라, 제1 실시예와 마찬가지로, 캐패시터 C2의 커플링에 의해 강유전체 캐패시터에 큰 전압이 인가되어 제1 실시예와 마찬가지의 효과가 얻어진다.
(제11 실시예)
도 22는 본 발명에 의한 강유전체 메모리의 제11 실시예의 구성을 나타내는 회로도이다. 이 제11 실시예는 도 14에 도시한 제7 실시예에 있어서, 1T1C 셀 구성에 의해 동작시키는 경우에 필요한 더미 셀(4)을 추가한 상세 구성을 나타내고 있다. 더미 셀(4)은 더미 셀 캐패시터 CD와, 이것을 비트선 /BL, BL에 선택적으로 접속하기 위한 더미 워드선 DWL0, DWL1에 의해 구동되는 NMOS 트랜지스터 Q51, Q52와, 리세트 신호 DRST에 의해 구동되는 리세트용 NMOS 트랜지스터 Q53으로 구성되어 있는 6개의 더미 셀 캐패시터 CD의 일단은 더미 플레이트선 DPL에 접속되어 있다.
도 23은 이 실시예의 동작 파형이다. 도 15와 기본적으로 마찬가지이지만, 더미 셀(4)의 동작을 겸하여 나타내고 있다. 즉, 1T1C 셀 구성의 동작인 경우, 메모리 셀 데이터가 선택 비트선, 예를 들면 BL로 판독될 때, 동시에 더미 셀(4)의 데이터가 참조 전위로서 비선택 비트선측의 감지 노드 /BLSA로 판독되도록 하고 있다. 또 도 23에서는 감지 증폭기 회로(2)와 메모리 셀 어레이(1) 간에 있는 NMOS 트랜지스터 Q01, Q02가 통상은 Vaa보다 승압된 전압 Vpp가 제공되고, 감지 증폭기 활성화와 동기하여 이것이 Vaa가 되는 모습을 나타내고 있다. 이것은 데이터 판독 시는 비트선 전압이 저하되지 않고 감지 노드에 전송되도록 하고, 감지 증폭기 활성화시에는 선택 비트선을 감지 노드로부터 분리함으로써, 고속 감지를 가능하게 하기 위해서이다.
이 실시예에 의해서도, 앞의 각 실시예와 마찬가지의 효과가 얻어진다. 그리고 더미 셀(4)의 셀 캐패시터 CD는 비트선 전압 제어 회로(3)를 설치함으로써,종래의 경우보다 면적을 작게 하는 가능해진다. 여기까지의 각 실시예에서는 플레이트선에 의해 구동되어 데이터가 판독되는 비트선의 전위를 인하함으로써, 강유전체 캐패시터에 큰 전압이 인가되도록 하였다. 동등한 효과는 판독시에 플레이트선의 전압을 통상보다 인상함으로써 실현하는 것이 가능하다. 그와 같은 실시예를 이하에 설명한다.
(제12 실시예)
도 24는 본 발명에 의한 강유전체 메모리 구성을 나타내는 회로도이다. 메모리 셀 어레이(1)는 통상의 1T1C 셀 구성이다. 여기까지의 실시예에서 설명한 커플링 캐패시터를 갖는 비트선 전압 제어 회로는 이용하지 않는다. 도 25는 이 실시예의 동작 파형이다.
데이터 판독시, 선택 워드선 WL0에는 승압된 전압 Vpp가 제공된다(t0). 이것과 동시에 선택된 플레이트선 PL0에는 비트선의 진폭 전압인 전원 전압 Vaa보다 α만큼 승압된 전압 Vaa+α가 제공된다. 이에 따라, 앞의 각 실시예에 있어서와 마찬가지로 선택된 강유전체 캐패시터에는 종래의 경우보다 큰 전압이 인가되고, 판독 신호량이 커진다.
선택된 플레이트선 PL0은 그 후, 전원 전압 Vaa로 복귀되고(t1), 그 후에, 감지 증폭기 활성화 신호 SEN을 "H"로 한다(t2). 이에 따라, "1", "0" 데이터에 따라서 선택 비트선을 Vaa, Vss로 증폭한다. 그리고 선택 플레이트선 PL0을 Vaa에서 Vss로 복귀시킴으로써, 판독 데이터의 재기입이 행해진다.
이 실시예의 경우, 플레이트선 전압을 높임으로써 메모리 셀 트랜지스터의신뢰성이 열화될 우려가 있지만, 커플링 캐패시터를 비트선에 접속하는 실시예와 달리 비트선 용량의 증대에 따르는 신호량 저하가 없다고 하는 이점이 있다. 또한, 비트선 전압을 높이지 않기 때문에, 비트선의 충방전에 의한 소비 전류를 저감할 수 있다.
(제13 실시예)
도 26은 도 24에 도시한 제13 실시예의 회로 구성에 대하여, 도 25의 동작 파형을 변형한 예이다. 도 25와 다른 점은 선택 플레이트선 PL0에 시각 t0에서 Vaa+α가 되는 판독 전압을 제공한 후, 시각 t1에서 일단 플레이트선 PL0을 Vss로 복귀시킨다. 그 후 감지 증폭기 회로를 활성화하고(t2), 판독 신호를 증폭한 후, 다시 재기입를 위해 선택 플레이트선 PL0에 Vaa를 제공한다(t3). 이 방법은 도 25의 경우에 비해 플레이트선 전압 제어가 용이하다. 또한 판독시, 상유전체 용량만큼의 영향을 캔슬할 수 있고, 참조 전위를 낮게 설정할 수 있으며, 더미 캐패시터의 용량을 작게 할 수 있다고 한 이점을 갖는다.
(제14 실시예)
도 27은 본 발명에 의한 제14 실시예의 강유전체 메모리의 구성을 나타내는 회로도이다. 메모리 셀 어레이(1)는 체인형 강유전체 메모리 구성이다. 이 실시예에서도 커플링 캐패시터를 갖는 비트선 전압 제어 회로는 이용하지 않는다. 도 28은 이 실시예의 동작 파형이다.
데이터 판독시, 스탠바이 상태에서 모두 "H"(=Vpp)인 워드선 중, 선택 워드선 WL0을 Vss로 한다(t0). 계속해서 블록 선택 신호 BS0을 "H"(=Vpp)로 하고, 동시에 선택된 플레이트선 PL0에는 전원 전압 Vaa보다 α만큼 약간 승압된 전압 Vaa+α를 제공한다(t1). 이에 따라, 앞의 각 실시예에 있어서와 마찬가지로 선택된 강유전체 캐패시터에는 종래보다 큰 전압이 인가되고, 판독 신호량이 커진다.
선택된 플레이트선 PL0은 그 후, 전원 전압 Vaa로 복귀되고, 그 후에 감지 증폭기 활성화 신호 SEN을 "H"로 한다(t2). 이에 따라, "1", "0" 데이터에 따라서 선택 비트선을 Vaa, Vss로 증폭한다. 그리고 선택 플레이트선 PL0을 Vaa에서 Vss로 복귀시킴으로써 판독 데이터의 재기입이 행해진다. 이 실시예에 의해서도, 앞의 제12 실시예에서 설명한 것과 마찬가지의 효과가 얻어진다.
(제15 실시예)
도 29는, 도 27에 도시한 제14 실시예의 회로 구성에 대하여, 도 28의 동작 파형을 변형한 제15 실시예의 동작 파형이다. 도 28과 다른 점은 선택 플레이트선 PL0에 시각 t1에서 Vaa+α가 되는 판독 전압을 제공한 후, 시각 t2에서 일단 플레이트선 PL0을 Vss로 복귀시킨다. 그 후 감지 증폭기 회로를 활성화하고(t3), 판독 신호를 증폭한 후, 다시 재기입을 위해 선택 플레이트선 PL0에 Vaa를 제공한다(t4). 이 방법은 앞의 도 25에 대한 도 26의 경우와 마찬가지이고, 도 26에서 설명한 것과 마찬가지의 효과가 얻어진다.
(제16 실시예)
도 30은 본 발명에 의한 강유전체 메모리의 제16 실시예에 관한 플레이트선 구동 회로(5a)의 구성을 나타내는 회로도이다. 이 플레이트선 구동 회로(5a)는 도 25 및 도 28의 동작 파형을 얻기 위한 구성예를 나타내고 있다. 플레이트선 PL0을구동하기 위해서 전압 Vaa가 제공된 NMOS 트랜지스터 QN51과, 전압 Vaa+α가 주어진 PMOS 트랜지스터 QP51이 병설되어 있다. 플레이트선 PL0에는 또한 리세트용의 NMOS 트랜지스터 QN50이 설치되어 있다.
도 32에 도시한 바와 같이, 리세트 신호 PLL이 "H"일 때, 리세트 트랜지스터 QN50이 온이고, 플레이트선 PL0은 Vss로 유지된다. 리세트가 해제되어 제어 신호 PLM, /PLH가 각각 "H", "L"이 되면, NMOS 트랜지스터 QN51, PMOS 트랜지스터 QP51이 동시에 온이 되어 플레이트선 PL0에 비트선의 진폭 전압 Va보다 큰 Vaa+α가 제공된다. 그 후, 제어 신호 /PLH가 "H"가 되면, PMOS 트랜지스터 QP51이 오프가 되고, NMOS 트랜지스터 QN51에 의해서만 플레이트선 PL0에 Vaa가 제공된다.
(제17 실시예)
도 31은 다른 플레이트선 구동 회로(5b)이다. 이것은, 도 30에 있어서의 NMOS 트랜지스터 QN51의 부분을 PMOS 트랜지스터 QP52로 치환하여, 이것을 도 30과는 상보의 제어 신호 /PLM에 의해 제어하도록 한 것이다. 이 경우도 도 32에 도시한 바와 같이 마찬가지의 플레이트선 구동 전압이 얻어진다.
(제18 실시예)
도 33은 제18 실시예에 관한 플레이트선 구동 회로(5c)의 구성을 나타내는 회로도이다. 이 실시예에 관한 구동 회로(5a)에서는 일단이 플레이트선 PL0에 접속되고, 타단이 PM0S 트랜지스터 QP53과 NMOS 트랜지스터 QN54로 이루어지는 승압 구동 회로(330)에 접속된 캐패시터 C5를 이용하고 있다. 플레이트선 PL0에는 리세트용 NMOS 트랜지스터 QN50이 접속되고, 또한 플레이트선 PL0에 전압 Vaa를 공급하기 위한 NMOS 트랜지스터 QN53이 설치되어 있다. NMOS 트랜지스터 QN53은 캐패시터 C4에 Vaa를 프리차지하기 위한 프리차지용 트랜지스터이다.
도 34에 도시한 바와 같이, 리세트 신호 KILL이 "H"일 때, 플레이트선 PL0은 Vss로 유지된다. 이 리세트 상태에서는 구동 회로(330)의 NMOS 트랜지스터 QN54가 온, PMOS 트랜지스터 QP53이 오프이다. 리세트 상태를 해제하여 제어 신호 Ps를 "H"로 하면, NMOS 트랜지스터 QN53을 통해 플레이트선 PL0에 Vaa-Vt(Vt는 NMOS 트랜지스터 QN53의 임계치 전압)가 되는 전압이 제공되고, 이것이 캐패시터 C5에 충전된다. 제어 신호 Ps를 "L"로 하여 구동 회로(330)의 제어 신호 /BT를 "L"로 하면, 캐패시터 C5의 단자에 Vaa가 제공되고, 플레이트선 PL0의 전압은 2Vaa-Vt로 풀 업된다. 따라서, 제16, 제17 실시예와 유사한 플레이트선 구동 전압 파형이 얻어진다.
이상 진술한 바와 같이 본 발명에 따르면, 데이터 판독 시에 (재)기입 시와 마찬가지의 큰 전압을 강유전체 캐패시터에 인가하여 큰 신호량을 얻는 것을 가능하게 한 강유전체 기억 장치가 얻어진다.

Claims (18)

  1. 반도체 기억 장치에 있어서,
    각각이 강유전체 캐패시터와 트랜지스터로 이루어지는 복수의 메모리 셀을 포함하고, 상기 메모리 셀이 워드선의 하나에 의해서 선택되고, 각 메모리 셀의 강유전체 캐패시터의 일단에 구동 전압을 인가하기 위한 플레이트선이 접속되며, 각 메모리 셀의 강유전체 캐패시터의 타단으로부터 셀 데이터가 비트선에 의해 판독되도록 구성된 메모리 셀 어레이와,
    상기 강유전체 캐패시터로부터 상기 비트선으로 판독되는 신호를 검지 증폭하는 감지 증폭기 회로와,
    상기 비트선에 접속되고, 데이터 판독 시 상기 감지 증폭기 회로의 동작 전에, 신호가 판독되는 상기 비트선의 전압을 인하(引下)시키는 제어를 행하는 비트선 전압 제어 회로
    를 포함하고,
    상기 비트선 전압 제어 회로는 비트선과의 용량 결합에 의해 비트선의 전압 인하를 행하기 위해서 적어도 한개의 캐패시터를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 비트선 전압 제어 회로는 상기 비트선의 전압을 인하시킴과 함께 상기 강유전체 캐패시터로의 인가 전압을 크게 하는 것을 특징으로 하는 반도체 기억 장치.
  3. 삭제
  4. 제1항에 있어서,
    상기 비트선 전압 제어 회로는, 한쌍의 비트선에 대응하고 그의 선택된 비트선에 결합되도록 구동되는 한쌍의 캐패시터를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  5. 제1항에 있어서,
    상기 비트선 전압 제어 회로는, 한쌍의 비트선에 각각 대응하여 설치되고, 제1 단자가 한쌍의 비트선에 각각 접속되고, 제2 단자가 한쌍의 구동 신호선에 각각 접속된 한쌍의 캐패시터를 포함하고,
    데이터 판독 전은 상기 한쌍의 구동 신호선에 제1 전위를 제공하고,
    데이터 판독 시에, 상기 한쌍의 구동 신호선의 한쪽에 제1 전위보다 낮은 제2 전위를 제공하도록 한 것을 특징으로 하는 반도체 기억 장치.
  6. 제1항에 있어서,
    상기 비트선 전압 제어 회로는, 한쌍의 비트선에 각각의 드레인이 접속된제1 및 제2 트랜지스터와, 일단이 상기 제1 및 제2 트랜지스터의 소스에 접속되고 타단이 구동 신호선에 접속된 캐패시터를 포함하고,
    데이터 판독 전은, 상기 구동 신호선에 제1 전위를 제공함과 함께 상기 제1 및 제2 트랜지스터를 온으로 하고,
    데이터 판독 시에, 상기 제1 및 제2 트랜지스터 중 비선택 비트선측을 오프로 하여 상기 구동 신호선에 제1 전위보다 낮은 제2 전위를 제공하도록 한 것을 특징으로 하는 반도체 기억 장치.
  7. 제1항에 있어서,
    상기 비트선 전압 제어 회로는 드레인이 상기 비트선에 접속된 제1 트랜지스터와, 일단이 상기 제1 트랜지스터의 소스에 접속되고 타단이 구동 신호선에 접속된 캐패시터와, 상기 제1 트랜지스터와 캐패시터의 접속 노드와 제1 전위의 전원선 간에 개재된 제2 트랜지스터를 포함하고,
    데이터 판독 전은, 상기 구동 신호선에 제1 전위보다 높은 제2 전위를 제공함과 함께, 제1 트랜지스터를 오프, 제2 트랜지스터를 온으로 하고,
    데이터 판독 시에, 상기 제2 트랜지스터를 오프, 상기 제1 트랜지스터를 온으로 하여, 상기 구동 신호선에 제2 전위보다 낮은 제3 전위를 제공하도록 한 것을 특징으로 하는 반도체 기억 장치.
  8. 제1항에 있어서,
    상기 비트선 전압 제어 회로는 구동 전압이 인가된 후에, 상기 비트선의 전압을 인하시키는 것을 특징으로 하는 반도체 기억 장치.
  9. 제1항에 있어서,
    상기 메모리 셀 어레이는 강유전체 캐패시터와 트랜지스터를 직렬 접속하여 단위 메모리 셀이 구성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  10. 제1항에 있어서,
    상기 메모리 셀 어레이는 강유전체 캐패시터와 트랜지스터를 병렬 접속하여 구성된 단위 메모리 셀이 여러개 직렬 접속되고, 그 일단이 플레이트선에, 타단이 블록 선택 트랜지스터를 통해 비트선에 접속되어 셀 블록이 구성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  11. 제1항에 있어서,
    상기 캐패시터는 상기 비트선의 용량 10% 이상의 용량을 갖는 것을 특징으로 하는 반도체 기억 장치.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 제1항에 있어서,
    상기 비트선 전압 제어 회로는,
    한쌍의 비트선에 각각 드레인이 접속된 제1 및 제2 트랜지스터와,
    일단이 상기 제1 및 제2 트랜지스터의 소스에 접속되고, 타단이 구동 신호선에 접속된 캐패시터와,
    일단이 상기 캐패시터의 일단에 접속되고, 타단이 제1 전위의 전원선에 접속된 제3 트랜지스터를 포함하고,
    데이터 판독 전에 상기 제1 및 제2 트랜지스터를 OFF하고, 상기 제3 트랜지스터를 ON하며, 상기 캐패시터의 일단에 제1 전위를 제공하고, 상기 구동 신호선 및 상기 캐패시터의 타단에 상기 제1 전위보다 높은 제2 전위를 제공하고,
    데이터 판독 시에, 상기 제3 트랜지스터를 OFF하고, 셀 데이터가 판독되는 비트선에 접속되는 상기 제1 또는 제2 트랜지스터를 ON하고, 상기 구동 신호선 및 상기 캐패시터의 타단에 상기 제2 전위보다 낮은 제3 전위를 제공하는 것을 특징으로 하는 반도체 기억 장치.
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