[go: up one dir, main page]

KR100351189B1 - 비트 라인들, 워드 라인들 및 플레이트 라인들을 구비하는집적 메모리 및 메모리 동작 방법 - Google Patents

비트 라인들, 워드 라인들 및 플레이트 라인들을 구비하는집적 메모리 및 메모리 동작 방법 Download PDF

Info

Publication number
KR100351189B1
KR100351189B1 KR1020000022869A KR20000022869A KR100351189B1 KR 100351189 B1 KR100351189 B1 KR 100351189B1 KR 1020000022869 A KR1020000022869 A KR 1020000022869A KR 20000022869 A KR20000022869 A KR 20000022869A KR 100351189 B1 KR100351189 B1 KR 100351189B1
Authority
KR
South Korea
Prior art keywords
potential
plate
lines
memory
word
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020000022869A
Other languages
English (en)
Other versions
KR20010020796A (ko
Inventor
하인츠 회니히슈미트
게오르크 브라운
Original Assignee
인피니언 테크놀로지스 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인피니언 테크놀로지스 아게 filed Critical 인피니언 테크놀로지스 아게
Publication of KR20010020796A publication Critical patent/KR20010020796A/ko
Application granted granted Critical
Publication of KR100351189B1 publication Critical patent/KR100351189B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2253—Address circuits or decoders
    • G11C11/2255—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2253—Address circuits or decoders
    • G11C11/2257—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2297—Power supply circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Tests Of Electronic Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

본 발명은 비트 라인, 워드 라인 및 플레이트 라인 및 동작 방식을 가진, 메모리용 집적 메모리에 관한 것이다.
집적 메모리는 비트 라인(BLi), 워드 라인(WLk) 및 플레이트 라인(PLi)에 배열된 메모리 셀(MC)을 포함한다. 제 1 동작 모드에서, 기록 액세스와 달리 플레이트 라인(PLi)은 일정한 플레이트 전위(VPL)를 가진다. 제 2 동작 모드에서, 적어도 플레이트 라인(PLi) 중 하나는 플레이트 전위(VPL)와 다른 특정 전위(VF)가 되는 반면에, 비트 라인(BLi)은 플레이트 전위(VPL)를 가진다.

Description

비트 라인들, 워드 라인들 및 플레이트 라인들을 구비하는 집적 메모리 및 메모리 동작 방법 {INTEGRATED MEMORY HAVING BIT LINES, WORD LINES AND PLATE LINES, AND OPERATING METHOD FOR A CORRESPONDING MEMORY}
본 발명은 비트 라인들, 워드 라인들 및 플레이트 라인들을 구비하는 집적 메모리 및 메모리 동작 방법에 관한 것이다.
논문 『H. Fujisawa 등등: The charge-Share Modified(CSM) Precharge-Level Architecture for High-Speed and Low-Power Ferroelectric Memory, IEEE Journal of Solid-State Circuits, Vol.32, No 5, May 1997, page 655 ff』은 FeRAM 또는 FRAM형 강유전성 메모리를 설명한다. 이것은 DRAM(Dynamic Random Access Memories)과 유사한 방식으로 제조되지만 이 메모리 셀들은 강유전체를 가진 저장 캐패시터들을 구비하는 메모리들이다. 이 메모리 셀들은 워드 라인들과 비트 라인들의 교차점에 위치한다. 저장 캐패시터들의 하나의 전극은 고정 플레이트 전위에 연결된다. 고정 플레이트 전위는 FRAM의 두 공급 전위들 사이에 존재한다. 플레이트 전위가 지속적으로 일정하지 않고 오히려 변동되는(소위 "변동 플레이트 개념") FRAM들과는 대조적으로, 인용된 논문에서 설명된 일정한 플레이트 전위에 대한 개념은 또한 일반적으로 "VDD/2 개념"으로 간주된다.
공지된 FRAM의 제 1 트랜지스터/제 1 캐패시터 메모리 셀들은 저장 캐패시터의 강유전체의 상응하는 다른 분극에 의해 다른 논리 상태를 저장한다. 만일 선택 트랜지스터가 온 상태일 때, 동일 전위가 저장 캐패시터의 양 전극들 모두에 존재하면, 즉 0 볼트 전압이 저장 캐패시터에 존재하면, 이 분극은 영향을 받지 않아서 메모리 셀의 저장된 논리 상태는 영향받지 않는다. 예를 통해서, 동일 워드 라인에 연결되고, 읽기 액세스되야 하는 다수의 메모리 셀들에서 하나의 메모리 셀을 선택하기 위하여, 전술된 논문은 선택된 비트 라인을 제외하고, 모든 비트 라인들이 일정한 플레이트 전위로 선충전되는 방법에 대해 설명한다. 선택되지 않은 비트 라인들이 메모리 셀들의 선택 트랜지스터를 통해서 저장 캐패시터들의 하나의 전극에 연결되면, 플레이트 전위는 저장 캐패시터들의 양 전극에 존재하고 저장된 내용은 영향받지 않는다. 그러나, 선택된 비트 라인에 플레이트 전위에서 벗어난 전위가 인가되고, 그 결과로 전압은 상기 비트 라인에 연결된 메모리 셀의 저장 캐패시터에서 강하된다. 이것은 선택된 비트 라인의 전위는 저장 캐패시터의 분극 상태에 따라 다르게 영향을 받도록 상기 저장 캐패시터와 선택된 비트 라인 사이의 전하가 균형을 이루도록 한다. 센스 증폭기는 이 방식으로 판독된 논리 정보를 증폭시킨다.
또한, 설명된 메모리의 기록 액세스의 경우에, 메모리 셀들이 액세스 되지 않게 하는 이 비트 라인들은 플레이트 전위에서 유지된다. 반면에, 메모리 셀이 기록되는 각각의 선택된 비트 라인의 전위는 센스 증폭기에 의해 플레이트 전위와 다른 기록 전위에 인가된다. 선택된 비트 라인은 예를 들어, 논리 0을 기록하기 위해 그라운드에 방전되고 상기 라인에는 논리 1을 기록하기 위해 양극의 공급 전위 값이 인가된다.
특정 사용 분야, 예를 들어 테스트 모드에서는, 다수의 메모리 셀들에 동일 정보를 기록하는 것이 필요하다. 간단한 메모리 테스트는 예를 들어, 논리 1이 메모리 셀들 모두에 기록되고 그 다음에 다시 판독되도록 제공될 수 있다.
워드 라인들 중 단지 하나와 비트 라인들 중 단지 하나 및 그 교차점에 위치하는 단지 하나의 메모리 셀은 항상 동시에 선택될 수 있기 때문에, 전술된 논문에서 설명된 메모리 상에서 상기 테스트를 수행하기 위하여, 메모리 셀들 모두를 기록해야 한다.
본 발명의 목적은 동일 논리 정보가 더욱 간단한 방식으로 다수의 메모리 셀들에 동시에 기록되는 집적 메모리를 제공하는 것이다.
도 1은 본 발명에 따른 집적 메모리의 실시예를 도시한다.
도 2는 도 1의 메모리의 메모리 셀을 도시한다.
도 3은 도 1의 메모리의 워드 라인들을 구동하기 위한 회로도이다.
도 4는 도 3의 워드 라인 디코더의 상세도이다.
*도면의 주요부분에 대한 부호 설명*
SA : 센스 증폭기 CSL : 칼럼 라인
N : n 채널형 트랜지스터 P : p 채널형 트랜지스터
MC : 메모리 셀 WL : 워드 라인
BL : 비트 라인 PL : 플레이트 라인
VF : 특정 전위 VPL : 플레이트 전위
TEST : 테스트 신호 A : 접속부
이 목적은 청구 범위 1 항에 따른 집적 메모리 및 청구 범위 8 항에 따른 집적 메모리에 대한 동작 방법에 의해 달성된다. 종속 청구항들은 본 발명의 바람직한 설계와 개선점들에 관한 것이다.
본 발명에 따른 집적 메모리는 제 1 동작 모드와 제 2 동작 모드를 구비한다. 제 1 동작 모드에서, 메모리 셀들 중 하나가 액세스 되지 않는다면, 플레이트 라인들은 일정한 플레이트 전위를 가지며 비트 라인들도 마찬가지로 플레이트 전위를 가진다. 메모리 셀들 중 하나에 기록 액세스 되는 경우에, 상기 메모리 셀에 연결되는 비트 라인은 제 1 논리 상태를 기록하기 위한, 플레이트 전위보다 낮은 제 1 전위가 되고, 제 2 논리 상태를 기록하기 위한, 플레이트 전위보다 높은 제 2 전위가 된다. 따라서, 제 2 동작 모드에서, 비트 라인들은 원칙상 플레이트 전위를 가지며, 기록 액세스의 경우에, 플레이트 라인들 중 적어도 하나는 플레이트 전위와 다른 특정 전위가 된다.
그러므로, 본 발명에 따른 메모리가 제 1 동작 모드에서 공지된 FRAM 처럼 H. Fujisawa 등등에 의해 저술된 논문을 참조로 앞에서 추가로 설명된 방식으로 동작하지만, 즉 비트 라인들의 전위가 변경됨으로써 메모리 셀들이 기록 액세스되지만, 제 2 동작 모드에서 정보는 비트 라인들의 전위를 바꿈으로써가 아니라 플레이트 라인들의 전위를 바꿈으로써 기록된다. 이것은 제 1 동작 모드에서 본 발명에 따른 메모리는 VDD/2 개념에 따라 동작되는 종래의 메모리처럼 동작하는 반면에, 제 2 동작 모드에서 기록되는 저장 캐패시터에 있는 플레이트 라인들에 연결되는 전극들은 일정한 플레이트 전위에 연결되는 것이 아니라 오히려 이로부터 벗어난 특정 전위에 연결된다. 따라서, 제 1 동작 모드에서, 새로운 논리 정보 항목을 메모리 셀들에 기록하기 위해 필요한 각 저장 캐패시터의 전압은 각 비트 라인의 전위를 바꿈으로써 발생되는 반면에, 플레이트 라인들의 전위는 계속 일정하게 유지된다. 반면에, 제 2 동작 모드에서, 저장 캐패시터의 기록을 위해 필요한 전압은 계속해서 일정하게 유지되는 비트 라인들의 전위 및 일정한 플레이트 전위에서 벗어난 값으로 변화되는 해당 플레이트 라인들의 전위에 의해 발생된다.
본 발명에 따른 메모리는 동일한 정보가 간단한 방식으로 다수의 메모리 셀들에 동시에 기록될 수 있는 이점을 가진다. 이것은 해당 플레이트 라인들이 플레이트 전위에서 벗어난 특정 전위가 되는 메모리 셀들 모두에 대해 동시에 행해진다. 극단의 경우에, 메모리 셀의 플레이트 라인들 모두는 동시에 특정 전위가 되고, 그 결과로 동일한 논리 정보가 메모리 셀들 모두에 동시에 기록된다.
플레이트 라인들은 연속적인 셀 플레이트의 일부가 되어 연속부를 형성하는 것이 가능하다. 이 때 이 셀 플레이트의 전위의 변화들은 플레이트 라인들 및 저장 캐패시터들의 연결된 전극들 모두에 변화된 전위가 동시에 인가된다.
하나의 개선점에 따르면, 특정 전위는 제 1 동작 모드의 기록 액세스 경우에 비트 라인들이 취하는 제 1 또는 제 2 전위이다. 만일 특정 전위가 제 1 전위와 같으면, 제 2 논리 상태는 제 2 동작 모드의 기록 액세스 경우에 대응 메모리 셀에 기록된다. 만일 특정 전위가 제 2 전위와 같으면, 제 1 논리 상태는 대응 메모리 셀에 기록된다.
대안적 개선점에 따르면, 특정 전위는 플레이트 전위와 제 1 또는 제 2 전위 사이에 존재한다. 이것은 제 1 및/또는 제 2 논리 상태는 전체 레벨이 아니라 오히려 감쇄된 레벨로 해당 메모리 셀에 기록되는 결과를 가져온다. 이 방식으로, 메모리 셀들의 에이징을 시뮬레이팅하는 것이 가능한데, 그 결과로 메모리 셀들에 저장된 신호는 마찬가지로 감쇄된다. 전체 신호 레벨로 기록된 논리 상태들에 의한 에이징 시뮬레이팅은 연속적인 테스트에 소요되는 시간을 줄일 수 있게 한다. 이것은 "감쇄된" 비트들은 이미 메모리 셀들에 기록되고, 기록이 전체 신호 레벨로 영향을 받는 종래의 메모리들 경우에, 발생한 누설 전류들 때문에 비교적 긴 시간 후에 비로소 "감쇄된" 비트들이 얻어진다는 사실 때문이다.
하나의 개선점에 따르면, 집적 메모리는 메모리 외부로부터 특정 전위를 공급하기 위한 단자부를 가진다. 이것은 특정 전위값이 원하는 대로 선택될 수 있고 메모리 동작 동안 변화될 수 있는 이점을 가진다.
본 발명의 하나의 개선점에 따르면, 각 경우에 메모리는 워드 라인 디코더를 워드 라인들 중 하나에 연결하는 워드 라인 드라이버들 및 제 1 동작 모드에서 워드 라인 드라이버들을 위한 제 1 공급 전압을 발생하기 위한 전압 발생기를 가진다. 아울러, 메모리는 제 2 동작 모드에서 워드 라인 드라이버들을 위한 제 2 공급 전압을 공급하기 위한 단자부를 가진다. 이것은 제 2 공급 전압이 원하는 대로 및 제 1 공급 전압에 독립적으로 선택될 수 있는 이점을 가진다.
본 발명에 따른 동작 방법중 하나의 실시예는 제 1 공급 전압보다 낮은 제 2 공급 전압을 제공한다. 워드 라인 드라이버들도 제 1 동작 모드에서 더 높은 제 1 공급 전압으로 공급되는 경우와 비교해서, 이것은 제 2 동작 모드에서 메모리의 전력 소비를 줄인다. 접속부를 통해서 전압이 공급되는 대신에, 제 2 공급 전압은 집적 메모리 내에서도 발생될 수 있다.
동작 방법에 대한 하나의 개선점에 따르면, 제 2 공급 전압은 워드 라인들 중 하나가 해당 워드 라인 드라이버에 의해 동작될 때, 워드 라인의 전위가 메모리 셀들의 선택 트랜지스터들의 문턱 전압을 더한 플레이트 전위보다 높지만, 제 1 공급 전압보다는 낮게 선택된다. 제 1 동작 모드에서, 두 개의 논리 상태들 중 하나가 기록될 때, 선택 트랜지스터들은 비트 라인들 중 하나로부터의 전위를 플레이트 전위보다 높은(이것은 일반적으로 논리 1이 기록될 경우이다) 대응 저장 캐패시터에 전달한다. 따라서, 선택 트랜지스터들을 동작시키기 위하여, 워드 라인들에는 선택 트랜지스터들의 문턱 전압을 더한 비트 라인들 상에 발생한 가장 높은 전위보다 더 높은 전위가 인가된다. 제 1 공급 전압은 제 1 동작 모드에 대해 상응하게 높게 선택되야 한다. 제 2 동작 모드에서, 비트 라인들의 전위는 일정하고 플레이트 전위와 같기 때문에, 만일 선택 트랜지스터들의 문턱 전압을 더한 플레이트 전위와 적어도 같은 전위가 워드 라인들을 통해서 해당 선택 트랜지스터들에 존재하면, 이 전위는 저장 캐패시터들의 대응 전극들에 손실 없이 전달된다.
동작 방법에 대한 대안적 개선점에 따르면, 제 2 공급 전압은 워드 라인들 중 하나가 해당 워드 라인 드라이버에 의해 동작될 때, 워드 라인의 전위는 메모리 셀들의 선택 트랜지스터들의 문턱 전압을 더한 플레이트 전위보다 낮거나 같도록 선택된다. 이것은 제 2 동작 모드에서, 온 상태인 선택 트랜지스터는 상응하는 저장 캐패시터들에 그 위에 비트 라인들이 있는 전체 플레이트 전위가 아닌 상응하는 더 낮은 전위를 전달한다. 따라서, 이 방식으로 또 달성되는 것은 제 2 동작 모드에서, 데이터는 전체 신호 레벨이 아닌 감소된 또는 "감쇄된" 신호 레벨로 메모리 셀들에 기록되는 것이다.
집적 메모리의 하나의 개선점에 따르면, 제 1 동작 모드의 기록 액세스 경우에, 셀 어레이 내의 워드 라인들 중 하나만이 동시에 동작된다. 반면에, 제 2 동작 모드의 기록 액세스 경우에, 셀 어레이 당 하나 이상의 워드 라인이 동시에 동작된다. 이 방식으로 달성되는 것은 제 2 동작 모드에서, 기록 액세스가 동시에 동작되는 워드 라인들 중 하나에 연결되는 메모리 셀들 모두에 동시에 행해지는 것이다.
본 발명은 도면들에 도시된 실시예들을 이용해서 아래에 더 상세히 설명된다.
도 1은 본 발명에 따른 FRAM형 집적 메모리의 상세도이다. 이 메모리는 비트 라인들(BLi), 워드 라인(WLk) 및 플레이트 라인들(PLi)의 교차점에 메모리 셀들(MC)이 위치하는 메모리 셀 어레이를 구비한다.
도 2는 도 1의 메모리 셀들(MC) 중 하나를 도시한다. 이것은 선택 트랜지스터(T)와 강유전체를 가진 저장 캐패시터(C)를 구비한다. 저장 캐패시터(C)의 하나의 전극은 플레이트 라인들(PLi) 중 하나에 연결되고 다른 전극은 선택 트랜지스터(T)의 제어 가능한 경로를 통해서 비트 라인들(BLi) 중 하나에 연결된다. 선택 트랜지스터(T)의 게이트는 워드 라인들(WLk) 중 하나에 연결된다.
또한, 도 1은 비트 라인들(BLi)이 n 채널 트랜지스터(N)를 통해서 센스 증폭기(SA)에 연결된다. 비트 라인들(BLi)도 p 채널 트랜지스터(P)를 통해서 일정한 플레이트 전위(VPL)를 발생시키는 전압 발생기(1)의 출력에 연결된다. 동일한 비트 라인(BLi)에 각각 할당되는 n 채널 트랜지스터(N) 및 p 채널 트랜지스터(P)의 제어 단자들은 각각 칼럼 선택 라인(CSLi)에 연결된다.
플레이트 라인들(PLi)은 서로 셀 어레이 단부에 연결된다. 이 라인들은 p 채널형 제 1 트랜지스터(T1)를 통해서 전압 발생기(1)의 출력에 연결된다. 제 1 트랜지스터(T1)는 게이트의 테스트 신호(TEST)에 연결된다. 플레이트 라인들(PLi)도 n 채널형 제 2 트랜지스터(T2)를 통해서 메모리의 접속부(A)에 연결된다. 제 2 트랜지스터(T2)의 게이트 또한 테스트 신호(TEST)에 연결된다. 테스트 신호(TEST)는 메모리의 동작 모드를 결정한다. 만일 테스트 신호가 로우 레벨(0V)이면, 메모리는 정상 동작 모드 상태이고, 만일 테스트 신호가 하이 레벨(3.1V)이면, 메모리는 테스트 동작 모드 상태이다.
도 1에 도시된 메모리는 단지 하나의 지속적인 메모리 셀 어레이 및 하나의 센스 증폭기(SA)를 구비할 뿐이다. 또한, 단지 두 개의 워드 라인들(WLk) 및 상응하는 플레이트 라인들(PLi)을 가진 네 개의 비트 라인들(BLi)이 도시된다. 실제로, 메모리는 일반적으로 다수의 셀 어레이들 및 다수의 비트 라인들과 워드 라인들 및 해당 센스 증폭기들을 구비한다.
또한, FRAM들에서, 읽기 액세스의 경우에 개별적으로 선택된 비트 라인을 통해서 공급되는 신호 이외에 기준 신호 또한 해당 상보 비트 라인을 통해서 공급되는 차 센스 증폭기들(SA)이 주로 사용된다. 그러나, 도 1에서, 상보 비트 라인들 쌍은 도시되지 않고, 간단히 도시하기 위하여 오히려 단일 비트 라인들(BLi)만이 도시된다.
정상 동작 모드에서, 도 1에서 도시된 메모리는 다음과 같은 동작 방법을 갖는다: 상응하는 번지들에 의해, 워드 라인들(WLk) 중 하나와 칼럼 라인들(CSLi)들 중 하나가 디코더들(도시되지 않음)에 의해 선택된다. 선택되지 않은 라인들은 로우 레벨을 유지하는 반면에, 선택된 라인들은 하이 레벨을 취한다. 예를 통해서, 만일 워드 라인(WL0)과 칼럼 라인(CSL0)이 선택된다면, 나머지 워드 라인들(WLk)에 연결되는 선택 트랜지스터들이 턴 오프 상태로 남아있는 반면에, 워드 라인(WL0)에 연결된 선택 트랜지스터들(T)은 모두 턴 온된다. 아울러, 칼럼 선택 라인(CSL0)에 연결된 n 채널 트랜지스터(N)는 턴 온되고 이 라인에 연결된 p 채널 트랜지스터(P)는 턴 오프된다. 반면에, 나머지 칼럼 선택 라인들(CSLi)에 할당된 n 채널 트랜지스터들(N)은 턴 오프 상태로 남아있고, p 채널 트랜지스터들(P)은 턴 오프 상태로 남아있다. 따라서, 센스 증폭기(SA)로부터 읽기 액세스를 하는 경우에 전송되는 데이터는 비트 라인(BL0)에만 전송된다. 나머지 비트 라인들(BLi)은 p 채널 트랜지스터들(P)에 의해 전압 발생기(1)에 의해 발생된 플레이트 전위(VPL) 상태로 남아있다.
정상 동작 모드에서, 제 1 트랜지스터(T1)는 온 상태에 있고 제 2 트랜지스터(T2)는 오프 상태에 있기 때문에, 플레이트 전위(VPL) 또한 모든 플레이트 라인들(PLi) 상에 존재한다. 플레이트 전위(VPL)는 메모리의 두 공급 전위들(GND, VDD)의 산술적 평균과 같다. 예를 통해서, 제 1 공급 전위(GND)는 접지(0V)되고 제 2 공급 전위(VDD)는 2.5V이다. 이 때, 플레이트 전위(VPL)는 1.25V의 값을 갖는다. 기록 액세스의 경우에, 만일 센스 증폭기(SA)가 예를 들어 출력에서 2.5V를 발생시킨다면, 이 전위는 비트 라인(BL0)의 턴 온된 n 채널 트랜지스터(N)를 통해서 저정 캐패시터에 전달되고 스위치 온된 선택 트랜지스터(T)를 통해서 저장 캐패시터(C)의 하나의 전극에 존재한다. 플레이트 전위 1.25V는 상응하는 플레이트(PL0)를 통해서 저장 캐패시터(C)의 다른 전극에 존재한다. 결과적으로, 양극 전압 1.25V는 저장 캐패시터(C)에 존재하고 이 캐패시터의 강유전체의 상응하는 분극을 가져온다. 그 결과로 논리 "1"은 메모리 셀(MC)에 저장된다. 기록 액세스 동안, 논리 "0"을 기록하기 위하여, 센스 증폭기(SA)는 선택된 비트 라인(BL0)과 메모리 셀(MC)의 선택 트랜지스터(T)를 통해서 저장 캐패시터(C)의 하나의 전극에 존재하는 0V 전위를 발생시킨다. 플레이트 라인(PL0)은 계속해서 1.25V 플레이트 전위를 갖기 때문에, -1.25V 전위는 현재 논리 "1"의 쓰기와 비교해서 저장 캐패시터(C)의 반대 분극을 가진 강유전체를 가져오는 저장 캐패시터(C) 에 존재한다.
선택 트랜지스터들(T)이 턴 오프되기 때문에, 비트 라인(BL0)과 나머지 워드 라인들(WLk) 사이의 교차점에 위치하는 메모리 셀(MC)의 저장된 상태는 영향을 받지 않는다. 또한, 저장 캐패시터가 p 채널 트랜지스터들(P)에 의해 1.25V 플레이트 전위 상태로 유지되기 때문에, 워드 라인(WL0)과 나머지 비트 라인들(BLi)의 교차점에 위치하는 메모리 셀들(MC)도 영향을 받지 않고, 따라서 이 메모리 셀들(MC)의 스위치 온된 선택 트랜지스터(T)에도 불구하고, 0V 전압이 저장 캐패시터(C) 에 존재한다. 저장 캐패시터(C)의 0V 전압은 상기 캐패시터의 저장 상태 또는 분극 상태에 영향을 주지 않는 결과를 가져온다.
만일 도 1에서 도시된 메모리가 3.1V 하이 레벨이 되는 테스트 신호(TEST)에 의해 테스트 동작 모드에서 동작되면, 제 1 트랜지스터(T1)가 턴 오프되고, 그 결과로 플레이트 라인(PLi)은 플레이트 전위(VPL)를 발생시키는 전압 발생기(1)의 출력으로부터 절연된다. 또한, 제 2 트랜지스터(T2)가 턴 온되고, 그 결과로 플레이트 라인(PLi)은 접속부(A)에 연결된다. 이 때, 플레이트 전위(VPL)와 다른 원하는 특정 전위(VF)를 접속부(A)를 통해서 플레이트 라인(PLi)에 공급하는 것이 가능하다. 아울러, 테스트 동작 모드에서, 칼럼 선택 라인들(CSLi)은 모두 수행되야 하는 기록 액세스 동안, 저 전위 상태가 되어, 비트 라인들(BLi)은 모두 플레이트 전위(VPL)를 가진다. 만일 이 때, 워드 라인들(WLk) 중 적어도 하나가 동작되면, 상기 워드 라인에 연결된 메모리 셀들(MC)의 선택 트랜지스터들(T)은 턴 온된다. 이 때, 1.25V 크기의 전압을 가지는 플레이트 전위(VPL)는 선택 트랜지스터들(T)을 통해서 선택된 메모리 셀들(MC)의 저장 캐패시터들(C)의 하나의 전극에 존재한다.만일 이 때, 예를 통해서, VF=0V 전위가 선택되면, 1.25V 양극 전압은 상응하는 저장 캐패시터들(C) 에 존재한다. 결과적으로, 논리 "1"은 워드 라인(WLk)이 하이 레벨을 갖는 메모리 셀들(MC) 모두에 동시에 기록된다. 만일 예를 통해서, 전위(VF)가 2.5V 하이 레벨이 되면, -1.25V 음극 전압은 선택된 메모리 셀들(C)의 상응하는 저장 캐패시터들(C) 에 존재해서, 논리 "0"은 이 메모리 셀들(MC)에 기록된다. 두 가지 경우에, 새로운 논리 상태는 다수의 메모리 셀들(MC)에 동시에 기록된다.
도 1에 도시된 메모리의 경우에, 워드 라인들(WLk) 중 단지 하나의 동작은 정상 동작 모드에서 항상 동시에만 일어난다. 반면에, 테스트 동작 모드에서 워드 라인들(WLk)은 모두 동시에 동작해서, 메모리 셀들(MC)의 선택 트랜지스터들(T)은 모두 동시에 턴 온된다. 이런 방식으로, 메모리 셀들(MC) 모두는 동시에 기록 액세스된다. 이것은 도 4를 참조로 아래에서 더 자세히 논의될 것이다.
테스트 동작 모드에서 메모리 셀들(MC)에 "감쇄된" 비트들, 즉 1.25V 전체 신호 레벨을 가진 메모리 셀들에 기록되지 않는 비트들을 공급하기 위하여, 논리 "0"의 쓰기 동안 특정 전위(VF)의 값은 1.25V 플레이트 전위(VDD)와 2.5V 양극 공급 전위 사이에 존재하도록 예를 들어 2V가 선택된다. "감쇄된" 논리 "1"을 기록하기 위하여, 특정 전위(VF)는 0V 와 1.25V 사이의 값을 가지도록, 예를 들어 0.5V가 선택된다. 메모리 셀들(MC)의 에이징은 이 방식으로 시뮬레이팅되고, 상기 에이징은 일반적으로 더 오랜 시간이 지나서 일어나고 마찬가지로 저장된 신호들이 감쇄되는 결과를 가져온다.
본 발명의 다른 실시예들에서, 테스트 동작 모드에서 플레이트 라인들(PLi)이 도 1에서 도시된 메모리의 경우와는 반대로 접속부에 연결되는 것이 아니라, 오히려 설명된 전위(VF)를 발생시키는 메모리의 추가의 내부 전압 발생기에 연결되는 것 또한 가능하다.
본 발명의 다른 실시예들에서, 동작 모드에서 단지 몇 개의 플레이트 라인들(PLi)이 일정한 플레이트 전위(VPL)에서 벗어난 전위(VF)를 가지는 것 또한 가능하다. 이 경우에, 이 플레이트 라인들(PLi)에 연결된 메모리 셀들(MC)에만 동시에 기록 액세스된다. 이 경우에, 물론 플레이트 라인들은 모두 서로 연결된다.
도 3은 도 1에 도시된 두 워드 라인들(WLk)을 구동하기 위한 회로 장치를 도시한다. 워드 번지들(RADR)이 공급될 수 있는 워드 라인 디코더(RDEC)가 도시된다. 정상 동작 모드에서, 워드 라인 디코더는 워드 번지(RADR)에 따라 출력들(B, C) 중 하나를 동작시킨다. 워드 라인 디코더(RDEC)의 출력들(B, C)은 각 워드 라인 드라이버(D)를 통해서 워드 라인들(WLk) 중 하나에 연결된다. 워드 라인 드라이버들(D)은 p 채널형 제 3 트랜지스터(T3)를 통해서 제 1 공급 전압(VPP)을 발생시키는 기능을 하는 제 2 전압 발생기(2)의 출력에 연결되는 공급 전압 단자들을 가진다. 또한, 워드 라인 드라이버들(D)의 공급 단자들은 n 채널형 제 4 트랜지스터(T4)를 통해서 제 2 공급 전압(Vext)이 공급되는 제 2 접속부(E)에 연결된다. 제 3 트랜지스터(T3)와 제 4 트랜지스터(T4)의 게이트들은 테스트 신호(TEST)에 연결된다. 정상 동작 모드(Test = 0V)에서, 제 2 전압 발생기(2)에 의해 발생된 제 1 공급 전압(VPP)은 제 3 트랜지스터(T3)를 통해서 워드 라인 드라이버들(D)에 공급된다. 테스트 동작 모드(Test = 3.1V)에서, 제 2 공급 전압(Vext)은 제 4 트랜지스터(T4)를 통해서 워드 라인 드라이버들(D)에 공급된다. 제 1 공급 전압(VPP)은 3.1V 값을 가진다. 만일 워드 라인들(WLk) 중 하나가 워드 라인 디코더(RDEC)에 의해 동작되면, 이 워드 라인은 정상 동작 모드에서 제 1 공급 전압(VPP) 값, 즉 3.1V 전압을 취한다. 메모리 셀(MC)의 각 선택 트랜지스터(T)는 이 3.1V 전압으로 구동되어, 논리 "1"의 쓰기 동안, 상기 트랜지스터에 의해 2.5V 전위 또한 센스 증폭기(SA)에서 저장 캐패시터(C)까지 전달될 수 있다. 메모리 셀(MC)의 선택 트랜지스터들(T)의 문턱 전압은 0.6V이다.
테스트 동작 모드에서, 워드 라인 디코더(RDEC)는 워드 라인들(WLk) 모두를 동시에 동작시키고, 각 워드 번지(RADR)는 상기 워드 라인 드라이버에 존재한다. 만일 테스트 동작 모드에서 워드 라인 드라이버들(D)도 제 2 전압 발생기(2)에 의해 공급될 수 있다면, 다수의 워드 라인 드라이버들(D)을 동시에 구동시키기 위하여 상기 제 2 전압 발생기의 수치는 적절하게 높아야 한다. 테스트 동작 모드에서, 워드 라인 드라이버들은 제 2 전압 발생기(2)를 통해서 공급되는 것이 아니고 집적 메모리 외부로부터의 제 2 접속부(E)를 통해서 공급된다.
이 실시예에서, 테스트 동작 모드에서 제 2 접속부(E)를 통해서 공급되는 제 2 공급 전압(Vext)은 제 1 공급 전압(VPP)보다 낮다. 이 전압은 2V 값을 가져, 메모리 셀들(MC)의 선택 트랜지스터들(T)의 문턱 전압(0.6V)보다 높다. 테스트 동작 모드에서, 동작된 워드 라인들(WLk)은 제 2 공급 전압(Vext = 2V)값이 인가되어, 대응 선택 트랜지스터들(T)의 게이트에 2V의 전압이 존재한다. 테스트 동작 모드에서 이 게이트 전압은 모든 비트 라인들(BLi) 상에 존재하는 1.25V 플레이트 전위(VPL)를 통해서 저장 캐패시터들(C)의 대응 전극에 완전하게 스위칭하기에 충분하다.
본 발명의 다른 실시예들에서, 선택 트랜지스터들(T)의 문턱 전압을 더한 플레이트 전위값보다 낮거나 같은 제 2 공급 전압(Vext)값을 선택하는 것 또한 가능하다. 만일 제 2 공급 전압이 Vext = 1.25V로 선택되고, 플레이트 전위(VPL)와 같으면, 후자의 전체 크기는 테스트 동작 모드에서 더 이상 선택 트랜지스터들(T)을 통해서 저장 캐패시터들(C)에 전달되지 않는다. 결과적으로, "감쇄된" 비트들은 또한 이 경우에 메모리 셀들(MC)에 기록되고, 그 결과로 메모리 셀들(MC)의 에이징이 다시 한번 시뮬레이팅된다.
본 발명의 다른 실시예들에서, 테스트 동작 모드의 워드 라인 드라이버들(D)은 집적 메모리의 대응 제 2 내부 공급 전압(Vext)에 연결될 수 있는데, 이것은 제 2 접속부(E)가 여유 있다는 것을 의미한다. 이 경우에도, 메모리의 전력 소비를 줄이기 위하여 제 2 공급 전압(Vext)이 제 1 공급 전압(VPP)보다 낮도록 선택되는 것이 바람직하다. 이 때, 제 2 공급 전압(Vext)을 발생시키기 위하여, 대응 추가의 전압 발생기는 메모리 내부에 제공되야 한다.
도 4는 도 3의 워드 라인 디코더(RDEC)의 상세도이다. 이 워드 라인 디코더는 고 공급 전위(VDD)와 저 공급 전위(GND) 사이의 제 5 트랜지스터(T5), 제 6 트랜지스터(T6), 제 7 트랜지스터(T7) 및 제 8 트랜지스터(T8)에 의해 형성된 직렬 회로를 가진다. 제 5 트랜지스터는 p 채널형 트랜지스터인 반면에, 다른 세 트랜지스터들은 n 채널형 트랜지스터이다. 제 5 트랜지스터(T5)와 제 6 트랜지스터(T6) 사이의 회로 접점은 두 개의 백 투 백 인버터들의 형태의 홀딩 회로(H)와 하부에 연결된 인버터(I)를 통해서 워드 라인 디코더(RDEC)의 출력(B)에 연결된다. 제 7 트랜지스터(T7)와 제 8 트랜지스터(T8) 사이의 회로 접점은 n 채널형 제 9 트랜지스터(T9)를 통해서 홀딩 회로(H)의 입력에 연결된다. 제 9 트랜지스터(T9)의 게이트는 테스트 신호(TEST)에 연결된다.
제 5 트랜지스터(T5)와 제 8 트랜지스터(T8)의 게이트들은 블록 신호(BS)에 연결된다. 제 6 트랜지스터(T6)의 게이트는 제 1 번지 신호(A1)에 연결되고 제 7 트랜지스터(T7)의 게이트는 제 2 번지 신호(A2)에 연결된다. 두 개의 번지 신호들(A1, A2)과 블록 신호(BS)는 워드 번지(RADR)를 형성한다. 도 3의 워드 라인 디코더(RADR)의 각 출력(B, C)은 도 4에 도시된 회로에 할당된다. 이 회로들 모두는 동일한 블록 신호(BS)를 분할한다. 반면에, 번지 신호들(A1, A2)은 다르다. 블록 신호(BS)는 도 1에 도시된 셀 어레이를 선택하는 기능을 하는 반면에, 도 1에 도시되지 않은 메모리의 다른 셀 어레이들은 다른 블록 신호들이 할당된다. 정상 동작 모드에서 셀 어레이의 워드 라인들(WLk) 중 하나는 번지 신호들(A1, A2)에 의해 선택된다.
정상 동작 모드(Test = 0V)에서는, 제 9 트랜지스터(T9)가 턴 오프되어, 제 6 트랜지스터(T6)와 제 7 트랜지스터(T7)가 연결되지 않는다. 따라서, 워드 라인 디코더(RDEC)의 출력들(B, C) 중 하나만이 동작되기 때문에, 워드 번지(RADR)가 적용될 때, 항상 워드 라인들(WLk) 중 하나만이 선택된다. 테스트 동작 모드(Test =3.1V)에서, 현재 스위치 온된 제 9 트랜지스터(T9)는 제 6 트랜지스터(T6)와 제 7 트랜지스터(T7)를 연결해서, 번지 신호들(A1, A2)은 영향을 받지 않고, 워드 라인 디코더(RDEC)의 출력들(B, C) 모두가 블록 신호(BS)에 의해 동시에 동작된다, 즉 논리 "0"이 된다. 이 방식으로, 테스트 동작 모드에서, 블록 신호(BS)가 하이 레벨인 경우에 블록 또는 셀 어레이의 워드 라인들(WLk) 모두는 동시에 동작된다.
도 1에서 도시된 메모리의 경우에, 정상 동작 모드에서 만일 동일한 정보가 메모리 셀들(MC) 모두에 기록되야 한다면, 워드 라인들(WLk) 모두와 비트 라인들(BLi) 모두가 계속해서 선택되야 한다. VDD/2 설계에 따라 동작하는 종래의 FRAM들의 경우에 기록은 메모리 셀들(MC) 모두에 순차적으로 영향받을 수 있다. 본 발명에 따른 테스트 동작 모드는 동일한 데이터를 다수의 메모리 셀들(MC)에 동시에 기록해서, 결과적으로, 상기 데이터를 기록하는 시간을 단축시킬 수 있다.
본 발명은 동일한 데이터를 다수의 메모리 셀들(MC)에 동시에 기록해서 데이터를 기록하는 시간을 단축시키는 효과를 가진다.

Claims (12)

  1. - 각각 적어도 하나의 선택 트랜지스터(T) 및 하나의 저장 캐패시터(C)를 가진 메모리 셀들(MC);
    - 상기 메모리 셀들(MC)이 배열되는 교차점에 위치하는 비트 라인들(BLi), 워드 라인들(WLk) 및 플레이트 라인들(PLi)을 포함하며,
    각 메모리 셀(MC)에서, 상기 저장 캐패시터(C)의 하나의 전극은 상기 선택 트랜지스터(T)를 통해서 상기 비트 라인들(BLi) 중 하나에 연결되고, 다른 하나의 전극은 상기 플레이트 라인들(PLi) 중 하나에 연결되고 상기 선택 트랜지스터(T)의 제어 단자는 상기 워드 라인들(WLk) 중 하나에 연결되며;
    제 1 동작 모드에서;
    - 상기 플레이트 라인들(PLi)은 일정한 플레이트 전위(VPL)를 가지며;
    - 만일 상기 메모리 셀들(MC) 중 하나가 액세스 되지 않으면, 상기 비트 라인들(BLi)도 마찬가지로 상기 플레이트 전위(VPL)를 포함하며;
    - 상기 메모리 셀들(MC) 중 하나에 기록 액세스하는 경우에, 상기 메모리 셀에 연결된 상기 비트 라인(BLi)은 제 1 논리 상태를 기록하기 위하여 상기 플레이트 전위보다 낮은 제 1 전위(GND)가 되며, 제 2 논리 상태를 기록하기 위하여 상기 플레이트 전위보다 높은 제 2 전위(VDD)가 되며,
    제 2 동작 모드에서;
    - 상기 비트 라인들(BLi)은 상기 플레이트 전위(VPL)를 가지며;
    - 기록 액세스의 경우에, 상기 플레이트 라인들(PLi) 중 적어도 하나는 상기 플레이트 전위(VPL)와 다른 특정 전위(VF)가 되는 것을 특징으로 하는 집적 메모리.
  2. 제 1 항에 있어서,
    상기 제 2 동작 모드에서, 기록 액세스 경우에, 다수의 상기 플레이트 라인들(PLi)은 동시에 상기 특정 전위(VF)가 되는 것을 특징으로 하는 집적 메모리.
  3. 제 1 또는 2 항에 있어서,
    상기 특정 전위(VF)는 상기 제 1 전위(GND) 또는 상기 제 2 전위(VDD)인 것을 특징으로 하는 집적 메모리.
  4. 제 1 또는 2 항에 있어서,
    상기 특정 전위(VF)는 상기 플레이트 전위(VPL)와 상기 제 1 전위(GND) 또는 상기 제 2 전위(VDD) 사이에 존재하는 것을 특징으로 하는 집적 메모리.
  5. 제 1 또는 2 항에 있어서,
    상기 메모리 외부로부터 상기 특정 전위(VF)를 공급하기 위한 단자부(A)를 포함하는 것을 특징으로 하는 집적 메모리.
  6. 제 1 항에 있어서,
    - 워드 라인 디코더(RDEC)에 공급될 수 있는 워드 번지들(RADR)에 따라 상기 워드 라인들(WLk)을 번지 지정하기 위한 상기 워드 라인 디코더(RDEC);
    - 각 경우에 상기 워드 라인 디코더(RDEC)의 출력들을 상기 워드 라인들(WLk) 중 하나에 연결하는 워드 라인 드라이버들(D);
    - 상기 제 1 동작 모드에서 상기 워드 라인 드라이버들(D)을 위한 제 1 공급 전압(VPP)을 발생시키기 위한 전압 발생기(2); 및
    - 상기 제 2 동작 모드에서 상기 워드 라인 드라이버들(D)을 위한 제 2 공급 전압(Vext)을 공급하기 위한 단자부(E)를 포함하는 것을 특징으로 하는 집적 메모리.
  7. 제 1 항에 있어서,
    - 연결된 상기 메모리 셀들(MC)과 함께 상기 워드 라인들(WLk) 및 상기 비트 라인들(BLi)은 적어도 하나의 셀 어레이를 형성하며;
    - 상기 제 1 동작 모드의 기록 액세스의 경우에, 셀 어레이 당 하나의 상기 워드 라인들(WLk)만이 동시에 동작되며;
    - 상기 제 2 동작 모드의 기록 액세스의 경우에, 셀 어레이 당 다수의 워들 라인들(WLk)이 동시에 동작되는 것을 특징으로 하는 집적 메모리.
  8. 집적 메모리의 동작 방법에 있어서, 상기 메모리는
    - 각각이 적어도 하나의 선택 트랜지스터(T) 및 하나의 저장 캐패시터(C)를 가지는 메모리 셀들(MC); 및
    - 상기 메모리 셀들(MC)이 배치되는 교차점에 위치하는 비트 라인들(BLi), 워드 라인들(WLk) 및 플레이트 라인들(PLi)을 포함하며,
    각 메모리 셀(MC)에서, 상기 저장 캐패시터(C)의 하나의 전극은 상기 선택 트랜지스터(T)를 통해서 상기 비트 라인들(BLi) 중 하나에 연결되고, 다른 하나의 전극은 상기 플레이트 라인들(PLi) 중 하나에 연결되고 상기 선택 트랜지스터(T)의 제어 단자는 상기 워드 라인들(WLk) 중 하나에 연결되고,
    - 일정한 플레이트 전위(VPL)는 상기 플레이트 라인들(PLi)에 공급되며, 만일 상기 메모리 셀들(MC) 중 하나가 액세스되지 않는다면, 상기 플레이트 전위(VPL)는 마찬가지로 상기 비트 라인들(BLi)에 공급되며, 상기 메모리 셀들(MC) 중 하나에 기록 액세스하는 경우에, 상기 메모리 셀에 연결된 상기 비트 라인(BLi)은 제 1 논리 상태를 기록하기 위하여 상기 플레이트 전위보다 낮은 제 1 전위(GND)가 되며, 제 2 논리 상태를 기록하기 위하여 상기 플레이트 전위보다 높은 제 2 전위(VDD)가 되는 제 1 동작 모드에서 상기 메모리가 동작되는 단계; 및
    - 상기 플레이트 전위(VPL)는 상기 비트 라인들(BLi)에 공급되며, 기록 액세스의 경우에, 상기 플레이트 라인들(PLi) 중 적어도 하나는 상기 플레이트 전위(VPL)와 다른 특정 전위(VF)가 되는 제 2 동작 모드에서 상기 메모리가 동작되는 단계를 포함하는 것을 특징으로 하는 동작 방법.
  9. 제 8 항에 있어서, 상기 메모리는
    - 워드 라인 디코더에 공급될 수 있는 워드 번지들(RADR)에 따라 상기 워드 라인들(WLk)을 번지 지정하기 위한 상기 워드 라인 디코더(RDEC); 및
    - 각 경우에 상기 워드 라인 디코더(RDEC)의 출력들을 상기 워드 라인들(WLk) 중 하나에 연결하는 워드 라인 드라이버들(D)을 포함하고,
    상기 방법은;
    - 상기 제 1 동작 모드에서, 제 1 공급 전압(VPP)을 상기 워드 라인 드라이버들(D)에 공급하는 단계; 및
    - 상기 제 2 동작 모드에서, 상기 제 1 공급 전압(VPP)보다 낮은 제 2 공급 전압(Vext)을 상기 워드 라인 드라이버들(D)에 공급하는 단계를 포함하는 것을 특징으로 하는 동작 방법.
  10. 제 9 항에 있어서,
    상기 제 1 공급 전압(VPP)은 상기 메모리 내에 발생되고 상기 제 2 공급 전압(Vext)은 상기 메모리 외부로부터 공급되는 것을 특징으로 하는 동작 방법.
  11. 제 9 또는 10 항에 있어서,
    상기 제 2 공급 전압(Vext)은 상기 워드 라인들(WLk) 중 하나가 상기 해당 워드 라인 드라이버(D)에 의해 동작될 때, 상기 워드 라인의 상기 전위가 상기 메모리 셀들(MC)의 상기 선택 트랜지스터들(T)의 상기 문턱 전압(Vth)과 상기 플레이트 전위(VPP)를 더한 것 보다 높도록 선택되는 것을 특징으로 하는 동작 방법.
  12. 제 9 또는 10 항에 있어서,
    상기 제 2 공급 전압(Vext)은 상기 워드 라인들(WLk) 중 하나가 상기 해당 워드 라인 드라이버(D)에 의해 동작될 때, 상기 워드 라인의 상기 전위가 상기 메모리 셀들(MC)의 상기 선택 트랜지스터들(T)의 상기 문턱 전압(Vth)과 상기 플레이트 전위(VPP)를 더한 것 보다 낮거나 같도록 선택되는 것을 특징으로 하는 동작 방법.
KR1020000022869A 1999-04-28 2000-04-28 비트 라인들, 워드 라인들 및 플레이트 라인들을 구비하는집적 메모리 및 메모리 동작 방법 Expired - Fee Related KR100351189B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE19919360A DE19919360C2 (de) 1999-04-28 1999-04-28 Integrierter Speicher mit Bitleitungen, Wortleitungen und Plattenleitungen sowie Betriebsverfahren für einen entsprechenden Speicher
DE19919360.6 1999-04-28

Publications (2)

Publication Number Publication Date
KR20010020796A KR20010020796A (ko) 2001-03-15
KR100351189B1 true KR100351189B1 (ko) 2002-08-30

Family

ID=7906193

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000022869A Expired - Fee Related KR100351189B1 (ko) 1999-04-28 2000-04-28 비트 라인들, 워드 라인들 및 플레이트 라인들을 구비하는집적 메모리 및 메모리 동작 방법

Country Status (5)

Country Link
JP (1) JP3568876B2 (ko)
KR (1) KR100351189B1 (ko)
CN (1) CN1171235C (ko)
DE (1) DE19919360C2 (ko)
TW (1) TW594733B (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10056830C2 (de) * 2000-11-16 2002-10-24 Infineon Technologies Ag Integrierte magnetoresistive Halbleiterspeicheranordnung
JP4007823B2 (ja) * 2002-02-21 2007-11-14 株式会社ルネサステクノロジ 半導体記憶装置
US6920059B2 (en) 2002-11-29 2005-07-19 Infineon Technologies Aktiengesellschaft Reducing effects of noise coupling in integrated circuits with memory arrays
JP4999287B2 (ja) * 2005-06-13 2012-08-15 ルネサスエレクトロニクス株式会社 スタティック型半導体記憶装置
US8928113B2 (en) * 2011-04-08 2015-01-06 Taiwan Semiconductor Manufacturing Co., Ltd. Layout scheme and method for forming device cells in semiconductor devices

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2903824B2 (ja) * 1992-01-13 1999-06-14 日本電気株式会社 半導体記憶回路
JPH05314763A (ja) * 1992-05-12 1993-11-26 Mitsubishi Electric Corp 半導体記憶装置
JPH0729398A (ja) * 1993-07-14 1995-01-31 Seiko Epson Corp 半導体記憶装置
JP3441154B2 (ja) * 1994-04-20 2003-08-25 株式会社東芝 半導体記憶装置
JP3397452B2 (ja) * 1994-07-06 2003-04-14 東芝マイクロエレクトロニクス株式会社 半導体記憶装置
JPH08138390A (ja) * 1994-11-08 1996-05-31 Hitachi Ltd 半導体記憶装置
JPH09162365A (ja) * 1995-12-07 1997-06-20 Kawasaki Steel Corp ダイナミックランダムアクセスメモリ
WO1997023876A1 (fr) * 1995-12-25 1997-07-03 Hitachi, Ltd. Dispositif a memoire remanente
KR100224673B1 (ko) * 1996-12-13 1999-10-15 윤종용 불휘발성 강유전체 메모리장치 및 그의 구동방법

Also Published As

Publication number Publication date
TW594733B (en) 2004-06-21
KR20010020796A (ko) 2001-03-15
JP3568876B2 (ja) 2004-09-22
DE19919360C2 (de) 2001-09-20
JP2000353398A (ja) 2000-12-19
CN1271942A (zh) 2000-11-01
CN1171235C (zh) 2004-10-13
DE19919360A1 (de) 2000-11-02

Similar Documents

Publication Publication Date Title
US5751626A (en) Ferroelectric memory using ferroelectric reference cells
US5847989A (en) Ferroelectric memory using non-remnant reference circuit
US5917746A (en) Cell plate structure for a ferroelectric memory
US5680344A (en) Circuit and method of operating a ferrolectric memory in a DRAM mode
JP3183076B2 (ja) 強誘電体メモリ装置
JP4531886B2 (ja) 強誘電体メモリ装置
US5764572A (en) Integrated circuit memory device
US5905672A (en) Ferroelectric memory using ferroelectric reference cells
US5373463A (en) Ferroelectric nonvolatile random access memory having drive line segments
JP5162276B2 (ja) 強誘電体メモリ装置
EP1154436B1 (en) Semiconductor memory device
US6891745B2 (en) Design concept for SRAM read margin
US5602784A (en) Power consumption reducing circuit having word-line resetting ability regulating transistors
KR19990072706A (ko) 반도체기억장치
KR100275107B1 (ko) 강유전체메모리장치및그구동방법
US6631092B2 (en) Semiconductor memory device capable of imposing large stress on transistor
US6768687B2 (en) Memory array
US7012831B2 (en) Semiconductor memory device
KR100351189B1 (ko) 비트 라인들, 워드 라인들 및 플레이트 라인들을 구비하는집적 메모리 및 메모리 동작 방법
US6198653B1 (en) Ferroelectric memory
US5619449A (en) Bit line sensing in a memory array
JP2001084760A (ja) 半導体記憶装置
US6487128B2 (en) Integrated memory having memory cells and reference cells, and operating method for such a memory
US6259641B1 (en) Integrated memory having sense amplifiers disposed on opposite sides of a cell array
US6324090B1 (en) Nonvolatile ferroelectric memory device

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20000428

PA0201 Request for examination
PG1501 Laying open of application
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20020530

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20020821

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20020822

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20050728

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20060728

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20070731

Start annual number: 6

End annual number: 6

FPAY Annual fee payment

Payment date: 20080728

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20080728

Start annual number: 7

End annual number: 7

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee