JP3487753B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、容量素子の両電極
間に介在させた強誘電体膜の分極状態によって情報を記
憶、保持させる不揮発性半導体記憶装置に関するもので
ある。

【０００２】

【従来の技術】強誘電体を用いた半導体記憶装置(以
下、「強誘電体メモリ装置」と記す)は、強誘電体の分極
方向でデータの記憶を行う不揮発メモリである。この種
の強誘電体膜を用いた不揮発性半導体記憶装置の一従来
例として図６に示すものがある(例えば、Ｔ.Ｓumi等に
よる文献、１９９４年アイ・イー・イー・イー、インター
ナショナル・ソリッド・ステート・サーキット・カンファレ
ンス、ダイジェスト・オブ・テクニカル・ペーパーズ（199
4 IEEE International Solid‐State Circuits Confere
nce，DIGEST OF TECHNICAL PAPERS）２６８〜２６９ペ
ージ参照)。

【０００３】この強誘電体メモリ装置は、強誘電体膜を
相対向する２つの電極で挟んで形成された容量素子Ｃ
s、及びソース或いはドレインのうちの一方を容量素子
Ｃsの一方の電極と接続するＭＯＳトランジスタＱcを備
え、行方向及び列方向に配置された複数のメモリセルＭ
Ｃと、これら複数のメモリセルＭＣの各行それぞれと対
応して設けられ、対応する行の各メモリセルＭＣのトラ
ンジスタＱcのゲートと接続して選択レベルのときこれ
らメモリセルＭＣを選択状態とする複数のワード線ＷＬ
0〜ＷＬ2m+1と、複数のメモリセルＭＣの各列に対応し
て設けられ、対応するメモリセルのＭＯＳトランジスタ
Ｑcのドレインと接続する複数のビット線ＢＬ0〜ＢＬn
及びビット線バー／ＢＬ0〜／ＢＬn、並びに、複数のメ
モリセルＭＣの２行に１本の割合で設けられ各２行のメ
モリセルの容量素子Ｃsの他方の電極(以下、「プレート
電極」と記す)と接続する複数のプレート線ＰＬ0〜ＰＬm
を含むメモリセルアレイと、複数のワード線ＷＬ0〜Ｗ
Ｌ2m+1それぞれと対応して設けられ、そのゲートをワー
ド線に接続し、ソースをそれぞれ対応するプレート線に
接続し、ドレインにドライブ線ＤＬを接続する複数のＭ
ＯＳトランジスタＴ0〜Ｔ2m+1とを備え、ドライブ線Ｄ
Ｌにプレート駆動信号を供給するプレート駆動信号発生
回路１とを有する構成となっている。

【０００４】次に、この強誘電体メモリ装置の読み出し
動作について、図７に示されたタイミング図を参照して
説明する。

【０００５】ワード線(例えばＷＬ0)が選択レベル(ハイ
レベル)に立ち上る前のスタンバイ状態において、ビッ
ト線ＢＬ0〜ＢＬn、ビット線バー／ＢＬ0〜／ＢＬn、お
よびドライブ線ＤＬは接地電位レベルとなっている。ワ
ード線ＷＬ0がハイレベルになると、このワード線ＷＬ0
と接続するメモリセルＭＣは選択状態となり、またトラ
ンジスタＴ0が導通状態となってプレート線ＰＬ0にドラ
イブ線ＤＬが接続される。次に、プレート駆動信号がプ
レート駆動電圧Ｖplになり、プレート線ＰＬ0に電圧Ｖp
lが供給される。この結果、これらメモリセルＭＣの記
憶情報がビット線ＢＬ0〜ＢＬnに読み出される。これら
のビット線ＢＬ0〜ＢＬnそれぞれと対をなすビット線バ
ー／ＢＬ0〜／ＢＬnには、不図示のリファレンスセルが
選択接続されることにより、基準電圧レベルが発生す
る。この基準電圧は、メモリセルＭＣの記憶情報“１”
及び“０”により発生するビット線電位のちょうど中間
の電位に設定されている。これは、リファレンスセルの
キャパシタサイズを調整することによって実現できる。
これらの対をなすビット線ＢＬ0〜ＢＬnとビット線バー
／ＢＬ0〜／ＢＬnとのそれぞれの間の差電圧を増幅する
ことにより、選択状態のメモリセルの記憶情報を外部へ
読み出すことができる。この後、プレート駆動信号が接
地電位になり、プレート線ＰＬ0の電位も接地電位にな
ることにより、選択状態のメモリセルに記憶情報が再度
書き込まれる。

【０００６】強誘電体メモリ装置においては、メモリセ
ルＭＣの容量素子Ｃsの強誘電体膜に正負の誘発分極を
与えて情報を記憶し、その誘発分極の状態を検知して記
憶情報を読み出すため、前述の例のようにプレート線に
所定の電位Ｖplを供給する必要があり、しかも、その容
量素子Ｃsは強誘電体により形成されているので、その
容量値は通常のＤＲＡＭに比べて大きくなる。また、プ
レート線には、一般に強誘電体との整合性からＡu,Ｐt,
Ｒuなどの貴金属が用いられる。これらの貴金属は、加
工性の問題から膜厚を厚くすることが難しく、また、配
線幅を広げることは微細化による高密度化の観点から不
利である。したがって、その配線抵抗を低くすることが
困難である。したがって、プレート線の時定数が大きく
なるため、このプレート線駆動のための時間が長くな
り、高速動作が困難となる。また、プレート線の充放電
が行なわれるため、消費電力も増大する。

【０００７】

【発明が解決しようとする課題】上述したように、従来
の強誘電体メモリ装置は、アクセスごとにプレート線を
所定の電位に駆動する構成となっているので、プレート
線駆動のための時間が長く、高速動作が困難な上、プレ
ート線の充放電により消費電力が増大するという問題点
があった。

【０００８】本発明は、かかる従来の強誘電体メモリ装
置の問題点を解決すべく成されたものであり、高速動作
と低消費電力化を達成した半導体記憶装置を提供するも
のである。

【０００９】

【課題を解決するための手段】請求項１に係る本発明の
半導体記憶装置は、強誘電体膜を相対向する２つの電極
で挟んで形成されて前記強誘電体膜の分極状態により２
値情報を記憶,保持する容量素子と、前記容量素子の一
方の電極にソース或いはドレインのうちの一方が接続さ
れる第１のトランジスタとを含むと共に、行方向及び列
方向に複数配置されたメモリセルと、前記メモリセルの
各列夫々または複数列夫々において、複数行毎に、前記
容量素子の他方の電極を共通に接続する複数のプレート
線と、前記プレート線にソース或いはドレインのうちの
一方が接続された第２のトランジスタと、前記メモリセ
ルの各行夫々に対応して設けられた複数のワード線と、
前記メモリセルの各列または各上記複数列に対応するプ
レート線に対応して設けられた複数のカラム選択線と、
前記メモリセルの各上記複数行に対応するプレート線に
対応して設けられた複数のドライブ線を備えて、前記各
メモリセルを構成する第１のトランジスタのゲートを当
該メモリセルに対応しているワード線に接続し、前記各
第２のトランジスタのゲートを当該第２のトランジスタ
に接続されたプレート線に対応しているカラム選択線に
接続し、前記各第２のトランジスタのソース或いはドレ
インのうちの他方を当該第２のトランジスタに接続され
たプレート線に対応しているドライブ線に接続したこと
を特徴とするものである。

【００１０】また、請求項２に係る本発明の半導体記憶
装置は、強誘電体膜を相対向する２つの電極で挟んで形
成され前記強誘電体膜の分極状態により２値情報を記
憶、保持する容量素子と、ソース或いはドレインのうち
の一方が前記容量素子の一方の電極に接続される第１の
トランジスタとを備えるメモリセルが行方向及び列方向
に複数配置され、前記複数の容量素子の他方の電極が、
前記複数のメモリセルの複数行、及び一列又は複数列に
１つの割合で設けられたそれぞれの共通プレート線に接
続され、前記複数のメモリセルの各行それぞれと対応し
て設けられ対応する行の各メモリセルの前記第１のトラ
ンジスタのゲートと接続して選択レベルのときこれらメ
モリセルを選択状態とする複数のワード線と、前記複数
のメモリセルの各列それぞれと対応して設けられ対応す
る列の各メモリセルの前記第１のトランジスタのソース
或いはドレインのうちの他方と接続する複数のビット線
と、前記複数のメモリセルの前記複数行に１本の割合で
設けられる複数のドライブ線と、前記複数のメモリセル
の一列又は前記複数列に１個の割合で設けられ、それぞ
れのソースが対応する前記共通プレート線に接続され、
それぞれのドレインが対応する前記ドライブ線に接続さ
れ、それぞれのゲートに前記一列又は前記複数列を選択
するカラム選択信号が入力される複数の第２のトランジ
スタとを含むメモリセルアレイと、前記メモリセルアレ
イに１本だけ設けられるメインドライブ線と、前記複数
のワード線それぞれと対応して設けられ、そのゲートが
それぞれのワード線に接続し、そのソースが対応する前
記ドライブ線に接続し、そのドレインが前記メインドラ
イブ線に接続する複数の第３のトランジスタとを有する
ことを特徴とするものである。

【００１１】更に、請求項３に係る本発明の半導体記憶
装置は、強誘電体膜を相対向する２つの電極で挟んで形
成され前記強誘電体膜の分極状態により２値情報を記
憶、保持する容量素子と、ソース或いはドレインのうち
の一方が前記容量素子の一方の電極に接続される第１の
トランジスタとを備えるメモリセルが行方向及び列方向
に複数配置され、前記複数の容量素子の他方の電極が、
前記複数のメモリセルの複数行、及び一列又は複数列に
１つの割合で設けられたそれぞれの共通プレート線に接
続され、前記複数のメモリセルの各行それぞれと対応し
て設けられ対応する行の各メモリセルの前記第１のトラ
ンジスタのゲートと接続して選択レベルのときこれらメ
モリセルを選択状態とする複数のワード線と、前記複数
のメモリセルの各列それぞれと対応して設けられ対応す
る列の各メモリセルの前記第１のトランジスタのソース
或いはドレインのうちの他方と接続する複数のビット線
と、前記複数のメモリセルの前記複数行に１本の割合で
設けられる複数のドライブ線と、前記複数のメモリセル
の一列又は前記複数列に１個の割合で設けられ、それぞ
れのソースが対応する前記共通プレート線に接続され、
それぞれのドレインが対応する前記ドライブ線に接続さ
れ、それぞれのゲートに前記一列又は前記複数列を選択
するカラム選択信号が入力される複数の第２のトランジ
スタとを含むメモリセルアレイと、前記メモリセルアレ
イに１本だけ設けられるメインドライブ線と、そのソー
スが対応する前記ドライブ線に接続し、そのドレインが
前記メインドライブ線に接続し、そのゲートに前記複数
行を選択する行選択信号が入力される複数の第３のトラ
ンジスタとを有することを特徴とするものである。

【００１２】また、請求項４に係る本発明の半導体記憶
装置は、強誘電体膜を相対向する２つの電極で挟んで形
成され前記強誘電体膜の分極状態により２値情報を記
憶、保持する容量素子と、ソース或いはドレインのうち
の一方が前記容量素子の一方の電極に接続される第１の
トランジスタとを備えるメモリセルが行方向及び列方向
に複数配置され、前記複数の容量素子の他方の電極が、
前記複数のメモリセルの一行及び複数列に１つの割合で
設けられたそれぞれの共通プレート線に接続され、前記
複数のメモリセルの各行それぞれと対応して設けられ対
応する行の各メモリセルの前記第１のトランジスタのゲ
ートと接続して選択レベルのときこれらメモリセルを選
択状態とする複数のワード線と、前記複数のメモリセル
の各列それぞれと対応して設けられ対応する列の各メモ
リセルの前記第１のトランジスタのソース或いはドレイ
ンのうちの他方と接続する複数のビット線と、前記複数
のメモリセルの各行に１本の割合で設けられる複数のド
ライブ線と、前記複数のメモリセルの前記複数列に１個
の割合で設けられ、それぞれのソースが対応する前記共
通プレート線に接続され、それぞれのドレインが対応す
る前記ドライブ線に接続され、それぞれのゲートに前記
複数列を選択するカラム選択信号が入力される複数の第
２のトランジスタとを含むメモリセルアレイと、前記メ
モリセルアレイに１本だけ設けられるメインドライブ線
と、前記複数のワード線それぞれと対応して設けられ、
そのゲートがそれぞれのワード線に接続し、そのソース
が対応する前記ドライブ線に接続し、そのドレインが前
記メインドライブ線に接続する複数の第３のトランジス
タとを有することを特徴とするものである。

【００１３】また、請求項５に係る本発明の半導体記憶
装置は、強誘電体膜を相対向する２つの電極で挟んで形
成され前記強誘電体膜の分極状態により２値情報を記
憶、保持する容量素子と、ソース或いはドレインのうち
の一方が前記容量素子の一方の電極に接続される第１の
トランジスタと、ソースが前記容量素子の他方の電極に
接続される第２のトランジスタとを備えるメモリセルが
行方向及び列方向に複数配置され、前記複数のメモリセ
ルの各行それぞれと対応して設けられ対応する行の各メ
モリセルの前記第１のトランジスタのゲートと接続して
選択レベルのときこれらメモリセルを選択状態とする複
数のワード線と、前記複数のメモリセルの各列それぞれ
と対応して設けられ対応する列の各メモリセルの前記第
１のトランジスタのソース或いはドレインのうちの他方
と接続する複数のビット線と、前記複数のメモリセルの
各列と対応して設けられ対応する列の各メモリセルの前
記第２のトランジスタのゲートと接続して選択レベルの
ときこれらメモリセルを選択状態とする複数のカラム選
択線と、前記複数のメモリセルの各行に１本の割合で設
けられ対応する行の各メモリセルの前記第２のトランジ
スタのドレインと接続する複数のドライブ線とを含むメ
モリセルアレイと、前記メモリセルアレイに１本だけ設
けられるメインドライブ線と、前記複数のワード線それ
ぞれと対応して設けられ、そのゲートがそれぞれのワー
ド線に接続し、そのソースが対応する前記ドライブ線に
接続し、そのドレインが前記メインドライブ線に接続す
る複数の第３のトランジスタとを有することを特徴とす
るものである。

【００１４】更に、請求項６に係る本発明の半導体記憶
装置は、強誘電体膜を相対向する２つの電極で挟んで形
成され前記強誘電体膜の分極状態により２値情報を記
憶、保持する容量素子と、ソース或いはドレインのうち
の一方が前記容量素子の一方の電極に接続される第１の
トランジスタと、ソースが前記容量素子の他方の電極に
接続される第２のトランジスタとを備えるメモリセルが
行方向及び列方向に複数配置され、前記複数のメモリセ
ルの各行それぞれと対応して設けられ対応する行の各メ
モリセルの前記第１のトランジスタのゲートと接続して
選択レベルのときこれらメモリセルを選択状態とする複
数のワード線と、前記複数のメモリセルの各列それぞれ
と対応して設けられ対応する列の各メモリセルの前記第
１のトランジスタのソース或いはドレインのうちの他方
と接続する複数のビット線と、前記複数のメモリセルの
各列と対応して設けられ対応する列の各メモリセルの前
記第２のトランジスタのゲートと接続して選択レベルの
ときこれらメモリセルを選択状態とする複数のカラム選
択線と、前記複数のメモリセルに対して設けられる共通
ドライブ線であって、前記複数のメモリセルの前記第２
のトランジスタのドレインと接続する共通ドライブ線と
を含むメモリセルアレイとを有することを特徴とするも
のである。

【００１５】かかる本発明の半導体記憶装置によれば、
外部より入力されるか或いは内部にて発生された行アド
レス入力に応答して対応するワード線が選択されること
により、前記第１のトランジスタがオンし、或いは、該
第１のトランジスタがオンすると共に対応する前記第３
のトランジスタがオンし、外部より入力されるか或いは
内部にて発生された列アドレス入力に応答して対応する
前記カラム選択線が選択されることにより前記第２のト
ランジスタがオンし、前記メインドライブ線(共通ドラ
イブ線)にプレート駆動信号を与えることにより、対応
する前記プレート線に前記プレート駆動信号が供給さ
れ、読み出し及び書き込みのアクセス動作が行われる。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。

【００１７】図１は、本発明の第１の実施形態の構成を
示す回路図、図２(a)及び(b)は，同実施形態の動作を説
明するための各部信号のタイミング図である。

【００１８】本実施形態は、図６に示されたのと同一構
成同一配置の複数のメモリセルＭＣと、これら複数のメ
モリセルの各行それぞれと対応して設けられ、対応する
行の各メモリセルのＭＯＳトランジスタＱcのゲートと
接続して、これらメモリセルを選択する複数のワード線
ＷＬ0〜ＷＬ2m+1と、複数のメモリセルＭＣの各列に対
応して設けられ、対応するメモリセルのＭＯＳトランジ
スタＱcのドレイン或いはソースと接続する複数のビッ
ト線ＢＬ0〜ＢＬn及びビット線バー／ＢＬ0〜／ＢＬn、
並びに、複数のメモリセルＭＣの２行に１本の割合で設
けられるドライブ線ＤＬ0〜ＤＬmと、複数のワード線Ｗ
Ｌ0〜ＷＬ2m+1それぞれと対応して設けられ、そのゲー
トを、それぞれ対応するワード線に接続し、ソースを、
それぞれ対応するドライブ線に接続し、ドレインにメイ
ンドライブ線ＭＤＬを接続する複数のＭＯＳトランジス
タＴ0〜Ｔ2m+1とを備え、メインドライブ線ＭＤＬにプ
レート駆動信号を供給するプレート駆動信号発生回路１
を有する構成となっている。なお、本実施形態では、複
数のメモリセルＭＣの２行に１本の割合でドライブ線を
設けているが、本発明はこれに限定されるものではな
く、１行に１本の割合でドライブ線を設けることによっ
て、ドライブ線の応答を更に高速にすることができる。
この場合の回路構成の一例を図３に示す。また、逆に、
もっと多数行(例えば４行,８行等)に１本の割合でドラ
イブ線を設けて配線面積を低減することもできる。な
お、複数行に１本の割合でドライブ線を設ける場合に
は、各ワード線毎に１個の割合でトランジスタＴ0〜Ｔ2
m+1を設ける構成に代えて、各ドライブ線毎に１個の割
合でＭＯＳトランジスタＴを設け、そのソースを対応す
るドライブ線ＤＬに接続すると共に、そのドレインをメ
インドライブ線ＭＤＬに接続し、更に、そのゲートには
前記複数行に対応するロウデコード信号を入力する構成
とすることもできる。

【００１９】また、それぞれの列において、メモリセル
の容量素子Ｃsの他方の電極は、２行毎に共通に接続さ
れ、それぞれ複数のプレート線ＰＬ(０,０)〜ＰＬ(ｍ,
ｎ)に接続される。そして、ソースをそれぞれ対応する
プレート線ＰＬ(０,０)〜ＰＬ(ｍ,ｎ)に接続し、ドレイ
ンをそれぞれ対応するドライブ線ＤＬ0〜ＤＬmに接続
し、ゲートがカラム選択線ＣＤ0〜ＣＤnに接続される複
数のＭＯＳトランジスタＱ(０,０)〜Ｑ(ｍ,ｎ)と、外部
から入力されるアドレス信号を受けるアドレスバッファ
２と、アドレスバッファ２からの出力を入力するロウデ
コーダ３及びカラムデコーダ４と、ロウデコーダ３から
出力されるアドレスデコード信号を入力しワード線を駆
動するワード線駆動回路５と、カラムデコーダ４から出
力されるアドレスデコード信号を入力しカラム選択信号
ＣＤ0〜ＣＤnを発生するカラム選択回路６とを有する構
成となっている。なお、前記ドライブ線ＤＬは、ポリシ
リコン配線、或いは、通常の金属配線(アルミ配線等)に
より形成されている。

【００２０】なお、本実施形態では、行方向のみ複数の
メモリセルのプレート電極を共通にしてしているが、列
方向についても複数のメモリセルのプレート電極を共通
にして、カラム選択信号ＣＤ0〜ＣＤnによって共通プレ
ートＰＬ(０,０)〜ＰＬ(ｍ,ｎ)にドライブ線ＤＬ0〜Ｄ
Ｌmを接続する構成としてもよい。この場合は、メモリ
セルの複数行(又は一行)、複数列に対して、それぞれ１
つのトランジスタＱ(０,０),…を設ける構成となる。ま
た、複数列に対して共通に設けられるトランジスタのゲ
ートは列方向に共通接続されて共通カラム選択線を構成
し、カラムデコーダより、当該複数列に含まれるどの列
のデコード信号が出力された場合も、共通カラム選択線
に選択レベルが出力されるよう、カラム選択回路を構成
する。

【００２１】プレートを共通とする行及び列の範囲が大
きいほど、トランジスタＱ(０,０)〜Ｑ(ｍ,ｎ)の個数は
少なくて済む。しかし、本実施形態のようにメモリセル
のプレートが各列毎に分かれている方が各プレートの応
答は高速になる。

【００２２】図３は、行及び列方向にメモリセルのプレ
ートを分離し、各行毎にドライブ線を設ける構成とし
た、前記第１の実施形態の変形例を示す回路図である。

【００２３】次に、図１の実施形態の動作について図２
(a)に示された各部信号のタイミング図を参照して説明
する。

【００２４】ワード線がハイレベルに立ち上る前のスタ
ンバイ状態において、ビット線ＢＬ0〜ＢＬn及びビット
線バー／ＢＬ0〜／ＢＬn、及びメインドライブ線ＭＤＬ
は接地電位レベルとなっている。外部アドレス信号に応
答して、所定のワード線(例えばＷＬ1)が選択レベルに
なると、このワード線ＷＬ1と接続するメモリセルＭＣ
のトランジスタＱcが導通状態となり、また、このワー
ド線ＷＬ1と接続するトランジスタＴ１が導通し、対応
するドライブ線ＤＬ0にプレート線駆動電圧Ｖplが供給
される。更に、カラムデコーダ出力により所定のカラム
選択線(例えばＣＤj)が選択レベルになると、第ｊ列の
トランジスタＱ(０,ｊ)〜Ｑ(ｍ,ｊ)が導通状態となり、
ドライブ線ＤＬ0の電圧Ｖplが１つのプレート線ＰＬ
(０,ｊ)に供給される。

【００２５】この結果、第１行第ｊ列のメモリセルＭＣ
の記憶情報がビット線バー／ＢＬjに読み出される。す
なわち、トランジスタＱcがオン状態でビット線バー／
ＢＬjとプレート線ＰＬとの間に負方向の電界−Ｅmaxが
印加されることにより、図８のヒステリシス特性におい
てｃ点に保持された“１”データ記憶メモリセルから
は、Ｐmax＋Ｐrと対応する電荷をビット線バー／ＢＬj
に読み出すことができ、ａ点に保持された“０”データ
記憶メモリセルからは、Ｐmax−Ｐrと対応する電荷を読
み出すことができる。

【００２６】このビット線バー／ＢＬjと対をなすビッ
ト線ＢＬjのレベルは、リファレンスセル(不図示)が選
択接続されることにより、基準電圧レベルとなる。これ
らの対をなす相補のビット線ＢＬjとビット線バー／Ｂ
Ｌjとの間の差電圧をセンス増幅することにより、選択
状態のメモリセルの記憶情報を外部へ読み出すことがで
きる。この読み出しの後、カラム選択線ＣＤjが選択レ
ベルにある間にメインドライブ信号ＭＤＬが接地電位に
なることにより、プレート線ＰＬ(０,ｊ)の電圧が接地
電位になり、選択状態のメモリセルに記憶情報が再度書
き込まれる。なお、図２(a)では１回のメインドライブ
信号パルスにより読み出しと再書き込みを完了している
が、図２(b)のようにワード線が選択レベルにある間
に、１つ目のメインドライブ信号パルスにより読み出し
を行い、２つ目のメインドライブ信号パルスにより確実
に再書き込みを行うようにすることもできる。ここでの
再書き込みとは、上述した読み出しにおいてｃ点の状態
がａ点の状態に移行し、ｃ点のデータに対して破壊した
読み出しとなるので、強誘電体膜に正方向の電界Ｅmax
を印加して、再度ｃ点の状態に戻す動作である。

【００２７】これらの場合、選択されない第１行以外の
メモリセルＭＣについては、トランジスタＱcにより容
量素子Ｃsがビット線から切り離されているので、プレ
ート線ＰＬに電圧Ｖplが印加されるかされないかの如何
にかかわらず、容量素子Ｃsの電極間の電圧に変化はな
いので、分極情報は破壊されない。また、選択ワード線
ＷＬ1に接続され、非選択カラム選択線に接続されるメ
モリセルＭＣに関しても、プレート線ＰＬがフローティ
ング状態であるので、容量素子Ｃsの電極間の電圧に変
化はないので、分極情報が破壊されることはない。

【００２８】本実施形態によれば、１回のアクセス動作
において、プレート駆動信号発生回路は１つのプレート
線(上述の例では、ＰＬ(０,ｊ))のみを駆動するだけで
よい。１つのプレート線ＰＬには２つの容量素子のプレ
ート電極だけが接続され容量値及び抵抗値が小さいた
め、プレート線駆動に要する時間が短くなり、高速動作
及び低消費電力化が実現できる。

【００２９】次に、本発明の第２の実施形態について図
面を参照して説明する。

【００３０】図４は、本発明の第２の実施形態の構成を
示す回路図、図５は同実施形態の動作を説明するための
各部信号のタイミング図である。

【００３１】本実施形態は、強誘電体膜を相対向する２
つの電極で挟んで形成された容量素子Ｃsと、ソース或
いはドレインのうちの一方を容量素子Ｃsの一方の電極
と接続するトランジスタＱaと、ソース或いはドレイン
のうちの一方を容量素子Ｃsの他方の電極(プレート電
極)と接続するトランジスタＱdとを備え、行方向及び列
方向に配置された複数のメモリセルＭＣと、これら複数
のメモリセルの各行それぞれと対応して設けられ、対応
する行の各メモリセルのトランジスタＱaのゲートと接
続して、これらメモリセルを選択する複数のワード線Ｗ
Ｌ0,ＷＬ1,…と、複数のメモリセルＭＣの各列に対応し
て設けられ、対応するメモリセルのトランジスタＱaの
ドレイン或いはソースと接続する複数のビット線ＢＬ0,
ＢＬ１,…及びビット線バー／ＢＬ0,／ＢＬ１,…とを有
し、それぞれの列において、メモリセルのトランジスタ
Ｑdのドレイン或いはソースが共通ドライブ線ＤＬに接
続され、トランジスタＱdのゲートがカラム選択線ＣＤ
0,ＣＤ1,…に接続された構成になっている。ここで、第
ｉ行第ｊ列のメモリセルにおいて、容量素子Ｃsのプレ
ート電極ノードをＰＬ(ｉ,ｊ)とする。また、外部から
入力されるアドレス信号を受けるアドレスバッファ２
と、アドレスバッファ２からの出力を入力するロウデコ
ーダ３及びカラムデコーダ４と、ロウデコーダ３から出
力されるアドレスデコード信号を入力しワード線を駆動
するワード線駆動回路５と、カラムデコーダ４から出力
されるアドレスデコード信号を入力し前記カラム選択信
号ＣＤ0,ＣＤ1,…を発生するカラム選択回路６と、前記
共通ドライブ線ＤＬに接続されるプレート駆動信号発生
回路１とを有する構成となっている。

【００３２】次に、本実施形態の動作について、図５に
示された各部信号のタイミング図を参照し説明する。

【００３３】ワード線がハイレベルに立ち上る前のスタ
ンバイ状態において、ビット線ＢＬ0〜ＢＬn及びビット
線バー／ＢＬ0〜／ＢＬn、及び共通ドライブ線ＤＬは接
地電位レベルとなっている。外部アドレス信号に応答し
て、所定のワード線(例えばＷＬ1)が選択レベルになる
と、このワード線ＷＬ1と接続するメモリセルＭＣのト
ランジスタＱaが導通状態となる。次に、プレート駆動
信号発生回路１からプレート駆動電圧Ｖplが出力され、
共通ドライブ線ＤＬに電圧Ｖplが供給される。更に、カ
ラムデコーダ出力により所定のカラム選択線(例えばＣ
Ｄj)が選択レベルになると、第ｊ列のトランジスタＱd
が導通状態となり、共通ドライブ線ＤＬの電圧Ｖplが第
ｊ列のプレート線ＰＬ(０,ｊ),ＰＬ(１,ｊ),…に供給さ
れる。

【００３４】この結果、第１行第ｊ列のメモリセルＭＣ
の記憶情報がビット線バー／ＢＬjに読み出される。す
なわち、トランジスタＱaがオン状態でビット線バー／
ＢＬjとプレート線ＰＬ(ｉ,ｊ)との間に負方向の電界−
Ｅmaxが印加されることにより、図８のヒステリシス特
性においてｃ点に保持された“１”データ記憶メモリセ
ルからは、Ｐmax＋Ｐrと対応する電荷をビット線バー／
ＢＬjに読み出すことができ、ａ点に保持された“０”
データ記憶メモリセルからは、Ｐmax−Ｐrと対応する電
荷を読み出すことができる。

【００３５】このビット線バー／ＢＬjと対をなすビッ
ト線ＢＬjのレベルは、リファレンスセル(不図示)が選
択接続されることにより、基準電圧レベルとなる。これ
らの対をなす相補のビット線ＢＬjとビット線バー／Ｂ
Ｌjとの間の差電圧をセンス増幅することにより、選択
状態のメモリセルの記憶情報を外部へ読み出すことがで
きる。この読み出しの後、カラム選択線ＣＤjが選択レ
ベルにある間にドライブ信号ＤＬが接地電位になること
により、プレート線ＰＬ(０,ｊ),ＰＬ(１,ｊ),…の電圧
が接地電位になり、選択状態のメモリセルに記憶情報が
再度書き込まれる。

【００３６】なお、選択されない第１行以外のメモリセ
ルＭＣについては、トランジスタＱaにより容量素子Ｃs
がビット線から切り離されているので、プレート線ＰＬ
に電圧Ｖplが印加されるかされないかの如何にかかわら
ず、容量素子Ｃsの電極間の電圧に変化はないので、分
極情報は破壊されない。また、選択ワード線ＷＬ1に接
続され、非選択カラム選択線に接続されるメモリセルＭ
Ｃに関しても、プレート線ＰＬがフローティング状態で
あるので、容量素子Ｃsの電極間の電圧に変化はないの
で、分極情報が破壊されることはない。

【００３７】この実施形態においては、１回のアクセス
動作において、プレート駆動信号発生回路は１つの列の
プレート線ＰＬ(０,ｊ),ＰＬ(１,ｊ),…を駆動する必要
があるが、このうち容量素子Ｃsを充電するのは第１行
第ｊ列のメモリセルだけなので、プレート線駆動に要す
る時間はそれほど長くならない。また、前記第１の実施
形態に於けるような、ドライブ線ＤＬとメインドライブ
線ＭＤＬとを接続する複数のトランジスタＴ0,Ｔ１,…
を必要としないので、回路が簡素化されるという利点が
ある。

【００３８】

【発明の効果】以上詳細に説明したように、本発明の半
導体記憶装置によれば、メモリセルのプレートを、行方
向及び列方向に細分化し、１回のアクセス動作において
駆動するプレート線の範囲を狭くし、最小１つのメモリ
セル毎にプレート線を駆動できる構成にしたことによ
り、プレート線駆動時間の短縮化を図ることができ、高
速動作を実現することができると共に、消費電力の低減
を達成することができるものである。

【図面の簡単な説明】

【図１】 本発明の第１の実施形態の構成を示す回路図
である。

【図２】 (a)及び(b)は、図１に示す本発明の第１の実
施形態の動作を説明するための各部信号のタイミング図
である。

【図３】 図１に示す本発明の第１の実施形態の変形形
態の構成を示す回路図である。

【図４】 本発明の第２の実施形態の構成を示す回路図
である。

【図５】 図４に示す本発明の第２の実施形態の動作を
説明するための各部信号のタイミング図である。

【図６】 従来の強誘電体メモリ装置の構成例を示す回
路図である。

【図７】 図６に示す従来の強誘電体メモリ装置の動作
を説明するための各部信号のタイミング図である。

【図８】 強誘電体メモリセルの印加電界対分極のヒス
テリシス特性を示す図である。

【符号の説明】

ＭＣ メモリセル Ｃs 容量素子 Ｑa,Ｑc,Ｑd,Ｑ(０,０),… トランジスタ ＰＬ(０,０),… プレート線 ＷＬ0,… ワード線 ＢＬ0,… ビット線 ／ＢＬ0,… ビット線バー ＣＤ0,… カラム選択線 ＤＬ0,… ドライブ線 ＭＤＬ メインドライブ線 ＤＬ 共通ドライブ線 Ｔ0,… トランジスタ １ プレート駆動信号発生回路 ２ アドレスバッファ ３ ロウデコーダ ４ カラムデコーダ ５ ワード線駆動回路 ６ カラム選択回路

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−42498（ＪＰ，Ａ) 特開 平４−283489（ＪＰ，Ａ) 特開 平６−314494（ＪＰ，Ａ) 特開 平９−82083（ＪＰ，Ａ) 特開 平４−295690（ＪＰ，Ａ) 特開 平４−285788（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/22 G11C 14/00

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 強誘電体膜を相対向する２つの電極で挟
   んで形成されて前記強誘電体膜の分極状態により２値情
   報を記憶,保持する容量素子と、前記容量素子の一方の
   電極にソース或いはドレインのうちの一方が接続される
   第１のトランジスタとを含むと共に、行方向及び列方向
   に複数配置されたメモリセルと、前記メモリセルの各列夫々または複数列夫々において、
   複数行毎に、前記容量素子の他方の電極を共通に接続す
   る複数のプレート線と、 前記プレート線にソース或いはドレインのうちの一方が
   接続された第２のトランジスタと、 前記メモリセルの各行夫々に対応して設けられた複数の
   ワード線と、 前記メモリセルの各列または各上記複数列に対応するプ
   レート線に対応して設けられた複数のカラム選択線と、 前記メモリセルの各上記複数行に対応するプレート線に
   対応して設けられた複数のドライブ線を備えて、 前記各メモリセルを構成する第１のトランジスタのゲー
   トを当該メモリセルに対応しているワード線に接続し、 前記各第２のトランジスタのゲートを当該第２のトラン
   ジスタに接続されたプレート線に対応しているカラム選
   択線に接続し、 前記各第２のトランジスタのソース或いはドレインのう
   ちの他方を当該第２のトランジスタに接続されたプレー
   ト線に対応しているドライブ線に接続したことを特徴と
   する半導体記憶装置。
2. 【請求項２】 強誘電体膜を相対向する２つの電極で挟
   んで形成され前記強誘電体膜の分極状態により２値情報
   を記憶、保持する容量素子と、ソース或いはドレインの
   うちの一方が前記容量素子の一方の電極に接続される第
   １のトランジスタとを備えるメモリセルが行方向及び列
   方向に複数配置され、前記複数の容量素子の他方の電極
   が、前記複数のメモリセルの複数行、及び一列又は複数
   列に１つの割合で設けられたそれぞれの共通プレート線
   に接続され、 前記複数のメモリセルの各行それぞれと対応して設けら
   れ対応する行の各メモリセルの前記第１のトランジスタ
   のゲートと接続して選択レベルのときこれらメモリセル
   を選択状態とする複数のワード線と、 前記複数のメモリセルの各列それぞれと対応して設けら
   れ対応する列の各メモリセルの前記第１のトランジスタ
   のソース或いはドレインのうちの他方と接続する複数の
   ビット線と、 前記複数のメモリセルの前記複数行に１本の割合で設け
   られる複数のドライブ線と、 前記複数のメモリセルの一列又は前記複数列に１個の割
   合で設けられ、それぞれのソースが対応する前記共通プ
   レート線に接続され、それぞれのドレインが対応する前
   記ドライブ線に接続され、それぞれのゲートに前記一列
   又は前記複数列を選択するカラム選択信号が入力される
   複数の第２のトランジスタとを含むメモリセルアレイ
   と、 前記メモリセルアレイに１本だけ設けられるメインドラ
   イブ線と、 前記複数のワード線それぞれと対応して設けられ、その
   ゲートがそれぞれのワード線に接続し、そのソースが対
   応する前記ドライブ線に接続し、そのドレインが前記メ
   インドライブ線に接続する複数の第３のトランジスタと
   を有することを特徴とする半導体記憶装置。
3. 【請求項３】 強誘電体膜を相対向する２つの電極で挟
   んで形成され前記強誘電体膜の分極状態により２値情報
   を記憶、保持する容量素子と、ソース或いはドレインの
   うちの一方が前記容量素子の一方の電極に接続される第
   １のトランジスタとを備えるメモリセルが行方向及び列
   方向に複数配置され、 前記複数の容量素子の他方の電極が、前記複数のメモリ
   セルの複数行、及び一列又は複数列に１つの割合で設け
   られたそれぞれの共通プレート線に接続され、 前記複数のメモリセルの各行それぞれと対応して設けら
   れ対応する行の各メモリセルの前記第１のトランジスタ
   のゲートと接続して選択レベルのときこれらメモリセル
   を選択状態とする複数のワード線と、 前記複数のメモリセルの各列それぞれと対応して設けら
   れ対応する列の各メモリセルの前記第１のトランジスタ
   のソース或いはドレインのうちの他方と接続する複数の
   ビット線と、 前記複数のメモリセルの前記複数行に１本の割合で設け
   られる複数のドライブ線と、 前記複数のメモリセルの一列又は前記複数列に１個の割
   合で設けられ、それぞれのソースが対応する前記共通プ
   レート線に接続され、それぞれのドレインが対応する前
   記ドライブ線に接続され、それぞれのゲートに前記一列
   又は前記複数列を選択するカラム選択信号が入力される
   複数の第２のトランジスタとを含むメモリセルアレイ
   と、 前記メモリセルアレイに１本だけ設けられるメインドラ
   イブ線と、 そのソースが対応する前記ドライブ線に接続し、そのド
   レインが前記メインドライブ線に接続し、そのゲートに
   前記複数行を選択する行選択信号が入力される複数の第
   ３のトランジスタとを有することを特徴とする半導体記
   憶装置。
4. 【請求項４】 強誘電体膜を相対向する２つの電極で挟
   んで形成され前記強誘電体膜の分極状態により２値情報
   を記憶、保持する容量素子と、ソース或いはドレインの
   うちの一方が前記容量素子の一方の電極に接続される第
   １のトランジスタとを備えるメモリセルが行方向及び列
   方向に複数配置され、 前記複数の容量素子の他方の電極が、前記複数のメモリ
   セルの一行及び複数列に１つの割合で設けられたそれぞ
   れの共通プレート線に接続され、 前記複数のメモリセルの各行それぞれと対応して設けら
   れ対応する行の各メモリセルの前記第１のトランジスタ
   のゲートと接続して選択レベルのときこれらメモリセル
   を選択状態とする複数のワード線と、 前記複数のメモリセルの各列それぞれと対応して設けら
   れ対応する列の各メモリセルの前記第１のトランジスタ
   のソース或いはドレインのうちの他方と接続する複数の
   ビット線と、 前記複数のメモリセルの各行に１本の割合で設けられる
   複数のドライブ線と、 前記複数のメモリセルの前記複数列に１個の割合で設け
   られ、それぞれのソースが対応する前記共通プレート線
   に接続され、それぞれのドレインが対応する前記ドライ
   ブ線に接続され、それぞれのゲートに前記複数列を選択
   するカラム選択信号が入力される複数の第２のトランジ
   スタとを含むメモリセルアレイと、 前記メモリセルアレイに１本だけ設けられるメインドラ
   イブ線と、 前記複数のワード線それぞれと対応して設けられ、その
   ゲートがそれぞれのワード線に接続し、そのソースが対
   応する前記ドライブ線に接続し、そのドレインが前記メ
   インドライブ線に接続する複数の第３のトランジスタと
   を有することを特徴とする半導体記憶装置。
5. 【請求項５】 強誘電体膜を相対向する２つの電極で挟
   んで形成され前記強誘電体膜の分極状態により２値情報
   を記憶、保持する容量素子と、ソース或いはドレインの
   うちの一方が前記容量素子の一方の電極に接続される第
   １のトランジスタと、ソースが前記容量素子の他方の電
   極に接続される第２のトランジスタとを備えるメモリセ
   ルが行方向及び列方向に複数配置され、 前記複数のメモリセルの各行それぞれと対応して設けら
   れ対応する行の各メモリセルの前記第１のトランジスタ
   のゲートと接続して選択レベルのときこれらメモリセル
   を選択状態とする複数のワード線と、 前記複数のメモリセルの各列それぞれと対応して設けら
   れ対応する列の各メモリセルの前記第１のトランジスタ
   のソース或いはドレインのうちの他方と接続する複数の
   ビット線と、 前記複数のメモリセルの各列と対応して設けられ対応す
   る列の各メモリセルの前記第２のトランジスタのゲート
   と接続して選択レベルのときこれらメモリセルを選択状
   態とする複数のカラム選択線と、 前記複数のメモリセルの各行に１本の割合で設けられ対
   応する行の各メモリセルの前記第２のトランジスタのド
   レインと接続する複数のドライブ線とを含むメモリセル
   アレイと、 前記メモリセルアレイに１本だけ設けられるメインドラ
   イブ線と、 前記複数のワード線それぞれと対応して設けられ、その
   ゲートがそれぞれのワード線に接続し、そのソースが対
   応する前記ドライブ線に接続し、そのドレインが前記メ
   インドライブ線に接続する複数の第３のトランジスタと
   を有することを特徴とする半導体記憶装置。
6. 【請求項６】 強誘電体膜を相対向する２つの電極で挟
   んで形成され前記強誘電体膜の分極状態により２値情報
   を記憶、保持する容量素子と、ソース或いはドレインの
   うちの一方が前記容量素子の一方の電極に接続される第
   １のトランジスタと、ソースが前記容量素子の他方の電
   極に接続される第２のトランジスタとを備えるメモリセ
   ルが行方向及び列方向に複数配置され、 前記複数のメモリセルの各行それぞれと対応して設けら
   れ対応する行の各メモリセルの前記第１のトランジスタ
   のゲートと接続して選択レベルのときこれらメモリセル
   を選択状態とする複数のワード線と、 前記複数のメモリセルの各列それぞれと対応して設けら
   れ対応する列の各メモリセルの前記第１のトランジスタ
   のソース或いはドレインのうちの他方と接続する複数の
   ビット線と、 前記複数のメモリセルの各列と対応して設けられ対応す
   る列の各メモリセルの前記第２のトランジスタのゲート
   と接続して選択レベルのときこれらメモリセルを選択状
   態とする複数のカラム選択線と、 前記複数のメモリセルに対して設けられる共通ドライブ
   線であって、前記複数のメモリセルの前記第２のトラン
   ジスタのドレインと接続する共通ドライブ線とを含むメ
   モリセルアレイを有することを特徴とする半導体記憶装
   置。