JP2000113684A

JP2000113684A - 強誘電体メモリ

Info

Publication number: JP2000113684A
Application number: JP10286739A
Authority: JP
Inventors: Takashi Ogiwara; 隆荻原; Sumio Tanaka; 寿実夫田中
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-10-08
Filing date: 1998-10-08
Publication date: 2000-04-21
Anticipated expiration: 2018-10-08
Also published as: JP4490514B2; US6111777A

Abstract

(57)【要約】【課題】高集積化に適すダミーセルとダミープレート
ドライバを提供する。【解決手段】ダミーセルは、カラムごとに設けられ、
１個のダミーキャパシタと２個のトランジスタ，か
ら構成される。強誘電体キャパシタの電荷がビット線Ｂ
Ｌｉに読み出される場合、ダミーワード線ＤＷＬ１が選
択され、ダミーキャパシタの電荷は、トランジスタを
経由してビット線／ＢＬｉに読み出される。強誘電体キ
ャパシタの電荷がビット線／ＢＬｉに読み出される場
合、ダミーワード線ＤＷＬ０が選択され、ダミーキャパ
シタの電荷は、トランジスタを経由してビット線ＢＬ
ｉに読み出される。ダミープレートドライバＤＰ／Ｄ
は、ダミーワード線ＤＷＬ０，ＤＷＬ１のいずれか一方
が選択されているときは、ダミーキャパシタにクロック
信号を与える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、強誘電体メモリに
関する。

【０００２】

【従来の技術】強誘電体メモリは、不揮発性である、高
速動作が可能である、書き換え回数が多い、低消費電力
であるなどの数々の特徴を有し、最近、注目されている
新しいメモリである。

【０００３】強誘電体メモリにはいくつかの種類が存在
するが、高集積化が可能という点から、１つのトランジ
スタと１つのキャパシタからなる１Ｔ／１Ｃ型メモリセ
ルから構成されるものの研究が活発になってきた。

【０００４】図１３は、強誘電体メモリの１Ｔ／１Ｃ型
メモリセルを示している。同図から明らかなように、こ
のメモリセルは、ダイナミック型ランダムアクセスメモ
リ（以下、ＤＲＡＭ）のメモリセルに酷似している。こ
のメモリセルがＤＲＡＭのメモリセルと異なる点は、セ
ルキャパシタが強誘電体キャパシタから構成されている
点、セルキャパシタの一端が固定電位（接地電位ＧＮＤ
や電源電位ＶＣＣの半分など）でなく、セル毎に電位の
設定が可能なようにプレート線に接続されている点にあ
る。

【０００５】強誘電体メモリは、強誘電体キャパシタを
構成する強誘電体材料のヒステリシス特性を利用して、
データの書き込み及び読み出しを行う。図１４は、強誘
電体キャパシタのヒステリシス特性を示している。

【０００６】メモリセルのデータは、強誘電体キャパシ
タの分極の方向により認識する。ここでは、強誘電体キ
ャパシタに印加される電圧に関し、ビット線ＢＬの電位
がプレート線ＰＬの電位よりも高い場合をマイナス電
圧、プレート線ＰＬの電位がビット線ＢＬの電位よりも
高い場合をプラス電圧とする。また、残留分極点ｃをデ
ータ“０”、残留分極点ａをデータ“１”に対応させ
る。

【０００７】メモリセルにデータ“０”を書き込む時、
トランスファゲートをオンにし、ビット線ＢＬに０Ｖ、
プレート線ＰＬにプラス電位を印加する。この後、プレ
ート線ＰＬに印加される電位を０Ｖにすると、分極値
は、ｂ点からｃ点に移動するため、メモリセルにデータ
“０”が書き込まれる。

【０００８】同様に、メモリセルにデータ“１”を書き
込む時、トランスファゲートをオンにし、ビット線ＢＬ
にプラス電位、プレート線ＰＬに０Ｖを印加する。この
後、ビット線ＢＬに印加される電位を０Ｖにすると、分
極値は、ｄ点からａ点に移動するため、メモリセルにデ
ータ“１”が書き込まれる。

【０００９】データの読み出しは、プレート線ＰＬに所
定電位を与えたときに、強誘電体キャパシタからビット
線ＢＬに出てくる電荷量を検出することにより行う。例
えば、ビット線ＢＬをフローティングにした後にトラン
スファゲートをオンにし、プレート線ＰＬにプラス電位
を印加すると、選択メモリセルのデータが“１”のとき
は、電荷量ΔＱ１がビット線ＢＬに流れ出て、選択メモ
リセルのデータが“０”のときは、電荷量ΔＱ０がビッ
ト線ＢＬに流れ出る。

【００１０】よって、この電荷量の違いを検出すれば、
選択メモリセルのデータが判定できることになり、正確
なデータを読み出すことが可能となる。データの判定方
法としては、メモリセルアレイ内にリファレンスセル
（ダミーセル）を設け、選択メモリセルに接続されるビ
ット線ＢＬの電位とリファレンスセルに接続されるビッ
ト線ＢＬの電位を比較する方法が用いられる。

【００１１】電荷量ΔＱ１によりビット線ＢＬの電位が
Ｖ１となり、電荷量ΔＱ０によりビット線ＢＬの電位が
Ｖ０となる場合、リファレンスセルに接続されるビット
線ＢＬの電位は、（Ｖ０＋Ｖ１）／２に設定するのが理
想的である。

【００１２】

【発明が解決しようとする課題】リファレンスセルは、
アクセス動作が行われる度に選択される。よって、リフ
ァレンスセルを強誘電体キャパシタから構成すると、ア
クセス動作が繰り返し行われることにより、強誘電体キ
ャパシタに分極疲労が生じ、リファレンスセルから電荷
が出なくなってしまう。

【００１３】一方、リファレンスセルを常誘電体キャパ
シタから構成する場合を考えると、強誘電体キャパシタ
よりも比誘電率が小さくなるため、そのサイズが大きく
なり、高集積化に不利となる。

【００１４】また、従来は、高集積化に有利なダミープ
レートドライバの構成について何ら提案されていない。
本発明の目的は、高集積化に有利なリファレンスセル領
域（特に、ダミープレートドライバ）を有する強誘電体
メモリを提供することである。

【００１５】

【課題を解決するための手段】上記目的を達成するた
め、本発明の強誘電体メモリは、直列接続される強誘電
体キャパシタと第１のトランジスタから構成されるメモ
リセルと、前記第１のトランジスタのゲートに接続され
るワード線と、前記強誘電体キャパシタの前記第１のト
ランジスタに接続されていない方の端子に接続されるプ
レート線と、２本のビット線からなり、そのうちの１本
が前記第１のトランジスタの前記強誘電体キャパシタに
接続されていない方のノードに接続されるビット線対
と、前記プレート線にプレート電位を供給するプレート
ドライバと、ダミーキャパシタと第２及び第３のトラン
ジスタから構成されるダミーセルと、前記第２のトラン
ジスタのゲートに接続される第１のダミーワード線と、
前記第３のトランジスタのゲートに接続される第２のダ
ミーワード線と、前記ダミーキャパシタに接続されるダ
ミープレート線と、前記ダミープレート線にダミープレ
ート電位を供給するダミープレートドライバとを備え、
前記第２のトランジスタは、前記ダミーキャパシタの前
記ダミープレート線に接続されていない方の端子と前記
２本のビット線のうちの一方との間に接続され、前記第
３のトランジスタは、前記ダミーキャパシタの前記ダミ
ープレート線に接続されていない方の端子と前記２本の
ビット線のうちの他方との間に接続される。

【００１６】前記ダミープレートドライバは、前記第１
及び第２のダミーワード線の電位のオアロジックを実行
する手段と、前記オアロジックの結果とクロック信号の
電位のアンドロジックを実行し、前記アンドロジックの
結果を前記ダミープレート電位とする手段とから構成さ
れている。

【００１７】前記プレートドライバは、前記ワード線の
電位とクロック信号の電位のアンドロジックを実行し、
前記アンドロジックの結果を前記プレート電位とする手
段から構成されている。

【００１８】前記ワード線を選択するロウデコーダから
前記プレートドライバまでの距離と前記第１又は第２の
ダミーワード線を駆動するダミーワード線ドライバから
前記ダミープレートドライバまでの距離は、互いに略等
しい。

【００１９】前記プレートドライバと前記ダミープレー
トドライバは、隣接して配置されている。前記メモリセ
ルが選択され、前記２本のビット線のうち前記第２のト
ランジスタが接続されるビット線に前記強誘電体キャパ
シタの電荷が導かれる場合、前記２本のビット線のうち
前記第３のトランジスタが接続されるビット線に前記ダ
ミーキャパシタの電荷を導き、前記メモリセルが選択さ
れ、前記２本のビット線のうち前記第３のトランジスタ
が接続されるビット線に前記強誘電体キャパシタの電荷
が導かれる場合、前記２本のビット線のうち前記第２の
トランジスタが接続されるビット線に前記ダミーキャパ
シタの電荷を導く。前記ダミーキャパシタは、常誘電体
キャパシタであり、また、ＭＯＳキャパシタでもある。

【００２０】

【発明の実施の形態】以下、図面を参照しながら、本発
明の強誘電体メモリについて詳細に説明する。図１は、
本発明の第１実施の形態に関わる強誘電体メモリのフロ
アプランの一例を示している。

【００２１】メモリチップ１０内には、メモリセルアレ
イ領域と周辺回路領域が配置されている。メモリセルア
レイ領域は、４つのメモリブロックＢＬ０〜ＢＬ３から
構成される。各メモリブロックは、例えば、２５６キロ
ビットのメモリ容量を有しており、全体（４つのメモリ
ブロック）では、合計、１メガビットのメモリ容量を有
する。

【００２２】各メモリブロックは、ロウデコーダ（ダミ
ーワード線ドライバを含む）Ｒ／Ｄ、カラムデコーダＣ
／Ｄ、メモリセルアレイＭ／Ａ、プレートドライバ（ダ
ミープレートドライバを含む）Ｐ／Ｄを有している。ま
た、メモリセルアレイＭ／Ａは、メモリセルとリファレ
ンスセル（斜線部）を含んでいる。

【００２３】プレートドライバＰ／Ｄは、メモリセルア
レイＭ／Ａのメモリセルの間に配置されている。プレー
ト線ＰＬは、プレートドライバＰ／Ｄからメモリセルア
レイＭ／Ａのロウ方向に向って延びている。ワード線Ｗ
Ｌは、ロウデコーダＲ／ＤからメモリセルアレイＭ／Ａ
のロウ方向の端部に向って延びている。

【００２４】周辺回路領域は、メモリセルアレイ領域以
外の領域、即ち、メモリチップ１０の縁に沿った領域や
４つのメモリブロックの間の領域などから構成される。
周辺回路領域には、データ入出力回路、アドレスバッフ
ァ回路、制御回路、電位生成回路や、入出力パッドなど
が形成される。

【００２５】図２は、図１のメモリセルアレイＭ／Ａを
詳細に示している。メモリセルアレイにおいて、強誘電
体キャパシタの一端（一方側の電極）は、プレート線Ｐ
Ｌに接続される。プレート線ＰＬは、プレートドライバ
Ｐ／Ｄに接続される。強誘電体キャパシタの他端（他方
側の電極）は、トランスファゲート（第１のトランジス
タ）を経由してビット線ＢＬｉ，／ＢＬｉのいずれか一
方に接続される。

【００２６】ワード線ＷＬ０〜ＷＬｎは、ロウデコーダ
Ｒ／Ｄからメモリセルアレイのロウ方向の端部に向って
延びている。ワード線ＷＬ０〜ＷＬｎは、トランスファ
ゲートに接続されると共に、プレートドライバＰ／Ｄに
も接続されている。

【００２７】プレートドライバＰ／Ｄは、ワード線ＷＬ
０〜ＷＬｎの電位を常にモニタし、ワード線ＷＬ０〜Ｗ
Ｌｎの電位と図示しないプレートクロック信号のアンド
ロジックに基づいてプレート線ＰＬを駆動する。よっ
て、選択されているワード線ＷＬｊに接続されるプレー
トドライバＰ／Ｄは、プレート線ＰＬを駆動するが、選
択されてないワード線ＷＬｊに接続されるプレートドラ
イバＰ／Ｄは、プレート線ＰＬを接地電位ＧＮＤに固定
する。

【００２８】ダミーセル（リファレンスセル）は、カラ
ムごとに設けられ、１個のダミーキャパシタと２個のト
ランスファゲート（第２、第３のトランジスタ）から構
成される。即ち、１対のビット線対ＢＬｉ，／ＢＬｉに
対して１個のダミーキャパシタが設けられる。よって、
１個のダミーキャパシタにより、ビット線対ＢＬｉ，／
ＢＬｉのいずれか一方に選択的に電荷（リファレンス電
位）を供給する。

【００２９】具体的には、ダミーキャパシタの一端（一
方側の電極）は、ダミープレート線ＤＰＬに接続され
る。ダミープレート線ＤＰＬは、ダミープレートドライ
バＤＰ／Ｄに接続される。ダミーキャパシタの他端は、
トランスファゲートを経由してビット線ＢＬｉに接続
されると共に、トランスファゲートを経由してビット
線／ＢＬｉに接続される。

【００３０】２本のダミーワード線ＤＷＬ０，ＤＷＬ１
は、ダミーワード線ドライバＤＷ／Ｄからメモリセルア
レイのロウ方向の端部に向って延びている。ダミーワー
ド線ＤＷＬ０は、トランスファゲートのゲートに接続
されると共に、ダミープレートドライバＤＰ／Ｄに接続
される。同様に、ダミーワード線ＤＷＬ１は、トランス
ファゲートのゲートに接続されると共に、ダミープレ
ートドライバＤＰ／Ｄに接続される。

【００３１】ダミープレートドライバＤＰ／Ｄは、２本
のダミーワード線ＤＷＬ０，ＤＷＬ１の電位を常にモニ
タし、ダミーワード線ＤＷＬ０，ＤＷＬ１の電位のオア
ロジックを実行する。つまり、ダミーワード線ＤＷＬ
０，ＤＷＬ１のいずれか一方が選択状態（高電位、即
ち、“Ｈ”の状態）になると、ダミープレート線ＤＰＬ
にはダミープレートクロック信号が与えられる。

【００３２】同一カラム内のビット線対ＢＬｉ，／ＢＬ
ｉは、イコライズ回路ＥＱ及びセンスアンプＳ／Ａを経
由して、カラム選択用スイッチであるＤＱゲートＤＱＧ
ｉ（Ｌ）に接続される。イコライズ回路ＥＱは、例え
ば、データの読み出し前に、ビット線対ＢＬｉ，／ＢＬ
ｉの電位を等しくする役割を果たす。

【００３３】センスアンプＳ／Ａは、ビット線対ＢＬ
ｉ，／ＢＬｉに読み出されたデータの電位差を増幅す
る。カラムデコーダＣ／Ｄは、ＤＱゲートＤＱＧｉ
（Ｌ）のうちの１つをオンすることによって、複数のカ
ラムのうちの１つを選択する。選択されたカラムのビッ
ト線対ＢＬｉ，／ＢＬｉのデータは、オン状態のＤＱＧ
ｉ（Ｌ）を経由してデータ線対ＤＱ０，／ＤＱ０に導か
れる。

【００３４】ここで、例えば、ワード線ＷＬｊ（ｊは、
偶数）が選択されたとすると、メモリセルのデータ（電
荷量）は、ビット線ＢＬｉに読み出される。この時、ダ
ミーワード線ＤＷＬ１が選択され、リファレンスセル
（ダミーセル）の電荷量は、トランスファゲートを経
由してビット線／ＢＬｉに読み出される。

【００３５】また、例えば、ワード線ＷＬｊ＋１が選択
されたとすると、メモリセルのデータ（電荷量）は、ビ
ット線／ＢＬｉに読み出される。この時、ダミーワード
線ＤＷＬ０が選択され、リファレンスセル（ダミーセ
ル）の電荷量は、トランスファゲートを経由してビッ
ト線ＢＬｉに読み出される。

【００３６】なお、詳しい動作説明については、後に行
うことにする。上記強誘電体メモリの特徴は、１Ｔ／１
Ｃ型のメモリセルからなるメモリセルアレイにおいて、
カラムごとにリファレンスセル（ダミーセル）が設けら
れ、このリファレンスセルは、１個のダミーキャパシタ
と２個のトランスファゲートから構成される。つまり、
１つのカラムには１個のダミーキャパシタが配置され、
この１個のダミーキャパシタからビット線対ＢＬｉ，／
ＢＬｉのいずれか一方に電荷を供給する。

【００３７】よって、リファレンスセル（ダミーセル）
のダミーキャパシタがＭＯＳキャパシタ等の常誘電体キ
ャパシタから構成される場合に適した高集積化のための
構造を得ることができる。

【００３８】また、本発明では、１つのカラム、即ち、
１対のビット線対ＢＬｉ，／ＢＬｉに対して１個のダミ
ーキャパシタを設けたことに伴い、ダミープレートドラ
イバＤＰ／Ｄについても、新規な構成を採用している。

【００３９】以下、メモリセルアレイのプレートドライ
バＰ／Ｄの構成について簡単に説明した後、本発明の特
徴の一つであるダミーセルのダミープレートドライバＤ
Ｐ／Ｄの構成について説明する。

【００４０】図３は、メモリセルアレイのプレートドラ
イバＰ／Ｄの構成を示している。プレートドライバＰ／
Ｄは、アンドロジック、即ち、ＮＡＮＤ回路１１とイン
バータ回路１２ａ，１２ｂから構成される。ＮＡＮＤ回
路１１は、２つの入力端子を有し、一方の端子にはワー
ド線ＷＬｊの電位が入力され、他方の端子にはクロック
信号ＰＬＣＫが入力される。ＮＡＮＤ回路１１の出力端
子は、インバータ回路１２ａ又はインバータ回路１２ｂ
を経由してプレート線ＰＬｊ（Ｌ），ＰＬｊ（Ｒ）に接
続される。

【００４１】例えば、選択されているワード線ＷＬｊ
は、高電位（“Ｈ”の状態）になるため、選択されてい
るワード線ＷＬｊに接続されるプレートドライバＰ／Ｄ
では、クロック信号ＰＬＣＫ（“Ｈ”又は“Ｌ”）がア
ンドロジックを経由してプレート線ＰＬｊ（Ｌ），ＰＬ
ｊ（Ｒ）に印加され、さらには、選択されているワード
線ＷＬｊに接続されるメモリセルの強誘電体キャパシタ
の一端に印加される。

【００４２】また、選択されていないワード線ＷＬｊ＋
１は、例えば、接地電位（“Ｌ”の状態）になるため、
これに接続されるプレートドライバＰ／Ｄでは、クロッ
ク信号ＰＬＣＫの値（“Ｈ”又は“Ｌ”）に拘わらず、
接地電位ＧＮＤがプレート線ＰＬｊ＋１（Ｌ），ＰＬｊ
＋１（Ｒ）に印加され、さらには、選択されていないワ
ード線ＷＬｊ＋１に接続されるメモリセルの強誘電体キ
ャパシタの一端に印加される。

【００４３】なお、イコライズ回路は、データの読み出
し前に、予め、全てのビット線対ＢＬｉ，／ＢＬｉの電
位を等しくしておく（本例では、接地電位ＧＮＤ）ため
のものである。

【００４４】図４及び図５は、ダミーセルのダミープレ
ートドライバＤＰ／Ｄの構成を示している。ダミープレ
ートドライバＤＰ／Ｄは、オアロジック、即ち、ＮＯＲ
回路１３及びインバータ回路１４ａ，１４ｂと、アンド
ロジック、即ち、ＡＮＤ回路１５ａ，１５ｂから構成さ
れる。ＮＯＲ回路１３には、２本のダミーワード線ＤＷ
Ｌ０，ＤＷＬ１の電位がそれぞれ入力される。ＮＯＲ回
路１３の出力端子は、インバータ回路１４ａを経由して
ＡＮＤ回路１５ａに入力されると共に、インバータ回路
１４ｂを経由してＡＮＤ回路１５ｂに入力される。

【００４５】つまり、２本のダミーワード線ＤＷＬ０，
ＤＷＬ１の電位のオアロジックが実行され、その結果が
ＡＮＤ回路１５ａ，１５ｂに入力される。よって、２本
のダミーワード線ＤＷＬ０，ＤＷＬ１の少なくとも一方
が高電位（“Ｈ”の状態）のとき、ＡＮＤ回路１５ａ，
１５ｂの一方側の入力端子には、高電位（“Ｈ”の状
態）が入力される。この時、ダミープレート線ＤＰＬに
は、ダミープレートクロック信号ＤＰＬＣＫ（“Ｈ”又
は“Ｌ”）がＡＮＤ回路１５ａ，１５ｂを経由して印加
される。

【００４６】よって、１つのカラム、即ち、１対のビッ
ト線対ＢＬｉ，／ＢＬｉに対して１個のダミーキャパシ
タ（例えば、常誘電体キャパシタ）を設け、この１個の
ダミーキャパシタにより、ビット線対ＢＬｉ，／ＢＬｉ
のいずれに対しても電荷（リファレンス電位）を供給す
ることが可能となる。

【００４７】なお、ダミーキャパシタ（例えば、常誘電
体キャパシタ）の電荷は、ダミーワード線ＤＷＬ０が選
択されている場合は、トランスファゲートを経由して
ビット線ＢＬｉに出力され、ダミーワード線ＤＷＬ１が
選択されている場合は、トランスファゲートを経由し
てビット線／ＢＬｉに出力される。

【００４８】図６は、図２のセンスアンプ回路Ｓ／Ａの
一例を示している。センスアンプ回路は、カラムごとに
設けられ、ビット線対ＢＬｉ，／ＢＬｉに接続される。
センスアンプ活性化信号ＳＡＮが“Ｈ”、センスアンプ
活性化信号ＢＳＡＰが“Ｌ”になると（ＳＡＮとＢＳＡ
Ｐは相補の関係を有する）、センスアンプ回路に電源Ｖ
ＣＣ，ＧＮＤが供給され、センスアンプ回路が活性化さ
れる。

【００４９】図７は、図２のカラム選択用のＤＱゲート
の一例を示している。カラム選択用のＤＱゲートは、カ
ラムごとに設けられ、ビット線対ＢＬｉ，／ＢＬｉとデ
ータ線対ＤＱ０，／ＤＱ０の間に接続される２つのＮチ
ャネルＭＯＳトランジスタから構成される。２つのＮチ
ャネルＭＯＳトランジスタのゲートには、カラムデコー
ダＣ／Ｄの出力信号、即ち、カラム選択信号ＣＳＬｉが
入力される。カラム選択信号ＣＳＬｉにより、複数のカ
ラムのうちの１つのカラムが選択され、この選択された
カラムのビット線対ＢＬｉ，／ＢＬｉがデータ線対ＤＱ
０，／ＤＱ０に電気的に接続される。

【００５０】次に、上述の強誘電体メモリのデータ読み
出し動作について、図８のタイミングチャートを参照し
ながら詳細に説明する。なお、図８のタイミングチャー
トの各信号を示す記号は、図１〜図７に示す信号の記号
に対応している。

【００５１】まず、イコライズ信号ＢＬＰＣが“Ｈ”の
状態、即ち、イコライズ回路のＮチャネルＭＯＳトラン
ジスタがオン状態から始まる。全てのビット線対ＢＬ
０，／ＢＬ０，…，ＢＬｉ，／ＢＬｉ，…は、接地電位
ＧＮＤに設定されている。

【００５２】また、この時、信号ＤＬＰＣ（図５）も
“Ｈ”の状態となり、ダミーセルのダミーキャパシタ
（例えば、常誘電体キャパシタ）のトランスファゲート
側のノードも、接地電位ＧＮＤに設定されている。

【００５３】この後、イコライズ信号ＢＬＰＣを“Ｌ”
の状態にし、イコライズ回路のＮチャネルＭＯＳトラン
ジスタをオフ状態にし、全てのビット線対ＢＬ０，／Ｂ
Ｌ０，…，ＢＬｉ，／ＢＬｉ，…のイコライズ状態を解
除する。また、信号ＤＬＰＣも、“Ｌ”の状態にする。

【００５４】ロウデコーダＲ／Ｄは、ロウアドレス信号
に基づいて１本のワード線ＷＬｊを選択し、この選択さ
れたワード線ＷＬｊに高電位（読み出し電位）を供給す
る。同時に、ダミーワード線ドライバＤＷ／Ｄは、２本
のダミーワード線ＤＷＬ０，ＤＷＬ１のうちのいずれか
一方を選択し、選択されたダミーワード線に高電位（読
み出し電位）を供給する。

【００５５】本例では、ワード線ＷＬｊ（ｊは、０又は
偶数で、このワード線に接続されるメモリセルは、ビッ
ト線ＢＬｉに接続されるものとする）が選択されたとす
ると、ダミーワード線ＤＷＬ１が選択される（ダミーワ
ード線ＤＷＬ１に接続されるリファレンスセルは、ビッ
ト線／ＢＬｉに接続されるものとする）。

【００５６】また、ワード線ＷＬｊ＋１（ｊは、０又は
偶数で、このワード線に接続されるメモリセルは、ビッ
ト線／ＢＬｉに接続されるものとする）が選択されたと
すると、ダミーワード線ＤＷＬ０が選択される（ダミー
ワード線ＤＷＬ０に接続されるリファレンスセルは、ビ
ット線ＢＬｉに接続されるものとする）。

【００５７】選択されたワード線ＷＬｊに接続されるプ
レートドライバＰ／Ｄでは、ワード線ＷＬｊの電位（＝
“Ｈ”）とクロック信号ＰＬＣＫのアンドロジックが実
行される。よって、選択ワード線ＷＬｊに接続されるメ
モリセルの強誘電体キャパシタの一端、即ち、プレート
線ＰＬには、まず、クロック信号ＰＬＣＫ（＝“Ｈ”）
が、ＮＡＮＤ回路１１及びインバータ回路１２ａ，１２
ｂを経由して印加される。

【００５８】この時、選択ワード線ＷＬｊに接続される
メモリセルのデータが“０”であると、図１４のヒステ
リシス曲線における分極電荷ΔＱ０がビット線ＢＬｉに
読み出され、選択ワード線ＷＬｊに接続されるメモリセ
ルのデータが“１”であると、図１４のヒステリシス曲
線における分極電荷ΔＱ１がビット線ＢＬｉに読み出さ
れる。

【００５９】一方、ダミーワード線ＤＷＬ０，ＤＷＬ１
に共通に設けられるダミープレートドライバＤＰ／Ｄで
は、ダミーワード線ＤＷＬ０，ＤＷＬ１のオアロジック
を実行した後、この結果とクロック信号ＤＰＬＣＫとの
アンドロジックが実行され、リファレンスセルの常誘電
体キャパシタの一端、即ち、ダミープレート線ＤＰＬ
に、ダミープレートクロック信号ＤＰＬＣＫ（＝
“Ｈ”）が印加される。

【００６０】この時、リファレンス電位は、ダミーキャ
パシタ（例えば、常誘電体キャパシタ）から、選択され
たダミーワード線ＤＷＬ１に接続されるトランスファゲ
ートを経由して、ビット線／ＢＬｉに読み出される。

【００６１】この後、クロック信号ＰＬＣＫが“Ｌ”の
状態（ダミープレートクロック信号ＤＰＬＣＫは“Ｈ”
のまま）になると、メモリセルアレイ内のプレート線Ｐ
Ｌのプレート電位ＶＰＬが接地電位ＧＮＤになり、ビッ
ト線ＢＬｉの電位は、カップリングにより低下する。

【００６２】つまり、選択ワード線ＷＬｊに接続される
メモリセルのデータが“０”のときは、図１４のヒステ
リシス曲線において、分極点がｃ→ｂ→ｃと移動し、選
択ワード線ＷＬｊに接続されるメモリセルのデータが
“１”のときは、図１４のヒステリシス曲線において、
分極点がａ→ｂ→ｃと移動する。

【００６３】よって、“０”読み出しと“１”読み出し
では、ａ点とｃ点の差に相当する電荷量の差ΔＱ０−Δ
Ｑ１が検知の対象となる。ここで、リファレンスセルの
ダミーキャパシタ（例えば、常誘電体キャパシタ）から
ビット線／ＢＬｉに与えられる電荷量をほぼ（ΔＱ０＋
ΔＱ１）／２に設定しておく。このように設定しておく
ことで、“０”読み出しの電荷量のマージンと“１”読
み出しの電荷量のマージンを略等しくできる。

【００６４】センスアンプ活性化信号ＳＡＮを“Ｈ”に
設定し、センスアンプ活性化信号ＢＳＡＰを“Ｌ”に設
定することで、センスアンプ回路を活性化させると、ビ
ット線対ＢＬｉ，／ＢＬｉの電位が比較増幅される。

【００６５】この段階で、図１４のヒステリシス曲線上
では、“０”読み出しのときはｃ点のまま、“１”読み
出しのときはｄ点に移動する。実際には、センスアンプ
回路Ｓ／ＡのＰチャネルＭＯＳトランジスタから“０”
が読み出されるビット線／ＢＬｉ側にも最初のうちほん
の少し電荷が供給されるため、電位が少しもち上がる。
このため、ヒステリシス曲線上でｃ→ｃ’となり、後に
述べる再書き込みのための２発目のパルスが必要とな
る。

【００６６】また、選択カラムのビット線対ＢＬｉ，／
ＢＬｉのデータ（センスアンプにより増幅された相補デ
ータ）は、データ線対ＤＱ０，／ＤＱ０を経由してデー
タ入出力バッファ回路に導かれる。

【００６７】ダミープレートクロック信号ＤＰＬＣＫが
“Ｌ”の状態になった後、再び、クロック信号ＰＬＣＫ
が“Ｈ”の状態になると、メモリセルのプレート電位Ｖ
ＰＬが電源電位ＶＣＣとなる。この段階で、ヒステリシ
ス曲線上では、“０”読み出しのときはｃ’点からｂ点
に移動し、“１”読み出しのときはａ点に移動する。

【００６８】読み出しデータが“０”であると、ビット
線ＢＬｉの電位がセンスアンプ回路により接地電位ＧＮ
Ｄになっているため、クロック信号ＰＬＣＫが“Ｌ”の
状態に戻ると、強誘電体キャパシタの状態が図１４のヒ
ステリシス曲線の分極点ｂからｃに移動し、“０”デー
タが再書き込みされる。

【００６９】読み出しデータが“１”であると、ビット
線ＢＬｉの電位がセンスアンプ回路により電源電位ＶＣ
Ｃになっているため、クロック信号ＰＬＣＫが“Ｌ”に
なると、分極点がａ→ｄと移動し、電源をオフにするこ
とで“１”データが再書き込みされる。

【００７０】このような動作により、メモリセルのデー
タの読み出しと再書き込みが行われる。なお、上述の動
作は、ダブルプレートクロック方式と呼ばれるものであ
るが、本発明の強誘電体メモリでは、シングルプレート
クロック方式でデータを読み出すこともできる。

【００７１】以上、本発明の第１実施の形態に関わる強
誘電体メモリの構成及び動作について一通り説明した。
この強誘電体メモリの特徴及び効果についてまとめる
と、以下に示すようになる。

【００７２】第一に、１Ｔ／１Ｃ型のメモリセルからな
るメモリセルアレイにおいて、１つのカラム、即ち、１
対のビット線対ＢＬｉ，／ＢＬｉに対して、１個のダミ
ーキャパシタを設けている。つまり、１個のダミーキャ
パシタからビット線対ＢＬｉ，／ＢＬｉのいずれにも選
択的に電荷（リファレンス電位）を供給できる。

【００７３】よって、リファレンスセル（ダミーセル）
のキャパシタがＭＯＳキャパシタ等の常誘電体キャパシ
タから構成される場合、大きな誘電率の強誘電体キャパ
シタから読み出される電荷量に対応させて、常誘電体キ
ャパシタの面積を大きくしなければならないが、本発明
によれば、１カラムに１つのダミーキャパシタのみを設
ければよいため、高集積化にとって有利となる。

【００７４】第二に、１カラム内に１つのダミーキャパ
シタのみを配置したことにより、ダミープレートドライ
バＤＰ／Ｄについても、２つのダミーワード線ドライバ
（２本のダミーワード線ＤＷＬ０，ＤＷＬ１）に対し
て、１つ設ければ足りることになる。

【００７５】また、これに伴い、２本のダミーワード線
ＤＷＬ０，ＤＷＬ１のいずれが選択されても、ダミープ
レートドライバＤＰ／Ｄが動作するように、２本のダミ
ーワード線ＤＷＬ０，ＤＷＬ１の電位のオアロジックを
実行した後、その結果とクロック信号ＤＰＬＣＫとのア
ンドロジックを実行している。

【００７６】よって、ダミープレートドライバＤＰ／Ｄ
の数も最小限に抑えることができ、チップサイズの縮小
に貢献できる。図９は、本発明の第２実施の形態に関わ
る強誘電体メモリのフロアプランの一例を示している。
図１０は、図９のメモリセルアレイＭ／Ａを詳細に示す
ものである。

【００７７】この実施の形態に関わる強誘電体メモリの
特徴は、リファレンス電位を生成するダミーセルをカラ
ムデコーダＣ／Ｄの一方側のみに配置した点にある。即
ち、上述の第１の実施の形態では、ダミーセルは、カラ
ムデコーダＣ／Ｄの両側、即ち、カラムデコーダＣ／Ｄ
の両側のメモリセルアレイに付随させてそれぞれ配置し
たが、本実施の形態では、第１の実施の形態の強誘電体
メモリよりも、さらに、高集積化、チップサイズの縮小
化を図るため、カラムデコーダＣ／Ｄの両側のメモリセ
ルアレイに対して、１つのダミーセルアレイを共有する
ようにしている。

【００７８】図１１は、本発明の第３実施の形態に関わ
る強誘電体メモリのフロアプランの一例を示している。
図１２は、図１１のメモリセルアレイＭ／Ａを詳細に示
すものである。

【００７９】この実施の形態に関わる強誘電体メモリの
特徴は、強誘電体キャパシタの一端に電位を与えるプレ
ートドライバＰ／Ｄ（常誘電体キャパシタの一端に電位
を与えるダミープレートドライバを含む）を、各メモリ
セルブロックのロウデコーダ（ダミーワード線ドライバ
を含む）Ｒ／Ｄの両側で、それぞれ１箇所（例えば、メ
モリセルアレイのほぼ中央部）のみ設けた点にある。

【００８０】この場合、例えば、ロウデコーダＲ／Ｄの
片側では、１つのプレートドライバＰ／Ｄにより同一ロ
ウの全てのメモリセルの強誘電体キャパシタが駆動さ
れ、ダミーワード線ドライバの片側では、１つのダミー
プレートドライバＤＰ／Ｄにより同一ロウの全てのダミ
ーセルの常誘電体キャパシタが駆動される。

【００８１】本例の強誘電体メモリは、上述の第１実施
の形態の強誘電体メモリと比べると、プレートドライバ
Ｐ／Ｄ及びダミープレートドライバＤＰ／Ｄの数を減ら
すことができるため、高集積化及びチップサイズの縮小
化に効果的である。

【００８２】

【発明の効果】以上、説明したように、本発明の強誘電
体メモリによれば、ダミーセルは、カラムごとに設けら
れ、１個のダミーキャパシタと２個のトランスファゲー
トから構成される。つまり、同一カラム内のビット線対
ＢＬｉ，／ＢＬｉに対して、従来、２個のダミーキャパ
シタが設けられていたのに対し、本発明では、１個のダ
ミーキャパシタのみを設け、この１個のダミーキャパシ
タにより、ビット線対ＢＬｉ，／ＢＬｉのいずれに対し
ても、選択的に電荷（リファレンス電位）を供給できる
ようにしている。

【００８３】また、１カラム内に１つのダミーキャパシ
タのみを配置したことで、ダミープレートドライバＤＰ
／Ｄについても、２つのダミーワード線ドライバ（２本
のダミーワード線ＤＷＬ０，ＤＷＬ１）に対して、１つ
設ければ足りる。これに伴い、２本のダミーワード線Ｄ
ＷＬ０，ＤＷＬ１のいずれが選択されても、ダミープレ
ートドライバＤＰ／Ｄが動作するように、２本のダミー
ワード線ＤＷＬ０，ＤＷＬ１の電位のオアロジックを実
行した後、その結果とクロック信号ＤＰＬＣＫとのアン
ドロジックを実行している。よって、本発明は、リファ
レンスセルのキャパシタが常誘電体キャパシタから構成
されるような場合に対しても、高集積化という視点から
有利である。

【図面の簡単な説明】

【図１】本発明の第１実施の形態に関わる強誘電体メモ
リのフロアプランを示す図。

【図２】図１のメモリセルアレイの構成を詳細を示す
図。

【図３】図２のプレートドライバの構成を示す図。

【図４】図２のダミープレートドライバの構成を示す
図。

【図５】図２のダミープレートドライバの構成を示す
図。

【図６】図２のセンスアンプ回路の構成を示す図。

【図７】図２のカラム選択用のＤＱゲートの構成を示す
図。

【図８】図１乃至図７の構成を有する強誘電体メモリの
動作を示すフローチャート。

【図９】本発明の第２実施の形態に関わる強誘電体メモ
リのフロアプランを示す図。

【図１０】図９のメモリセルアレイの構成を詳細に示す
図。

【図１１】本発明の第３実施の形態に関わる強誘電体メ
モリのフロアプランを示す図。

【図１２】図１１のメモリセルアレイの構成を詳細を示
す図。

【図１３】強誘電体メモリの１Ｔ／１Ｃ型メモリセルを
示す図。

【図１４】強誘電体キャパシタのヒステリシス特性を示
す図。

【符号の説明】

１０：メモリチップ、１１：ＮＡＮＤ回路、１２ａ，１２ｂ，１４ａ，１４ｂ：インバータ回路、１３：ＮＯＲ回路、１５ａ，１５ｂ：ＡＮＤ回路、Ｍ／Ａ：メモリセルアレ
イ、Ｒ／Ｄ：ロウデコーダ、Ｃ／Ｄ：カラムデコーダ、ＤＷ／Ｄ：ダミーワード線ド
ライバ、Ｐ／Ｄ：プレートドライ
バ、ＤＰ／Ｄ：ダミープレートド
ライバ、ＷＬ，ＷＬｊ：ワード線、ＤＷＬ０，ＤＷＬ１：ダミーワード線、ＰＬ：プレート線、ＤＰＬ：ダミープレート
線、ＢＬｉ，／ＢＬｉ：ビット線対、ＤＱ０，／ＤＱ０：データ線対、ＥＱ：イコライズ回路、Ｓ／Ａ：センスアンプ回
路、ＤＱＧ：カラム選択用のＤ
Ｑゲート。

Claims

【特許請求の範囲】

【請求項１】直列接続される強誘電体キャパシタと第
１のトランジスタから構成されるメモリセルと、前記第
１のトランジスタのゲートに接続されるワード線と、前
記強誘電体キャパシタの前記第１のトランジスタに接続
されていない方の端子に接続されるプレート線と、２本
のビット線からなり、そのうちの１本が前記第１のトラ
ンジスタの前記強誘電体キャパシタに接続されていない
方のノードに接続されるビット線対と、前記プレート線
にプレート電位を供給するプレートドライバと、ダミー
キャパシタと第２及び第３のトランジスタから構成され
るダミーセルと、前記第２のトランジスタのゲートに接
続される第１のダミーワード線と、前記第３のトランジ
スタのゲートに接続される第２のダミーワード線と、前
記ダミーキャパシタに接続されるダミープレート線と、
前記ダミープレート線にダミープレート電位を供給する
ダミープレートドライバとを備え、前記第２のトランジ
スタは、前記ダミーキャパシタの前記ダミープレート線
に接続されていない方の端子と前記２本のビット線のう
ちの一方との間に接続され、前記第３のトランジスタ
は、前記ダミーキャパシタの前記ダミープレート線に接
続されていない方の端子と前記２本のビット線のうちの
他方との間に接続されることを特徴とする強誘電体メモ
リ。
【請求項２】前記ダミープレートドライバは、前記第
１及び第２のダミーワード線の電位のオアロジックを実
行する手段と、前記オアロジックの結果とクロック信号
の電位のアンドロジックを実行し、前記アンドロジック
の結果を前記ダミープレート電位とする手段とから構成
されていることを特徴とする請求項１記載の強誘電体メ
モリ。
【請求項３】前記プレートドライバは、前記ワード線
の電位とクロック信号の電位のアンドロジックを実行
し、前記アンドロジックの結果を前記プレート電位とす
る手段から構成されていることを特徴とする請求項１記
載の強誘電体メモリ。
【請求項４】前記ワード線を選択するロウデコーダか
ら前記プレートドライバまでの距離と前記第１又は第２
のダミーワード線を駆動するダミーワード線ドライバか
ら前記ダミープレートドライバまでの距離は、互いに略
等しいことを特徴とする請求項１記載の強誘電体メモ
リ。
【請求項５】前記プレートドライバと前記ダミープレ
ートドライバは、隣接して配置されていることを特徴と
する請求項４記載の強誘電体メモリ。
【請求項６】前記メモリセルが選択され、前記２本の
ビット線のうち前記第２のトランジスタが接続されるビ
ット線に前記強誘電体キャパシタの電荷が導かれる場
合、前記２本のビット線のうち前記第３のトランジスタ
が接続されるビット線に前記ダミーキャパシタの電荷を
導き、前記メモリセルが選択され、前記２本のビット線
のうち前記第３のトランジスタが接続されるビット線に
前記強誘電体キャパシタの電荷が導かれる場合、前記２
本のビット線のうち前記第２のトランジスタが接続され
るビット線に前記ダミーキャパシタの電荷を導くことを
特徴とする請求項１記載の強誘電体メモリ。
【請求項７】前記ダミーキャパシタは、常誘電体キャ
パシタであることを特徴とする請求項１記載の強誘電体
メモリ。