JPH07201200A - 半導体メモリ装置のバーンイン制御回路とそれを利用したバーンインテスト方法 - Google Patents
半導体メモリ装置のバーンイン制御回路とそれを利用したバーンインテスト方法Info
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- JPH07201200A JPH07201200A JP6293512A JP29351294A JPH07201200A JP H07201200 A JPH07201200 A JP H07201200A JP 6293512 A JP6293512 A JP 6293512A JP 29351294 A JP29351294 A JP 29351294A JP H07201200 A JPH07201200 A JP H07201200A
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- 238000010998 test method Methods 0.000 title claims abstract description 18
- 239000004065 semiconductor Substances 0.000 title claims description 30
- 238000012360 testing method Methods 0.000 claims abstract description 104
- 230000004044 response Effects 0.000 claims description 23
- 238000000034 method Methods 0.000 claims description 18
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 11
- 230000008569 process Effects 0.000 claims description 7
- 230000001934 delay Effects 0.000 claims description 4
- 238000004806 packaging method and process Methods 0.000 claims description 4
- 230000003068 static effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- PCTMTFRHKVHKIS-BMFZQQSSSA-N (1s,3r,4e,6e,8e,10e,12e,14e,16e,18s,19r,20r,21s,25r,27r,30r,31r,33s,35r,37s,38r)-3-[(2r,3s,4s,5s,6r)-4-amino-3,5-dihydroxy-6-methyloxan-2-yl]oxy-19,25,27,30,31,33,35,37-octahydroxy-18,20,21-trimethyl-23-oxo-22,39-dioxabicyclo[33.3.1]nonatriaconta-4,6,8,10 Chemical compound C1C=C2C[C@@H](OS(O)(=O)=O)CC[C@]2(C)[C@@H]2[C@@H]1[C@@H]1CC[C@H]([C@H](C)CCCC(C)C)[C@@]1(C)CC2.O[C@H]1[C@@H](N)[C@H](O)[C@@H](C)O[C@H]1O[C@H]1/C=C/C=C/C=C/C=C/C=C/C=C/C=C/[C@H](C)[C@@H](O)[C@@H](C)[C@H](C)OC(=O)C[C@H](O)C[C@H](O)CC[C@@H](O)[C@H](O)C[C@H](O)C[C@](O)(C[C@H](O)[C@H]2C(O)=O)O[C@H]2C1 PCTMTFRHKVHKIS-BMFZQQSSSA-N 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 208000028659 discharge Diseases 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012858 packaging process Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
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-
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2855—Environmental, reliability or burn-in testing
- G01R31/2856—Internal circuit aspects, e.g. built-in test features; Test chips; Measuring material aspects, e.g. electro migration [EM]
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Abstract
(57)【要約】
【目的】 パッケージ状態でのバーンインテストを可能
とし、またＳＲＡＭでもすべてのメモリセルの同時テス
トを可能とするようなバーンインテスト方法用のバーン
イン制御回路を提供する。 【構成】 バーンイン制御回路１０は、Ｉ／Ｏ制御回路
６から入力データを受けて判別し、テスト用であった場
合に内部に備えた第１のヒューズを切断することでバー
ンイン信号を発生して行・列デコーダ２、８に送り、ア
ドレス信号の入力を無視させてすべての行及び列をエネ
ーブルにさせる。そして、Ｉ／Ｏ制御回路６からのデー
タがテスト用でなければ、内部に備えた第２のヒューズ
を切断することでバーンイン信号の発生を抑止すると共
に再動作しないよう自信の動作を抑止する内部信号を発
生する。したがってこの場合、行・列デコーダ２、８は
アドレス信号に従って通常の書込／読出動作を実行す
る。
とし、またＳＲＡＭでもすべてのメモリセルの同時テス
トを可能とするようなバーンインテスト方法用のバーン
イン制御回路を提供する。 【構成】 バーンイン制御回路１０は、Ｉ／Ｏ制御回路
６から入力データを受けて判別し、テスト用であった場
合に内部に備えた第１のヒューズを切断することでバー
ンイン信号を発生して行・列デコーダ２、８に送り、ア
ドレス信号の入力を無視させてすべての行及び列をエネ
ーブルにさせる。そして、Ｉ／Ｏ制御回路６からのデー
タがテスト用でなければ、内部に備えた第２のヒューズ
を切断することでバーンイン信号の発生を抑止すると共
に再動作しないよう自信の動作を抑止する内部信号を発
生する。したがってこの場合、行・列デコーダ２、８は
アドレス信号に従って通常の書込／読出動作を実行す
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特に、ＳＲＡＭにおける信頼性テストのためのバー
ンイン（Burn−in）テスト方法とそのための回路に関す
る。
し、特に、ＳＲＡＭにおける信頼性テストのためのバー
ンイン（Burn−in）テスト方法とそのための回路に関す
る。
【０００２】
【従来の技術】ＤＲＡＭやＳＲＡＭ等の半導体メモリ装
置の場合、後工程前又はその後に、内部回路の信頼性を
テストするバーンインテストが実施される。このバーン
インテストは、形成されたメモリセルの不良検出や耐性
試験を行うもので、各メモリセルに外部供給電源、ある
いはそれ以上の高電圧を長時間印加することにより実行
される。バーンインテストを行う各製造元では、メモリ
のコストダウン等の面から、より効率的にバーンインテ
ストを実施するための改良を積み重ねている。
置の場合、後工程前又はその後に、内部回路の信頼性を
テストするバーンインテストが実施される。このバーン
インテストは、形成されたメモリセルの不良検出や耐性
試験を行うもので、各メモリセルに外部供給電源、ある
いはそれ以上の高電圧を長時間印加することにより実行
される。バーンインテストを行う各製造元では、メモリ
のコストダウン等の面から、より効率的にバーンインテ
ストを実施するための改良を積み重ねている。
【０００３】バーンインテストは、ＤＲＡＭとＳＲＡＭ
とでバーンイン方法が異なる。これは、ＤＲＡＭのメモ
リセル構造とＳＲＡＭのメモリセル構造とが異なること
に起因している。すなわち、ＤＲＡＭのメモリセルは、
１つのストレージキャパシタと１つのアクセストランジ
スタとから構成されるのに対し、ＳＲＡＭのメモリセル
は、６個のトランジスタ、あるいは２個の抵抗及び４個
のトランジスタから構成される。したがって、ＤＲＡＭ
の場合は、データの放電現像が発生するので一定間隔で
リフレッシュが必要となる。ところがＳＲＡＭの場合
は、メモリセルがラッチ形態の構造を有するのでリフレ
ッシュは必要ない。その結果、ＤＲＡＭで実施されるバ
ーンインテストとＳＲＡＭで実施されるバーンインテス
トとは異なったものになる。これについて次に詳細に説
明する。
とでバーンイン方法が異なる。これは、ＤＲＡＭのメモ
リセル構造とＳＲＡＭのメモリセル構造とが異なること
に起因している。すなわち、ＤＲＡＭのメモリセルは、
１つのストレージキャパシタと１つのアクセストランジ
スタとから構成されるのに対し、ＳＲＡＭのメモリセル
は、６個のトランジスタ、あるいは２個の抵抗及び４個
のトランジスタから構成される。したがって、ＤＲＡＭ
の場合は、データの放電現像が発生するので一定間隔で
リフレッシュが必要となる。ところがＳＲＡＭの場合
は、メモリセルがラッチ形態の構造を有するのでリフレ
ッシュは必要ない。その結果、ＤＲＡＭで実施されるバ
ーンインテストとＳＲＡＭで実施されるバーンインテス
トとは異なったものになる。これについて次に詳細に説
明する。
【０００４】まず、ＤＲＡＭのようなメモリセル構造を
有する半導体メモリ装置でのバーンインに関する技術に
ついて、Robert J Proebsting による１９８３年４月１
９日付米国特許第４，３８０，８０５号『ＴＡＰＥ Ｂ
ＵＲＮ−ＩＮ ＣＩＲＣＵＩＴ』に開示されているもの
がある。この技術の特徴は、ウェーハ状態でバーンイン
を実施することによりバーンインテストに必要なバーン
イン時間を減少させる点にある。すなわち、多数の付加
パッド(extra ＰＡＤ) を備えておいてこれら付加パッ
ドに信号を印加し、そしてリフレッシュ機能を利用して
多数の付加パッドに印加した信号により行と列をすべて
エネーブルさせる。これによりウェーハ状態でチップ内
のすべてのメモリセルを選択してバーンインを実施でき
る。したがって、バーンインに必要な時間が大幅に減少
するという長所がある。
有する半導体メモリ装置でのバーンインに関する技術に
ついて、Robert J Proebsting による１９８３年４月１
９日付米国特許第４，３８０，８０５号『ＴＡＰＥ Ｂ
ＵＲＮ−ＩＮ ＣＩＲＣＵＩＴ』に開示されているもの
がある。この技術の特徴は、ウェーハ状態でバーンイン
を実施することによりバーンインテストに必要なバーン
イン時間を減少させる点にある。すなわち、多数の付加
パッド(extra ＰＡＤ) を備えておいてこれら付加パッ
ドに信号を印加し、そしてリフレッシュ機能を利用して
多数の付加パッドに印加した信号により行と列をすべて
エネーブルさせる。これによりウェーハ状態でチップ内
のすべてのメモリセルを選択してバーンインを実施でき
る。したがって、バーンインに必要な時間が大幅に減少
するという長所がある。
【０００５】しかしながら、このようにウェーハ状態で
のバーンインテストを行うには別途の専用装置を備えな
ければならず、このような装置は高額であるためコスト
アップにつながる。また、多数の付加パッドを余分に設
けて使用しなければならないので、テスト手順が煩雑に
なっている。
のバーンインテストを行うには別途の専用装置を備えな
ければならず、このような装置は高額であるためコスト
アップにつながる。また、多数の付加パッドを余分に設
けて使用しなければならないので、テスト手順が煩雑に
なっている。
【０００６】また、この技術はＤＲＡＭのリフレッシュ
機能を応用して可能となる技術であって、ＳＲＡＭには
適当でない。すなわち、ＳＲＡＭの場合はリフレッシュ
機能をもたないので、メモリセルへのアクセスは通常の
読出／書込を通してしかできないためである。無理にで
もＳＲＡＭに適用しようとすると、書込回路に接続させ
るメモリセルの数が多くなりすぎて通常の書込動作に支
障をきたすことになる。したがって、上記技術の効果が
発揮されるだけのバーンインを行うことは実質的に不可
能である。これは、集積度が増すほど影響する。
機能を応用して可能となる技術であって、ＳＲＡＭには
適当でない。すなわち、ＳＲＡＭの場合はリフレッシュ
機能をもたないので、メモリセルへのアクセスは通常の
読出／書込を通してしかできないためである。無理にで
もＳＲＡＭに適用しようとすると、書込回路に接続させ
るメモリセルの数が多くなりすぎて通常の書込動作に支
障をきたすことになる。したがって、上記技術の効果が
発揮されるだけのバーンインを行うことは実質的に不可
能である。これは、集積度が増すほど影響する。
【０００７】したがって、現在のＳＲＡＭでは、バーン
インテストに際して同時にエネーブル可能な行と列とを
所定数選んでバーンインテストを実施する方法が主流を
なしている。そのため、ウェーハ状態でバーンインテス
トを実施する場合、特別な専用装置が必要となる等の問
題がありコストアップの原因となっているため改善が望
まれている。
インテストに際して同時にエネーブル可能な行と列とを
所定数選んでバーンインテストを実施する方法が主流を
なしている。そのため、ウェーハ状態でバーンインテス
トを実施する場合、特別な専用装置が必要となる等の問
題がありコストアップの原因となっているため改善が望
まれている。
【０００８】
【発明が解決しようとする課題】このような従来技術に
鑑み、本発明では、半導体メモリ装置について、パッケ
ージ状態でのバーンインテストを可能とし、高額なテス
ト装置を備えずともすむようなバーンインテスト方法と
そのためのバーンイン制御回路を提供することを目的と
する。また、ＳＲＡＭにおいてもすべてのメモリセルの
同時テストを可能とするようなバーンインテスト方法と
そのためのバーンイン制御回路を提供することを更なる
目的とする。
鑑み、本発明では、半導体メモリ装置について、パッケ
ージ状態でのバーンインテストを可能とし、高額なテス
ト装置を備えずともすむようなバーンインテスト方法と
そのためのバーンイン制御回路を提供することを目的と
する。また、ＳＲＡＭにおいてもすべてのメモリセルの
同時テストを可能とするようなバーンインテスト方法と
そのためのバーンイン制御回路を提供することを更なる
目的とする。
【０００９】
【課題を解決するための手段】このような目的を達成す
るために本発明は、入力データがテスト用であるかどう
かを判別してテスト用であった場合に、書込エネーブル
信号に伴って発生される書込バーンイン信号に応答して
バーンインテストモードエネーブル信号を発生するバー
ンインテストモードエネーブル部と、入力データがテス
ト用であるかどうかを判別してテスト用でなかった場合
に、書込バーンイン信号に応答してノーマルモードエネ
ーブル信号を発生するノーマルモードエネーブル部と、
からなる入力スイッチング部、及び、バーンインテスト
モードエネーブル信号の発生により切断されるヒューズ
をもち、該ヒューズが切断されたときにバーンイン信号
を発生して行及び列デコーダへ供給しアドレス信号の入
力を無視させるバーンイン信号発生部と、ノーマルモー
ドエネーブル信号の発生により切断されるヒューズをも
ち、該ヒューズが切断されたときにバーンイン信号の発
生を抑止すると共にバーンイン制御信号を発生して入力
スイッチング部に供給し入力スイッチング部の動作を抑
止するバーンイン制御信号発生部と、からなるバーンイ
ン制御部を備えてなるバーンイン制御回路を提供し、パ
ッケージ後のバーンインテストを簡単な手順で可能と
し、またその際の全メモリセルの同時テストも可能とす
るものである。
るために本発明は、入力データがテスト用であるかどう
かを判別してテスト用であった場合に、書込エネーブル
信号に伴って発生される書込バーンイン信号に応答して
バーンインテストモードエネーブル信号を発生するバー
ンインテストモードエネーブル部と、入力データがテス
ト用であるかどうかを判別してテスト用でなかった場合
に、書込バーンイン信号に応答してノーマルモードエネ
ーブル信号を発生するノーマルモードエネーブル部と、
からなる入力スイッチング部、及び、バーンインテスト
モードエネーブル信号の発生により切断されるヒューズ
をもち、該ヒューズが切断されたときにバーンイン信号
を発生して行及び列デコーダへ供給しアドレス信号の入
力を無視させるバーンイン信号発生部と、ノーマルモー
ドエネーブル信号の発生により切断されるヒューズをも
ち、該ヒューズが切断されたときにバーンイン信号の発
生を抑止すると共にバーンイン制御信号を発生して入力
スイッチング部に供給し入力スイッチング部の動作を抑
止するバーンイン制御信号発生部と、からなるバーンイ
ン制御部を備えてなるバーンイン制御回路を提供し、パ
ッケージ後のバーンインテストを簡単な手順で可能と
し、またその際の全メモリセルの同時テストも可能とす
るものである。
【００１０】すなわち、本発明のバーンインテスト方法
は、データ入出力ピンを通じて入出力されるデータのメ
モリセルに対する伝送を行うＩ／Ｏ制御回路と、メモリ
セルアレイに対するデータの入出力を制御するための読
出及び書込の制御信号をＩ／Ｏ制御回路に供給する読出
／書込制御回路と、上記のようなバーンイン制御回路
と、を利用し、Ｉ／Ｏ制御回路を通じて供給されるデー
タをバーンインモードエネーブル部で受け、これに応じ
てバーンインモードエネーブル信号を発生し、そして読
出／書込制御回路の出力信号に応答して出力する第１過
程と、Ｉ／Ｏ制御回路を通じて供給されるデータをノー
マルモードエネーブル部で受け、これに応じてノーマル
モードエネーブル信号を発生し、そして読出／書込制御
回路の出力信号に応答して出力する第２過程と、バーン
イン信号発生部に設けた第１ヒューズをバーンインモー
ドエネーブル信号に応じて切断することでバーンイン信
号を発生し、行デコーダ及び列デコーダに供給する第３
過程と、バーンイン制御信号発生部に設けた第２ヒュー
ズをノーマルモードエネーブル信号に応じて切断するこ
とでバーンイン信号の発生を止めると共に、バーンイン
制御信号を発生してバーンインモードエネーブル部及び
ノーマルモードエネーブル部に供給し、その動作を抑止
する第４過程と、を含み、パッケージ後にバーンインテ
ストを遂行するようにしたものである。
は、データ入出力ピンを通じて入出力されるデータのメ
モリセルに対する伝送を行うＩ／Ｏ制御回路と、メモリ
セルアレイに対するデータの入出力を制御するための読
出及び書込の制御信号をＩ／Ｏ制御回路に供給する読出
／書込制御回路と、上記のようなバーンイン制御回路
と、を利用し、Ｉ／Ｏ制御回路を通じて供給されるデー
タをバーンインモードエネーブル部で受け、これに応じ
てバーンインモードエネーブル信号を発生し、そして読
出／書込制御回路の出力信号に応答して出力する第１過
程と、Ｉ／Ｏ制御回路を通じて供給されるデータをノー
マルモードエネーブル部で受け、これに応じてノーマル
モードエネーブル信号を発生し、そして読出／書込制御
回路の出力信号に応答して出力する第２過程と、バーン
イン信号発生部に設けた第１ヒューズをバーンインモー
ドエネーブル信号に応じて切断することでバーンイン信
号を発生し、行デコーダ及び列デコーダに供給する第３
過程と、バーンイン制御信号発生部に設けた第２ヒュー
ズをノーマルモードエネーブル信号に応じて切断するこ
とでバーンイン信号の発生を止めると共に、バーンイン
制御信号を発生してバーンインモードエネーブル部及び
ノーマルモードエネーブル部に供給し、その動作を抑止
する第４過程と、を含み、パッケージ後にバーンインテ
ストを遂行するようにしたものである。
【００１１】
【実施例】以下、本発明の好適な実施例を添付の図面を
参照して詳細に説明する。尚、図中の同じ部分には可能
な限り同じ符号を使用する。
参照して詳細に説明する。尚、図中の同じ部分には可能
な限り同じ符号を使用する。
【００１２】本発明のより全般的な理解を助けるため
に、下記の説明において各種回路の具体的構成例を示す
が、本発明はそれらに限定されるものではない。また、
以下に出てくる“読出／書込制御回路”は、メモリセル
アレイに配列されたメモリセルに対する読出及び書込を
制御するための回路であって、これは当該技術分野で一
般的に用いられている用語である。
に、下記の説明において各種回路の具体的構成例を示す
が、本発明はそれらに限定されるものではない。また、
以下に出てくる“読出／書込制御回路”は、メモリセル
アレイに配列されたメモリセルに対する読出及び書込を
制御するための回路であって、これは当該技術分野で一
般的に用いられている用語である。
【００１３】図１は、本発明によるバーンインテスト方
法を行えるようになった半導体メモリ装置の概略構成を
示すブロック図である。同図に示す部分は、メモリセル
アレイ１２及びメモリセルアレイ１２に対してデータ読
出／書込を行うための関連回路である。特に重要なのは
バーンイン制御回路１０で、このバーンイン制御回路１
０は、読出／書込制御回路４から制御信号を、そしてＩ
／Ｏ制御回路（入出力制御回路）６からデータを受け
て、これらに応じて行デコーダ２及び列デコーダ８を制
御する。
法を行えるようになった半導体メモリ装置の概略構成を
示すブロック図である。同図に示す部分は、メモリセル
アレイ１２及びメモリセルアレイ１２に対してデータ読
出／書込を行うための関連回路である。特に重要なのは
バーンイン制御回路１０で、このバーンイン制御回路１
０は、読出／書込制御回路４から制御信号を、そしてＩ
／Ｏ制御回路（入出力制御回路）６からデータを受け
て、これらに応じて行デコーダ２及び列デコーダ８を制
御する。
【００１４】この半導体メモリ装置におけるバーンイン
テスト方法の特徴は、パッケージ工程が済んでからでも
バーンイン制御回路１０を動作させてバーンインテスト
を行えるようにし、また、その際に全部のメモリセルを
同時テスト可能とした点にある。すなわち、入力される
テスト用データを利用してバーンイン制御回路１０でバ
ーンインを判断してバーンインモード（burn-in mode）
を設定し、その際、バーンイン制御回路１０により、メ
モリセルアレイ１２の行及び列を選択する行デコーダ２
及び列デコーダ８を制御する。バーンイン制御回路１０
により制御される行デコーダ２及び列デコーダ８は、バ
ーンインモードでメモリセルアレイ１２内のメモリセル
をすべて同時に選択する一方で、バーンインテストが終
わるとノーマルモードとなって、通常の選択的な読出／
書込の動作を行う。以下、このような動作について詳細
に説明する。尚、以下の説明では、８個のＩ／Ｏピンを
有したＳＲＡＭの場合について説明する。したがって、
反転信号も含めると内部的には１６ビットのデータがＩ
／Ｏピンを通じて入力される。
テスト方法の特徴は、パッケージ工程が済んでからでも
バーンイン制御回路１０を動作させてバーンインテスト
を行えるようにし、また、その際に全部のメモリセルを
同時テスト可能とした点にある。すなわち、入力される
テスト用データを利用してバーンイン制御回路１０でバ
ーンインを判断してバーンインモード（burn-in mode）
を設定し、その際、バーンイン制御回路１０により、メ
モリセルアレイ１２の行及び列を選択する行デコーダ２
及び列デコーダ８を制御する。バーンイン制御回路１０
により制御される行デコーダ２及び列デコーダ８は、バ
ーンインモードでメモリセルアレイ１２内のメモリセル
をすべて同時に選択する一方で、バーンインテストが終
わるとノーマルモードとなって、通常の選択的な読出／
書込の動作を行う。以下、このような動作について詳細
に説明する。尚、以下の説明では、８個のＩ／Ｏピンを
有したＳＲＡＭの場合について説明する。したがって、
反転信号も含めると内部的には１６ビットのデータがＩ
／Ｏピンを通じて入力される。
【００１５】バーンイン制御回路１０は、入力スイッチ
ング部と、この入力スイッチング部の出力信号に応じて
バーンイン信号及びバーンイン制御信号を発生するバー
ンイン制御部と、から構成される。図２に入力スイッチ
ング部の回路例を、図３にバーンイン制御部の回路例を
それぞれ示す。
ング部と、この入力スイッチング部の出力信号に応じて
バーンイン信号及びバーンイン制御信号を発生するバー
ンイン制御部と、から構成される。図２に入力スイッチ
ング部の回路例を、図３にバーンイン制御部の回路例を
それぞれ示す。
【００１６】図２に示すように、入力スイッチング部
は、入力データがテスト用であるかどうかを判断してテ
スト用の場合にバーンインモードをエネーブルさせるた
めのバーンインモードエネーブル部２０と、入力データ
がテスト用であるかどうかを判断してテスト用でない場
合にノーマルモードをエネーブルさせるためのノーマル
モードエネーブル部５８と、から構成される。
は、入力データがテスト用であるかどうかを判断してテ
スト用の場合にバーンインモードをエネーブルさせるた
めのバーンインモードエネーブル部２０と、入力データ
がテスト用であるかどうかを判断してテスト用でない場
合にノーマルモードをエネーブルさせるためのノーマル
モードエネーブル部５８と、から構成される。
【００１７】バーンインモードエネーブル部２０は、８
個のＩ／Ｏピンから入力されるデータのうちの４ビット
を入力とするＮＯＲゲート２２と、残りの４ビットを入
力とするＮＯＲゲート２４と、読出／書込制御回路４で
通常の書込エネーブル信号バーＷＥを基に発生されてバ
ーンインモード実行を示す書込バーンイン信号ＷＥＢＩ
及びＮＯＲゲート２２、２４の各出力信号を入力とする
ＮＡＮＤゲート２６と、ＮＡＮＤゲート２６の出力信号
を反転するインバータ２８と、バーンイン制御信号ＣＢ
Ｉ（control burn−in）及びインバータ２８の出力信号
を入力とするＮＡＮＤゲート３０と、ＮＡＮＤゲート３
０の出力信号を入力とするインバータ３２と、インバー
タ３２の出力信号を遅延させる遅延回路３４と、インバ
ータ３２の出力信号及び遅延回路３４の出力信号を入力
とするＮＡＮＤゲート３６と、ＮＡＮＤゲート３６の出
力信号を反転してバーンインモードエネーブル信号ＥＢ
１を出力するインバータ３８と、からなる。
個のＩ／Ｏピンから入力されるデータのうちの４ビット
を入力とするＮＯＲゲート２２と、残りの４ビットを入
力とするＮＯＲゲート２４と、読出／書込制御回路４で
通常の書込エネーブル信号バーＷＥを基に発生されてバ
ーンインモード実行を示す書込バーンイン信号ＷＥＢＩ
及びＮＯＲゲート２２、２４の各出力信号を入力とする
ＮＡＮＤゲート２６と、ＮＡＮＤゲート２６の出力信号
を反転するインバータ２８と、バーンイン制御信号ＣＢ
Ｉ（control burn−in）及びインバータ２８の出力信号
を入力とするＮＡＮＤゲート３０と、ＮＡＮＤゲート３
０の出力信号を入力とするインバータ３２と、インバー
タ３２の出力信号を遅延させる遅延回路３４と、インバ
ータ３２の出力信号及び遅延回路３４の出力信号を入力
とするＮＡＮＤゲート３６と、ＮＡＮＤゲート３６の出
力信号を反転してバーンインモードエネーブル信号ＥＢ
１を出力するインバータ３８と、からなる。
【００１８】ノーマルモードエネーブル部５８は、８個
のＩ／Ｏピンから入力されるデータのうち、前記ＮＯＲ
ゲート２２、２４に入力されるものとは異なる、この例
ではＮＯＲゲート２２、２４に入力されるデータの反転
データの４ビットを入力とするＮＯＲゲート４０と、残
りの４ビットを入力とするＮＯＲゲート４２と、書込バ
ーンイン信号ＷＥＢＩ及びＮＯＲゲート４０、４２の各
出力信号を入力とするＮＡＮＤゲート４４と、ＮＡＮＤ
ゲート４４の出力信号を反転するインバータ４６と、バ
ーンイン制御信号ＣＢＩ及びインバータ４６の出力信号
を入力とするＮＡＮＤゲート４８と、ＮＡＮＤゲート４
８の出力信号を反転するインバータ５０と、インバータ
５０の出力信号を遅延させる遅延回路５２と、インバー
タ５０の出力信号及び遅延回路５２の出力信号を入力と
するＮＡＮＤゲート５４と、ＮＡＮＤゲート５４の出力
信号を反転してノーマルモードエネーブル信号ＥＢ２を
出力するインバータ５６と、からなる。
のＩ／Ｏピンから入力されるデータのうち、前記ＮＯＲ
ゲート２２、２４に入力されるものとは異なる、この例
ではＮＯＲゲート２２、２４に入力されるデータの反転
データの４ビットを入力とするＮＯＲゲート４０と、残
りの４ビットを入力とするＮＯＲゲート４２と、書込バ
ーンイン信号ＷＥＢＩ及びＮＯＲゲート４０、４２の各
出力信号を入力とするＮＡＮＤゲート４４と、ＮＡＮＤ
ゲート４４の出力信号を反転するインバータ４６と、バ
ーンイン制御信号ＣＢＩ及びインバータ４６の出力信号
を入力とするＮＡＮＤゲート４８と、ＮＡＮＤゲート４
８の出力信号を反転するインバータ５０と、インバータ
５０の出力信号を遅延させる遅延回路５２と、インバー
タ５０の出力信号及び遅延回路５２の出力信号を入力と
するＮＡＮＤゲート５４と、ＮＡＮＤゲート５４の出力
信号を反転してノーマルモードエネーブル信号ＥＢ２を
出力するインバータ５６と、からなる。
【００１９】この入力スイッチング部のＮＯＲゲート２
２、２４、４０、４２等については、テスト用データと
して決定されるデータの論理を考慮して適宜その他の論
理演算を行うゲートでも可能である。また、遅延回路３
４、５２については、インバータチェーン（inverter c
hain）等の一般的な回路構成で容易に実施し得る。
２、２４、４０、４２等については、テスト用データと
して決定されるデータの論理を考慮して適宜その他の論
理演算を行うゲートでも可能である。また、遅延回路３
４、５２については、インバータチェーン（inverter c
hain）等の一般的な回路構成で容易に実施し得る。
【００２０】図３に示すようにバーンイン制御部は、バ
ーンイン信号バーＢＩを出力するバーンイン信号発生部
７９と、バーンイン制御信号ＣＢＩを出力するバーンイ
ン制御信号発生部９９と、から構成される。
ーンイン信号バーＢＩを出力するバーンイン信号発生部
７９と、バーンイン制御信号ＣＢＩを出力するバーンイ
ン制御信号発生部９９と、から構成される。
【００２１】バーンイン信号発生部７９は、電源電圧Ｖ
ＣＣ端と接続ノード６２との間に設けられた第１ヒュー
ズ６０と、接続ノード６２と接地電圧ＧＮＤ端との間に
チャネルが接続され、ゲート端子に信号ＥＢ１を受ける
ＮＭＯＳトランジスタ６４と、接続ノード６２の信号を
反転するインバータ７２と、接続ノード６２と接地電圧
ＧＮＤ端との間にチャネルが接続され、ゲート端子にイ
ンバータ７２の出力信号を受けるＮＭＯＳトランジスタ
７０と、インバータ７２の出力信号を反転するインバー
タ７４と、インバータ７４の出力信号を１つの入力とす
るＮＯＲゲート７６と、ＮＯＲゲート７６の出力信号を
反転してバーンイン信号バーＢＩを出力するインバータ
７８と、から構成される。尚、接続ノード６２には、供
給される電圧レベルを安定させるために、一端を接地し
たキャパシタ６６及び抵抗６８が接続されている。
ＣＣ端と接続ノード６２との間に設けられた第１ヒュー
ズ６０と、接続ノード６２と接地電圧ＧＮＤ端との間に
チャネルが接続され、ゲート端子に信号ＥＢ１を受ける
ＮＭＯＳトランジスタ６４と、接続ノード６２の信号を
反転するインバータ７２と、接続ノード６２と接地電圧
ＧＮＤ端との間にチャネルが接続され、ゲート端子にイ
ンバータ７２の出力信号を受けるＮＭＯＳトランジスタ
７０と、インバータ７２の出力信号を反転するインバー
タ７４と、インバータ７４の出力信号を１つの入力とす
るＮＯＲゲート７６と、ＮＯＲゲート７６の出力信号を
反転してバーンイン信号バーＢＩを出力するインバータ
７８と、から構成される。尚、接続ノード６２には、供
給される電圧レベルを安定させるために、一端を接地し
たキャパシタ６６及び抵抗６８が接続されている。
【００２２】バーンイン制御信号発生部９９は、電源電
圧ＶＣＣ端と接続ノード８２との間に設けられた第２ヒ
ューズ８０と、接続ノード８２と接地電圧ＧＮＤ端との
間にチャネルが接続され、ゲート端子に信号ＥＢ２を受
けるＮＭＯＳトランジスタ８４と、接続ノード８２の信
号を反転して前記ＮＯＲゲート７６のもう１つの入力と
して供給するインバータ９２と、接続ノード８２と接地
電圧端ＧＮＤとの間にチャネルが接続され、ゲート端子
にインバータ９２の出力信号を受けるＮＭＯＳトランジ
スタ９０と、インバータ９２の出力信号及び前記インバ
ータ７２の出力信号を入力とするＮＡＮＤゲート９４
と、ＮＡＮＤゲート９４の出力信号を反転するインバー
タ９６と、インバータ９６の出力信号を反転してバーン
イン制御信号ＣＢＩを出力するインバータ９８と、から
構成されている。尚、接続ノード８２には、供給される
電圧レベルを安定化させるために、一端を接続したキャ
パシタ８６及び抵抗８８が接続されている。このバーン
イン制御信号発生部９９から出力されるバーンイン制御
信号ＣＢＩは、図２に示したＮＡＮＤゲート３０、４８
の１入力として供給される。
圧ＶＣＣ端と接続ノード８２との間に設けられた第２ヒ
ューズ８０と、接続ノード８２と接地電圧ＧＮＤ端との
間にチャネルが接続され、ゲート端子に信号ＥＢ２を受
けるＮＭＯＳトランジスタ８４と、接続ノード８２の信
号を反転して前記ＮＯＲゲート７６のもう１つの入力と
して供給するインバータ９２と、接続ノード８２と接地
電圧端ＧＮＤとの間にチャネルが接続され、ゲート端子
にインバータ９２の出力信号を受けるＮＭＯＳトランジ
スタ９０と、インバータ９２の出力信号及び前記インバ
ータ７２の出力信号を入力とするＮＡＮＤゲート９４
と、ＮＡＮＤゲート９４の出力信号を反転するインバー
タ９６と、インバータ９６の出力信号を反転してバーン
イン制御信号ＣＢＩを出力するインバータ９８と、から
構成されている。尚、接続ノード８２には、供給される
電圧レベルを安定化させるために、一端を接続したキャ
パシタ８６及び抵抗８８が接続されている。このバーン
イン制御信号発生部９９から出力されるバーンイン制御
信号ＣＢＩは、図２に示したＮＡＮＤゲート３０、４８
の１入力として供給される。
【００２３】このバーンイン制御部の第１ヒューズ６０
及び第２ヒューズ８０は、信号ＥＢ１、ＥＢ２が論理
“ハイ”レベルで入力されるとき、瞬間的に流れる過電
流により切断される電気ヒューズである。これについて
は特に説明するまでもなく、すでによく知られた技術で
ある。
及び第２ヒューズ８０は、信号ＥＢ１、ＥＢ２が論理
“ハイ”レベルで入力されるとき、瞬間的に流れる過電
流により切断される電気ヒューズである。これについて
は特に説明するまでもなく、すでによく知られた技術で
ある。
【００２４】図４に、行デコーダ２、列デコーダ８の一
例を部分的に示す。同図より分かるように、通常のデコ
ーダ構成にバーンイン信号バーＢＩの論理を組合せるよ
うにして制御している。すなわち、アドレス信号Ａｉ
Ｐ、ＡｊＰを入力とするＮＡＮＤゲート１００と、ＮＡ
ＮＤゲート１００の出力信号及びバーンイン信号バーＢ
Ｉを入力とするＮＡＮＤゲート１０２と、ＮＡＮＤゲー
ト１０２の出力信号を反転して行又は列を選択する選択
信号ＡＢＣＤバーｉを出力するインバータ１０４と、か
ら構成される。したがって、バーンイン信号バーＢＩが
論理“ロウ”レベルでＮＡＮＤゲート１０２に入力され
ると、選択信号ＡＢＣＤバーｉはアドレス信号ＡｉＰ、
ＡｊＰの状態に関係なく論理“ロウ”レベルで出力され
るので、すべての行及び列を選択することが可能とな
る。
例を部分的に示す。同図より分かるように、通常のデコ
ーダ構成にバーンイン信号バーＢＩの論理を組合せるよ
うにして制御している。すなわち、アドレス信号Ａｉ
Ｐ、ＡｊＰを入力とするＮＡＮＤゲート１００と、ＮＡ
ＮＤゲート１００の出力信号及びバーンイン信号バーＢ
Ｉを入力とするＮＡＮＤゲート１０２と、ＮＡＮＤゲー
ト１０２の出力信号を反転して行又は列を選択する選択
信号ＡＢＣＤバーｉを出力するインバータ１０４と、か
ら構成される。したがって、バーンイン信号バーＢＩが
論理“ロウ”レベルでＮＡＮＤゲート１０２に入力され
ると、選択信号ＡＢＣＤバーｉはアドレス信号ＡｉＰ、
ＡｊＰの状態に関係なく論理“ロウ”レベルで出力され
るので、すべての行及び列を選択することが可能とな
る。
【００２５】ここで、図２〜図４の構成によるバーンイ
ン方法を説明する。パッケージ終了後のバーンイン過程
は、予備バーンイン（pre-burnin）テスト、実質的なバ
ーンインテスト、そしてポストバーンイン（post−burn
in）テストで構成される。すなわち、予備バーンインテ
ストにおいてパッケージ状態やワイヤボンディングにつ
いての不良を検査してバーンインテストを行う対象を抽
出し、そして、ポストバーンインテストにおいてバーン
インテストで不良のあったチップに対し冗長を行って救
済する。この場合に、予備バーンインテストをクリアし
たデバイスに対しバーンイン制御回路１０を動作させて
バーンインテストを行う。
ン方法を説明する。パッケージ終了後のバーンイン過程
は、予備バーンイン（pre-burnin）テスト、実質的なバ
ーンインテスト、そしてポストバーンイン（post−burn
in）テストで構成される。すなわち、予備バーンインテ
ストにおいてパッケージ状態やワイヤボンディングにつ
いての不良を検査してバーンインテストを行う対象を抽
出し、そして、ポストバーンインテストにおいてバーン
インテストで不良のあったチップに対し冗長を行って救
済する。この場合に、予備バーンインテストをクリアし
たデバイスに対しバーンイン制御回路１０を動作させて
バーンインテストを行う。
【００２６】このとき、テスト用の入力データについて
は予め限定されている。すなわち、８個のＩ／Ｏピンを
通じて、例えば
は予め限定されている。すなわち、８個のＩ／Ｏピンを
通じて、例えば
〔００００００００〕、〔１１１１１１
１１〕、〔１０１０１０１０〕、〔０１０１０１０１〕
のようなデータを入力するように決められている。本実
施例のバーンイン制御回路１０は、このようなテスト用
データを利用して動作開始する。つまり、テスト用デー
タが印加されると第１ヒューズ６０が切断されてバーン
インモードを実行し、すべての行と列をエネーブルさせ
る。一方、テスト用データとは異なるデータが入力され
ると、第２ヒューズ８０が切断されてノーマルモードが
実行される。そして、第１ヒューズ６０及び第２ヒュー
ズ８０が両方とも切断された後には、バーンイン制御回
路１０は動作しないようになっている。尚、第１ヒュー
ズ６０及び第２ヒューズ８０が両方とも切断されない場
合もノーマルモードが実行される。
１１〕、〔１０１０１０１０〕、〔０１０１０１０１〕
のようなデータを入力するように決められている。本実
施例のバーンイン制御回路１０は、このようなテスト用
データを利用して動作開始する。つまり、テスト用デー
タが印加されると第１ヒューズ６０が切断されてバーン
インモードを実行し、すべての行と列をエネーブルさせ
る。一方、テスト用データとは異なるデータが入力され
ると、第２ヒューズ８０が切断されてノーマルモードが
実行される。そして、第１ヒューズ６０及び第２ヒュー
ズ８０が両方とも切断された後には、バーンイン制御回
路１０は動作しないようになっている。尚、第１ヒュー
ズ６０及び第２ヒューズ８０が両方とも切断されない場
合もノーマルモードが実行される。
【００２７】図２を参照して説明すると、バーンインテ
ストを行うためテスト用データとして例えば〔００００
００００〕が入力されるとする。この入力データはＮＯ
Ｒゲート２２、２４で論理演算される。書込エネーブル
信号バーＷＥを基に発生される信号ＷＥＢＩは、書込時
に論理“ハイ”、読出時に論理“ロウ”レベルになる。
したがって、バーンインテストにおいてＮＯＲゲート２
２、２４の各出力信号と信号ＷＥＢＩはすべて論理“ハ
イ”となる。そして、これらを入力とするＮＡＮＤゲー
ト２６の出力信号は論理“ロウ”になり、インバータ２
８の出力は論理“ハイ”になる。バーンイン制御信号Ｃ
ＢＩは、図３のバーンイン制御信号発生部９９により生
成されるため、第２ヒューズ８０が切断されていなけれ
ば、すなわちバーンイン前及びバーンインの最中には論
理“ハイ”に維持される。したがって、インバータ２８
の出力信号及びバーンイン制御信号ＣＢＩが論理“ハ
イ”のため、ＮＡＮＤゲート３０の出力信号は論理“ロ
ウ”になり、インバータ３２の出力は論理“ハイ”にな
る。そして、この信号が遅延回路３４、ＮＡＮＤゲート
３６、インバータ３８を経る結果、バーンインモードエ
ネーブル信号ＥＢ１が論理“ハイ”になる。
ストを行うためテスト用データとして例えば〔００００
００００〕が入力されるとする。この入力データはＮＯ
Ｒゲート２２、２４で論理演算される。書込エネーブル
信号バーＷＥを基に発生される信号ＷＥＢＩは、書込時
に論理“ハイ”、読出時に論理“ロウ”レベルになる。
したがって、バーンインテストにおいてＮＯＲゲート２
２、２４の各出力信号と信号ＷＥＢＩはすべて論理“ハ
イ”となる。そして、これらを入力とするＮＡＮＤゲー
ト２６の出力信号は論理“ロウ”になり、インバータ２
８の出力は論理“ハイ”になる。バーンイン制御信号Ｃ
ＢＩは、図３のバーンイン制御信号発生部９９により生
成されるため、第２ヒューズ８０が切断されていなけれ
ば、すなわちバーンイン前及びバーンインの最中には論
理“ハイ”に維持される。したがって、インバータ２８
の出力信号及びバーンイン制御信号ＣＢＩが論理“ハ
イ”のため、ＮＡＮＤゲート３０の出力信号は論理“ロ
ウ”になり、インバータ３２の出力は論理“ハイ”にな
る。そして、この信号が遅延回路３４、ＮＡＮＤゲート
３６、インバータ３８を経る結果、バーンインモードエ
ネーブル信号ＥＢ１が論理“ハイ”になる。
【００２８】信号ＥＢ１が論理“ハイ”になると、図３
に示したＮＭＯＳトランジスタ６４が導通し、第１ヒュ
ーズ６０が過電流で切断される。これにより、接続ノー
ド６２が論理“ロウ”に遷移し、したがって、インバー
タ７２の出力信号が論理“ハイ”、インバータ７４の出
力信号が論理“ロウ”になる。このとき、接続ノード８
２は、図２に示したＮＯＲゲート４０、４２の出力信号
が論理“ロウ”で信号ＥＢ２が論理“ロウ”に維持され
て第２ヒューズ８０がつながったままなので、論理“ハ
イ”に維持される。そのためインバータ９２の出力信号
は論理“ロウ”である。そしてインバータ７４、９２の
各論理“ロウ”を受けるＮＯＲゲート７６の出力信号は
論理“ハイ”になり、その結果、インバータ７８を通じ
てバーンイン信号バーＢＩは論理“ロウ”で出力され
る。このバーンイン信号バーＢＩが、図４に示したデコ
ーダに入力され、すべての行及び列をエネーブルさせる
ことができる。
に示したＮＭＯＳトランジスタ６４が導通し、第１ヒュ
ーズ６０が過電流で切断される。これにより、接続ノー
ド６２が論理“ロウ”に遷移し、したがって、インバー
タ７２の出力信号が論理“ハイ”、インバータ７４の出
力信号が論理“ロウ”になる。このとき、接続ノード８
２は、図２に示したＮＯＲゲート４０、４２の出力信号
が論理“ロウ”で信号ＥＢ２が論理“ロウ”に維持され
て第２ヒューズ８０がつながったままなので、論理“ハ
イ”に維持される。そのためインバータ９２の出力信号
は論理“ロウ”である。そしてインバータ７４、９２の
各論理“ロウ”を受けるＮＯＲゲート７６の出力信号は
論理“ハイ”になり、その結果、インバータ７８を通じ
てバーンイン信号バーＢＩは論理“ロウ”で出力され
る。このバーンイン信号バーＢＩが、図４に示したデコ
ーダに入力され、すべての行及び列をエネーブルさせる
ことができる。
【００２９】すなわち、図４に示すＮＡＮＤゲート１０
０、１０２、インバータ１０４は、アドレスバッファ
（図示着）の出力信号を入力とするプリデコーダを構成
しており、アドレス信号ＡｉＰ、ＡｊＰが両方とも論理
“ハイ”の場合に論理“ロウ”の選択信号ＡＢＣＤバー
ｉを発生して行又は列を選択する。そして、バーンイン
信号バーＢＩが論理“ロウ”で入力されると、選択信号
ＡＢＣＤバーｉはアドレス信号ＡｉＰ、ＡｊＰの状態に
関係なく、常に論理“ロウ”を出力し、すべての行又は
列をエネーブルさせることができる。これにより、一度
にすべてのメモリセルへテストデータを書込むことが可
能となる。
０、１０２、インバータ１０４は、アドレスバッファ
（図示着）の出力信号を入力とするプリデコーダを構成
しており、アドレス信号ＡｉＰ、ＡｊＰが両方とも論理
“ハイ”の場合に論理“ロウ”の選択信号ＡＢＣＤバー
ｉを発生して行又は列を選択する。そして、バーンイン
信号バーＢＩが論理“ロウ”で入力されると、選択信号
ＡＢＣＤバーｉはアドレス信号ＡｉＰ、ＡｊＰの状態に
関係なく、常に論理“ロウ”を出力し、すべての行又は
列をエネーブルさせることができる。これにより、一度
にすべてのメモリセルへテストデータを書込むことが可
能となる。
【００３０】このようにしてバーンインテストを行った
後、ポストバーンインテストへの進行に先立ってテスト
用ではない入力データ、例えば〔１１１１１１１１〕が
印加されると、図２に示したＮＯＲゲート４０、４２に
は
後、ポストバーンインテストへの進行に先立ってテスト
用ではない入力データ、例えば〔１１１１１１１１〕が
印加されると、図２に示したＮＯＲゲート４０、４２に
は
〔００００００００〕が入力されて各出力信号が論理
“ハイ”になる。すると、ＮＡＮＤゲート４４の出力信
号が論理“ロウ”、インバータ４６の出力信号が論理
“ハイ”、ＮＡＮＤゲート４８の出力信号が論理“ロ
ウ”、そしてインバータ５０の出力信号が論理“ハイ”
となるので、ＮＡＮＤゲート５４及びインバータ５６を
通じて信号ＥＢ２は論理“ハイ”で出力される。
“ハイ”になる。すると、ＮＡＮＤゲート４４の出力信
号が論理“ロウ”、インバータ４６の出力信号が論理
“ハイ”、ＮＡＮＤゲート４８の出力信号が論理“ロ
ウ”、そしてインバータ５０の出力信号が論理“ハイ”
となるので、ＮＡＮＤゲート５４及びインバータ５６を
通じて信号ＥＢ２は論理“ハイ”で出力される。
【００３１】論理“ハイ”の信号ＥＢ２により図３に示
した第２ヒューズ８０が切断され、接続ノード８２は論
理“ロウ”になる。したがってインバータ９２の出力信
号が論理“ハイ”となり、ＮＯＲゲート７６の出力信号
は論理“ロウ”となるのでインバータ７８を通じてバー
ンイン信号バーＢＩは論理“ハイ”で出力され、ノーマ
ルモードに復帰する。また、ＮＡＮＤゲート９４への入
力信号がすべて論理“ハイ”になるので、インバータ９
６、９８を通じてバーンイン制御信号ＣＢＩは論理“ロ
ウ”になる。このバーンイン制御信号ＣＢＩは図２に示
したＮＡＮＤゲート３０、４８の入力になるので、結果
的に、バーンイン制御回路１０の再動作は抑止される。
した第２ヒューズ８０が切断され、接続ノード８２は論
理“ロウ”になる。したがってインバータ９２の出力信
号が論理“ハイ”となり、ＮＯＲゲート７６の出力信号
は論理“ロウ”となるのでインバータ７８を通じてバー
ンイン信号バーＢＩは論理“ハイ”で出力され、ノーマ
ルモードに復帰する。また、ＮＡＮＤゲート９４への入
力信号がすべて論理“ハイ”になるので、インバータ９
６、９８を通じてバーンイン制御信号ＣＢＩは論理“ロ
ウ”になる。このバーンイン制御信号ＣＢＩは図２に示
したＮＡＮＤゲート３０、４８の入力になるので、結果
的に、バーンイン制御回路１０の再動作は抑止される。
【００３２】このように、バーンイン制御回路１０を設
けることで、パッケージ状態で容易にバーンインテスト
を遂行できる。そのとき、バーンイン信号バーＢＩによ
りアドレス信号の入力を無視とできるので、すべてのメ
モリセルのバーンインテストを同時に行えることにな
る。
けることで、パッケージ状態で容易にバーンインテスト
を遂行できる。そのとき、バーンイン信号バーＢＩによ
りアドレス信号の入力を無視とできるので、すべてのメ
モリセルのバーンインテストを同時に行えることにな
る。
【００３３】図５は、予備バーンインテストにあるの
か、バーンインテストを経た状態にあるのかを判読する
ためのモード判別回路の実施例を示す回路図である。そ
の構成は次のようなものである。
か、バーンインテストを経た状態にあるのかを判読する
ためのモード判別回路の実施例を示す回路図である。そ
の構成は次のようなものである。
【００３４】このモード判別回路は、パッドＡにドレイ
ン端子及びゲート端子が接続されたＮＭＯＳトランジス
タ１１０と、ＮＭＯＳトランジスタ１１０のソース端子
にドレイン端子及びゲート端子が接続されたＮＭＯＳト
ランジスタ１１２と、ＮＭＯＳトランジスタ１１２のソ
ース端子にドレイン端子及びゲート端子が接続されたＮ
ＭＯＳトランジスタ１１４と、ＮＭＯＳトランジスタ１
１４のソース端子が接続された接続ノード１１６と、接
続ノード１１６にドレイン端子及びゲート端子が接続さ
れたＮＭＯＳトランジスタ１１８と、ＮＭＯＳトランジ
スタ１１８のソース端子とパッドＢとの間にチャネルが
形成され、ゲート端子に制御信号ＳＩＧ−Ａを受けるＮ
ＭＯＳトランジスタ１２０と、接続ノード１１６にドレ
イン端子及びゲート端子が接続されたＮＭＯＳトランジ
スタ１２２と、ＮＭＯＳトランジスタ１２２のソース端
子とパッドＣとの間にチャネルが形成され、ゲート端子
にインバータ１２６を介したバーンイン信号バーＢＩを
受けるＮＭＯＳトランジスタ１２４と、から構成され
る。パッドＡ、Ｂ、Ｃは、チップに形成されたパッド
で、これは、チップに形成した多数のパッド中の３個の
パッドを適当に利用すればよい。また、供給される制御
信号ＳＩＧ−Ａは図３に示したインバータ７４の出力信
号である。
ン端子及びゲート端子が接続されたＮＭＯＳトランジス
タ１１０と、ＮＭＯＳトランジスタ１１０のソース端子
にドレイン端子及びゲート端子が接続されたＮＭＯＳト
ランジスタ１１２と、ＮＭＯＳトランジスタ１１２のソ
ース端子にドレイン端子及びゲート端子が接続されたＮ
ＭＯＳトランジスタ１１４と、ＮＭＯＳトランジスタ１
１４のソース端子が接続された接続ノード１１６と、接
続ノード１１６にドレイン端子及びゲート端子が接続さ
れたＮＭＯＳトランジスタ１１８と、ＮＭＯＳトランジ
スタ１１８のソース端子とパッドＢとの間にチャネルが
形成され、ゲート端子に制御信号ＳＩＧ−Ａを受けるＮ
ＭＯＳトランジスタ１２０と、接続ノード１１６にドレ
イン端子及びゲート端子が接続されたＮＭＯＳトランジ
スタ１２２と、ＮＭＯＳトランジスタ１２２のソース端
子とパッドＣとの間にチャネルが形成され、ゲート端子
にインバータ１２６を介したバーンイン信号バーＢＩを
受けるＮＭＯＳトランジスタ１２４と、から構成され
る。パッドＡ、Ｂ、Ｃは、チップに形成されたパッド
で、これは、チップに形成した多数のパッド中の３個の
パッドを適当に利用すればよい。また、供給される制御
信号ＳＩＧ−Ａは図３に示したインバータ７４の出力信
号である。
【００３５】このような構成によれば、ＮＭＯＳトラン
ジスタ１１０〜１１８、１２２（これらＮＭＯＳトラン
ジスタはダイオードとして動作する）を通じる電流を検
査することで予備バーンインテスト、バーンインテス
ト、ポストバーンインテストのいずれであるかを判別で
きる。例えば、バーンインテスト前の第１ヒューズ６０
がつながれた状態にある場合は制御信号ＳＩＧ−Ａが論
理“ハイ”で入力されるので、ＮＭＯＳトランジスタ１
２０が導通し、ピンからピンへの漏洩電流（leakage c
urrent）、すなわちパッドＢを接地電圧ＧＮＤとすると
共にパッドＡを所定の電圧とすることでパッドＡからパ
ッドＢへの漏洩電流が発生し、これを検出することで予
備バーンインテストを判別できる。また、バーンインテ
ストにある場合はバーンイン信号バーＢＩが論理“ロ
ウ”になるので、ＮＭＯＳトランジスタ１２４が導通
し、パッドＣを接地電圧ＧＮＤとすると共にパッドＡを
所定の電圧とすることでパッドＡからパッドＣへの漏洩
電流が発生し、これを検出することでバーンインテスト
を判別できる。そして、バーンインテストの後には、Ｎ
ＭＯＳトランジスタ１２０、１２４がＯＦＦとなるの
で、漏洩電流はなくなり、ポストバーンインテストを判
別できる。
ジスタ１１０〜１１８、１２２（これらＮＭＯＳトラン
ジスタはダイオードとして動作する）を通じる電流を検
査することで予備バーンインテスト、バーンインテス
ト、ポストバーンインテストのいずれであるかを判別で
きる。例えば、バーンインテスト前の第１ヒューズ６０
がつながれた状態にある場合は制御信号ＳＩＧ−Ａが論
理“ハイ”で入力されるので、ＮＭＯＳトランジスタ１
２０が導通し、ピンからピンへの漏洩電流（leakage c
urrent）、すなわちパッドＢを接地電圧ＧＮＤとすると
共にパッドＡを所定の電圧とすることでパッドＡからパ
ッドＢへの漏洩電流が発生し、これを検出することで予
備バーンインテストを判別できる。また、バーンインテ
ストにある場合はバーンイン信号バーＢＩが論理“ロ
ウ”になるので、ＮＭＯＳトランジスタ１２４が導通
し、パッドＣを接地電圧ＧＮＤとすると共にパッドＡを
所定の電圧とすることでパッドＡからパッドＣへの漏洩
電流が発生し、これを検出することでバーンインテスト
を判別できる。そして、バーンインテストの後には、Ｎ
ＭＯＳトランジスタ１２０、１２４がＯＦＦとなるの
で、漏洩電流はなくなり、ポストバーンインテストを判
別できる。
【００３６】以上の実施例は本発明の最適な例である
が、当該技術分野で通常の知識を有する者ならば、信号
論理やデバイス特性等を考慮して変形を加えることも可
能であることは当然理解できよう。また、ピン数が８個
の場合を例にあげて説明したが、これに限らられるもの
ではないことも容易に理解できよう。さらに、バーンイ
ン信号バーＢＩを全デコーダに入力してすべてのメモリ
セルでバーンインテストを同時に遂行する場合を説明し
ているが、バーンイン制御回路を複数設けると共にテス
ト用入力データを複数設定しておいて、適宜デコーダを
制御するようにして所定数ずつのメモリセルを検査して
いくようにもできる。
が、当該技術分野で通常の知識を有する者ならば、信号
論理やデバイス特性等を考慮して変形を加えることも可
能であることは当然理解できよう。また、ピン数が８個
の場合を例にあげて説明したが、これに限らられるもの
ではないことも容易に理解できよう。さらに、バーンイ
ン信号バーＢＩを全デコーダに入力してすべてのメモリ
セルでバーンインテストを同時に遂行する場合を説明し
ているが、バーンイン制御回路を複数設けると共にテス
ト用入力データを複数設定しておいて、適宜デコーダを
制御するようにして所定数ずつのメモリセルを検査して
いくようにもできる。
【００３７】
【発明の効果】以上述べてきたように本発明によれば、
テスト用データの入力だけという簡単な手順でパッケー
ジ後のバーンインテストを可能としたうえに、ＳＲＡＭ
系のメモリでもバーンインテストですべてのメモリセル
の同時テストが可能となるので、ウェーハ状態でのテス
トのように別途の高額な装置を容易せずともよくコスト
ダウンにつながり、また、テスト時間を大幅に減少させ
られるという効果がある。
テスト用データの入力だけという簡単な手順でパッケー
ジ後のバーンインテストを可能としたうえに、ＳＲＡＭ
系のメモリでもバーンインテストですべてのメモリセル
の同時テストが可能となるので、ウェーハ状態でのテス
トのように別途の高額な装置を容易せずともよくコスト
ダウンにつながり、また、テスト時間を大幅に減少させ
られるという効果がある。
【図１】本発明に係る半導体メモリ装置の概略構成を示
すブロック図。
すブロック図。
【図２】バーンイン制御回路の入力スイッチング部の構
成例を示す回路図。
成例を示す回路図。
【図３】バーンイン制御回路のバーンイン制御部の構成
例を示す回路図。
例を示す回路図。
【図４】バーンイン信号により制御されるデコーダの一
例を示す回路図。
例を示す回路図。
【図５】テストモード判別のためのモード判読回路の例
を示す回路図。
を示す回路図。
１０ バーンイン制御回路 ２０ バーンインモードエネーブル部 ５８ ノーマルモードエネーブル部 ７９ バーンイン信号発生部 ９９ バーンイン制御信号発生部 ＢＩ バーンイン信号 ＣＢＩ バーンイン制御信号 ＥＢ１ バーンインモードエネーブル信号 ＥＢ２ ノーマルモードエネーブル信号
Claims (25)
- 【請求項１】 行及び列デコーダに提供されるアドレス
信号に応答してアクセスされる多数のメモリセルを含ん
だメモリセルアレイを有する半導体メモリ装置におい
て、 メモリセルアレイの列とデータ入出力ピンとの間に設け
られ、読出及び書込の制御信号に応答して、メモリセル
アレイから提供されたデータをデータ入出力ピンにに伝
送し、またバーンインテストでデータ入出力ピンから提
供されるテスト用データをメモリセルアレイに伝送する
Ｉ／Ｏ制御回路と、Ｉ／Ｏ制御回路に提供する書込エネ
ーブル信号に伴って書込バーンイン信号を発生する読出
／書込制御回路と、Ｉ／Ｏ制御回路からテスト用データ
及び読出／書込制御回路から書込バーンイン信号を受
け、これらに基づいて行及び列デコーダにバーンイン信
号を供給することによりパッケージ後のバーンインテス
トを可能とするバーンイン制御回路と、を備えたことを
特徴とする半導体メモリ装置。 - 【請求項２】 バーンイン制御回路はバーンイン信号を
すべての行及び列デコーダに供給するようにされ、バー
ンインテストでメモリセルアレイのすべてのメモリセル
のバーンインテストが同時に行われるようになっている
請求項１記載の半導体メモリ装置。 - 【請求項３】 バーンイン制御回路は、Ｉ／Ｏ制御回路
を通じて供給されるテスト用データを受けてこれに応じ
た出力信号を、読出／書込制御回路の書込バーンイン信
号に応答して出力する入力スイッチング部と、入力スイ
ッチング部の出力信号に応じて切断可能とされたヒュー
ズをもち、該ヒューズの切断によりバーンイン信号を発
生するバーンイン制御部と、からなる請求項１記載の半
導体メモリ装置。 - 【請求項４】 多数のメモリセルを行と列方向に配列し
たメモリセルアレイと、メモリセルアレイの行を選択す
る行デコーダと、メモリセルアレイの列を選択する列デ
コーダと、データ入出力ピンとメモリセルアレイの列と
の間に設けられ、データ入出力ピンを通じて入出力され
るデータの伝送を行うＩ／Ｏ制御回路と、メモリセルア
レイに対するデータ入出力を制御するための読出及び書
込の制御信号をＩ／Ｏ制御回路に供給する読出／書込制
御回路と、を備えた半導体メモリ装置において、 Ｉ／Ｏ制御回路を通じて供給されるデータを受けてこれ
に応じたバーンインモードエネーブル信号を、読出／書
込制御回路から書込エネーブル信号を基に提供される書
込バーンイン信号に応答して出力するバーンインモード
エネーブル部と、Ｉ／Ｏ制御回路を通じて供給されるデ
ータを受けてこれに応じたノーマルモードエネーブル信
号を、書込バーンイン信号に応答して出力するノーマル
モードエネーブル部と、バーンインモードエネーブル信
号に応じて切断される第１ヒューズをもち、この第１ヒ
ューズの切断によりバーンイン信号を発生して行デコー
ダ及び列デコーダに供給するバーンイン信号発生部と、
ノーマルモードエネーブル信号に応じて切断される第２
ヒューズをもち、この第２ヒューズの状態に応じてバー
ンイン制御信号を発生してバーンインモードエネーブル
部及びノーマルモードエネーブル部に供給するバーンイ
ン制御信号発生部と、を備えることを特徴とする半導体
メモリ装置。 - 【請求項５】 バーンイン信号発生部はバーンイン信号
をすべての行デコーダ及び列デコーダに供給するように
され、バーンインテストでメモリセルアレイのすべての
メモリセルのバーンインテストが同時に行われるように
なっている請求項４記載の半導体メモリ装置。 - 【請求項６】 第１ヒューズがバーンインモードエネー
ブル信号により切断されるときにバーンインテストが行
われ、第２ヒューズがノーマルエネーブル信号により切
断されるときにノーマルモードに進行するようになって
いる請求項４記載の半導体メモリ装置。 - 【請求項７】 第１ヒューズ及び第２ヒューズが切断さ
れないときもノーマルモードに進行する請求項６記載の
半導体メモリ装置。 - 【請求項８】 バーンインモードエネーブル部は、入力
されるデータのうちのいずれかを入力とする第１ＮＯＲ
ゲートと、残りのデータを入力とする第２ＮＯＲゲート
と、書込バーンイン信号及び第１、第２ＮＯＲゲートの
各出力信号を入力とする第１ＮＡＮＤゲートと、第１Ｎ
ＡＮＤゲートの出力信号を反転する第１インバータと、
バーンイン制御信号及び第１インバータの出力信号を入
力とする第２ＮＡＮＤゲートと、第２ＮＡＮＤゲートの
出力信号を反転する第２インバータと、第２インバータ
の出力信号を遅延させる遅延回路と、第２インバータの
出力信号及び遅延回路の出力信号を入力とする第３ＮＡ
ＮＤゲートと、第３ＮＡＮＤゲートの出力信号を反転し
てバーンインモードエネーブル信号として出力する第３
インバータと、から構成される請求項４記載の半導体メ
モリ装置。 - 【請求項９】 ノーマルモードエネーブル部は、入力さ
れるデータのうちのいずれかを入力とする第１ＮＯＲゲ
ートと、残りのデータを入力とする第２ＮＯＲゲート
と、書込バーンイン信号及び第１、第２ＮＯＲゲートの
各出力信号を入力とする第１ＮＡＮＤゲートと、第１Ｎ
ＡＮＤゲートの出力信号を反転する第１インバータと、
バーンイン制御信号及び第１インバータの出力信号を入
力とする第２ＮＡＮＤゲートと、第２ＮＡＮＤゲートの
出力信号を反転する第２インバータと、第２インバータ
の出力信号を遅延させる遅延回路と、第２インバータの
出力信号及び遅延回路の出力信号を入力とする第３ＮＡ
ＮＤゲートと、第３ＮＡＮＤゲートの出力信号を反転し
てノーマルモードエネーブル信号として出力する第３イ
ンバータと、から構成される請求項４記載の半導体メモ
リ装置。 - 【請求項１０】 バーンイン信号発生部は、電源電圧端
と第１接続ノードとの間に設けられた第１ヒューズと、
第１接続ノードと接地電源端との間にチャネルが接続さ
れ、ゲート端子にバーンインモードエネーブル信号を受
ける第１トランジスタと、第１接続ノードの信号を反転
する第１インバータと、第１接続ノードと接地電圧端と
の間にチャネルが接続され、ゲート端子に第１インバー
タの出力信号を受ける第２トランジスタと、第１インバ
ータの出力信号を反転する第２インバータと、第２イン
バータの出力信号を１つの入力とするＮＯＲゲートと、
該ＮＯＲゲートの出力信号を反転してバーンイン信号と
して出力する第３インバータと、から構成される請求項
４記載の半導体メモリ装置。 - 【請求項１１】 バーンイン制御信号発生部は、電源電
圧端と第２接続ノードとの間に設けられた第２ヒューズ
と、第２接続ノードと接地電源端との間にチャネルが接
続され、ゲート端子にノーマルモードエネーブル信号を
受ける第３トランジスタと、第２接続ノードの信号を反
転してバーンイン制御部のＮＯＲゲートのもう１つの入
力として出力する第４インバータと、第２接続ノードと
接地電圧端との間にチャネルが接続され、ゲート端子に
第４インバータの出力信号を受ける第４トランジスタ
と、第４インバータの出力信号及びバーンイン信号発生
部の第１インバータの出力信号を入力とするＮＡＮＤゲ
ートと、該ＮＡＮＤゲートの出力信号を受けてバーンイ
ン制御信号として出力する２つのインバータと、から構
成される請求項１０記載の半導体メモリ装置。 - 【請求項１２】 多数のメモリセルを行と列方向に配列
したメモリセルアレイと、メモリセルアレイの行を選択
する行デコーダと、メモリセルアレイの列を選択する列
デコーダと、データ入出力ピンとメモリセルアレイの列
との間に設けられ、データ入出力ピンを通じて入出力さ
れるデータの伝送を行うＩ／Ｏ制御回路と、メモリセル
アレイに対するデータ入出力を制御するための読出及び
書込の制御信号をＩ／Ｏ制御回路に供給する読出／書込
制御回路と、を備えた半導体メモリ装置において、 Ｉ／Ｏ制御回路を通じて供給されるデータを受けてこれ
に応じた出力信号を、読出／書込制御回路の出力信号に
応じて出力する入力スイッチング部と、入力スイッチン
グ部の出力信号に応じて切断されるヒューズをもち、ヒ
ューズ状態に応じてバーンインを制御する信号を発生す
るバーンイン制御部と、を有してなるバーンイン制御回
路、及び、第１パッドと第２パッドとの間に電流経路を
形成する第１ダイオード群及びその電流経路をバーンイ
ン制御回路から提供される信号に応じて開閉する第１ス
イッチと、第１パッドと第３パッドとの間に電流経路を
形成する第２ダイオード群及びその電流経路をバーンイ
ン制御回路から提供される信号に応じて開閉する第２ス
イッチと、からなり、各パッド間の漏洩電流によりバー
ンインモードを判別するモード判別回路を備えることを
特徴とする半導体メモリ装置。 - 【請求項１３】 バーンイン制御回路はバーンインを制
御する信号をすべての行デコーダ及び列デコーダに供給
するようにされ、バーンインテストでメモリセルアレイ
のすべてのメモリセルのバーンインテストが同時に行わ
れるようになっている請求項１２記載の半導体メモリ装
置。 - 【請求項１４】 入力スイッチング部は、Ｉ／Ｏ制御回
路を通じて供給されるデータを受けてこれに応じたバー
ンインモードエネーブル信号を、読出／書込制御回路の
出力信号に応答して出力するバーンインモードエネーブ
ル部と、Ｉ／Ｏ制御回路を通じて供給されるデータを受
けてこれに応じたノーマルモードエネーブル信号を、読
出／書込制御回路の出力信号に応答して出力するノーマ
ルモードエネーブル部と、から構成される請求項１２記
載の半導体メモリ装置。 - 【請求項１５】 バーンイン制御部は、バーンインモー
ドエネーブル信号に応じて切断される第１ヒューズをも
ち、この第１ヒューズの切断によりバーンイン信号を発
生して行デコーダ及び列デコーダに供給するバーンイン
信号発生部と、ノーマルモードエネーブル信号に応じて
切断される第２ヒューズをもち、この第２ヒューズの状
態に応じてバーンイン制御信号を発生してバーンインモ
ードエネーブル部及びノーマルモードエネーブル部に供
給するバーンイン制御信号発生部と、から構成される請
求項１４記載の半導体メモリ装置。 - 【請求項１６】 第１ダイオード群及び第２ダイオード
を、直列接続した多数のＮＭＯＳトランジスタで構成し
た請求項１２記載の半導体メモリ装置。 - 【請求項１７】 多数のメモリセルを行と列方向に配列
したメモリセルアレイと、メモリセルアレイの行を選択
する行デコーダと、メモリセルアレイの列を選択する列
デコーダと、データ入出力ピンとメモリセルアレイの列
との間に設けられ、データ入出力ピンを通じて入出力さ
れるデータの伝送を行うＩ／Ｏ制御回路と、メモリセル
アレイに対するデータの入出力を制御するための読出及
び書込の制御信号をＩ／Ｏ制御回路に供給する読出／書
込制御回路と、を有する半導体メモリ装置のバーンイン
テスト方法において、 Ｉ／Ｏ制御回路を通じて供給されるデータをバーンイン
モードエネーブル部で受け、これに応じてバーンインモ
ードエネーブル信号を発生し、そして読出／書込制御回
路の出力信号に応答して出力する第１過程と、Ｉ／Ｏ制
御回路を通じて供給されるデータをノーマルモードエネ
ーブル部で受け、これに応じてノーマルモードエネーブ
ル信号を発生し、そして読出／書込制御回路の出力信号
に応答して出力する第２過程と、バーンイン信号発生部
に設けた第１ヒューズをバーンインモードエネーブル信
号に応じて切断することでバーンイン信号を発生し、行
デコーダ及び列デコーダに供給する第３過程と、バーン
イン制御信号発生部に設けた第２ヒューズをノーマルモ
ードエネーブル信号に応じて切断することでバーンイン
制御信号を発生し、バーンインモードエネーブル部及び
ノーマルモードエネーブル部に供給する第４過程と、を
含み、パッケージ後にバーンインテストを遂行するよう
にしたことを特徴とするバーンインテスト方法。 - 【請求項１８】 バーンイン信号発生部で発生したバー
ンイン信号をすべての行デコーダ及び列デコーダに供給
してすべてのメモリセルのバーンインテストを同時に行
うようにした請求項１７記載のバーンインテスト方法。 - 【請求項１９】 バーンインモードエネーブル信号に応
じて第１ヒューズを切断することでバーンインテストを
行い、ノーマルモードエネーブル信号に応じて第２ヒュ
ーズを切断することでノーマルモードを行うようにした
請求項１７記載のバーンインテスト方法。 - 【請求項２０】 第１ヒューズ及び第２ヒューズを切断
しないときにもノーマルモードを行うようにした請求項
１９記載のバーンインテスト方法。 - 【請求項２１】 多数のメモリセルを行と列方向に配列
したメモリセルアレイと、メモリセルアレイの行を選択
する行デコーダと、メモリセルアレイの列を選択する列
デコーダと、データ入出力ピンとメモリセルアレイの列
との間に設けられ、データ入出力ピンを通じて入出力さ
れるデータの伝送を行うＩ／Ｏ制御回路と、メモリセル
アレイに対するデータ入出力を制御するための読出及び
書込の制御信号をＩ／Ｏ制御回路に供給する読出／書込
制御回路と、を有する半導体メモリ装置のバーンインテ
スト方法において、 Ｉ／Ｏ制御回路を通じて供給されるデータをバーンイン
モードエネーブル部で受け、これに応じてバーンインモ
ードエネーブル信号を発生し、そして読出／書込制御回
路の出力信号に応答して出力する第１過程と、Ｉ／Ｏ制
御回路を通じて供給されるデータをノーマルモードエネ
ーブル部で受け、これに応じてノーマルモードエネーブ
ル信号を発生し、そして読出／書込制御回路の出力信号
に応答して出力する第２過程と、バーンイン信号発生部
に設けた第１ヒューズをバーンインモードエネーブル信
号に応じて切断することでバーンイン信号を発生し、行
デコーダ及び列デコーダに供給する第３過程と、バーン
イン制御信号発生部に設けた第２ヒューズをノーマルモ
ードエネーブル信号に応じて切断することでバーンイン
制御信号を発生し、バーンインモードエネーブル部及び
ノーマルモードエネーブル部に供給する第４過程と、第
１パッドと第２パッドとの間に、第１ダイオード群及び
バーンイン信号発生部の制御を受けるスイッチにより電
流経路を形成し、さらに、第１パッドと第３パッドとの
間に、第２ダイオード群及びバーンイン信号発生部の制
御を受けるスイッチにより電流経路を形成し、そして各
パッド間に電圧を加えて漏洩電流の発生を検査してバー
ンインモードを判別する第５過程と、含んでなることを
特徴とするバーンインテスト方法。 - 【請求項２２】 バーンイン信号発生部で発生したバー
ンイン信号をすべての行デコーダ及び列デコーダに供給
してすべてのメモリセルのバーンインテストを同時に行
うようにした請求項２１記載のバーンインテスト方法。 - 【請求項２３】 バーンインモードエネーブル信号に応
じて第１ヒューズを切断することでバーンインテストを
行い、ノーマルモードエネーブル信号に応じて第２ヒュ
ーズを切断することでノーマルモードを行うようにした
請求項２１記載のバーンインテスト方法。 - 【請求項２４】 第１ヒューズ及び第２ヒューズを切断
しないときにもノーマルモードを行うようにした請求項
２３記載のバーンインテスト方法。 - 【請求項２５】 パッケージ後のバーンインテストを可
能とするための半導体メモリ装置のバーンイン制御回路
であって、 入力データがテスト用であるかどうかを判別してテスト
用であった場合に、書込エネーブル信号に伴って発生さ
れる書込バーンイン信号に応答してバーンインテストモ
ードエネーブル信号を発生するバーンインテストモード
エネーブル部と、入力データがテスト用であるかどうか
を判別してテスト用でなかった場合に、書込バーンイン
信号に応答してノーマルモードエネーブル信号を発生す
るノーマルモードエネーブル部と、からなる入力スイッ
チング部、及び、バーンインテストモードエネーブル信
号の発生により切断されるヒューズをもち、該ヒューズ
が切断されたときにバーンイン信号を発生して行及び列
デコーダへ供給しアドレス信号の入力を無視させるバー
ンイン信号発生部と、ノーマルモードエネーブル信号の
発生により切断されるヒューズをもち、該ヒューズが切
断されたときにバーンイン信号の発生を抑止すると共に
バーンイン制御信号を発生して入力スイッチング部に供
給し入力スイッチング部の動作を抑止するバーンイン制
御信号発生部と、からなるバーンイン制御部を備えてな
ることを特徴とするバーンイン制御回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930025324A KR970010658B1 (ko) | 1993-11-26 | 1993-11-26 | 번-인회로를 가지는 반도체메모리장치 및 그 번-인방법 |
| KR1993P25324 | 1993-11-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07201200A true JPH07201200A (ja) | 1995-08-04 |
| JP3645296B2 JP3645296B2 (ja) | 2005-05-11 |
Family
ID=19368969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29351294A Expired - Lifetime JP3645296B2 (ja) | 1993-11-26 | 1994-11-28 | 半導体メモリ装置のバーンイン制御回路とそれを利用したバーンインテスト方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5471429A (ja) |
| JP (1) | JP3645296B2 (ja) |
| KR (1) | KR970010658B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102436931B1 (ko) * | 2021-10-20 | 2022-08-25 | 한국전기연구원 | 반도체 소자 신뢰성 시험장치 및 그의 구동방법 |
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|---|---|---|---|---|
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| KR0172399B1 (ko) * | 1995-09-19 | 1999-03-30 | 김광호 | 과전류를 방지하기 위한 번-인 단축회로를 내장한 반도체 메모리 장치 |
| JPH09147599A (ja) * | 1995-11-28 | 1997-06-06 | Mitsubishi Electric Corp | 半導体記憶装置 |
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| KR100287191B1 (ko) * | 1999-04-07 | 2001-04-16 | 윤종용 | 웨이퍼 번인시 워드라인들을 충분히 구동시키는 반도체 메모리장치 |
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| KR100380344B1 (ko) * | 2000-08-09 | 2003-04-14 | 삼성전자주식회사 | 패키지 번인 테스트가 가능한 반도체 장치 및 패키지 번인테스트방법 |
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| KR100402103B1 (ko) * | 2001-09-20 | 2003-10-17 | 주식회사 하이닉스반도체 | 웨이퍼 번-인 테스트 모드 및 웨이퍼 테스트 모드 회로 |
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| KR100618696B1 (ko) * | 2004-04-28 | 2006-09-08 | 주식회사 하이닉스반도체 | 인식 정보를 갖는 메모리 장치 |
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| US20090099828A1 (en) * | 2007-10-12 | 2009-04-16 | Igor Arsovski | Device Threshold Calibration Through State Dependent Burnin |
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| US8558591B1 (en) | 2012-09-28 | 2013-10-15 | Freescale Semiconductor, Inc. | Phase locked loop with power supply control |
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Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4380805A (en) * | 1980-09-08 | 1983-04-19 | Mostek Corporation | Tape burn-in circuit |
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1993
- 1993-11-26 KR KR1019930025324A patent/KR970010658B1/ko not_active IP Right Cessation
-
1994
- 1994-11-28 US US08/348,180 patent/US5471429A/en not_active Expired - Lifetime
- 1994-11-28 JP JP29351294A patent/JP3645296B2/ja not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| KR970010658B1 (ko) | 1997-06-30 |
| JP3645296B2 (ja) | 2005-05-11 |
| KR950015694A (ko) | 1995-06-17 |
| US5471429A (en) | 1995-11-28 |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040714 |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040824 |
|
| RD03 | Notification of appointment of power of attorney |
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| RD04 | Notification of resignation of power of attorney |
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|
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080210 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090210 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100210 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110210 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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