JPH08221978A

JPH08221978A - 半導体記憶装置

Info

Publication number: JPH08221978A
Application number: JP7023730A
Authority: JP
Inventors: Takeshi Sakata; 健阪田; Miki Takeuchi; 幹竹内; Shinji Horiguchi; 真志堀口; Yoshinobu Nakagome; 儀延中込; Hitoshi Tanaka; 田中　　均
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Priority date: 1995-02-13
Filing date: 1995-02-13
Publication date: 1996-08-30

Abstract

(57)【要約】【目的】カラム選択線（ＹＳ）を切り替える際の不要
なタイミングマージンを除去して、サイクル時間を高速
化する。【構成】外部クロック（ＣＬＫ）に同期して入力バッ
ファ（ＤＩＢ），出力バッファ（ＤＯＢ）などを制御す
るタイミング制御回路（ＴＧ）に加え、Ｙデコーダ（Ｙ
ＤＥＣ）に入力するＹアドレスをＣＬＫと非同期に切り
替えるためのタイミング制御回路（ＹＴＧ）を設ける。【効果】ＹＳは非同期に駆動されるため、複数のアド
レス線が同時に切り替わる場合のタイミングマージンを
確保したまま、不要なタイミングマージンを除去でき
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に関す
る。特に、外部クロックに同期して動作する同期式ダイ
ナミックランダムアクセスメモリ（ＤＲＡＭ）に関す
る。

【０００２】

【従来の技術】外部からのクロック信号に同期してデー
タの入出力を行う同期式メモリが、高データレートが得
られる方式として注目されている。その代表的なもの
は、シンクロナスＤＲＡＭと呼ばれる同期式ダイナミッ
クランダムアクセスメモリである。そのクロックサイク
ル時間はカラム系回路のサイクル時間で定まっている。

【０００３】図３に、従来の同期式ＤＲＡＭのカラム系
回路の構成例を示す。この構成では、タイミング制御回
路ＴＧｃが、外部クロック信号ＣＬＫに同期した制御信
号を発生し、他の回路を制御する。同図において、ＹＡ
Ｂｃはアドレスバッファ、ＹＡＣｃはアドレスカウン
タ、ＹＰＤｃはＹアドレスプリデコーダ、ＹＤＥＣはＹ
デコーダである。ＳＭＡはサブメモリセルアレーであ
り、この図では簡単のため一つずつしか示していない
が、ワード線ＷＬとデータ線対ＤＬｔ，ＤＬｂがそれぞ
れ複数設けられ、その所望の交点にメモリセルＭＣが多
数配置されている。ＳＡＢはセンスアンプブロックで、
サブメモリセルアレーに対応して設けられ、複数のセン
スアンプＳＡや入出力ゲートＩＯＧなどがデータ線対Ｄ
Ｌｔ，ＤＬｂに接続されている。この図では、簡単のた
め、プリチャージ回路などは省略している。ＤＩＣｃは
入力回路、ＤＯＣｃは出力回路である。

【０００４】カラム系の動作は、ロウ系のアクティベイ
ト動作が終了した状態で行われる。すなわち、あるワー
ド線ＷＬがワード線電圧ＶＣＨに駆動されてメモリセル
ＭＣが選択され、センスアンプ駆動線ＣＳＮ，ＣＳＰが
それぞれローレベルＶＳＳ，ハイレベルＶＣＣとなっ
て、データ線対ＤＬｔ，ＤＬｂに現れた信号がセンスア
ンプＳＡにより増幅された状態である。外部からの制御
信号（図では省略）がクロックＣＬＫに同期して取り込
まれ、タイミング制御回路ＴＧｃが制御信号を発生し、
ＹアドレスバッファＹＡＢｃが外部アドレスＡを取り込
む。そのＹアドレスを初期値としてＹアドレスカウンタ
ＹＡＣｃが動作し、アドレスを出力する。バースト動作
では、ＹアドレスカウンタＹＡＣｃにより、クロックに
同期して順次Ｙアドレスが切り換えられる。このアドレ
ス信号をＹプリデコーダＹＰＤｃによりプリデコードし
たアドレス信号ＡＹが、ＹデコーダＹＤＥＣに入力され
る。さらにＡＹをＹデコーダＹＤＥＣでデコードして、
そのアドレスのカラム選択線ＹＳを駆動する。カラム選
択線ＹＳで選択された入出力ゲートＩＯＧによりセンス
アンプＳＡが入出力線対ＩＯｔ，ＩＯｂに接続される。
入出力線対ＩＯｔ，ＩＯｂを通じて、センスアンプＳＡ
と入力回路ＤＩＣｃあるいは出力回路ＤＯＣｃとのデー
タの授受を行い、入力データＤｉｎの書込みあるいは出
力データＤｏｕｔの読み出しを行う。

【０００５】ＹデコーダＹＤＥＣの構成例を図４に示
す。これは、１０２４本のカラム選択線ＹＳ₀〜ＹＳ
₁₀₂₃から１本を選ぶデコーダの例で、ＹプリデコーダＹ
ＰＤｃによりプリデコードされたアドレス信号ＡＹ８０
〜ＡＹ８３，ＡＹ６０〜ＡＹ６３，ＡＹ４０〜ＡＹ４
３，ＡＹ２０〜ＡＹ２３，ＡＹ００〜ＡＹ０３をデコー
ドする。ＡＹ８０〜ＡＹ８３とＡＹ６０〜ＡＹ６３のそ
れぞれ一つずつのＡＮＤをとり、１６個のブロックＹＤ
Ａ₀〜ＹＤＡ₁₅から１個を選択する。選択されたブロッ
ク（図ではＹＤＡ₁₅）内で、ＡＹ４０〜ＡＹ４３とＡＹ
２０〜ＡＹ２３のそれぞれ一つずつのＡＮＤをとり、１
６個のサブブロックＹＤＢ₀〜ＹＤＢ₁₅から１個を選択
する。さらに、選択されたサブブロック内（図ではＹＤ
Ｂ₁₅）で、ＡＹ００〜ＡＹ０３の一つにより、１本のカ
ラム選択線（例えばＹＳ₁₀₂₀〜ＹＳ₁₀₂₃のいずれか）が
選ばれる。

【０００６】

【発明が解決しようとする課題】バースト動作のサイク
ル時間を高速化する際に、カラム選択線の切り換え時の
タイミングマージンが阻害要因となる。これは、複数の
アドレス線を同時に切り換える際に、無関係なカラム選
択線が誤選択されないようにするためである。図５に、
カラム選択線を切り換える際のタイミングの例を示す。
簡単のため、プリデコードされたアドレス信号のうち、
ＡＹ８０〜ＡＹ８３とＡＹ００〜ＡＹ０３だけを示す。
実線はＹプリデコーダＹＰＤｃの近端、破線は遠端を示
している。図４に示したように、ＡＹ００〜ＡＹ０３の
配線は、接続されるＮＡＮＤゲートが多いため、配線遅
延が大きい。そのため、ＡＹ８０〜ＡＹ８３とＡＹ００
〜ＡＹ０３とではスキューが大きい。さらに、カラム選
択線ＹＳまでのゲート段数が異なり、ゲート遅延が異な
る。したがって、ＡＹ８０〜ＡＹ８３とＡＹ００〜ＡＹ
０３とで、ＹプリデコーダＹＰＤｃからカラム選択線Ｙ
Ｓまでの遅延時間を揃えるのは困難である。そのため、
ＡＹ８０〜ＡＹ８３とＡＹ００〜ＡＹ０３との両者が切
り換わる場合に、誤選択を防ぐため、アドレス信号の立
ち上がりを立ち下がりよりも遅らせて、タイミングマー
ジンを確保しなければならない。しかも、メモリの高集
積大容量化に伴い、カラムデコーダ内のアドレス線の遅
延時間が大きくなるので、このタイミングマージンを大
きくしなければならない。アドレス信号はクロックＣＬ
Ｋに同期して切り換えるので、バースト間でAHとALの両
者を切り換える場合に合わせ、バースト内でALだけを切
り換える場合にも、同じ時間だけタイミングマージンを
とる。

【０００７】これまでに発表されている同期式ＤＲＡＭ
では、最小クロックサイクル時間の短縮のために、パイ
プライン方式とプリフェッチ方式の少なくてもいずれか
一方が用いられている。パイプライン方式の同期式ＤＲ
ＡＭについては、例えばIEEEJournal of Solid-State C
ircuits, vol. 29, no. 4, pp. 426-431, Apr. 1994に
述べられている。パイプライン方式でも、カラムデコー
ダ出力からメインアンプの出力までの間は、ラッチを挿
入することができないため、分割できない。プリフェッ
チ方式の同期式ＤＲＡＭについては、例えばIEEE Journ
al of Solid-State Circuits, vol. 29, no. 4, pp. 52
9-533, Apr. 1994に述べられている。プリフェッチ方式
により、同時にリード／ライトするデータを増やすため
には、それに見合って入出力線対やメインアンプなどを
増やさなければならないため、エリアペナルティが大き
い。したがって、これらに加え新たな方式によりサイク
ルを高速化することが望まれる。

【０００８】

【課題を解決するための手段】上記目的を達成するため
の本発明の特徴は、複数のワード線と、上記複数のワー
ド線と交差して配置された複数のデータ線と、上記複数
のワード線と上記複数のデータ線の所望の交点に配置さ
れた多数のメモリセルと、上記複数のデータ線に接続さ
れ上記メモリセルから上記データ線に読み出された信号
を増幅するための複数のセンスアンプと、上記複数のセ
ンスアンプとの信号の授受を行うための入出力線と、上
記複数のセンスアンプを選択するカラム選択線と、上記
カラム選択線を選択するＹデコーダを有し、外部からク
ロック信号が入力され、上記クロック信号に同期して外
部とのデータの授受を行う半導体記憶装置において、上
記Ｙデコーダ内のアドレス信号線が一組しか切り換わら
ない場合の不要なタイミングマージンを除去することに
ある。そのために、以下の手法の少なくともいずれか一
つを行う。

【０００９】第１の手法：クロック信号と非同期なタイ
ミング制御を行うＹ系タイミング制御回路を設けてＹデ
コーダ内のアドレス信号線の切り換えを行い、上記アド
レス信号線が一組しか切り換わらない場合のタイミング
マージンを除去する。

【００１０】第２の手法：上記Ｙデコーダを複数設け、
各Ｙデコーダに応じてローカルタイミング制御回路を設
け、ローカルタイミング制御回路はそれぞれ独立に非同
期なタイミング制御を行い、上記アドレス信号線が一組
しか切り換わらない場合のタイミングマージンを除去す
る。

【００１１】第３の手法：アドレス信号を変換すること
により、バースト動作において上記アドレス信号線が一
組しか切り換わらないようにして、タイミングマージン
を除去する。

【００１２】第４の手法：アドレス信号を変換すること
により、バースト動作において上記アドレス信号線の複
数組切り換わる場合を低減し、上記アドレス信号線の複
数組が切り換わる場合にはタイミングマージンをとり、
一組しか切り換わらない場合にはタイミングマージンを
除去する。

【００１３】

【作用】第１から第４の手法の少なくともいずれか一つ
を行うことにより、バースト動作において無関係なカラ
ム選択線が選択される誤動作を招くこと無く、不要なタ
イミングマージンを除去できる。その結果、バースト動
作のサイクルを高速化して最小クロックサイクル時間を
短縮できる。

【００１４】

【実施例】

［第１の実施例］非同期動作を用いた第１の実施例を、
図１に示す。外部との入出力などはクロックに同期して
行うが、Ｙデコーダなどの動作は非同期に行うことが特
徴である。そのために、クロック信号ＣＬＫに同期した
制御信号を発生するタイミング制御回路ＴＧに加え、ク
ロック信号ＣＬＫと非同期な制御信号を発生するＹ系制
御回路ＹＴＧを設けている。同図において、ＹＡＢはア
ドレスバッファ、ＹＡＣはアドレスカウンタ、ＹＰＤは
Ｙアドレスプリデコーダ、ＹＤＥＣはＹデコーダであ
る。ＳＭＡはサブメモリセルアレーであり、図３に示し
た従来例と同様に、ワード線ＷＬとデータ線対ＤＬｔ，
ＤＬｂが設けられ、その所望の交点にメモリセルＭＣが
配置されている。ＳＡＢはセンスアンプブロックで、図
３に示した従来例と同様に、サブメモリセルアレーに対
応して設けられ、複数のセンスアンプＳＡや入出力ゲー
トＩＯＧなどがデータ線対ＤＬｔ，ＤＬｂに接続されて
いる。ＤＩＣは入力回路、ＤＯＣは出力回路である。

【００１５】以下のように動作を行う。外部からの制御
信号（図では省略）がクロック信号ＣＬＫに同期して取
り込まれ、タイミング制御回路ＴＧが制御信号を発生
し、ＹアドレスバッファＹＡＢが外部アドレスＡを取り
込む。そのＹアドレスを初期値としてＹアドレスカウン
タＹＡＣが動作し、アドレスを出力する。このＹアドレ
スカウンタＹＡＣは、Ｙ系タイミング制御回路ＹＴＧに
より動作を制御され、バースト動作で順次Ｙアドレスを
切り換える。このとき、Ｙ系タイミング制御回路ＹＴＧ
は、タイミング制御回路ＴＧにより起動され、バースト
動作ではクロック信号ＣＬＫと非同期に制御信号を発生
し、ＹアドレスカウンタＹＡＣは非同期に動作する。Ｙ
アドレスカウンタＹＡＣが出力したアドレス信号は、Ｙ
プリデコーダＹＰＤによりプリデコードされて、ＡＹ８
０〜ＡＹ８３，ＡＹ６０〜ＡＹ６３，ＡＹ４０〜ＡＹ４
３，ＡＹ２０〜ＡＹ２３，ＡＹ００〜ＡＹ０３が、Ｙデ
コーダＹＤＥＣに入力される。これらをＹデコーダＹＤ
ＥＣでデコードして、そのアドレスのカラム選択線ＹＳ
を駆動する。ＹプリデコーダＹＰＤとＹデコーダＹＤＥ
Ｃは、タイミング信号のないスタティックな回路で構成
され、カラム選択線ＹＳの動作タイミングは、Ｙアドレ
スカウンタＹＡＣで定まり、クロック信号ＣＬＫとは非
同期である。そして、センスアンプブロックＳＡＢと入
力回路ＤＩＣあるいは出力回路ＤＯＣとのデータの授受
を行い、入力データＤｉｎの書込みあるいは出力データ
Ｄｏｕｔの読み出しを行う。入力回路ＤＩＣは、タイミ
ング制御回路ＴＧに制御されクロック信号ＣＬＫに同期
して入力データＤｉｎを受け取り、Ｙ系タイミング制御
回路ＹＴＧに制御され非同期にセンスアンプブロックＳ
ＡＢへ書き込みデータを出力する。一方、出力回路ＤＯ
Ｃは、Ｙ系タイミング制御回路ＹＴＧに制御され非同期
にセンスアンプブロックＳＡＢから読み出しデータを受
け取り、タイミング制御回路ＴＧに制御されクロック信
号ＣＬＫに同期して出力データＤｏｕｔを出力する。す
なわち、入力回路ＤＩＣと出力回路ＤＯＣにより、同期
して動作する回路と非同期に動作する回路の動作タイミ
ングの違いを吸収する。

【００１６】以上に述べた構成により、カラム選択線の
切り換え時の不要なタイミングマージンを除去し、バー
スト動作のサイクル時間を高速化できる。図２に、カラ
ム選択線を切り換える際のタイミングの例を示す。簡単
のため、プリデコードされたアドレス信号のうち、ＡＹ
８０〜ＡＹ８３とＡＹ００〜ＡＹ０３だけを示す。実線
はＹプリデコーダＹＰＤｃの近端、破線は遠端を示して
いる。図５に示した従来例について説明したように、Ａ
Ｙ８０〜ＡＹ８３とＡＹ００〜ＡＹ０３とで、Ｙプリデ
コーダＹＰＤｃからカラム選択線ＹＳまでの遅延時間は
揃っていない。しかし、従来例と異なり、アドレス信号
の立ち上がりと立ち下がりの両方が早くなるように設計
する。１組のアドレス信号線しか変化しない場合、例え
ばＡＹ００〜ＡＹ０３だけが変化する場合には、タイミ
ングマージンを取らずに切り換える。この場合、２本の
カラム選択線がオーバーラップすることはあっても、無
関係なカラム選択線が誤選択される恐れはない。一方、
２組以上のアドレス信号線が同時に変化する場合、例え
ばＡＹ８０〜ＡＹ８３とＡＹ００〜ＡＹ０３の両方が切
り替わるような場合には、Ｙ系タイミング制御回路ＹＴ
ＧによりＹアドレスカウンタＹＡＣの動作を制御して、
タイミングマージンを取り、誤選択を防ぐ。

【００１７】以上に説明した動作により、カラム選択線
の切り換え時の不要なタイミングマージンを除去し、バ
ースト動作のサイクル時間を高速化して、最小クロック
サイクル時間の短縮が可能である。これは、Ｙデコーダ
などの動作をクロック信号と非同期に行うことにより、
カラム選択線を切り換える周期が可変となり、必要なタ
イミングマージンを残したまま、他のタイミングマージ
ンを除去できるためである。

【００１８】［第２の実施例］Ｙデコーダやサブメモリ
アレーが複数のブロックに分かれた第２の実施例の構成
を、１ギガビット同期式ＤＲＡＭを例として図６に示
す。同図では、Ｘ系については簡単のため省略してい
る。この実施例は、ブロック毎にローカルタイミング制
御回路を持ち、独立したタイミング制御を行うことが特
徴である。同図でＳＩＯＣは、クロック信号ＣＬＫに同
期して動作する同期入出力回路である。ＡＢＬＫ（ＡＢ
ＬＫ０〜ＡＢＬＫ７）は、クロック信号ＣＬＫと非同期
に動作する非同期ブロックであり、この１ギガビット同
期式ＤＲＡＭの例では、それぞれ３２メガビットずつで
３２個設けられ、４個ずつ同時に動作する。同期入出力
回路ＳＩＯＣと非同期ブロックＡＢＬＫの間は、Ｙアド
レスバスＹＡＢＵＳ，リードバスＲＢＵＳ，ライトバス
ＷＢＵＳで結ばれている。同期入出力回路ＳＩＯＣは、
ＹアドレスバッファＹＡＢ，ＹプリデコーダＹＰＤ，入
力バッファＤＩＢ，入力データラッチＤＩＬ，出力バッ
ファＤＯＢ，出力用のファーストインファーストアウト
（ＦＩＦＯ）回路ＲＦＩＦＯで構成される。ただし、Ｆ
ＩＦＯ回路ＲＦＩＦＯは入力側は非同期に動作する。非
同期ブロックＡＢＬＫは、ローカルタイミング制御回路
ＬＴＧを持ち、ＹデコーダＹＤＥＣ，サブメモリセルア
レーやセンスアンプブロックなどを含む。図６では、Ｙ
デコーダＹＤＥＣは、簡略化されているが、図４に示し
たような構成である。ＡＨは上位Ｙアドレスで図４のＡ
Ｙ８０〜ＡＹ８３，ＡＹ６０〜ＡＹ６３，ＡＹ４０〜Ａ
Ｙ４３，ＡＹ２０〜ＡＹ２３に相当し、ＡＬは下位Ｙア
ドレスで図４のＡＹ００〜ＡＹ０３に相当する。ＹＡＬ
は上位ＹアドレスＡＨのラッチであり、ＹＡＳＲは下位
Ｙアドレスのシフトレジスタである。サブメモリセルア
レーとセンスアンプブロックも簡略化して表現している
が、図５と同様に構成され、データ線対ＤＬｔ，ＤＬ
ｂ，センスアンプＳＡ，入出力ゲートＩＯＧ，入出力線
対ＩＯｔ，ＩＯｂ，カラム選択線ＹＳなどを含んで構成
される。ＷＩＬは、入出力線対ＩＯｔ，ＩＯｂへ書き込
むデータのラッチであり、ＭＡは入出力線対ＩＯｔ，Ｉ
Ｏｂを通じて読出すデータのメインアンプである。

【００１９】リード動作について、タイミングを示す図
７に従い説明する。アクティベイト動作がすでに終了
し、データ線対ＤＬｔ，ＤＬｂの信号がセンスアンプＳ
Ａにより増幅されている状態で、外部からの制御信号
（図では省略）によりリードコマンドが投入されること
により、バーストのリード動作を行う。２ビットのプリ
フェッチを行い、８クロックサイクルのバースト動作
で、非同期ブロックＡＢＬＫのリード動作を４回行い、
４本のカラム選択線ＹＳを順々に立ち上げる。図７で
は、１回目のバースト動作をａ，２回目のバースト動作
をｂと表現している。

【００２０】まず、同期入出力回路ＳＩＯＣ内で、クロ
ック信号ＣＬＫに同期してアドレス信号ＡがＹアドレス
バッファＹＡＢに取り込まれ、ＹプリデコーダＹＰＤに
よりプリデコードされて、ＹアドレスバスＹＡＢＵＳに
出力され非同期ブロックＡＢＬＫへ送られる。Ｙプリデ
コーダＹＰＤは、タイミング信号を用いないスタティッ
ク回路である。

【００２１】このとき、ラッチＹＡＬ及びシフトレジス
タＹＡＳＲはスルーになっており、ＹアドレスバスＹＡ
ＢＵＳの信号がそのまま増幅されて、上位ＹアドレスＡ
Ｈ及び下位ＹアドレスＡＬとしてＹデコーダＹＤＥＣへ
出力される。また、ローカルタイミング制御回路ＬＴＧ
が、ＹアドレスバスＹＡＢＵＳの信号を検出し、非同期
ブロックＡＢＬＫのタイミング制御を開始する。制御信
号φ_Lにより、ラッチＹＡＬが上位Ｙアドレス（図７中
のａ）をラッチする。また、シフトレジスタＹＡＳＲ
で、このときの下位Ｙアドレス（図７中の０）が初期値
となる。上位ＹアドレスＡＨと下位ＹアドレスＡＬがＹ
デコーダＹＤＥＣでデコードされ、カラム選択線ＹＳ
（図７中のａ０）が駆動される。選択されたカラム選択
線ＹＳに接続された入出力ゲートＩＯＧにより、データ
線対ＤＬｔ，ＤＬｂが入出力線ＩＯｔ，ＩＯｂに接続さ
れ、センスアンプＳＡで増幅された読み出し信号が入出
力線ＩＯｔ，ＩＯｂを通じてメインアンプＭＡへ伝えら
れる。この信号を、制御信号φ_Rによりメインアンプを
起動して増幅し、リードバスＲＢＵＳへ出力する（図７
中のａ０，ａ１）。また、制御信号φ_Aにより、シフト
レジスタＹＡＳＲで下位ＹアドレスＡＬを進める（図７
中の２）。これによりカラム選択線が切り換わる（図７
中のａ２）。このとき、タイミングマージンは取らない
が、下位ＹアドレスＡＬだけが切り換わるので、カラム
選択線ＹＳの誤選択の恐れはない。以下、非同期ブロッ
クＡＢＬＫは同様な動作を繰り返す。メインアンプＭＡ
からリードバスＲＢＵＳへ出力されたデータは、ＦＩＦ
Ｏ回路ＲＦＩＦＯにセルフタイミングで取り込まれる。
ＦＩＦＯ回路ＲＦＩＦＯは、所望のレイテンシに応じク
ロック信号ＣＬＫに同期して出力バッファＤＯＢへデー
タを送る。すなわち、ＦＩＦＯ回路ＲＦＩＦＯにより、
非同期ブロックＡＢＬＫと同期入出力回路ＳＩＯＣの動
作タイミングの違いを吸収する。ただし、この実施例で
は２ビットのプリフェッチを行うため、１回に取り込ん
だリードバスＲＢＵＳ上のデータを半分ずつ２サイクル
で出力する。出力バッファＤＯＢは、これを出力データ
Ｄｏｕｔとして出力する。

【００２２】制御信号φ_Aの４回目の立上りで、シフト
レジスタＹＡＳＲにより下位アドレスＡＬがリセットさ
れる。また、制御信号φ_Lもリセットされることによ
り、ラッチＹＡＬがスルーとなり、上位アドレスＡＨも
リセットされる。次に、リードコマンドが再投入される
ことにより、２回目のバースト動作が行われる。１回目
のバースト動作と２回目のバースト動作では、アドレス
信号が一般に大きく異なり、上位アドレスＡＨ及び下位
アドレスＡＬで複数のアドレス線を切り換えなければな
らないが、シフトレジスタＹＡＳＲで下位アドレスＡＬ
を一旦リセットしてから新たなアドレスを取り込むた
め、タイミングマージンが確保される。

【００２３】次に、ライト動作について、タイミングを
示す図８に従い説明する。アクティベイト動作がすでに
終了している状態で、外部からの制御信号（図では省
略）によりライトコマンドが投入されることにより、バ
ーストのライト動作を行う。２ビットのプリフェッチを
行い、８クロックサイクルのバースト動作で、非同期ブ
ロックＡＢＬＫのリード動作を４回行う。図８では図７
と同様に、１回目のバースト動作をａ，２回目のバース
ト動作をｂと表現している。

【００２４】まず、同期入出力回路ＳＩＯＣ内で、クロ
ック信号ＣＬＫに同期してアドレス信号ＡがＹアドレス
バッファＹＡＢに取り込まれ、ＹプリデコーダＹＰＤに
よりプリデコードされて、ＹアドレスバスＹＡＢＵＳに
出力され非同期ブロックＡＢＬＫへ送られる。また、入
力データＤｉｎが、入力バッファＤＩＢに取り込まれ、
ラッチＤＩＬを通じてライトバスＷＢＵＳへ出力され
る。ただし、この実施例では２ビットのプリフェッチを
行うため、２サイクルで取り込んだ入力データＤｉｎ
を、まとめて１回にライトバスＷＢＵＳへ出力する。

【００２５】このとき、ラッチＹＡＬ，シフトレジスタ
ＹＡＳＲ及びＹデコーダＹＤＥＣが前述のリード動作と
同様の動作を行い、カラム選択線ＹＳ（図８中のａ０）
が駆動される。また、ローカルタイミング制御回路ＬＴ
Ｇが、ＹアドレスバスＹＡＢＵＳの信号を検出し、非同
期ブロックＡＢＬＫのタイミング制御を開始し、制御信
号φ_Lを駆動する。また、制御信号φ_Wにより、書き込み
データのラッチＷＩＬがスルーになり、ライトバスＷＢ
ＵＳ上のデータを入出力線ＩＯｔ，ＩＯｂへ出力する。
ラッチＷＩＬは、セルフタイミングで書き込みデータを
ラッチし、制御信号φ_WNをローカルタイミング制御回路
ＬＴＧへ返す。入出力線ＩＯｔ，ＩＯｂへ出力されたデ
ータが、選択されたカラム選択線ＹＳに接続された入出
力ゲートＩＯＧにより、データ線対ＤＬｔ，ＤＬｂへ送
られ、メモリセル（図６では省略）に書き込まれる。そ
して、所望の書き込み時間が得られるようなタイミング
で、制御信号φ_Aにより、シフトレジスタＹＡＳＲで下
位ＹアドレスＡＬを進める（図８中の２）。これにより
カラム選択線が切り換わる（図８中のａ２）。このと
き、タイミングマージンは取らない。以下、非同期ブロ
ックＡＢＬＫは同様な動作を繰り返す。

【００２６】リード動作と同様に、制御信号φ_Aの４回
目の立上りで、下位アドレスＡＬがリセットされる。ま
た、制御信号φ_Lにより、上位アドレスＡＨもリセット
される。次に、ライトコマンドが再投入されることによ
り、２回目のバースト動作が行われる。１回目のバース
ト動作と２回目のバースト動作の間には、自動的にタイ
ミングマージンが確保される。

【００２７】本実施例でも、第１の実施例と同様に、カ
ラム選択時の切り換え時の不要なタイミングマージンが
除去され、バースト動作のサイクル時間を高速化でき
る。本実施例では、プリフェッチ方式を用いて、最小ク
ロックサイクル時間をより短縮している。さらに、ブロ
ック毎に閉じたタイミング制御を行うので、入出力回路
とブロックを結ぶバスの遅延時間がバースト動作のサイ
クル時間から除去される。しかも、クロックを各サブア
レーに分配する必要がなく、その駆動系の負担が小さ
い。メインアンプ等を制御するタイミング信号は、サブ
アレー内で閉じており、それらの信号線の配線抵抗、配
線容量が小さい。そのため、立ち上がり時間、立ち下が
り時間が小さく、パルス幅を小さくできる。また、各種
のタイミング信号間のスキューが小さい。

【００２８】本実施例では、三つのセルフタイミングの
回路、すなわち、ローカルタイミング制御回路ＬＴＧ，
ＦＩＦＯ回路ＲＦＩＦＯ，ラッチＷＩＬにより、クロッ
ク信号ＣＬＫと非同期なサブアレー制御が可能になって
いる。これらの三つのセルフタイミングの回路の構成例
を次に示す。

【００２９】図６中のローカルタイミング制御回路ＬＴ
Ｇの構成例を、図９に示す。Ｙアドレスの到着を検出
し、セルフタイミングで動作する。図９で、ＹＡＬＤは
立上り検出回路、ＢＬＣはバーストカウンタ、ＲＯＳＣ
はリングオシレータである。ＦＦ０はセットリセット
（ＳＲ）フリップフロップで、初期状態ではローレベル
を出力している。また、Ｄ０〜Ｄ５は遅延回路で、いず
れも信号の立上りを遅らせる回路であり、その遅延時間
は他の回路の遅延時間に見合った所望の値に設定する。
必要な遅延時間によっては、これらの遅延回路を取り除
くこともできる。

【００３０】ローカルなライトエネーブル信号ＬＷＥが
ローレベルの場合、このローカルタイミング制御回路は
以下のように動作を行い、図７に示したような制御信号
を発生する。図６中のＹアドレスバスＹＡＢＵＳの内、
下位アドレス分の下位ＹアドレスバスＹＡＬＢのいずれ
かが立ち上がったことを、立上り検出回路ＹＡＬＤが検
出し、ＳＲフリップフロップＦＦ０を反転させ、制御信
号φ_Lをハイレベルにする。制御信号φ_Lにより、リング
オシレータＲＯＳＣが起動される。遅延回路Ｄ１，Ｄ２
により、入出力線対に信号が読み出されるまでの時間を
確保し、制御信号φ_Rをハイレベルにする。次に、遅延
回路Ｄ３によりメインアンプの動作時間を確保し、制御
信号φ_Aをハイレベルにする。制御信号φ_Aにより、バー
ストカウンタＢＬＣが動作する。バーストカウンタＢＬ
Ｃは、バースト長制御信号を初期値としたカウンタで、
所望の回数だけ制御信号φ_Aがハイレベルになることに
より、ハイレベルを出力する。制御信号φ_Aがハイレベ
ルになった後、遅延回路Ｄ５により図６中のシフトレジ
スタＹＡＳＲの動作時間を確保し、制御信号φ_R及びφ_A
が順次ローレベルに戻る。このとき、バーストカウンタ
ＢＬＣがハイレベルを出力していれば、ＳＲフリップフ
ロップが反転し、制御信号φ_Lをローレベルにする。ロ
ーレベルを出力していれば、制御信号φ_Lはハイレベル
のままで、リングオシレータＲＯＳＣが再び動作する。

【００３１】一方、ライトエネーブル信号ＬＷＥがハイ
レベルの場合、このローカルタイミング制御回路は同様
に動作を行い、図８に示したような制御信号を発生す
る。ただし、リングオシレータＲＯＳＣのループが異な
る。制御信号φ_Lになった後、遅延回路Ｄ１によりカラ
ム選択線が駆動される間での時間を確保し、制御信号φ
_Wをハイレベルにする。次に、図６中のラッチＷＩＬに
より、制御信号φ_WNがハイレベルになる。遅延回路Ｄ４
により書き込み時間を確保し、制御信号φ_Aをハイレベ
ルにする。そして、遅延回路Ｄ５により図６中のシフト
レジスタＹＡＳＲの動作時間を確保し、制御信号φ_Wを
ローレベルになる。それにより、図６中のラッチＷＩＬ
により、制御信号φ_WNがローレベルになり、制御信号φ
_Aが順次ローレベルに戻る。

【００３２】このように、遅延回路を適切に設けたリン
グオシレータを用いて、クロック信号と非同期な制御信
号を発生できる。なお、遅延回路Ｄ０を含んだ立上り検
出回路ＹＡＬＤを用いているのは、クロックサイクル時
間が非常に大きい場合の誤動作を防ぐためである。すな
わち、この回路により、１回目のバースト動作が終了し
てもＹアドレスバスＹＡＢＵＳに１回目のアドレス信号
が出力され続けているような場合に、そのアドレスでも
う１度バースト動作を開始してしまうことが防止され
る。

【００３３】図１０は、出力用のＦＩＦＯ回路の構成例
を示している。図６中のＦＩＦＯ回路ＲＦＩＦＯの４分
の１に相当し、リードバス上の８ビットのデータをセル
フタイミングで取り込み、クロックに同期して４ビット
ずつ出力する。図１０において、ＳＲＩは入力ポインタ
ＰＩ₀，ＰＩ₂，…を切り換えるシフトレジスタ、ＳＲＯ
は出力ポインタＰＯ₀，ＰＯ₁，ＰＯ₂，ＰＯ₃，…を切り
換えるシフトレジスタである。ＬＲＢ₀〜ＬＲＢ₃はラッ
チのブロックで、ラッチＬＲ₀，ＬＲ₁，ＬＲ₂，ＬＲ₃，
…とＤフリップフロップＤＦＦで構成される。ラッチの
個数は、レイテンシ等に応じて、必要数にする。各ブロ
ック内でラッチは、入力ポインタには２個ずつ接続さ
れ、出力ポインタには１個ずつ接続されている。また、
ＯＣＣは出力用クロック制御回路である。

【００３４】入力側の動作は以下のように行う。バース
トのリード動作の開始前に、リセット信号Ｒｅｓｅｔに
よりシフトレジスタＳＲＩはリセットされており、入力
ポインタはＰＩ₀が選択されている。また、リードバス
ＲＢは全てローレベルになっている。ここで、リードバ
スＲＢの各対線の一方がハイレベルになることによりデ
ータが伝えられ、各ブロック内のラッチＬＲ₀，ＬＲ₁に
取り込まれる。例えば、対線ＲＢ_0t，ＲＢ_0bの一方がハ
イレベルになることにより、ラッチＬＲ₀にそのデータ
が取り込まれる。リードバスＲＢの各対線がローレベル
に戻ることにより、ラッチＬＲ₀，ＬＲ₁はデータをラッ
チする。この時、ＮＯＲ回路により対線ＲＢ_0t，ＲＢ_0b
が両方ローレベルに戻ったことを検出して、シフトレジ
スタＳＲＩにより入力ポインタをＰＩ₂に進める。そし
て、再びリードバスＲＢから伝えられたデータを、ラッ
チＬＲ₀，ＬＲ₁に取り込む。以下、同様な動作を繰り返
す。入力ポインタの切り換えは、次のデータがラッチま
で伝達されるまでに行えば良いので、誤動作の恐れは小
さい。

【００３５】一方、出力側の動作は以下のように行う。
バーストのリード動作の開始前に、リセット信号Ｒｅｓ
ｅｔによりシフトレジスタＳＲＯはリセットされてお
り、入力ポインタはＰＯ₀が選択されている。ラッチＬ
Ｒ₀のデータがＤフリップフロップＤＦＦに入力されて
いる。出力用クロック制御回路ＯＣＣにより、出力用ク
ロック信号ＯＣＬＫが発生される。出力用クロック信号
ＯＣＬＫは、クロック信号ＣＬＫと同期し、リードコマ
ンドから所望のレイテンシに応じたサイクル数経てか
ら、所望のバースト長に応じた回数ハイレベルになる信
号である。その最初の立上りで、ＤフリップフロップＤ
ＦＦの出力（例えばＤＯ₀）がラッチＬＲ₀のデータに切
り換わる。また、シフトレジスタＳＲＯにより出力ポイ
ンタをＰＯ₁に進める。そして、出力用クロック信号Ｏ
ＣＬＫの次の立上りで、ＤフリップフロップＤＦＦの出
力（例えばＤＯ₀）がラッチＬＲ₁のデータに切り換わ
る。以下、同様な動作を所望のバースト長に応じた回数
繰り返す。

【００３６】このように、入力ポインタをセルフタイミ
ングで切り換え、出力ポインタをクロック信号に同期し
て切り換えることにより、入力と出力の動作タイミング
の違いを補える。この構成例では、２ビットのプリフェ
ッチに応じたマルチプレキシングを同時に行っており、
回路規模の増加を抑えている。また、最初のデータにつ
いては、入力ポインタのＰＩ₀と出力ポインタＰＯ₀とを
選択しておくことで、リードバスＲＢからラッチＬＲ₀
をスルーしてＤフリップフロップＤＦＦまで伝達されて
おり、アクセス時間におよぼす影響は小さい。

【００３７】図１０の回路を４個設けることにより、図
６中のＦＩＦＯ回路ＲＦＩＦＯを構成できる。ＦＩＦＯ
回路ＲＦＩＦＯを４個に分けて構成することにより、図
６に示した構成で同時に動作する４個のブロックＡＢＬ
Ｋからの信号を、各ブロックごとに異なるタイミングで
受けることができ、リードバスＲＢＵＳの遅延時間の違
いなどを吸収できる。その時、出力用クロック制御回路
ＯＣＣを共有できる。なお、入出力回路ＳＩＯＣにほぼ
同時にデータが届くように構成した場合には、まとめて
１個の構成にし、シフトレジスタＳＲＩ，ＳＲＯを共有
して回路規模を小さくできる。

【００３８】図６中の書込みデータ用のラッチの構成例
を、図１１に示す。書込みデータの到着を検出し、セル
フタイミングで動作する。図６に示したように、非同期
ブロックＡＢＬＫごとに設けられ、ライトバスＷＢＵＳ
から８ビットを取り込む。図１１で、ＷＤは立上り検出
回路、ＬＷ_0t，ＬＷ_0b，…，ＬＷ_7t，ＬＷ_7bはラッチで
ある。ＦＦ１はＳＲフリップフロップで、初期状態では
出力端子ＱにローレベルをＱバーにハイレベルを出力し
ている。また、遅延回路Ｄ６は、信号の立上りを遅らせ
る回路で、その遅延時間は所望の値に設定する。

【００３９】ローカルなライトエネーブル信号ＬＷＥが
ローレベルの場合、動作を以下のように行う。ライトバ
スＷＢの内、対線ＷＢ_0t，ＷＢ_0bの一方がハイレベルに
なったことを、立上り検出回路ＷＤが検出し、遅延回路
Ｄ６で定まる所望の期間ハイレベルを出力する。また、
ライトバスＷＢの信号が、ラッチＬＷ（ＬＷ_0t，Ｌ
Ｗ_0b，…，ＬＷ_7t，ＬＷ_7b）に取り込まれる。例えば、
ＷＢ_0bのデータをＬＷ_0tで反転させて取り込む。制御信
号φ_Wがローレベルの間、ラッチＬＷは、入出力線ＩＯ
（ＩＯ_0t，ＩＯ_0b，…，ＩＯ_7t，ＩＯ_7b）にハイレベル
を出力している。ここで、図６中のローカルタイミング
制御回路ＬＴＧ（図９）により制御信号φ_Wがハイレベ
ルになることにより、ラッチＬＷ（例えばＬＷ_0t）が取
り込んだデータを入出力線ＩＯ（例えばＩＯ_0t）に出力
する。また、ＳＲフリップフロップＦＦ１が反転し、制
御信号φ_WNがハイレベルになると共に、ラッチＬＷがデ
ータをラッチする。ライトバスＷＢがローレベルに戻っ
ても、ラッチＬＷはラッチしたデータを出力し続ける。
次に、ローカルタイミング制御回路ＬＴＧ（図９）によ
り制御信号φ_Wがローレベルに戻ることにより、ラッチ
ＬＷはハイレベルを出力する。また、ＳＲフリップフロ
ップＦＦ１が再び反転し、制御信号φ_WNがローレベルに
戻ると共に、ラッチＬＷがラッチを解除する。以下、同
様な動作を、バースト長に応じた回数繰り返す。

【００４０】以上では、ライトバスＷＢにデータが到着
してから、制御信号φ_Wがハイレベルになる場合につい
て説明したが、この順序関係が逆であっても正しく動作
する。その場合、制御信号φ_Wがハイレベルになること
によりラッチＬＷがスルーになる。例えば、ＷＢ_0bのデ
ータをＬＷ_0tで反転させて入出力線ＩＯ_0tに出力する。
ここで、ライトバスＷＢにデータが到着すると、そのデ
ータをラッチＬＷがスルーで出力すると共に、立上り検
出回路ＷＤが検出してＳＲフリップフロップを反転させ
る。その結果、制御信号φ_WNがハイレベルになると共
に、ラッチＬＷがデータをラッチする。このように、ラ
イトバスＷＢと制御信号φ_Wの順序関係がどちらでも良
いため、動作タイミングのマージンが大きい。いずれの
場合でも、データの書込みを始めてから制御信号φ_WNが
ハイレベルになるので、ローカルタイミング制御回路Ｌ
ＴＧ（図９）により十分な書込み時間を確保できる。

【００４１】なお、ライトバスＷＢのデータを反転させ
て入出力線ＩＯに出力するのは、データを出力していな
い期間に入出力線ＩＯをハイレベルに保つためである。
これにより、図６に示したようにＮＭＯＳトランジスタ
を入出力ゲートＩＯＧに用い、センスアンプＳＡとして
入出力共通の正帰還型アンプを利用しているＤＲＡＭに
広く用いられている構成で、カラム選択線ＹＳにより選
択されたセンスアンプのスタティックノイズマージンを
確保できる。また、遅延回路Ｄ６を含んだ立上り検出回
路ＷＤを用いているのは、図９のローカルタイミング制
御回路で遅延回路Ｄ０を含んだ立上り検出回路ＹＡＬＤ
を用いているのと同様に、クロックサイクル時間が非常
に大きい場合の誤動作を防ぐためである。すなわち、こ
の回路により、カラム選択線が切り換わってもライトバ
スＷＢに１回目のライトデータが出力され続けているよ
うな場合に、そのライトデータを次のカラム選択線で選
ばれたデータ線対に伝達してもう１度書き込んでしまう
ことが防止される。

【００４２】次に、本実施例の効果を定量的に示す。図
１２は、図６に示した１ギガビット同期式ＤＲＡＭを例
に、本実施例による最小クロックサイクル時間の短縮効
果を示している。２ビットのプリフェッチを行うため、
８サイクルのバースト動作で、４本のカラム選択線ＹＳ
を順々に立ち上げ、リード／ライトを４回行う。１回の
動作が、リードよりも短時間でライトは可能なので、最
小クロックサイクル時間はリード動作で定まる。従来方
式では必要な３回のバースト内マージン2.2 nsが除去さ
れる。バースト間マージンは、本方式では下位Ｙアドレ
スのシフトレジスタを一旦リセットしてから、Ｙアドレ
スバスの信号を取り込むため、従来よりも0.2 nsだけ長
くなる。さらに、Ｙアドレスバスおよびリードバスの遅
延時間をサイクルから取り除いたことにより、１回のリ
ード動作が従来方式の9.8 nsから8.4 nsに短縮される。
以上の効果を合わせ、８サイクルの動作時間が48 nsか
ら36 nsに短縮される。すなわち、最小クロックサイク
ル時間が6.0 nsから４分の３の4.5 nsに短縮される。

【００４３】［第３の実施例］Ｙアドレスを内部でアド
レス変換する第３の実施例を、図１３に示す。カラム選
択線の切り換え時のタイミングマージンを除去するため
に、バイナリのＹアドレスをグレイコードに変換する。
図１３中で、ＹＡＧはそのためのＹアドレス変換回路で
ある。その他は、図３に示した従来例と同様に構成され
る。すなわち、クロック信号ＣＬＫに同期した制御信号
を発生するタイミング制御回路ＴＧｇを設け、アドレス
バッファＹＡＢ、アドレスカウンタＹＡＣｇ、Ｙアドレ
スプリデコーダＹＰＤｇ、ＹデコーダＹＤＥＣ、サブメ
モリセルアレーＳＭＡ、センスアンプブロックＳＡＢ、
入力回路ＤＩＣｇ、出力回路ＤＯＣｇを有する。

【００４４】動作は以下のように行う。Ｙアドレス変換
回路ＹＡＧによりＹアドレスを変換する他は、図３に示
した従来例と同様である。タイミング制御回路ＴＧｇが
クロック信号ＣＬＫに同期して制御信号を発生し、Ｙア
ドレスバッファＹＡＢが外部アドレスＡを取り込む。そ
れを初期値としてＹアドレスカウンタＹＡＣｇが動作
し、バイナリＹアドレスＢＹを出力する。ここで、Ｙア
ドレス変換回路ＹＡＧが、バイナリＹアドレスＢＹをグ
レイコードＹアドレスＣＹに変換してＹプリデコーダＹ
ＰＤｇに出力する。この変換について、例として下位３
ビットを表１に示す。

【００４５】

【表１】

【００４６】そして、グレイコードＹアドレスＣＹがＹ
プリデコーダＹＰＤｇによりプリデコードされ、そのア
ドレス信号ＡＹｇがさらにＹデコーダＹＤＥＣでデコー
ドされて、そのアドレスのカラム選択線ＹＳが駆動され
る。そして、センスアンプブロックＳＡＢと入力回路Ｄ
ＩＣｇあるいは出力回路ＤＯＣｇとのデータの授受を行
い、入力データＤｉｎの書込みあるいは出力データＤｏ
ｕｔの読み出しを行う。

【００４７】さて、同期式ＤＲＡＭの代表的なものであ
るシンクロナスＤＲＡＭのバーストシーケンスには、Hi
tachi IC Memory Data Book No.3 DRAM, Synchronous D
RAMand DRAM Module 11th Edition (Feb. 1994), pp.73
9-777に示されているように、シーケンス（Sequence）
とインターリーブ（Interleave）の２通りがあり、表２
のようにＹアドレスが進められる。

【００４８】

【表２】

【００４９】表１と表２を組み合わせて考えれば分かる
ように、シーケンスとインターリーブの両者で、バイナ
リＹアドレスＢＹはＹアドレスの２ビット以上が同時に
変化する場合があるのに対し、グレイコードＹアドレス
ＣＹは全てのバーストシーケンスでいずれか１ビットず
つしか変化しない。したがって、バースト動作内で、Ｙ
デコーダＹＤＥＣ内のアドレス線ＡＹ８０〜ＡＹ８３，
ＡＹ６０〜ＡＹ６３，ＡＹ４０〜ＡＹ４３，ＡＹ２０〜
ＡＹ２３，ＡＹ００〜ＡＹ０３はバースト動作の間一回
に一組ずつしか変化しないので、カラム選択線を切り換
える際のタイミングマージンが不要になり、最小クロッ
クサイクル時間を短縮できる。しかも、カラム選択線Ｙ
Ｓを一定の周期で切り換えるため、クロック信号ＣＬＫ
と非同期なタイミング制御回路を設ける必要がなく、ク
ロック信号と同期して外部と信号の授受を行う入力回路
ＤＩＣｇと出力回路ＤＯＣｇの回路構成が簡単である。

【００５０】なお、変換後のアドレスはグレイコードに
限らず、全てのバーストシーケンスでいずれか１ビット
ずつしか変化しないような符号であれば、同様な効果が
得られる。

【００５１】この実施例では、ＹアドレスカウンタとＹ
プリデコーダの間にＹアドレス変換回路を挿入している
が、ＹアドレスバッファとＹアドレスカウンタの間にＹ
アドレス変換回路を挿入しＹアドレスカウンタとしてグ
レイコードカウンタを用いることもできる。その場合、
バースト動作の間はＹアドレス変換回路を動作させなく
ても良いので、消費電力を低減できる。また、Ｙアドレ
スカウンタから出力回路までのパスが短くなるのでサイ
クル時間を短縮できる。

【００５２】［第４の実施例］第１の実施例と第３の実
施例を組み合わせた第４の実施例を、図１４に示す。バ
イナリＹアドレス全体ではなく一部、例えば下位アドレ
スだけをグレイコードに変換し、第１の実施例と同様に
非同期な動作を行う。図１４中で、ＹＡＬＧはバイナリ
下位ＹアドレスＢＹＬをグレイコード下位ＹアドレスＣ
ＹＬに変換する下位Ｙアドレス変換回路である。その他
は、図１に示した第１の実施例と同様に構成される。す
なわち、クロック信号ＣＬＫに同期した制御信号を発生
するタイミング制御回路ＴＧｈに加えて非同期なタイミ
ング制御を行うＹ系タイミング制御回路ＹＴＧｈを設
け、アドレスバッファＹＡＢ、アドレスカウンタＹＡＣ
ｈ、ＹアドレスプリデコーダＹＰＤｈ、ＹデコーダＹＤ
ＥＣ、サブメモリセルアレーＳＭＡ、センスアンプブロ
ックＳＡＢ、入力回路ＤＩＣｈ、出力回路ＤＯＣｈを有
する。

【００５３】動作は以下のように行う。Ｙアドレス変換
回路ＹＡＬＧによりＹアドレスを変換する他は、図１に
示した第１の実施例と同様である。タイミング制御回路
ＴＧｈがクロック信号ＣＬＫに同期して制御信号を発生
し、ＹアドレスバッファＹＡＢが外部アドレスＡを取り
込む。それを初期値とし、Ｙ系タイミング制御回路ＹＴ
Ｇｈにより制御されてＹアドレスカウンタＹＡＣｈが動
作し、バイナリ上位ＹアドレスＢＹＨとバイナリ下位Ｙ
アドレスＢＹＬを出力する。ただし、バイナリ上位Ｙア
ドレスＢＹＨとバイナリ下位ＹアドレスＢＹＬのビット
数は、それぞれ所望の値にする。例えば、バイナリ上位
ＹアドレスＢＹＨを６ビット、バイナリ下位Ｙアドレス
ＢＹＬを４ビットにする。ここで、バイナリ上位Ｙアド
レスＢＹＨがそのままＹデコーダＹＤＥＣに入力される
一方、バイナリ下位ＹアドレスＢＹＬが下位Ｙアドレス
変換回路ＹＡＬＧによりグレイコード下位ＹアドレスＣ
ＹＬに変換されてＹデコーダＹＤＥＣに入力される。Ｙ
アドレスカウンタＹＡＣｈが出力したアドレス信号は、
ＹプリデコーダＹＰＤｈによりプリデコードされ、その
アドレス信号ＡＹｈがさらにＹデコーダＹＤＥＣでデコ
ードされて、そのアドレスのカラム選択線ＹＳが駆動さ
れる。この時、Ｙ系タイミング制御回路ＹＴＧｈは、ア
ドレス信号ＡＹｈの複数組が切り換わるときにはタイミ
ングマージンを取り、１組だけが切り換わるときにはタ
イミングマージンを除去するように、Ｙアドレスカウン
タＹＡＣｈを制御する。そして、センスアンプブロック
ＳＡＢと入力回路ＤＩＣｈあるいは出力回路ＤＯＣｈと
のデータの授受を行い、入力データＤｉｎの書込みある
いは出力データＤｏｕｔの読み出しを行う。入力回路Ｄ
ＩＣｈと出力回路ＤＯＣｈは、タイミング制御回路ＴＧ
ｈとＹ系タイミング制御回路ＹＴＧｈの両方に制御され
て、タイミングの違いを補ってクロック信号ＣＬＫに同
期した信号の授受を行う。

【００５４】本実施例では、バイナリ下位ＹアドレスＢ
ＹＬをグレイコード下位ＹアドレスＣＹＬに変換したこ
とにより、バースト動作の間にタイミングマージンを必
要とするカラム選択線の切り換えの回数が少なく、第１
の実施例よりさらにサイクル時間を短縮できる。また第
３の実施例のようにバイナリＹアドレスＢＹの全体を変
換するよりも、Ｙアドレス変換回路の構成が簡単にな
り、面積が小さくなる上、動作時間が短くなるのでアク
セス時間を短縮できる。

【００５５】

【発明の効果】以上述べてきたように本発明により、誤
動作を招くことなく、カラム選択線が切り換わる際のタ
イミングマージンを除去し、バースト動作のサイクル時
間を短縮できる。

【図面の簡単な説明】

【図１】非同期動作を用いる第１の実施例の構成を示す
図。

【図２】第１の実施例の動作タイミングを示す図。

【図３】従来の同期式ＤＲＡＭの構成例を示す図。

【図４】Ｙデコーダの構成例を示す図。

【図５】従来の同期式ＤＲＡＭの動作タイミングの例を
示す図。

【図６】ブロック毎に非同期な動作を行う第２の実施例
の構成を示す図。

【図７】第２の実施例のリード動作のタイミングを示す
図。

【図８】第２の実施例のライト動作のタイミングを示す
図。

【図９】ローカルタイミング制御回路の構成例を示す
図。

【図１０】ＦＩＦＯ回路の構成例を示す図。

【図１１】書き込みデータ用ラッチの構成例を示す図。

【図１２】サイクル時間の短縮効果の例を示す図。

【図１３】アドレス変換を行う第３の実施例の構成を示
す図。

【図１４】非同期動作とアドレス変換を用いる第４の実
施例の構成を示す図。

【符号の説明】

Ａ…外部アドレス。ＡＢＬＫ０〜ＡＢＬＫ７…非同期ブロック。ＡＨ…上位Ｙアドレス。ＡＬ…下位Ｙアドレス。ＡＹ，ＡＹ８０〜ＡＹ８３，ＡＹ６０〜ＡＹ６３，ＡＹ
４０〜ＡＹ４３，ＡＹ２０〜ＡＹ２３，ＡＹ００〜ＡＹ
０３，ＡＹｇ，ＡＹｈ…プリデコードされたＹアドレス
信号。ＢＬ…バースト長制御信号。ＢＬＣ…バーストカウンタ。ＢＹ…バイナリＹアドレス。ＢＹＨ…バイナリ上位Ｙアドレス。ＢＹＬ…バイナリ下位Ｙアドレス。ＣＬＫ…クロック信号。ＣＳＮ，ＣＳＰ…センスアンプ駆動線。ＣＹ…グレイコードＹアドレス。ＣＹＬ…グレイコード下位Ｙアドレス。Ｄ０〜Ｄ６…遅延回路。ＤＬｔ，ＤＬｂ…データ線。ＤＦＦ…Ｄフリップフロップ。ＤＩＢ…入力バッファ。ＤＩＣ，ＤＩＣｃ，ＤＩＣｇ，ＤＩＣｈ…入力回路。ＤＩＬ…入力データラッチ。Ｄｉｎ…入力データ。ＤＯ₀〜ＤＯ₃…ＦＩＦＯの出力データ。ＤＯＢ…出力バッファ。ＤＯＣ，ＤＯＣｃ，ＤＯＣｇ，ＤＯＣｈ…出力回路。Ｄｏｕｔ…出力データ。ＦＦ０，ＦＦ１…ＳＲフリップフロップ。ＩＯｔ，ＩＯｂ…入出力線。ＩＯＧ…入出力ゲート。ＬＲ₀〜ＬＲ₃…ラッチ。ＬＲＢ₀〜ＬＲＢ₃…ラッチのブロック。ＬＷ_0t，ＬＷ_0b，ＬＷ_7t，ＬＷ_7b…ラッチ。ＬＴＧ…ローカルタイミング制御回路。ＭＡ…メインアンプ。ＭＣ…メモリセル。ＯＣＣ…出力用クロック制御回路。ＯＣＬＫ…出力用クロック信号。ＰＩ₀，ＰＩ₂…入力ポインタ。ＰＯ₀〜ＰＩ₃…出力ポインタ。ＲＢ，ＲＢＵＳ…リードバス。ＲＦＩＦＯ…ファーストインファーストアウト回路。ＳＡ…センスアンプ。ＳＡＢ…センスアンプブロック。ＳＩＯＣ…同期入出力回路。ＳＭＡ…サブメモリセルアレー。ＳＲＩ，ＳＲＯ…シフトレジスタ。ＴＧ，ＴＧｃ，ＴＧｇ，ＴＧｈ…タイミング制御回路。ＷＢ，ＷＢＵＳ…ライトバス。ＷＩＬ…ラッチ。ＷＬ…ワード線。ＹＡＢ，ＹＡＢｃ…Ｙアドレスバッファ。ＹＡＢＵＳ…Ｙアドレスバス。ＹＡＣ，ＹＡＣｃ…Ｙアドレスカウンタ。ＹＡＧ…Ｙアドレス変換回路。ＹＡＬ…ラッチ。ＹＡＬＢ…下位Ｙアドレスバス。ＹＡＬＤ…立上り検出回路。ＹＡＬＧ…下位Ｙアドレス変換回路。ＹＡＳＲ…シフトレジスタ。ＹＤＡ₀〜ＹＤＡ₁₅…Ｙデコーダのブロック。ＹＤＢ₀〜ＹＤＢ₁₅…Ｙデコーダのサブブロック。ＹＤＥＣ…Ｙデコーダ。ＹＰＤ，ＹＰＤｃ，ＹＰＤｇ，ＹＰＤｈ…Ｙプリデコー
ダ。ＹＳ，ＹＳ₀〜ＹＳ₁₀₂₃…カラム選択線。ＹＴＧ…Ｙ系タイミング制御回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者竹内幹東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者堀口真志東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者中込儀延東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者田中均東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内

Claims

【特許請求の範囲】

【請求項１】複数のワード線と、上記複数のワード線と
交差して配置された複数のデータ線と、上記複数のワー
ド線と上記複数のデータ線の所望の交点に配置された多
数のメモリセルと、上記複数のデータ線に接続され上記
メモリセルから上記データ線に読み出された信号を増幅
するための複数のセンスアンプと、上記複数のセンスア
ンプを選択するカラム選択線と、上記カラム選択線を選
択するＹデコーダとを有し、外部からクロック信号が入
力され、上記クロック信号に同期したタイミング制御を
行うタイミング制御回路と、外部から入力されるデータ
を上記タイミング制御回路により制御されて取り込む入
力回路を有する半導体記憶装置において、さらに、上記
Ｙデコーダの動作タイミングを制御するＹ系タイミング
制御回路を有し、上記Ｙ系タイミング制御回路は上記ク
ロック信号と独立なタイミングのＹ系制御信号を発生す
ることを特徴とする半導体記憶装置。
【請求項２】請求項１に記載の半導体記憶装置におい
て、ある一定の周期の上記クロック信号が入力されてい
る期間に、上記Ｙ系制御信号は、二つ以上の周期を取り
えることを特徴とする半導体記憶装置。
【請求項３】請求項１に記載の半導体記憶装置におい
て、上記センスアンプは入力端子と出力端子が共通な正
帰還回路であることを特徴とする半導体記憶装置。
【請求項４】請求項１に記載の半導体記憶装置におい
て、上記メモリセルは１個のＭＯＳトランジスタと１個
のキャパシタで構成されることを特徴とする半導体記憶
装置。
【請求項５】複数のワード線と、上記複数のワード線と
交差して配置された複数のデータ線と、上記複数のワー
ド線と上記複数のデータ線の所望の交点に配置された多
数のメモリセルと、上記複数のデータ線に接続され上記
メモリセルから上記データ線に読み出された信号を増幅
するための複数のセンスアンプと、上記複数のセンスア
ンプを選択するカラム選択線とを有し、上記カラム選択
線を選択するＹデコーダを複数個有し、外部からクロッ
ク信号が入力され、上記クロック信号に同期したタイミ
ング制御を行うタイミング制御回路と、外部から入力さ
れるデータを上記タイミング制御回路により制御されて
取り込む入力回路とを有する半導体記憶装置において、
さらに、上記Ｙデコーダの動作タイミングを制御するＹ
系タイミング制御回路が上記Ｙデコーダに対応して複数
個設けられ、各上記Ｙ系タイミング制御回路は上記クロ
ック信号と独立なタイミングのＹ系制御信号を発生する
ことを特徴とする半導体記憶装置。
【請求項６】請求項５に記載の半導体記憶装置におい
て、複数の上記センスアンプと上記出力回路を用いて連
続的に複数のデータを読出すバースト読み出し動作を行
う機構を有し、上記バースト読み出し動作を行う際、上
記クロック信号の周期を変えても上記Ｙ系制御信号の最
小の周期は変らないことを特徴とする半導体記憶装置。
【請求項７】請求項６に記載の半導体記憶装置におい
て、上記バースト読み出し動作を行う際、上記Ｙ系制御
信号の周期は、上記Ｙ系タイミング制御回路内の回路の
遅延時間により定まることを特徴とする半導体記憶装
置。
【請求項８】請求項５に記載の半導体記憶装置におい
て、上記出力回路は、上記センスアンプから伝達された
データのタイミングで該データを取り込み上記クロック
に同期して出力するファーストインファーストアウト回
路を含むことを特徴とする半導体記憶装置。
【請求項９】請求項５に記載の半導体記憶装置におい
て、複数の上記センスアンプと上記入力回路を用いて連
続的に複数のデータを書込むバースト書込み動作を行う
機構を有し、上記バースト書込み動作を行う際、上記Ｙ
系タイミング制御回路は、上記データのタイミングを検
出して、上記Ｙ系制御信号を発生することを特徴とする
半導体記憶装置。
【請求項１０】請求項５に記載の半導体記憶装置におい
て、上記センスアンプは入力端子と出力端子が共通な正
帰還回路であることを特徴とする半導体記憶装置。
【請求項１１】請求項５に記載の半導体記憶装置におい
て、上記メモリセルは１個のＭＯＳトランジスタと１個
のキャパシタで構成されることを特徴とする半導体記憶
装置。
【請求項１２】複数のワード線と、上記複数のワード線
と交差して配置された複数のデータ線と、上記複数のワ
ード線と上記複数のデータ線の所望の交点に配置された
多数のメモリセルと、上記複数のデータ線に接続され上
記メモリセルから上記データ線に読み出された信号を増
幅するための複数のセンスアンプと、上記複数のセンス
アンプを選択するカラム選択線と、上記カラム選択線を
選択するＹデコーダを有し、さらに、外部からクロック
信号が入力され、上記クロック信号に同期したタイミン
グ制御を行うタイミング制御回路と、外部から入力され
るデータを上記タイミング制御回路により制御されて取
り込む入力回路を有し、さらに、複数の上記センスアン
プと上記出力回路を用いて連続的に複数のデータを読出
すバースト読み出し動作を行う機構と、複数の上記セン
スアンプと上記入力回路を用いて連続的に複数のデータ
を書込むバースト書込み動作を行う機構を有し、さら
に、アドレスカウンタを有し、上記バースト読み出し動
作あるいは上記バースト書込み動作の際に、外部からバ
イナリ符号で入力される初期アドレスを取り込むアドレ
スバッファ回路と、順次アドレスを切り換えるアドレス
カウンタを有する半導体記憶装置において、上記アドレ
スの符号を変換するアドレス変換回路を有することを特
徴とする半導体記憶装置。
【請求項１３】請求項１２に記載の半導体記憶装置にお
いて、上記アドレス変換回路は、上記アドレスカウンタ
と上記Ｙデコーダの間に設けられ、上記アドレスカウン
タはバイナリカウンタであることを特徴とする半導体記
憶装置。
【請求項１４】請求項１２に記載の半導体記憶装置にお
いて、上記アドレス変換回路により変換されたアドレス
信号は、上記バースト読み出し動作あるいは上記書込み
動作の際に１ビットずつしか変化しないことを特徴とす
る半導体記憶装置。
【請求項１５】請求項１４に記載の半導体記憶装置にお
いて、上記バースト読み出し動作あるいは上記書込み動
作のバーストシーケンスには、シーケンスとインタリー
ブの２種類が設定されることを特徴とする半導体記憶装
置。
【請求項１６】請求項１２に記載の半導体記憶装置にお
いて、上記アドレス変換回路は、バイナリ符号をグレイ
コードに変換することを特徴とする半導体記憶装置。
【請求項１７】請求項１６に記載の半導体記憶装置にお
いて、上記アドレス変換回路は、上記アドレスバッファ
と上記アドレスカウンタの間に設けられ、上記アドレス
カウンタはグレイコードカウンタであることを特徴とす
る半導体記憶装置。
【請求項１８】請求項１に記載の半導体記憶装置におい
て、さらに、複数の上記センスアンプと上記出力回路を
用いて連続的に複数のデータを読出すバースト読み出し
動作を行う機構と、複数の上記センスアンプと上記入力
回路を用いて連続的に複数のデータを書込むバースト書
込み動作を行う機構を有し、さらに、アドレスカウンタ
を有し、上記バースト読み出し動作あるいは上記バース
ト書込み動作の際に、外部からバイナリ符号で入力され
る初期アドレスを取り込むアドレスバッファ回路と、順
次アドレスを切り換えるアドレスカウンタを有し、上記
アドレスの少なくとも１部分の符号を変換するアドレス
変換回路を有することを特徴とする半導体記憶装置。
【請求項１９】請求項１８に記載の半導体記憶装置にお
いて、上記アドレス変換回路は、バイナリ符号をグレイ
コードに変換することを特徴とする半導体記憶装置。