KR0154741B1 - 듀얼포트 메모리 장치 및 듀얼포트 메모리 장치의 시리얼데이타 출력방법 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속하는 기술분야

본 발명은 고속의 시리얼 데이타출력을 위한 듀얼 포트 메모리 장치 및 시리얼데이타 출력방법에 관한 것이다.

2. 발명이 해결하고자 하는 기술적 과제

본 발명은 데이타레지스터로부터 고속의 시리얼 데이타출력을 위한 듀얼 포트 메모리 장치를 제공함에 있다.

3. 발명의 해결방법의 요지

본 발명은 듀얼 포트 메모리 장치에 있어서, 소정 데이타의 저장 및 출력을 위해 랜덤억세스되는 메모리셀 어레이와, 상기 메모리셀을 억세스하기 위한 로 및 컬럼 어드레스로 구성되는 어드레스를 외부로부터 입력받아 래치하기 위한 어드레스 래치부와, 상기 어드레스에 의해 억세스되는 데이타를 일시 저장하여 외부와 상기 메모리셀 어레이간에서 입출력하기 위한 제1데이타 입출력부와, 상기 메모리셀 어레이의 데이타 억세스를 전반적으로 제어하는 각 제어신호들을 생성출력하는 제1제어부와, 상기 메모리셀 어레이로부터 일정 로의 데이타를 입력받아 저장하며, 소정 카운팅값을 입력받아 이에 대응하는 데이타열을 시리얼하게 출력하는 데이타 저장부와, 상기 어드레스 래치부로부터 칼럼 어드레스를 입력받아 1증가시켜 카운팅시작 어드레스로 지정하고, 외부 기준클럭에 동기하여 카운팅동작을 수행하며, 상기 데이타 저장부의 데이타출력을 시리얼로 억세스하기위한 어드레스로 카운팅값을 출력하는 시리얼카운팅부와, 상기 컬럼 어드레스에 대응하는 데이타열을 제1데이타 입출력부로부터 입력받으며, 또한 상기 데이타 저장부의 출력데이타열을 입력받고, 소정 출력신호에 출력선택되어 상기 입력데이타열을 선택적 출력하는 제2데이타 입출력부와, 시리얼 출력을 제어하기 위해 상기 제1제어부로부터의 제어신호와 상기 외부 기준클럭을 입력받아 상기 제2데이타입출력부, 시리얼 카운팅부의 동작을 전반적으로 제어하기 위한 제어신호들을 생성출력하는 제2제어부로 구성하여 상기 데이타 저장부와 상기 제2데이타 입출력부가 파이프라인으로 데이타가 입출력시킨다.

4. 발명의 중요한 용도

본 발명은 비디오램등에서 중요히 사용될 수 있다.

Description

듀얼포트 메모리 장치 및 듀얼포트 메모리 장치의 시리얼 데이타 출력 방법

제1도는 일반적은 듀얼포트 메모리 장치의 구성을 나타내는 블록구성도이다.

제2도는 제1도의 구성중 시리얼 입출력 관련구성을 상세히 도시하고 있는 구성도이다.

제3도는 제2도의 타이밍도이다.

제4도는 제1도 및 제2도의 구성을 가지는 종래 파이프라이드 듀얼포트 메모리 장치가 발생시킬 수 있는 문제점을 보여주는 타이밍도이다.

제5도는 본 발명의 바람직한 일 실시예에 따른 듀얼포트 메모리 장치의 구성을 나타내는 블록구성도이다.

제6도는 상술한 제5도의 구성중 1-업가산수단(28)의 상세구성을 보여주는 회로도이다.

제7도는 컬럼 어드레스 래치 제어신호(CAL) 생성수단의 상세회로도이다.

제8도는 PIRX신호생성수단의 상세회로도이다.

제9도는 TAP 어드레스 래치 신호(TAL) 생성수단의 상세회로도이다.

제10도는 본 발명의 바람직한 일 실시예에 따른 상술한 제5도의 구성중 동기 시리얼 카운터(25)의 상세회로도이다.

제11도는 SRe 및 PSOT신호 생성수단의 상세회로도이다.

제12도는 시리얼 카운팅클럭(SCC) 생성수단의 상세회로도이다.

제13도는 본 발명의 바람직한 일 실시예에 따른 제5도의 구성중 SAMI/O 버퍼(26)의 상세회로도이다.

제14도는 본 발명의 바람직한 일 실시예에 따른 SAMI/O 버퍼 제어신호인 RSOT 및 SOT신호 생성수단의 상세회로도이다.

제15도는 본 발명의 바람직한 일 실시예에 따른 SAMI/O 버퍼 제어신호(PROT) 생성수단의 상세회로도이다.

제16도는 본 발명의 바람직한 일 실시예에 따른 SAMI/O 버퍼 제어신호(ROT) 생성수단의 상세회로도이다.

제17도는 본 발명의 바람직한 일 실시예에 따른 데이타 전송 펄스(DTR)와 로딩인에이블신호(LDEN) 발생수단의 상세회로도이다.

제18도는 본 발명의 바람직한 일 실시예에 따라 전송사이클에서의 타이밍도이다.

제19도는 본 발명의 바람직한 일 실시예에 따라 비정규 사이클에서의 응용동작 타이밍도이다.

본 발명은 듀얼 포트 메모리 장치(dual port memory device)에 관한 것으로, 특히 고속의 시리얼 데이타출력을 위한 듀얼 포트 메모리 장치 및 듀얼 포트 메모리 장치의 시리얼데이타 출력방법에 관한 것이다.

일반적으로 듀얼 포트 메모리 장치의 일례로는 노멀 다이나믹램(dynamic RAM)의 기능에 데이타의 고속전송이 가능한 직렬 억세스메모리(Serial Access Memory;SAM)의 기능을 덧붙여서 비동기적으로 사용이 가능하도록 한 비디오 램(Video RAM)등이 있다.

노트북과 같은 휴대용 컴퓨터기기등의 급속한 보급의 증가에 의해 상술한 비디오램의 중요성이 점점 크게 부각되고 있는 추세이다. 이와 관련하여 1985년 2월 5일 자로 미합중국에서 특허등록된 4,498,155호(발명의 명칭; SEMICONDUCTOR INTEGRATED CIRCUIT MEMORY DEVICE WITH BOTH SERIAL AND RANDOM ACCESS ARRAYS)는 비디오램 및 그 동작방법에 관하여 개시하고 있다. 이와 같은 비디오램에서는, 다이나믹램 포트(port)가 CPU가 연결되고, 속도가 빠른 샘포트가 CRT나 비디오 카메라 등 외부 시스탬(system)과 연결가능하게 되어, 시스템 응용력이 매우 뛰어나며 또란 그 응용범위가 급속히 확대되고 있다. 한편 기능의 다양화 및 보다 많은 정보향을 저장하기 위하여 고집적 비디오램의 개발이 요구되고 있으며, 또한 현재 그 개발과정에 있다.

한편 사용자와 컴퓨터간의 그래픽 인터페이스(graphic interface)를 효율적으로 수행하기 위하여 하이퍼포먼스(high performance) 그래픽시스템에서는 각 장치로 하여금 고주파수(high frequency)에 대한 대응동작을 요구하게 된다. 따라서 비디오램도 시스템으로부터 공급되는 고속의 시스템클럭에 대응하여 내부회로들이 동작되어야 한다. 이는 구체적으로 비디오램 내의 데이타입출력선을 통해 전송되는 데이타가 시스템클럭에 대응하여 그 응답여부가 가능한 가에 달려있다.

일반적으로 비디오램과 같은 듀얼 포트 메모리 장치는 화상데이타를 저장하는 램포트와 화상데이타를 상기 램으로부터 전송받아 출력하는 시리얼 억세스 메모리(Serial Access Memory;이하 SAM이라함)포트로 쿠게 구분되어 구성된다.

제1도는 일반적으로 파이프라인드 시리얼 포트를 가지는 듀얼 포트 메모리 장치의 구성을 나타내는 블록구성도이다.

먼저 램포트(RAM port; 1)은 메모리셀 어레이(Memory Cell Array; 11)와 메모리셀내의 데이타를 감지증폭하는 센스 증폭기(Sense Amplifier; 13)와, 외부 어드레스(A0∼An)에 따라 메모리셀 어레이의 로(Row)와 컬럼(Column)을 선택하는 로 디코더(Row Decoder; 12) 및 컬럼 디코더(Column Decoder; 14)와, 외부 어드레스(A0∼An)를 입력받고 램 제어 로직부(RAM Control Logic; 19)에 의해 로와 컬럼 어드레스를 저장하는 로 어드레스 래치부(Row Address Latch; 16) 및 컬럼 어드레스 래치부(Column Address Latch; 17)와 ,외부구성부들과 데이타를 입/출력하는 램 I/O버퍼(RAM I/O Buffer; 18)와, 상기 메모리셀 어레이(11)과 상기 램 I/O버퍼(18)간을 인터페이싱하는 램 I/O 라인(RAM I/O Line; 15)과, 외부신호(,,, DSF,)에 의해 제어되며 상기 램포트(1)의 전반적은 동작을 제어하는 램 제어로직부(19)로 구성된다.

SAM 포트(2)는 시리얼 억세스 메모리로서의 데이타 레지스터(22)와, 상기 메모리셀 어레이(11)와 상기 데이타 레지스터(22)간의 데이타전송을 위한 데이타 전송 게이트(Data Transfer Gate; 21)와, 상기 데이타 레지스터(22)의 억세스 위치를 결정하는 SAM 컬럼 디코더(SAM column Decoder; 23)와, 컬럼어드레스 래치부(Column Address Latch; 17)의 출력값에 의해 초기값이 결정되며 SAM 제어 로직부(SAM Control Logic; 27)에 의해 제어되어 상기 SAM 컬럼 디코더(23)을 제어하는 시리얼 카운터(Serial Counter; 25)와, SAM 데이타 입출력을 위한 SAM I/O 버퍼(RAM I/O Buffer; 26)와, 상기 데이타 레지스터(22)와 SAM I/O 버퍼(26)를 연결하는 SAM I/O 라인(24)과, 외부입력 시리얼 클럭(SC) 및 외부신호(SE)와 램 제어 로직부(19)에 의해 제어되는 SAM 제어로직부(27)로 구성된다.

상술한 구성을 가지는 비디오 램은 랜덤 억세스 모드(Random Access Mode), 전송모드(Transfer Mode) 및 시리얼 억세스 모드(Serial Access Mode)로 동작되나, 이하의 설명에서는 본 발명의 요지에 관련되는 상기 전송모드 특히 시리얼 억세스모드에 관해 설명한다.

먼저 전송모드에서 메모리셀 어레이(11)의 한 개 로(Row)의 데이타는 센스 증폭기(13)에 의해 감지증폭되어져, 데이타 전송게이트(21)를 통해 데이타 레지스터(22)로 전송되어 저장된다, 그리고 시리얼 전송모드에서 시리얼 카운터(25)의 출력이 디코딩되어 SAM 컬럼 디코더(23)을 통해 데이타 레지스터(22)는 SAM I/O라인(24)과 연결되어 상기 데이타 레지스터(22)에 저장된 상기 데이타가 SAM I/O 버퍼(26)을 통하여 출력된다.

이때 통상적으로 상기 데이타 레지스터(22)의 크기(갯수, depth)는 상기 메모리셀 어레이(11)의 컬럼수와 동일하다. 또한 상기 데이타 레시스터(22)에서 억세스될 첫 번째 레지스터의 위치는 상기 램포트(1)의 컬럼 어드레스 래치부(17)에 래치된 전송모드시의 시작 컬럼어드레스(이하 TAP라함)에 의해 시리얼 카운터(25)에 셋팅되어 결정된다.

제2도는 제1도의 구성중 시리얼 입출력 관련구성을 상세히 도시하고 있는 상세 구성도이며, 제3도는 상기 제2도의 타이밍도이다. 상술한 제2도 및 제3도의 상세 구성 및 동작은 미합중국 특허 제5,042,014호(DUAL-PORT MEMORY HAVING PIPELINED SERIAL OUTPUT)에 상세히 개시되고 있다.

상술한 제1도, 제2도 및 제3도의 타이밍도를 참조하여 파이프라인드 시리얼 포트를 가지는 듀얼 포트 메모리 장치 및 시리얼데이타 출력방법을 간략히 살펴보면 다음과 같다.

먼저 제2도에 도시된 바와 같이 종래의 파이프라인드 시리얼 포트를 가지는 듀얼 포트 메모리 장치의 시리얼 카운터(25)에서, LSB디코더(258)는 시리얼클럭(SC)을 최초입력단자로 입력받아 비동기 카운팅하는 리플카운터를 구성하는 제1 및 제2T플립플롭(250,251)의 출력들을 입력받는다. 따라서 상기 LSB디코더(258)는 상기 시리얼 클럭(SC)의 각 상승엣지(rising edge)에 동기되어 PMX0∼PMX3신호를 순차적으로 출력한다. 그리고 낸드게이트(240)는 상기 PMX3신호와 인버터(244)를 통해 로딩인에이블신호(LDEN)를 입력받아 부논리곱연산하여 그 연산값을 출력한다.

이후 또다른 리플카운터를 구성하는 제3∼8T플립플롭(252∼257)은 최초 카운팅단인 제3T플립플롭(252)의 입력단자T로 인버터(241)을 통해 상기 낸드게이트(240)의 연산출력값을 입력받으며, 부입력단자 T^-를 통해 상기 낸드게이트(240)의 연산출력값을 입력받는다. 따라서 제3도에 도시된 바와 같이 로(LOW)상태의 로딩인에이블신호(LDEN)의 입력시점에서 상기 LSB디코더(258)로부터 하이 상태의 상기 PMX3신호가 출력되면, 상기 제3T플립플롭(252)의 입력단자T에도 하이상태의 신호가 입력된다. 즉, 상기 PMX3신호의 출력에 대응하여 시리얼 클럭(SC)의 한주기구간동안에 해당하는 하이상태의 입력신호가 상기 제3T플립플롭(252)의 입력단자T로 입력되어 상기 제3∼8T플립플롭(252∼257)의 연결구성은 비동기 카운팅을 수행한다. 그리고 상기 제3∼8T플립플롭(252∼257)의 각 출력단은 프리디코더(230)에 연결되어 카운팅 상태가 그대로 상기 프리디코더(230)으로 입력된다. 그리고 상기 프리디코더(230)의 출력을 입력받은 시리얼 디코더(231)는 입력신호를 디코딩하여 데이타레지스터(22)로부터 4비트를 선택하여 래치부(247)로 출력시킨다.

상술한 제1∼8T플립플롭(250∼257)는 로딩인에이블신호(LDEN)에 의해 인에이블되며 ,상기 데이타 레지스터의 컬럼어드레스(TAP:CA0∼CA7)값을 프리셋(preset)단자로 입력받아 전송시작어드레스를 지정받게 된다. 이후 프리디코더(230)의 출력은 제3∼8T플립플롭(252∼257)의 출력값에 의해 결정된다.

한편, RS플립플롭(259)은 셋입력단자(S)로 상기 PMX0신호를 입력받으며, 리셋입력단자(R)로, 상기 PMX3신호 및 로드인에이블신호(LDEN)의 논리곱연산결과와 상기 PMX2신호와의 논리합연산결과값을 입력받는다. 그리고 전송 게이트의 일측 경로 트랜지스터(246)는 상기 RS플립플롭(259)의 출력신호에 의해 스위칭제어된다.

최종적으로 4-1멀티플렉서(248)는 상기 LSB디코더(258)로부터 PMX0∼PMX3신호를 선택단으로 입력받아 출력제어되며, 4비트의 입력데이타중 최하위비트부터 순차적으로 출력단(SDQ)을 통해 1비트씩 출력한다.

상술한 설명에서 로드인에이블신호(LDEN)는 시리얼카운터(25)로 컬럼 어드레스(CA0∼CA7)를 셋팅시키는 신호로써, 하이액티브신호이다. 이하의 설명에서 먼저 상기 로드인에이블신호가 로우상태일경우에 대해 먼저 설명한다.

먼저 PMX2신호가 제3도에 도시된 바와 같이 하이상태로 상기 LSB디코더(258)로부터 생성출력되면, 상기 SR플립플롭(259)은 Q₂₅₉파형에서 알 수 있듯이 로우상태의 신호를 출력한다. 따라서 전송게이트의 일측 경로 트랜지스터(246)는 상기 로우상태의 상기 SR플립플롭(259)의 출력신호를 입력받아 턴오프상태로 스위칭되며, 상기 데이타레지스터(22)와 래치부(247)간의 경로를 끊어 래치(247)에 래치된 데이타의 손상을 방지시킨다.

그리고 PMX3신호가 제3도에 도시된 바와 같이 하이상태로 상기 LSB 디코더(258)로부터 생성출력되어 낸드게이트(240) 및 인버터(241)을 통해 상기 제3T플립플롭에 입력되면, 제3∼8T플립플롭(252∼257)의 카운팅상태가 변화되고 프리디코더(230) 및 시리얼 디코더(231)에 의해 데이타 레지스터(11)로부터 새로운 4비트의 데이타가 래치부(247)로 출력된다. 이후 PMX0신호가 하이상태로 변화되면 상기 SR플립플롭(259)은 하이상태의 신호를 출력하여 전송게이트의 일측 경로 트랜지스터(246)을 턴온상태로 스위칭시켜 데이타 레지스터(22)로부터의 데이타가 상기 래치부(247)에 업데이팅 될 수 있도록 한다.

즉 상술한 종래 듀얼 포트 메모리 장치에서 시리얼 디코더(231)는 시리얼 클럭(SC)의 4싸이클이다. 한번씩, 출력 데이타의 1싸이클이전에 그 상태가 변화되므로, 디코딩에 의한 데이타 출력시간을 감소시키게 하는 구조이다. 그리고, 시리얼 카운터(25)는 새로운 컬럼어드레스(TAP ; CA0∼CA7)를 인가할 경우(LDEN = 하이). 또는 새로운 컬럼 어드레스가 PMX3신호를 하이상태로 발생시키는 경우에는 잘못된 컬럼어드레스가 프리디코더(230)으로 입력되므로 이를 막기 위하여 로드인에이블신호를 인버터(244)를 통해 낸드게이트(240)의 일측 입력으로하여 상기 낸드게이트(240)의 출력을 하이상태로 만들어준다.

그러나 상술한 종래 파이프라인드 시리얼 포트를 가지는 듀얼포트에 모리 및 시리얼 데이타 출력방법에는 후술한 바와 같은 문제점을 가지고 있다.

시리얼 데이타의 연속성을 보장하기 위해서 전송모드에서 데이타레지스터(22)로 새로운 데이타가 전송된후, 시리얼 카운터(25)로 데이타 래지스터(22)의 시작 컬럼 어드레스(TAP0가 인가된다. 이후 상기 시리얼 카운터(25)의 디코딩 스테이지(decoding stage ; 제3∼8T플립플롭(252∼257))가 시작 컬럼 어드레스의 값으로 결정되어지는 시간(제4도의 T1),디코딩 스테이지(제3∼8T플립플롭(252∼257))의 출력이 프리디코더(230)에서 처리되는 시간(제4도의 T2), 상기 프리디코더(230)의 출력이 시리얼 디코더(231)에서 처리되는 시간(제4도의 T3), 상기 시리얼 디코더(231)에 의해 선택된 데이타 레지스터(22)의 출력이 래치부(247)에 로딩되는 시간(제4도의 T4)등을 거친 후에야 새로운 시리얼 데이타 출력을 위한 첫 번째 시리얼 클럭(SC)의 상승엣지가 올 수 있게 된다.

상술한 경유시간들(T=T1+T1+T3+T4)은 상기 시작 컬럼 어드레스(TAP0의 인가시점에서는 그보다 훨씬 짧은 시간이 주어지게 된다. 즉 로드인에이블(LDEN)신호가 시리얼 클럭(SC)의 싸이클사이에 하이상태로 액티브될 경우 시리얼 클럭(SC)의 1싸이클에서는 상기 시리얼 클럭(SC)의 상승엣지에서 로드인에이블신호(LDEN)의 하이상태구간의 시간을 제외한 나머지 시간이 주어지게 된다. 상술한 경우 시작 컬럼 어드레스의 출력시간이 느려지게 되는 문제점이 발생하게 된다.

또한 비디오램의 Mid-라인 로드 싸이클(Real-time Read Transfer cycle 이하 RRT 싸이클이라 함)의 경우, 상술한 시간T 및 상기 데이타 레지스터(22)로의 전송시간까지 가산되므로 시리얼억세스타임(Serial Access Time)이 시간적제약을 받게 된다.

그리고 상술한 문제점외에 시리얼 카운터(25)를 리플카운터로 사용함에 따라 시리얼 클럭(SC)에 의한 상기 시리얼 카운터의 출력이 최종 스테이지까지 도달하기 위한 시간은 상기 리플카운터의 각 스테이지 개수 X 각 스테이지의 지연시간(delay time ; td)이 되므로, 비록 상기 시리얼 디코더(25)의 디코딩 출력시간이 4-1멀티플렉서의 출력타이밍으로부터 1싸이틀전에 주어진다 하더라도 50㎒이상의 하이 싸이클 시리얼 출력에는 어려움이 있다. 또한 상술한 종래의 파이프라인드 시리얼 출력을 위해서는 데이타 래지스터(22)와 전송게이트의 양측 경로 트랜지스터(245,246)를 연결하는 전송라인(SAM I/O 라인)의 수가 증가하게 되고, 상기 전송라인들은 메모리의 레이아웃(Layout) 구성상 코어 사이드에 존재하게 되므로 전체 메모리칩면적의 증가를 가지는 단점이 있었다.

따라서 본 발명의 목적은 데이타레지스터로부터 고속의 시리얼 데이타출력을 위한 듀얼 포트 메모리 장치를 제공함에 있다.

본 발명의 다른 목적은 램포트로 억세스한 데이타를 시리얼 데이타로 고속출력하는 듀얼 포트 메모리 장치를 제공함에 있다.

본 발명의 또 다른 목적은 시리얼 데이타 출력을 위한 전송라인을 줄여 전체 메모리의 면적을 줄이는 듀얼 포트 메모리 장치를 제공함에 있다.

본 발명의 또 다른 목적은 시리얼 데이타출력을 위한 컬럼어드레스를 1증가시켜 고속의 시리얼 억세스타이밍을 이루는 듀얼 포트 메모리 장치의 시리얼 데이타 출력방법을 제공함에 있다.

이하 본 발명의 바람직한 구성 및 동작의 일 실시예를 첨부된 도면을 참조하여 상세히 설명한다.

하기 설명에서 도면들중 동일한 구성요소들은 가능한한 어느 곳에서든지 동일한 부호들을 나타내고 있음에 유의해야 한다. 또한 하기 설명에서 구체적인 회로구성, 논리상태등 많은 특정 상세들이 본 발명의 보다 전반적인 이해를 제공하기 위해 나타나 있다. 이들 특정 상세들 없이 본 발명이 실시될 수 있다는 것은 이 기술분야에서 통상의 지식을 가진 자에게 자명할 것이다. 그리고 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.

제5도는 본 발명의 바람직한 일 실시예에 따른 듀얼포트 메모리 장치의 구성을 나타내는 블록구성도이다.

먼저 램포트(RAM port; 1)은 메모리셀 어레이(Memory Cell Array; 11)와 메모리셀내의 데이타를 감지증폭하는 센스 증폭기(Sense Amplifier; 13)와, 외부 어드레스(A0∼An)에 따라 메모리셀 어레이의 로(Row)와 컬럼(Column)을 선택하는 로 디코더(Row Decoder; 12) 및 컬럼 디코더(Column Decoder; 14)와, 외부 어드레스(A0∼An)를 입력받고 램 제어 로직부(RAM Control Logic; 19)에 의해 로와 컬럼 어드레스를 저장하는 로 어드레스 래치부(Row Address Latch; 16) 및 컬럼 어드레스 래치부(Column Address Latch; 17)와 ,외부구성부들과 데이타를 입/출력하는 램 I/O버퍼(RAM I/O Buffer; 18)와, 상기 메모리셀 어레이(11)과 상기 램 I/O버퍼(18)간을 인터페이싱하는 램 I/O 라인(RAM I/O Line; 15)과, 외부신호(,,, DSF,)에 의해 제어되며 상기 램포트(1)의 전반적은 동작을 제어하는 램 제어로직부(19)로 구성된다.

SAM 포트(2)는 시리얼 억세스 메모리로서의 데이타 레지스터(22)와, 상기 메모리셀 어레이(11)와 상기 데이타 레지스터(22)간의 데이타전송을 위한 데이타 전송 게이트(Data Transfer Gate; 21)와, 상기 데이타 레지스터(22)의 억세스 위치를 결정하는 SAM 컬럼 디코더(SAM column Decoder; 23)와, SAM 컬럼 디코더(SAM Column Decoder; 23), SAM 제어로직부의 제어하에 컬럼어드레스 래치부(17)로부터 입력되는 시작 컬럼 어드레스(TAP)를 1증가(TAP+1)하여 출력하는 1-업 가산 수단(28), 상기 1증가된 시작 컬럼 어드레스(TAP+1)에 의해 초기 카운팅값이 결정되며 시리얼 클럭(SC)에 동기되어 카운팅동작을 수행하여 상기 SAM 컬럼 디코더(23)을 제어하는 시리얼 카운터(Serial Counter; 25)와, SAM 데이타 입출력을 위한 SAM I/O 버퍼(RAM I/O Buffer; 26), 상기 데이타 레지스터(22)와 SAM I/O 버퍼(26)를 연결하는 SAM I/O 라인(24) 및 외부입력 시리얼 클럭(SC) 및 외부입력 시리얼 인에이블신호(SE)와 램 제어 로직부(19)에 의해 제어되는 SAM 제어로직부(27)로 구성된다.

이하 상술한 제5도의 구성을 참조하여 본 발명의 바람직한 일 실시예에 따른 듀얼 포트 메모리 장치의 시리얼 데이타출력동작을 살펴본다.

먼저 데이타레지스터(22)의 억세스를 위한 시작 컬럼 어드레스(TAP)는 전송싸이클에서 램포트(1)의 어드레스 입력단(A0∼An)을 통해 입력되는 컬럼어드레스로 결정된다.

통상적으로 전송싸이클에서는 램포트(1)와 SAM포트(2)가 동기되어 동작하기 때문에 상기 램포트(1)로의 데이타입출력은 금지된다. 그러나 상기 램포트(1)로의 데이타입출력은 금지되지만, 전송을 위해 메모리셀 어레이(11)는 센스증폭기(13)를 통해 감지, 증폭된다. 또한 외부로부터 입력되는 시작어드레스(TAP)는 컬럼 어드레스 래치부(17)에 래치되며, 램 컬럼 디코더(14)과 램 I/O 라인(15)을 통하여 램 I/O 버퍼(18)에 전달된다.

상기 시작 컬럼 어드레스(TAP) 데이타는 라인(29)를 통해 SAM I/O 버퍼(26)에 저장되며, SAM제어 로직부(27)에 의해 출력단(SDQi)을 통해 출력된다.

상술한 바와 같이 본 발명에서는 상기 시작 컬럼 어드레스(TAP)로서 램 포트(1)의 데이타를 이용하므로 데이타레지스터(22)의 데이타 전송을 위한 시작 컬럼 어드레스(TAP)를 억세스할 필요가 없다. 또한 종래와는 달리 시리얼 카운터(25)에 시작 컬럼 어드레스(TAP)가 아닌 1-업 가산 수단(28)의 출력인 1증가된 시작 컬럼 어드레스(TAP+1)가 입력되며, 상기 시작 컬럼 어드레스(TAP)의 데이타가 출력단(SDQi)로 출력되는 동안 데이타레지스터(22)로부터 1증가된 시작 컬럼 어드레스(TAP+1)의 데이타가 억세스되어 SAM I/O 버퍼(26)에 저장된다.

상술한 바와 같이 시작 컬럼 어드레스(TAP)의 데이타 억세스를 종래의 방법처럼 데이타레지스터(22)로부터 하지 않고, 전송싸이클의 램 포트(1)에서 센싱된 데이타를 이용하기 때문에 시작 컬럼 어드레스(TAP)의 데이타 억세스시의 지연에 의한 고속 시리얼 억세스 제약이 없어지게 된다.

또한 시리얼 카운터(25)에 시작 컬럼 어드레스(TAP)대신에 상기 1-업 가산 수단(28)을 통해 1증가된 시작 컬럼 어드레스(TAP+1)가 인가되므로, 출력하고자 하는 데이타레지스터(22)의 데이타 억세스가 데이타 출력시점보다 항상 먼저 발생되어 고속 시리얼 억세스를 이룰 수 있다.

제6도는 상술한 제5도의 구성중 컬럼 어드레스 래치부(17)과 연결된 1-업가산 수단(28)의 일례를 나타내는 상세회로도이다.

상기 제6도의 1-업 가산 수단(28)은 컬럼 어드레스 로드신호(TAL)에 응답하여 상기 컬럼 어드레스 래치부(17)로부터 컬럼 어드레스(CA0∼CA8)를 입력받아 1증가된 컬럼 어드레스(SCA0∼SCA8)를 출력한다. 상기 1-업 가산 수단(28)은, 하이상태의 상기 컬럼 어드레스 로드신호(TAL)에 응답하여 컬럼 어드레스(CA0∼CA8)를 래치출력하는 D 플립플롭들(281∼284)과, 1-업 연산을 위한 인버터(285)와, 익스크루시브 오아게이트(286,287,289;이하 X-오아게이트라함)와, 캐리발생 앤드 게이트(281∼284)와, 각 스테이지의 출력래지를 위한 래치스테이지부들(293,294,...300)로 구성되어 있다.

상기 컬럼 어드레스 래치부(17)는 컬럼 어드레스 래치 제어신호(CAL)가 하이상태일 때 어드레스 입력단으로부터 어드레스(A0∼A8)을 입력받으며, 상기 컬럼 어드레스 래치 제어신호(CAL)가 로우상태일 때 그 상태를 저장한다. 제7도는 상기 컬럼 어드레스 래치부(17)의 제어신호인 컬럼 어드레스 래치 제어신호(CAL) 생성수단의 상세회로도이다.

상술한 제7도를 참조하여 컬럼 어드레스로드신호(TAL)가 로우상태일 때 상기 컬럼 어드레스 래치 제어신호(CAL)의 출력상태를 살펴본다.

로 어드레스 스트로브() 및 컬럼 어드레스 스트로브()가 모두 하이상태 (일반적으로 프라차지(precharge)상태라고 함)일 때, 상기 컬럼 어드레스 래치 제어신호(CAL)는 로우상태로 출력된다. 또한 로 어드레스 스트로브()가 로우상태로 액티브되면 인버터(198)을 통해 반전된 로 어드레스 스트로브(이하 PIR이라함)가 로우상태에서 하이상태로 발생된다.

컬럼 어드레스 스트로브()가 하이상태인 경우 인버터(191)을 통해 반전된 컬럼 어드레스 스트로브(이하 PIC라함)는 로우상태가 되므로, 낸드게이트(197)는 하이 상태의 신호를 출력한다. 따라서 컬럼 어드레스 래치 제어신호(CAL)는 낸드게이트(199) 및 인버터(200)을 통해 로우상태에서 하이상태로 발생하게 되고, 컬럼 어드레스 래치부(17)는 어드레스(A0∼A8)을 입력받는다.

로 어드레스 스트로브()가 로우상태일 때 일정시간 후 컬럼 어드레스 스트로브()가 로우상태로 입력되면(통상의 비디오 램, 다이나믹 램은 상기 일정시간이 정해져 있음 ; tRCD→에서까지의 지연시간)상기 PIC는 하이상태가 되고 ,상기 PIC가 인버터(193), 지연기(delay;195) 및 인버터(196)를 거쳐 낸드게이트(197)에 입력되면, 상기 낸드게이트(197)는 로우상태의 신호를 출력하고, 컬럼 어드레스 래치 제어신호(CAL)는 하이상태에서 로우상태로 발생하게된다. 따라서 컬럼 어드레스 래치부(17)는 어드레스(A0∼A8)를 래치하여, 컬럼 어드레스(CA0∼CA8)로 출력한다. 상술한 제7도에서 지연기(195)는 컬럼 어드레스 셋업/홀드타임(Set-up/Hold time)을 조정하기 위한 수단이다.

제8도는 PIRX신호 생성수단의 상세회로도이며, 제9도는 컬럼 어드레스 로드신호(TAL)를 출력하는 생성수단의 상세회로도이다.

상기 제8도에서 PIRX는 전송모드로 동작될 경우에 하이상태로 발생되는 신호로써, 로 어드레스 스트로브()가 로우상태로 액티브될 때 데이타전송 및 출력인에이블신호()의 상태를 래치하여 인버터(2701)를 통해 출력된다. 즉 로 어드레스 스트로브()가 로우로 액티브될 때, 데이타전송 및 출력인에이블신호()가 로우상태이면, 전송모드이므로 로우상태의 어드레스 스트로브()에 의해 PIR이 로우상태에서 하이상태로 바뀌고, D플립플롭(2700)에 로우상태의 데이타 전송 및 출력인에이블신호()를 입력받으며, 인버터(2701)를 통해 PIRX가 로우상태에서 하이상태로 발생된다.

로 어드레스 스트로브()가 로우상태로 액티브될 때 상기 데이타전송 및 출력인에이블신호()가 하이상태이면, 상기 PIPX는 로우상태가 되어 전송모드가 아님을 나타낸다.

상기 제9도에서 컬럼 어드레스 로드신호(TAL)는 전송모드가 아닐 경우에는 발생할 필요가 없기 때문에 PIPX로써 낸드게이트(2705)를 제어한다. 상기 제9도의 3컬럼 어드레스 로드신호(TAL)는 소정 지연기(2703)을 경유한 PIR과, 인버터(2702) 및 소정 지연기(2704)를 경유한 컬럼 어드레스 래치 제어신호(CAL)와, 그리고 PIPX의 입력으로부터 낸드게이트(2705) 및 인버터(2706)를 통해 출력된다. 상기 지연기(2703)은 메모리셀 어레이의 데이타가 센스증폭기(13)에 의해 충분히 증폭된 후에 컬럼 어드레스 로드신호(TAL)가 발생하도록 하는 수단으로써, 숏(short), tRCD조건의 전송싸이클에서의 컬럼 어드레스 로드신호(TAL)에 의해 제어되는 후술할 데이타 전송펄스(Data Transfer Pulse ; DTP)발생을 억제한다.

또한 상기 지연기(2704)는 유효 컬럼 어드레스 래치후에(즉 컬럼 어드레스 래치 제어신호(CAL)가 하이상태에서 로우상태로 변환하여 발생된 후)컬럼 어드레스 로드신호(TAL)가 발생하여 상기 1-업 가산 수단(28)에 유효 컬럼 어드레스(TAP)가 입력되어 래치될 수 있도록 하는 지연수단이다.

상술한 바와 같이 컬럼 어드레스 로드신호(TAL)는 전송모드가 아닌경우(PIPX=로우)에는 항상 로우상태를 유지하여 상기 1-업 가산 수단(28)이 이전 컬럼 어드레스(TAP)를 저장하고 있도록 하고, 전송모드인 경우 (PIPX=하이)에는 유효 컬럼 어드레스(TAP)를 상기 컬럼 어드레스 래치부(17)에 저장시키고 소정시간 지연후 새로운 컬럼 어드레스(TAP)를 1-업 가산 수단(28)에 입력시켜 래치될 수 있도록 하이상태로 발생된다. 한편 상술한 컬럼 어드레스 로드신호(TAL)가 하이상태로 발생하면, 제7도에 도시된 바와 같이 PIC가 전송게이트(192)에 의해 차단된다.

통상의 비디오 램의 램측동작은 다이나믹 램과 같기 때문에 페이지모드 리드/라이트(Page Mode Read/Write)동작을 위해 컬럼 어드레스 래치부(17)는 컬럼 어드레스 스트로브()의 토글링(toggling)시 항상 새로운 컬럼 어드레스를 받아들일 수 있게 컬럼 어드레스 래치 제어신호(CAL)도 토글링하여야 한다.

그러나 전송싸이클에서의 컬럼 어드레스 스트로브()의 토글링(toggling)시 첫번째 컬럼 어드레스 스트로브()의 하강엣지에서의 컬럼 어드레스만이 시작 컬럼 어드레스(TAP)로서의 의미를 갖고 나머지 컬럼 어드레스는 비유효한 컬럼어드레스이다. 따라서 상기 비유효한 컬럼 어드레스에 의해 오동작을 일으킬 수 있으므로 이를 방지하기 위하여 제7도에 도시된 바와 같이 전송게이트(192)가 컬럼 어드레스 로드신호의 하이상태발생에 응답하여 PIC의 전송을 차단한다.

제10도는 본 발명의 바람직한 일 실시예에 따라 제5도의 구성중 시리얼 디코딩 어드레스 발생을 위한 동기 시리얼 카운터(25)의 상세회로도이다. 본 발명의 바람직한 일 실시예에 따른시리얼 카운터(25)는 프리셋가능한 T플립플롭(251,252,253,254,255)으로 각 스테이지를 구성하고, 외부 시리얼 클럭(SC)과 동기되는 시리얼 카운팅 클럭(SCC)에 동기하여 카운팅동작을 수행하는 동기 카운터이다.

시리얼 카운터(25)의 초기값은 로딩인에이블신호(LDEN)가 하이상태일 때 입력되는 상기 1-업 가산 수단(28)의 출력어드레스(SCAi ; i=0∼8)에 의해 결정된다. 상기 어드레스(SCAi)는 상술한 설명에서 알고 있듯이 제6도에 도시된 1-업 가산 수단(28)의 출력어드레스로써, 1증가된 컬럼 어드레스(TAP+1)이다.

상기 시리얼 카운터(25)는 초기값이 설정된 후 시리얼 카운팅 클럭(SCC)의 하강엣지에서 동기하여 카운팅되며, 상기 시리얼 카운팅(25)의 앤드게이트(256,257,258)등은 캐리발생수단이다.

제11도는 시리얼 카운팅 클럭(SCC)의 생성을 위한 SRE 및 PSOT신호 생성수단의 상세회로도이며, 제12도는 시리얼 카운팅클럭(SCC) 생성수단의 상세회로도이다.

먼저 제11도에서 외부신호인 시리얼 클럭(SCC)이 로우상태이면, 인버터(2711)의 출력신호인 SRE도 로우상태로 출력되며, 노아 게이트(2710)의 출력신호인 PSOT도 로우상태로 출력된다. 이러한 상태에서 상기 시리얼 클럭이 하이상태가 되면, 지연기(2708)의 지연으로 인해 낸드게이트(2709)는 각각 하이상태의 입력신호들을 입력받으므로 로우상태의 신호를 출력하며, 상기 인버터(2711)의 출력신호인 SRE는 하이상태가 된다. 이어서, 시리얼 클럭(SC)의 하이상태의 출력신호가 지연기(2708)를 통과하면 상기 낸드게이트(2709)의 입력단에는 각각 하이와 로우상태의 신호가 입력되므로 상기 인버터(2711)의 출력신호인 SRE는 로우상태가 된다. 상술한 SRE는 시리얼클럭(SC)의 하이 고잉 엣지(High-going edge)에서 생성되는 펄스이며, 상술한 지연기(2708)는 상기 SRE의 펄스폭(Pulse Width)을 결정하는 수단이다.

또한 상기 시리얼 클럭(SC)의 하이상태가 로우상태로 변화되면 지연기(2708)의 출력신호는 지연에 의해 아직 로우상태를 유지하므로 노아게이트(2710)의 출력신호인 PSOT는 하이상태가 된다. 이후 로우상태의 시리얼 클럭이 인버터(2707)를 통해 하이상태의 신호로 변환되고 지연기(2708)을 경유해서 상기 노아게이트(2710)로 입력되면 상기 노아게이트(2710)의 출력신호인 PSOT는 로우상태가 된다. 상술한 PSOT는 시리얼 클럭(SC)의 로우 고잉 엣지(High-going edge)에서 발생하는 펄스이고, 상기 지연기(2708)는 펄스폭을 결정하는 수단이다.

이하 제11도를 참조하여 제12도의 시리얼 카운팅 클럭(SCC) 생성수단을 상세히 살펴본다.

먼저 듀얼 포트 메모리 장치의 초기 동작에 의하여, 로디인에이블신호(LDEN)은 로우상태이고, 시리얼 클럭(SC)의 하이 고잉 엣지에 의해 상기 SRE가 하이펄스상태로 발생되면, NMOS(2714,2715)를 통해 노드A의 차지(charge)는 그라운드(Vss)상태로 디스 차지(discharge)가 되어 로우상태가 되고 래치(2716,2717)에 의해 상기 로우상태가 저장된다. 이후 램 데이타인에이블신호(RDEB)는 인버터(2718)에 의해 하이상태가 유지되고, 노아게이트(2719) 및 인버터(2720)을 통해 시리얼 클럭(SC)과 같은 위상을 가지는 시리얼 카운팅 클럭(SCC)이 생성된다.

로드인에이블신호가 하이상태고 발생하게 되면(전송 싸이클에서 1증가된 컬럼 어드레스(TAP+1)를 시리얼 카운트(25)로 로딩할 경우), 인버터(2712)는 로우상태를 출력하고, PMOS(2713)는 턴온스위칭되어 노드A가 하이상태로 차지된다. 이때 상기 NMOS(2715)는 턴오프되며 NMOS(2714)의 온/오프 스위칭에 관계없이 DC전류경로가 끊어진다. 노드A가 하이상태로 되면 RDEB는 로우상태가 되고 시리얼 카운팅 클럭(SCC)은 시리얼클럭과상관없이 하이상태를 출력하게 된다. 이것은 로드인에이블신호(LDEN)가 하이상태일 때 시리얼 카운터(25)로 1증가된 컬럼 어드레스(TAP+1)가 로딩될 때 상기 시리얼 클럭(SC)에 의한 시리얼 카운팅 클록(SCC)의 로우 고잉 엣지발생을 억제함으로써 시리얼 카운터(25)에 미스로딩(misloading)되는 것을 방지한다.

통상의 비디오 램에서 로드인에이블신호(LDEN)는 펄스로서 동작하기 때문에(카운팅 동작을 우함) 로드인에이블신호(LDEN)는 소정시간(시리얼 카운터(25)에 유효어드레스를 셋팅하는 시간)후에 다시 로우로 된다. 상기 로드인에이블신호(LDEN)이 로우상태로 된 후 일정시간후에 시리얼클럭이 하이 고잉 엣지가 입력되면 하이 펄스상태의 SRE가 발생하게 되고, 노드A는 MNOS(2714,2715)를 통해 디스차지되어 로우상태가 되고, 시리얼카운팅클럭(SCC)은 시리얼클럭(SC)에 따라 토글링함으로써, 시리얼 카운터(25)를 구동하게 된다.

제12도에서 래치부(2716,2717)는 노드A의 상태를 래치하여 로드인에 입르신호(LDEN)의 발생후 시리얼클럭(SC)입력시점의 시간적인 유연성을 제공한다.

제13도는 본 발명의 바람직한 일 실시예에 따른 제5도의 구성중 SAM I/O 버퍼(26)의 상세회로도이다. 제13도에 도시된 바와 같이 본 발명의 바람직한 일 실시예에 따른 SAM I/O 버퍼(26)는 데이타레지스터(22)의 Data를 I/O 센스 증폭기를 통해 증폭된 데이타를 저장하는 래치부(266,267)와, D플립플롭(261,262), 램포트(1)로부터 입력되는 컬럼 어드레스를 저장하는 D플립플롭(263,264,265)으로 구성되고 파이프라인(Pipe line)으로 동작된다.

제14도∼16도는 본 발명의 바람직한 일 실시예에 따른 상기 SAM I/O 버퍼(26)의 제어신호인 RSOT, SOT, PROT 및 ROT신호 생성수단의 상세회로도이다. 이하 상술한 제13도∼15도를 참조하여 상기 SAM I/O 버퍼(26)의 동작일례를 살펴본다.

먼저 제14도는 상술한 제13도에서 SDQi출력을 위한 D플립플롭(261,265)을 제어하기 위한 제어 신호 발생수단을 도시하고 있다. 상기 제14도에서 노드B의 상태에 따라 데이타레지스터(22)로부터의 데이타를 SDQi로 출력할 것인지, 또는 램포트로부터의 데이타(컬럼 어드레스 데이타)를 SDQi로 출력할 것인가를 결정한다. 즉 노드B가 로우상태이면 상기 SRE에 의해서 하이 펄스상태의 SOT가 발생하여 SAM I/O 버퍼(26)의 SDO 데이타를 SDQi로 출력시키고, 상기 노드B가 하이상태이면 상기 SRE에 의해서 하이펄스상태의 RSOT가 발생하여 SAM I/O 버퍼(26)는 램포트로부터의 TAP 데이타인 RDO를 SDQi로 출력한다.

상기 노드B의 상태는 SR플립플롭(2721,2722)에 의해 결정된다. 즉 상기 SR 플립플롭의 셋입력단은 RDEB를 입력받으며, 상기 RDEB가 로우상태이면 상술한 바와 같이 로드인에이블신호(LDEN)가 하이상태가 되어 시리얼 카운터(25)로 1증가된 컬럼 어드레스(TAP+1)의 로딩시 노드B가 하이상태가 된다. 따라서 상기 S-R 플립플롭의 리셋입력단은 시리얼클럭(SC)을 입력받으며, 상기 RDEB가 하이상태로 된후 시리얼 클럭(SC)이 로우상태이면 노드B는 로우상태가 된다.

상기 제11도에서 발생된 POST는 SAM I/O 버퍼(26)의 D플립플롭(261)의 클럭단자로 입력되어 상기 D플립플롭의 동작을 제어한다. 상술한 바와 같이 상기 PSOT는 시리얼클럭(SC)의 로우 고잉 엣지에서 발생하는 하이펄스이다. 즉 시리얼 클럭(SC)의 로우 고잉 엣지에서 상기 PSOT가 발생하여 래치부(266,267)에 저장된 SDO 데이타를 D플립플롭(261)에 래치시킨다.

상술한 바와 같이 SAM I/O 버퍼(26)의 D플립플롭(261,262)은 컬럼어드레스 데이타출력이외의 모든 SAM 데이타 출력경로를 형성하며, 시리얼클럭의 로우 고잉 엣지에서 출력 데이타를 패치(fetch)하고 시리얼클럭(SC)의 하이 고잉 엣지에서 출력 데이타를 SDQi로 전송시키는 파이프라인동작을 수행한다. 램포트(1)로부터 출력된 컬럼어드레스 데이타 PDO는 상기 PROT가 하이상태일 때 D플립플롭(263)에 래치된다.

제15도는 상술한 제13도에 도시된 SAM I/O 버(26)의 구성중 D플립플롭(263)의 래치동작을 제어하기 위한 PROT를 생성하기 위한 생성수단의 일례를 도시하고 있다. 상기 RDO가 램포트(1)의 램 I/O 버퍼(18)에 같이 연결되므로, 상기 RDO가 컬럼 어드레스 데이타(전송 싸이클에서)임을 감지하여 저장하기 위하여 PROT는 전송 싸이클에서만 발생하는 컬럼 어드레스 로드신호(TAL)의 제어를 받게 된다. 또한 메모리셀 어레이(11)로부터 유효 컬럼 어드레스 데이타가 RDO에 존재하는데는 일정시간이 필요하기 때문에 상기 컬럼 어드레스 로드신호(TAL)의 제어를 받게 하였다.

상기 RDO는 통상적으로 램 포트(1)의 억세스타임을 빠르게 하기 위하여 로 어드레스 스트로브()의 프리차지구간에서 일정상태로 프리차지할 수 있기 때문에 상기 로 어드레스 스트로브()의 프리차지구간에서의 프리차지상태의 RDO 래치를 억제하기 위하여 상기 PROT가 로우상태이면 또한 로우상태를 유지한다.

D플립플롭(263)에 저장된 컬럼 어드레스 데이타 ROD는 ROT신호에 의해 다음 D플립플롭(264)로 전송된다. 제16도는 상기 ROT를 발생하기 위한 발생수단의 일례를 도시하고 있다.

상기 제16도에서 DTP는 데이타 전송 펄스로서, 메모리셀 어레이(11)와 데이타 레지스터(22)를 연결하는 데이타 전송 게이트(21)의 온/오프 스위칭을 제어하는 하이펄스이다. 따라서 ROT의 발생은 DTP이후에 이루어지게 된다.

제18도는 본 발명의 바람직한 일 실시예에 따라 전송사이클에서의 타이밍도이다. 이후 상기 ROT가 상기 DTP의 제어를 받는 과정을 상기 제18도를 참조하여 살펴본다.

상술한 바와 같이 상기 SAM I/O 버퍼(26)의 D플립플롭(263,264)은 TAP데이타 출력경로를 형성하며, 전송 싸이클에서 시작 컬럼 어드레스 로드신호(TAL)의 발생후 유효 컬럼 어드레스 데이타가 RDO상에 존재후에 상기 TAP 데이타를 페치하고, 데이타 전송(메모리셀 어레이(11)로부터 데이타 레지스터(21)로)후에 상기 TAP 데이타를 다시 페치하며, 상기 TAP 데이타 출력을 위한 첫 번째 시리얼 클럭(SC)의 하이 고잉 엣지에서 상기 TAP 데이타를 SDQi로 출력시키는 파이프 라인동작을 수행한다.

제17도는 본 발명의 바람직한 일 실시예에 따른 데이타 전송 펄스(DTR)와 로딩인에이블신호(LDEN) 발생수단의 상세회로도로서, 데이타 전송 펄스인 DTP와 시리얼 카운터(25)로의 1증가된 컬럼 어드레스(TAP+1) 로드 인에이블 신호(LDEN) 발생수단의 일례를 도시하고 있다.

로 어드레스 스트로브()가 액티브(즉 로우상태)되면 PIR이 로우상태에서 하이상태로 발생하게 되고, 오아 게이트(2734)는 로우펄스를 출력한다. 상기 제17도에서 지연기(2733)는 펄스폭을 결정하여 DC전류경로를 차단한다. 한편, 상기 오아게이트(2734)의 출력에 의해 PMOS(2735)는 턴온되어 노드N에 하이상태를 차지시킨다, 상기 노드N의 상태는 래치부(2738,2739)에 의해 그 상태가 유지된다.

전송싸이클에서는 로 어드레스 스트로브()의 하강 엣지에서 출력인에이블신호()는 로우상태이므로 PIPX가 하이상태로 발생하게 되어 NMOS(2736)는 턴온된다. 또한, 출력인에이블신호()가 로 어드레스 스트로브()의 하강엣지에서 일정시간후 하이상태로 바뀌면 상기 NMOS(2733)가 턴온되어 노드N의 차지상태는 디스차지되어 로우상태가 된다.

통상의 비디오 램 전송사이클 어플리케이션에서 출력인에이블신호()의 하이고잉 엣지는 컬럼 어드레스 스트로브()의 로우 고잉 엣지를 기준으로 전 또는 후에 올 수 있다.

컬럼 어드레스 스트로브()의 로우 고잉 엣지전에 출력인에이블신호()의 하이 고잉 엣지가 발생되면 내부 전송 동작은 외부 입력신호에 비동기되어 상기 출력인에이블신호()의 하이 고잉 엣지가 발생하면 내부 전송동작은 출력인에이블신호()의 하이 고잉 엣지와 시리얼클럭(SC)의 하이 고잉 엣지가 동기되어 일어나게 된다.

상술한 동작을 위해 제17도의 앤드게이트(2740)는 출력인에이블신호()에 의해 제어되는 노드N의 인버팅 출력과 컬럼 어드레스 스트로브()에 의해 제어되는 컬럼 어드레스 로드신호(TAL)를 입력으로 받으며, 상기 두 입력신호중 늦게 발생되는 것에 의해 노드T를 하이상태로 출력하고 로드 인에이블신호(LDEN)와 데이타 전송펄스 DTP는 앤드 게이트(2743,2744)를 통하여 하이상태로 발생되고, 지연기(2741,2742)에 의해 로우로 되는 하이펄스가 된다. 즉 지연기(2741)은 로드인에이블신호(LDEN)의 펄스폭을 결정하며, 지연기(2742)는 데이타 전송펄스인 DTP의 펄스폭을 결정한다.

따라서 상술한 바와 같이 상기 로드인에이블신호(LDEN)와 DTP의 발생은 적어도 컬럼 어드레스 로드신호(TAL)발생 이후가 되어 유효 컬럼 어드레스 로딩과 메모리셀의 충분한 센싱후의 데이타레지스터(22)로의 데이타전송을 얻을 수 있다.

이하 상술한 본 발명의 동작을 상술한 제5∼17도의 구성과 첨부된 제18도 및 제19도의 타이밍도를 참조하여 정리해본다.

제18도는 본 발명의 바람직한 일 실시예에 따라 전송사이클에서의 타이밍도를 도시하고 있으며 ,상기 제18도에서 알 수 있듯이 컬럼 어드레스 데이타 RDO″는 TAP 시리얼클럭보다 먼저 준비되어져 있어 TAP 데이타 출력의 지연이 사라지게 된다.

한편, TAP 데이파 RDO″를 SAM I/O 버퍼(26)로 전송하는 동안 시리얼 카운터(25)에는 1증가된 컬럼어드레스(TAP+1)가 로딩되어, 데이타레지스터(22)내의 1증가된 컬럼 어드레스(TAP+1)에 저장된 데이타가 SDO상에 존재하게 되며, 시리얼 클럭(SC)의 로우 고잉 엣지에 의해 발생된 PSOT의 펄스에 의해 SAM I/O 버퍼(26)로 저장된다. 이때 상기 SAM I/O 버퍼(26)에 저장된 SDO' 데이타는 1증가된 컬럼 어드레스(TAP+1)의 시리얼 클럭의 하이 고잉 엣지에서 발생된 SOT 펄스에 의해 SDO로 전송되어져 고속의 시리얼 억세스가 가능해진다.

제18도에 도시된 바와 같이 데이타 레지스터(22)내에서의 데이타 억세스는 시리얼클럭(SC)의 하이 고잉 엣지보다 항상 1 1/2 싸이클 전에 시작되므로 고속 시리얼 억세스가 가능하게 된다.

제19도는 본 발명의 바람직한 일 실시예에 따라 비정규 전송싸이클에서의 응용동작 타이밍도로서, SAM I/O 버퍼(26)에서 컬럼 어드레스 데이타의 저장 경로중 ROT의 제어를 받고 RDO″를 출력하는 D플립플롭(264)의 필요성을 보여주고 있다.

즉 RT 및 RRT가 연속적으로 수행되고 RT 데이타를 시리얼로 리드하기위한 시리얼 클럭(SC)이 RRT 싸이클의 출력인에이블신호()의 하이 고잉 엣지전에 입력된 경우 SAM I/O 버퍼(26)의 D플립플롭(264)가 없으면 D플립플롭(263)의 출력 RDO'는 RRT 싸이클에서의 PROT에 의해 새로운 컬럼 어드레스 데이타, 즉 컬럼 어드레스 2로 오버라이팅(overwritting)되기 때문에 에러가 발생하게 된다. 상술한 에러는 SAM I/O 버퍼(26)에 D플립플롭(264)를 두어 DTP 이후에 발생하는 ROT를 제어함으로써 방지할 수 있다.

상술한 바와 같이 본 발명에서는 TAP 데이타를 램포트의 데이타를 이용하여 SAM 포트로 출력시킴으로써 종래와 비교하여 볼 때 TAP 데이타의 출력 지연이 해소되므로 고속의 시리얼 억세스타임을 가질 수 있는 장점이 있다. 또한 본 발명은 종래 기술에서는 구비되어 있지 않은 1-업 가산 수단(28)을 통해 1증가된 컬럼 어드레스를 시리얼 커운터(25)로 제공하므로써, 시리얼 억세스가 항상 1½싸이클 타임전에 시작할 수 있어 고속의 시리얼 억세스를 가지는 효과가 있다. 또한 본 발명은 데이타레지스터(22)와 연결되는 SAM I/O 라인의 수를 최소화시킬 수 있으므로 전체 메모리의 칩면적을 줄일 수 있는 장점이 있다.

이상에서 상술한 바와같이, 본 발명을 도면에 도시하고 실시예에서 설명하였지만, 본 발명은 이에 한정되지 않고 본 발명의 기본정의를 벗어나지 않는 범위내에서 여러 가지 변형과 변화가 가능함을 이 분야의 통상의 지식을 가진 자라면 누구나 명백히 알 수 있을 것이다. 예를 들면 상술한 본 발명의 바람직한 일 실시예를 수행하기 위한 구성들은 듀얼 포트 메모리 장치의 모든 전송동작에서 적용할 수 있으며, 일례로 스플릿(Split)전송에서도 이 분야의 통상의 지식을 가진 자에게는 본 발명의 기본 사상을 벗어나지 않고 쉽게 응용할 수 있음은 자명한 사실이다.

Claims (6)

1. 듀얼 포트 메모리 장치에 있어서: 데이타의 저장 및 출력을 위해 랜덤억세스되는 메모리셀 어레이와; 상기 메모리셀을 억세스하기 위해 로 및 컬럼 어드레스로 구성되면 외부로부터 어드레스를 입력받아 래치하기 위한 로 및 칼럼 어드레스 래치부와; 상기 어드레스에 의해 억세스되는 데이타를 일시 저장하여 외부와 상기 메모리셀 어레이간에서 입출력하기 위한 제1데이타 입출력부와; 상기 메모리셀 어레이의 데이타 억세스를 제어하는 각 제어신호들을 생성출력하는 제1제어부와; 상기 메모리셀 어레이로부터 로의 데이타를 입력받아 저장하며, 소정 카운팅값을 어드레스로 입력받아 이에 대응하는 데이타열을 시리얼하게 출력하는 데이타 저장부와; 상기 칼럼 어드레스 레치부으로부터 칼럼 어드레스를 입력받아 1증가시켜 카운팅시작 어드레스로 지정하고, 외부 기준클럭에 동기하여 카운팅동작을 수행하며, 상기 데이타 저장부의 데이타출력을 시리얼로 억세스하기위한 어드레스로 카운팅값을 출력하는 시리얼카운팅부와; 상기 컬럼 어드레스에 대응하는 데이타열을 제1데이타 입출력부로부터 입력받으며, 또한 상기 데이타 저장부의 출력데이타열을 입력받고, 소정 출력신호에 출력선택되어 상기 입력데이타열을 선택적 출력하는 제2데이타 입출력부와; 시리얼 출력을 제어하기 위해 상기 제1제어부로부터의 제어신호와 상기 외부 기준클럭을 입력받아 상기 제2데이타입출력부와 시리얼 카운팅부의 동작을 제어하기 위한 제어신호들을 생성출력하는 제2제어부를 구비하며, 파이프라인을 통해 상기 데이타 저장부와 제2데이타 입출력부의 데이타가 입출력됨을 특징으로 하는 듀얼 포트 메모리 장치.
2. 제1항에 있어서, 상기 제1제어부는; 컬럼 어드레스 스트로브의 제어하에 상기 어드레스 래치부의 컬럼어드레스 셋업 및 홀딩시간을 결정하는 지연부와, 전송 싸이클 동작에서 첫 번째 컬럼 어드레스 스트로브의 하강 엣지상태이외의 상기 컬럼 어드레스 스트로브의 토글링에서 상기 컬럼 어드레스 스트로브의 어드레스 래치부 제어를 차단하는 차단부로 구성됨을 특징으로 하는 듀얼 포트 메모리 장치
3. 제1항에 있어서, 상기 제2데이타 입출력부는; 상기 제1데이타 입출력부단으로부터의 데이타열 저장 및 출력을 위해, 전송 싸이클에서만 상기 제1데이타 입출력부의 출력데이타열이 저장되는 제1래치부와. 전송 펄스 발생후 상기 제1저장부의 데이타가 저장되는 제2래치부와, 전송싸이클후 상기 제2저장부의 데이타가 출력되기 위한 제3래치부로 구성됨을 특징으로 하는 듀얼 포트 메모리 장치.
4. 제1항에 있어서, 상기 제2데이타 입출력부는; 상기 제1데이타 저장부로부터의 데이타열 저장 및 출력을 위해, 상기 시리얼 클럭의 하강엣지에서 시리얼로 억세스된 상기 데이타 저장부의 데이타가 저장되는 제1래치부와. 전송 싸이클이후 첫 번째 기준클럭이외의 기준클럭 상승엣지에서 상기 제1래치부에 래치된 데이타가 입력된 후 출력되는 제2래치부로 구성됨을 특징으로 하는 듀얼 포트 메모리 장치.
5. 제1항에 있어서, 상기 제2제어부는 상기 시리얼 카운팅 부로 새로운 카운팅 시작 어드레스가 로딩될 때 상기 시리얼 카운팅부의 카운팅 동작을 금지시키고, 상기 카운팅 시작 어드레스의 첫 번째 기준클럭이 발생된 후 상기 시리얼 카운팅부의 카운팅동작을 수행시키기 위한 카운팅개시신호가 생성출력되어 상기 시리얼 카운팅부의 카운팅동작이 제어됨을 특징으로 하는 듀얼 포트 메모리 장치.
6. 데이타의 저장 및 출력을 위해 랜덤억세스되는 메모리셀 어레이와 로 및 컬럼 어드레스에 의해 억세스되는 데이타를 일시 저장하여 외부와 상기 메모리셀 어레이간에서 입출력하기 위한 제1데이타 입출력부를 포함하는 제1포트와, 상기 메모리셀 어레이의 상기 로 어드레스로 지정되는 데이타열을 저장하며 소정 기준클럭에 의해 시리얼 억세스되는 데이타 레지스터와 상기 컬럼 어드레스에 대응하는 데이타열을 제1데이타 입출력부로부터 입력받으며 또한 상기 데이타 저장부의 출력데이타열을 입력받으며 소정 출력제어신호에 출력선택되어 상기 입력데이타열을 선택적 출력하는 제2데이타입출력부를 포함하는 제2포트로 구성되는 듀얼 포트 메모리 장치의 시리얼 데이타 출력방법에 있어서: 전송 싸이클후 소정 어드레스에 의해 억세스된 상기 제1포트내의 데이타를 래치하여 첫 번째 기준클럭에 동기시켜 출력하는 제1단계와; 상기 전송싸이클후 상기 어드레스를 1증가시킨 증가어드레스부터 상기 데이타레지스터의 데이타를 억세스하여 시리얼로 출력하는 제2단계로 구성됨을 특징으로 하는 듀얼포트 메모리 장치의 시리얼 데이타 출력방법.