JPS63244400A - メモリセルの検査回路装置および方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ワード線および内部ビット線を介して駆動可
能である集積半導体メモリの１つのブロックのマトリッ
クス状に配置されたメモリセルの検査回路装置と方法と
に関するものである。

〔従来の技術〕

半導体メモリのなかのメモリセルの数の増大に伴い、近
年、半導体メモリを検査するために非常に長い検査時間
を必要とするようになってきた。

たとえば４ｋＢのメモリ容量を有するＤＲＡＭは以前は
（使用される検査パターンの種類および数ならびに他の
検査条件に関係して）３ないし２０秒の検査時間で十分
に検査可能であったが、最近（７）ＩＭＢのＤＲＡＭの
検査時間は２０分のオーダーになっている。

検査時間を短縮するための種々の対策が既に知られてい
る。たとえばヨーロッパ特許第ＡＯ１８６０４０号明細
書には、半導体メモリを内部で釜くの等しいブロックに
分割しておき、これらを互いに並列に検査することが提
案されている。それによって実際に検査時間は約１／４
ないし１／８に減少し得る。

米国特許第４，０５５，７５４号明細書には、１つの完
全なワード線のそれぞれすべてのメモリセルを時間的に
互いに並列に検査すること、またそのために半導体メモ
リの内部にある特定の評価回路を利用することが提案さ
れている。この対策は、検査時間節減の効果は大きいが
、少なくとも３つの論理ゲートから成り、これらのゲー
トのうちの２つが存在するワード線の数と等しい数の入
力端を必要とする評価回路が必要である点で不利である
。

この対策の実施は追加的な占有面積が非常に大きくなる
ことに通じ、このことは回路の小形化を目指す一般的な
要望に逆行する。

〔発明が解決しようとする課題〕

従って、本発明の課題は、冒頭に記載した種類の回路装
置であって、メモリセルの検査を短い時間および最小の
追加的占有面積で可能にする回路装置を提供することで
ある。本発明の他の課題はメモリセルの検査のための相
応の方法を提供することである。その際に、すべての考
えられ得る検査パターンを検査できないことは甘受しな
ければならない、すべての可能なエラーおよびエラー形
式を検知できないことも同様に甘受しなければならない
。これはさらに、製造工程の終了後に初めて行われ得る
詳細な検査まで留保される。それに対して、本発明によ
り短時間で行われる検査過程は、（重大な不良をできる
かぎり早く検知し得るように、またそれによってコスト
を節減し得るように）製造工程中の検査として、または
短時間での“到来検″査゛°として行われる。

〔課題を解決するための手段〕

この課題は、本発明によれば、請求項１および８の特徴
部分に記載されている手段により解決される。本発明の
宥和な実施態様は請求項２ないし７および９および１０
にあげられている。

〔実施例〕

以下、図面により本発明を一層詳細に説明する。

図面には、メモリセルＳＺを有するブロックＢが示され
ている。付属の半導体メモリは１つまたは多くのブロッ
クＢを有し得る。このことは公知であり、また図面を見
やすくするため図示されていない、メモリセルＳＺはマ
トリックス状に配置されている。それらはワード線ＷＬ
　ｉ、　ＷＬ　＋　＋１、一般にＷＬを介して、またビ
ット線を介してアドレス指定可能である。各ビット線に
、一般に知られているように、評価回路ＢＷＳが対応付
けられている。

評価回路ＢＷＳビット線を２つの少なくとも近位的に等
しいビット線半部ＢＬ、ＢＬに分割している。一般に両
半部は評価回路ＢＷＳの作用の仕方を考慮して対称性の
理由から、テクノロジー上可能であるかぎり、正確に等
しい。

ビット線および評価回路ＢＷＳの配置に関しては当業者
に２種類のコンセプトが知られている。

古いほうのいわゆる“オープン−ビット線コンセプト°
゛では、両ビット線半部が評価回路ＢＷＳに対して両側
に配置されている。すなわち、評価回路ＢＷＳはブロッ
クＢのメモリセル領域を左側セル領域半部および右側セ
ル領域半部に分割している。″フォールデッドービット
線コンセプビと呼ばれる新しいほうのビット線コンセプ
ト“では、両ビット線半部が評価回路ＢＷＳの単一の側
に配置されている。すなわち、評価回路ＢＷＳはこのコ
ンセプトではセル領域の縁に位置している。本発明はこ
の２つのビット線コンセプトにおいて実現可能である。

評価回路およびメモリセルも公知である。当業者に知ら
れている評価回路は、ゲートで交差結合されている２つ
のトランジスタから成り、共通の端子でたいていはスイ
ッチング可能または時間的経過を制御可能な電位に接続
されているものである。評価回路のトランジスタの自由
端はそれぞれビット線半部ＢＬ、ＢＬと接続されている
。公知の他の形態の評価回路を用いることも考えられる
。

メモリセルも公知の技術により形成されている。

半導体メモリとしてのＤＲＡＭは一般に１トランジスタ
メモリセルである。スタティックメモリ（ＳＲＡＭ）に
もＥＰＲＯＭおよびＥＥＰＲＯＭのようなプログラム可
能なメモリにも本発明は同じく本質的な変更なしに応用
可能である。この実施　　、例の場合にはＤＲＡＭの１
トランジスタメモリセルが示されている。メモリがいわ
ゆるダミーセルを備えたものとして構成されているか否
か、また評価回路がいわゆるミッドーレベルーコンセプ
トにより動作するか否かは、本発明の応用にとって重要
でない。

本発明による回路装置はさらにブロックＢごとに一対の
外部ビット線ＸＢ、ＸＢを含んでいる。

これらはたとえばその一端で（各任意の他の位置も考え
られる）予充電袋ＷＰＣと接続されている。

予充電装置ＰＣは、後でまた説明するように、外部ビッ
ト線ＸＢ、ＸＢを互いに相補性の論理レベル、特に半導
体メモリの供給電位■ＣＣおよび基準電位■ＳＳに予め
充電する役割をする。外部ビット線ＸＢ、ＸＢの対はさ
らに、一般に通常のように、外部の評価回路Ｂ　Ｗ　Ｓ
　、、、と接続されている。さらに外部ビット線ＸＢ、
ＸＢの対は弁別回路ＤＩＳＣと接続されている。弁別回
路ＤＩＳＣの出力は検査時に生ずるエラーをエラー信号
ＦＳにより指示する役割をする。

内部ビット線の各第１のビット線半部ＢＬは隔離トラン
ジスタＴＴを介して第１の外部ビット線ＸＢと接続され
ている。相応して、内部ビット線の各第２のビット線半
部ＢＬは同じく隔離トランジスタＴＴを介して第２の外
部ビ、／ト線ＸＢと接続されている。１つのビット線の
両隔離トランジスタＴＴはこうして１つの隔離トランジ
スタ対を形成する。各隔離トランジスタＴＴのゲートが
ＣＭＯＳスイッチングトランジスタ対ＳＴのｎチャネル
トランジスタを介して、そのつどの内部ビット線に相応
するビット線デコーダ（”ＤＥＣ”によりシンボルで示
されている）と接続されていることは有利である。さら
に、このゲートは、本発明により、ＣＭＯＳスイッチン
グトランジスタ対ＳＴのｎチャネルトランジスタを介し
て電位Ｐ。

ｔと接続されている。電位Ｐｏｔはたとえば半導体メモ
リ全体の供給電位■ＣＣであってよい。しかし、電位Ｐ
ｏｔは、本発明の他の実施例では、少なくとも回路装置
全体の供給電位■ＣＣと基準電位■ＳＳとの間の差の半
分の値を有してよい。

ＣＭＯＳスイッチングトランジスタ対ＳＴのゲートは信
号Ｔ　＊　ｓ　ｔと接続されている。検査時には、信号
７「；τにより制御されて、電位Ｐｏｔがｎチャネルト
ランジスタを通じてトランスファ電位Ｐｏｔとしてトラ
ンジスタ対ＴＴのゲートに与えられる。こうしてこの電
位は正常作動中に通常のデコーダ出力信号を置換する。

すなわち正常作動中は内部ビット線ＢＬ、ＢＬが通常の
ように個々に（第１図中に“ＤＥＣ”により示されてい
る）ビット線デコーダを介して駆動されるが、本発明で
は検査作動中はすべての内部ビット線ＢＬ、ＢＬが互い
に並列に駆動される。これはＣＭＯＳスイッチングトラ
ンジスタ対ＳＴを介して行われ得る。

この駆動がデコーダＤＥＣのなかに含まれており、従っ
てたとえばすべてのデコーダが同時に能動化される実施
態様も考えられる。これについては本件特許出願人の同
日付提出特許願（５）および（６）の明細書を参照され
たい。

弁別回路ＤＩＳＣが第２図に示されているように簡単な
周知のＣＭＯＳインバータ回路であることは有利である
。その入力端はたとえばマルチプレクサＭＵＸを介して
両外部ビット線ＸＢ、ＸＢに接続されている。制御信号
ＴがマルチプレクサＭＵＸの入力端のうちで外部ビット
線ＸＢ、ＸＢのうち予め論理１に予充電された外部ビッ
ト線と接続されている入力端を導通させる。ｎチャネル
トランジスタのチャネル幅が、チャネル長さは同一とし
て、ｎチャネルトランジスタのチャネル幅とくらべて１
０ないし２０倍大きいようにｎチャネルトランジスタを
構成することは有利である。

それによって弁別回路ＤＩＳＣは、両外部ビット線ＸＢ
、ＸＢの一方がエラ一時にとる電位範囲内で特に敏感で
ある。

本発明の１つの実施例では、予充電装置ＰＣは、２つの
通常の互いに相補性の出力端Ｑ、Ｑを有するＲＳフリッ
プフロップＦＦを有する。各出力端Ｑ、Ｑは予充電トラ
ンジスタＰＣＴを介して外部ビット線ＸＢ、ＸＢの対と
接続されている。予充電トランジスタＰＣＴのゲートは
クロック信号ＣＬと接続されている。このクロック信号
は検査時に予充電装置ＰＣによる外部ビット線ＸＢ、Ｘ
Ｂの予充電を制御する。

以上に説明した有利な回路装置により、次にその動作の
仕方および本発明による方法を説明する。

検査時にはワード線ＷＬごとに、このワード線ＷＬと接
続されているすべてのメモリセルＳＺが、ワード線ＷＬ
と接続されているすべてのメモリセルＳＺに対して等し
い論理レベルに充電される。

論理レベルはメモリセルＳＺのなかに書込むべき情報を
代表している。論理レベルは個々のワード線において全
く相異なっていてよい（論理０または論理１）、１つの
ワード線の内部ですべてのメモリセルが等しい情報を書
込まれることのみが重要である。

それによって、可能な応用すべき検査パターンの選択は
、１つのワード線のすべてのメモリセルが等しい情報を
含んでいる検査パターンに制限されている。このような
検査パターンはたとえば“すべてＯ”、“すべて１″、
“交番行”、メモリセル領域の左半部“すべて０″、右
半部“すべて１″、またはその逆である。たとえば、周
知のように１つのワード線のメモリセルのなかに記憶さ
れている情報がメモリセルからメモリセルへと交番する
（１０１０”）検査パターン“チェッカーボード”は可
能でない、しかし、ビット線デコーダにおける適当な対
策により個々のビット線のメモリセルを検査からフェー
ドアウトすれば、たとえば上記のチェッカーボードのよ
うな複雑な検査パターンも可能である。しかし、これは
メモリがとにかく機能するか否かに関する到来検査また
は粗検査のような簡単な機能検査のためには完全に十分
である。各ワード線のメモリセルを“情報：論理Ｏに等
しい”に関しても“情報：論理１に等しい”に関しても
検査するならば、本発明による方法により下記のエラー
があらゆる場合に見い出され得る。

ａ）ビット線が１つの（任意の）電位に“固着”してい
る。

ｂ）（少なくとも）１つのメモリセルが１つの（任意の
）電位に“固着“している。

下記のエラー形式はたいていの場合に検出され得る。

Ｃ）（少なくとも）１つのワード線デコーダがエラーの
ある動作をしている。

ｄ）（少なくとも）１つのワード線が１つの（任意の）
電位に”固着”している。

必要な検査時間は、通常のようになかんずく検査すべき
メモリセルＳＺの数により決定されずに、ワード線ＷＬ
の数により決定される。

メモリセルＳＺの書込みと同時に、もしくはそれに続い
て、但し１つのワード線のメモリセルＳＺからの読出し
以前に、外部ビット線対ＸＢ、ＸＢが２つの互いに相補
性の論理レベルに充電される（論理Ｏ１論理１）、これ
らの論理レベルは意味上、メモリセルのなかに情報とし
て書込み可能である論理レベルに等しい、論理レベルと
外部ビット線対ＸＢ、ＸＢとの対応付けはたとえば、一
般的に言って、外部ビット線ＸＢ、ＸＢのうち、隔離ト
ランジスタＴＴを介して付属のメモリセルを検査される
べき内部ビット線半部ＢＬ％ＢＬと接続されている外部
ビット線に対して、論理レベルがこのメモリセルＳＺが
記憶された電荷の形態で情報として有する論理レベルと
等しいように行われる。

第１図に示されている本発明による回路装置の具体的な
場合には、これは下記の二七を意味する。

（すぐ次の検査サイクルで）ワード線ＷＬと接続されて
いるメモリセルＳｚがすべて検査されるべきであると仮
定する。これらのメモリセルＳＺのなかには論理１が情
報として電荷の形態で記憶されているものとする。これ
らのメモリセルＳＺはすべて、それらに対応付けられて
いるビット線の第１のビット線半部ＢＬと接続されてい
る。ビット線のこれらの第１のビット線半部ＢＬの各々
はトランスファトランジスタＴＴを介して一方の外部ビ
ット線ＸＢと接続されている。いま検査すべきメモリセ
ルＳＺは論理１を記憶されているものと仮定されている
ので、外部ビット線ＸＢは同じく論理１に予充電する必
要がある。相応に、それに対して相補性の他方の外部ビ
ット線Ｙ１は論理０に予充電する必要がある。それとは
逆に、検査すべきメモリセルＳＺは論理０を記憶されて
いるとすれば、一方の外部ビット線ＸＢは論理Ｏに予充
電する必要があり、また他方の外部ビット線又ロは論理
ｌに予充電する必要がある。検査すべきメモリセルＳＺ
が第２の内部ビット線半部ＢＬと接続されている場合は
、上記の説明から当業者により容易に理解されよう。

予充電自体は予充電袋ＮＰＣにより行われる。

予充電装置ＰＣがＲＳフリップフロップＦＦを有する場
合には、ＲＳフリップフロップが、その外部ビット線Ｘ
Ｂに対応付けられている出力Ｑが論理ｌを有し、またそ
の外部ビット線ＸＢに対応付けられている出力頁が論理
０を有するようにセットされる。予充電自体はこの実施
例では予充電トランジスタＰＣＴにより行われる。その
ために、前記のように、メモリセルＳＺ内への情報の書
込みの間またはその後に、クロック信号ＣＬにより制御
されて、予充電トランジスタＰＣＴが導通状態に切り喚
えられ、また再び遮断状態に切り換えられる。外部ビッ
ト線ＸＢ、ＸＢのなかの電荷はいまそれらの寄生キャパ
シタンスＣ□、Ｃ−のなかに記憶されている。

それに基づいて、第１図には示されておらすまた公知の
構成であってよいワード線デコーダにより制御されて、
正確に１つのワード線、たとえばワード線ＷＬｉが能動
化される。こうして、このワード線と接続されているす
べてのメモリセルＳＺにおいて、記憶された情報がその
つどのメモリセルに対応付けられているビット線半部、
たとえば特に第１のビット線半部ＢＬに到達する。いま
公知の仕方で各ビット線の電気的状態がそれに対応付け
られている評価回路ＢＷＳにより評価されかつ増幅され
る。それにより各ビット線の両ビット線ＢＬ、ＢＬ上に
電気的に互いに区別可能なレベルを有する論理状態Ｏお
よび１が生ずる。

いまの例では、論理１がメモリセルＳＺから読出される
ものと仮定された。いますべての読出されたメモリセル
ＳＺが正常であれば、各第１のビット線半部ＢＬに論理
１が、また各第２のビット線半部１１に論理０が生ずる
。すべてのトランスファトランジスタＴＴのゲートには
トランスファ電位Ｔｐｏｔが与えられている。その結果
として、内部ビット線の第１の半部ＢＬと接続されてい
るすべてのトランスファトランジスタＴＴは遮断状態と
なる（ゲートにおける電位Ｔｐｏｔは（隔離トランジス
タＴＴがｎチャネル−テクノロジーまたはＣＭＯＳテク
ノロジーによっているものとして）内部ビット線の第１
の半部ＢＬおよび一方の外部ビット線ＸＢ上の電位より
も小さく、または最大でもそれに等しい）、一方の外部
ビット線ＸＢ上に予充電された電位はほぼ持続する。内
部ビット線の第２の半部１工と接続されているトランス
ファトランジスタＴＴは導通する。内部ビット線の第２
の半部ＢＬは先行の読出しおよび増幅過程に基づいて、
ワード線ＷＬｉと接続されているメモリセルＳＺに論理
０を有するので、これは他方の外部ビット線７１に接続
される。これは既に論理０に予充電されている。従って
、外部ビット線ＸＢ、ＸＢの状態に変化は生じない。

弁別回路ＤＩＳＣの入力端は、たとえばマルチプレクサ
ＭＵＸを介して、外部ビット線ＸＢ、ＸＢのうち最初に
論理１に予充電された外部ビット線と接続されている。

論理１がメモリセルＳＺからワード線ＷＬ＋に読出され
、またすべてのこれらの検査すべきメモリセルＳＺが正
常である場合（良好な場合）には、一方の外部ビット線
ＸＢ上の論理ｌは持続する。このことを弁別回路ＤＩＳ
Ｃが検知し、エラー信号ＦＳであるその出力信号は論理
Ｏにとどまり、このとは“良好”を意味する。

しかし、エラーが生じている場合には、内部ビット線Ｂ
Ｌ、ＦＬのうちエラーを存する第１のビット線半部ＢＬ
の隔離トランジスタＴＴが導通する。この場合、エラー
を有する第１のビット線半部ＢＬは論理０を有する。付
属の隔離トランジスタＴＴは論理０を一方の外部ビット
線ＸＢ上に通す、それにより外部ビット線ＸＢの電位は
“論理０″の方向に引かれる。これは、エラーのない挙
動を有する第１のビット線半部ＢＬの隔離トランジスタ
ＴＴが導通し始めるまで行われる。はぼＴｐｏｔ−Ｖい
（Ｖい：隔離トランジスタＴＴのしきい電圧）において
平衡状態に達する。弁別回路ＤＩＳＣがこれを検知し、
エラー信号ＦＳとしてのその出力信号を論理１にセット
する。Ｔｐｏｔを供給電位■ＣＣよりも小さく選定する
ことにより、エラーの場合に、最初に論理１に予充電さ
れた外部ビット線ＸＢ（またはＸＢ）の電位間隔が隔離
トランジスタＴＴのしきい電圧■いよりも大きいように
することができる。

検査すべきメモリセルＳＺが論理０を含んでいるべき場
合には、各内部ビット線において検査すべきそのつどの
メモリセルと接続されていないビット線半部（これまで
の例では■）に、読出されかつ増幅された読出し信号に
対して相補性の信号、すなわち良好な場合には論理ｌが
生ずるという効果が利用される。一方の外部ビット線Ｘ
Ｂは論理Ｏに、また他方の外部ビット線７１は論理１に
予充電されている。論理１のテストに関する上記の実施
例により、良好な場合には、他方の外部ビット線ＸＢが
その論理１を持続し、またその結果として弁別回路Ｄ■
ｓｃがエラー信号ＦＳを能動化しないこと、またエラー
が生じている場合には、他方の外部ビット線７毛の電位
が論理０の方向に引かれ、このことを弁別回路ＤＩＳＣ
が検知し、また相応にそのエラー信号ＦＳを能動化する
ことは、当業者により理解されよう。従って、詳細な説
明は省略する。

弁別回路Ｄｉｓｃがマルチプレクサ回路ＭＵＸを含めて
もしくはマルチプレクサ回路ＭＵＸにより外部ビット線
ＸＢ、ＸＢから減結合可能であり、従ってこの回路分岐
が正常作動中に外部ビット線ＸＢ、ＸＢに対する追加的
負荷とならないことは有利である。

特別な検査および制御信号の発生に関しては、特に本件
特許出願人の同日付提出特許［（１）の明細書を参照さ
れたい。特別なデコーダの構成に関しては、特に本件特
許出願人の同日付提出特許１１（５）および（６）の明
細書を参照されたい。

【図面の簡単な説明】

第１図は本発明の実施例の全体回路図、第２図は弁別回
路の実施例の回路図である。 ＳＺ・・・メモリセル Ｂ・・・メモリセルのブロック ＷＬ、ＷＬ　ｔ、ｗＬ＋　１　＝ワーＦ線ＢＬ、ＢＬ・
・・ビット線半部 ＢＷＳ・・・評価回路 ＸＢ、ＸＢ・・・ビット線半部 ｐｃ・・・予充電装置 ＢＷＳ、□・・・外部評価回路 Ｄｉｓｃ・・・弁別回路 ＦＳ・・・エラー信号 ＴＴ・・・隔離トランジスタ ＳＴ・・・ＣＭＯＳスイッチングトランジスタ対ＤＥＣ
・・・ビット線デコーダ Ｐｏｔ・・・電位 Ｔ　ＩＩ　Ｓ　Ｌ・・・信号 Ｔｐｏｔ・・・トランスファ電位 ＭＵＸ・・・マルチプレクサ Ｔ・・・制御信号 ＦＦ・・・ＲＳフリップ７０ツブ回路 ＱＳＱ・・・フリップフロップ回路の出力端ＰＣＴ・・
・予充電トランジスタ ＣＬ・・・クロック信号

Claims (1)

1. 【特許請求の範囲】 １）ワード線および内部ビット線を介して駆動可能であ
   る集積半導体メモリの１つのブロックのマトリックス状
   に配置されたメモリセルを検査するための回路装置であ
   って、各内部ビット線に、内部ビット線を２つの少なく
   とも近似的に等しいビット線半部に分割する評価回路が
   対応付けられており、また外部ビット線の１つの対を有
   し、一方の外部ビット線が各内部ビット線の一方の半部
   と接続されており、また他方の外部ビット線が各内部ビ
   ット線の他方の半部と接続されており、これらの接続が
   、そのつどの内部ビット線に対応付けられているビット
   線デコーダとゲートでそれぞれ接続されているトランス
   ファトランジスタを介して行われる回路装置において、 外部ビット線（ＸＢ、＠ＸＢ＠）の対が予充電装置（Ｐ
   Ｃ）および弁別回路（ＤＩＳＣ）と接続されており、弁
   別回路（ＤＩＳＣ）がその出力端に、検査作動中にエラ
   ーの発生を指示するエラー信号（ＦＳ）を有し、予充電
   装置（ＰＣ）が検査作動中に外部ビット線（ＸＢ、＠Ｘ
   Ｂ＠）を２つの互いに相補性の論理レベルに予充電する
   役割をし、また検査作動中にブロック（Ｂ）のメモリセ
   ル（ＳＺ）からのデータの読出しのためにすべてのトラ
   ンスファトランジスタ（ＴＴ）がそれらのゲートにトラ
   ンスファ電位（Ｔｐｏｔ）を有することを特徴とするメ
   モリセルの検査回路装置。 ２）トランスファ電位（Ｔｐｏｔ）が回路装置全体の供
   給電位（ＶＣＣ）に等しいことを特徴とする請求項１記
   載の回路装置。 ３）トランスファ電位（Ｔｐｏｔ）が少なくとも回路装
   置全体の供給電位（ＶＣＣ）と基準電位（ＶＳＳ）との
   間の差の半分であることを特徴とする請求項１記載の回
   路装置。 ４）予充電装置（ＰＣ）が２つの互いに相補性の出力端
   （Ｑ、＠Ｑ＠）を有するＲＳフリップフロップ（ＦＦ）
   を有し、その出力端（Ｑ、＠Ｑ＠）が予充電トランジス
   タ（ＰＣＴ）を介して外部ビット線（ＸＢ、＠ＸＢ＠）
   の対と接続されていることを特徴とする請求項１ないし
   ３の１つに記載の回路装置。 ５）弁別回路（ＤＩＳＣ）がＣＭＯＳインバータ回路で
   あり、その入力端が両外部ビット線（ＸＢ、＠ＸＢ＠）
   の間で切換可能であることを特徴とする請求項１ないし
   ４の１つに記載の回路装置。 ６）ＣＭＯＳインバータ回路のｐチャネルトランジスタ
   のチャネル幅が、チャネル長さは同一として、ｎチャネ
   ルトランジスタのチャネル幅とくらべて１０ないし２０
   倍大きいことを特徴とする請求項５記載の回路装置。 ７）弁別回路（ＤＩＳＣ）が外部ビット線（ＸＢ、＠Ｘ
   Ｂ＠）の対から電気的に減結合可能であることを特徴と
   する請求項１ないし６の１つに記載の回路装置。 ８）マトリックス状に配置されており、ワード線と、そ
   れぞれ１つの評価回路を介して２つの近似的に等しい半
   部に分割されている内部ビット線とを介して駆動可能で
   あり、各内部ビット線の第１の半部が１つの外部ビット
   線対の第１の外部ビット線とトランスファトランジスタ
   を介して接続されており、また各内部ビット線の第２の
   半部が１つの外部ビット線対の第２の外部ビット線と同
   じくトランスファトランジスタを介して接続されている
   メモリセルを検査するための方法において、検査が、両
   外部ビット線（ＸＢ、＠ＸＢ＠）により、１つのワード
   線（ＷＬ）と接続されている２つ以上ないし最大すべて
   のメモリセル（ＳＺ）に対して、弁別回路（ＤＩＳＣ）
   の使用のもとに同時に行われ、また弁別回路（ＤＩＳＣ
   ）の出力端におけるエラーの発生の際にエラー信号（Ｆ
   Ｓ）が能動化されることを特徴とするメモリセルの検査
   方法。 ９）検査時にメモリセルからのデータの読出し前に両外
   部ビット線（ＸＢ、＠ＸＢ＠）が互いに相補性の論理レ
   ベル、特に回路装置の供給電位（ＶＣＣ）および基準電
   位（ＶＳＳ）に充電されることを特徴とする請求項８記
   載の方法。 １０）エラー信号（ＦＳ）が、両外部ビット線（ＸＢ、
   ＠ＸＢ＠）のうちで高いほうのレベル、特に供給電位（
   ＶＣＣ）に予充電されている外部ビット線の電位が少な
   くとも、トランスファトランジスタ（ＴＴ）のしきい電
   圧を差引いたトランスファ電位（Ｔｐｏｔ）の大きさに
   相当する値に低下するときにセットされることを特徴と
   する請求項８または９記載の方法。