JPH04324200A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関し
、特に信頼性試験において実使用時よりも大きな負荷を
かけて試験を行う加速試験時の試験時間の短縮を図った
ものに関するものである。

【０００２】

【従来の技術】図４は従来のスタチック型半導体記憶装
置の一例を示すブロック図であり、１は行アドレス入力
、２は行アドレス入力１を増幅または反転するための行
アドレスバッファ、３は行アドレス入力１に与えられた
行アドレス信号を複号化するための行デコーダである。 また、４は列アドレス入力、５は列アドレス入力４を増
幅または反転するための列アドレスバッファ、６は列ア
ドレス入力４に与えられた列アドレス信号を複号化する
ための列デコーダである。

【０００３】また、７は情報を記憶するメモリセルがマ
トリクス状に配列されたメモリセルアレイ、８はマルチ
プレクサ、９は小振幅の読出し電圧を感知増幅するセン
スアンプ、１０はセンスアンプ９の出力をさらに半導体
記憶装置の外部に取り出すレベルまで増幅するための出
力データ・バッファ、１１は読出しデータ出力である。 一方、１２は書き込みデータ入力、１３は書き込みデー
タ入力１２に与えられた信号を増幅するための入力デー
タ・バッファである。

【０００４】さらに、１４はチップ選択入力、１５は読
出し／書き込み制御入力、１６はチップ選択／非選択、
及びデータ読出し／書き込みモードに応じて上記センス
アンプ９，出力データ・バッファ１０，書き込みデータ
・バッファ１３などを制御する読出し／書き込み制御回
路、１７はメモリセルアレイに接続されたビット線負荷
群である。

【０００５】図５は図４の半導体記憶装置のメモリセル
アレイ１のメモリセル周辺部を詳細に示したものであり
、ここでは説明を簡略化するため２行２列の構成のもの
を示している。図４と同一符号は同一または相当部分を
示し、図５において、２０ａ，２０ｂと２１ａ，２１ｂ
とはそれぞれ対応するビット線対であり、２２と２３は
行デコーダ３の出力点に接続されたワード線、２４ａ〜
２４ｄは上記ワード線２２，２３とビット線対２０ａ，
２０ｂと２１ａ，２１ｂとの交点に配置されたメモリセ
ルである。また、２５ａ，２５ｂと２６ａ，２６ｂは、
その一端を電源電位１８に、他端をビット線２０，２１
に接続されたビット線負荷トランジスタである。

【０００６】さらに２７ａ，２７ｂと２８ａ，２８ｂは
、図４の列デコーダ６の出力信号がそのゲートに入力さ
れ、そのドレインまたはソースがそれぞれ上記ビット線
２０ａ，２０ｂと２１ａ，２１ｂに接続され、ソースま
たはドレインが入／出力線（以後Ｉ／Ｏ線という）対２
９ａ，２９ｂに共通に接続されたトランジスタであり、
図４のマルチプレクサ８を構成するトランスファ・ゲー
トである。また９は上記Ｉ／Ｏ線対２９ａ，２９ｂの電
位差を検出するセンスアンプである。

【０００７】さらに詳しくは、上記メモリセル２４には
、例えば図６（ａ）　に示す高抵抗負荷型ＮＭＯＳメモ
リセルや図６（ｂ）　に示すＣＭＯＳ型メモリセルが用
いられている。図６（ａ），（ｂ）　において、４１ａ
，４１ｂはドレインを記憶ノード４５ａ，４５ｂに、ゲ
ートを互いに他方のドレインに、ソースを接地１９に接
続したＮチャネルのドライバ・トランジスタである。ま
た、４２ａ，４２ｂはドレインまたはソースを上記記憶
ノード４５ａ，４５ｂに、ゲートをワード線２２または
２３に、ソースまたはドレインをビット線２０または２
１に接続したＮチャネルのアクセス・トランジスタであ
る。４３ａ，４３ｂは一端を電源電位１８に、他端を記
憶ノード４５ａ，４５ｂに接続した負荷抵抗、４４ａ，
４４ｂはドレインを上記記憶ノード４５ａ，４５ｂに、
ゲートを互いに他のドライバに、ソースを電源電位１８
に接続したＰチャネル・トランジスタである。

【０００８】次に動作を図７の動作タイミング図を参照
しつつ説明する。Ａｉｎはアドレス入力、Ａｏｕｔ　は
アドレス・バッファ出力、ＷＬはワード線、Ｉ／ＯはＩ
／Ｏ線、ＳＡｏｕｔ　はセンスアンプ出力、Ｄｏｕｔ　
はデータ出力である。いま図５においてメモリセル２４
ａを選択する場合には、行アドレス入力１から選択すべ
きメモリセル２４ａが位置する行に対応した行アドレス
信号が入力され、行アドレスバッファ２，行デコーダ３
を介してメモリセル２４ａが接続されたワード線２２が
選択（例えば、Ｈｉｇｈ）レベルになり、他のワード線
２３は非選択（例えば、Ｌｏｗ）レベルになる。同様に
ビット線の選択も列アドレス入力４から列デコーダ６介
して選択すべきメモリセル２４ａに接続されたビット線
対２０ａ，２０ｂが位置する列に対応した列アドレス信
号が入力され、そのビット線対２０ａ，２０ｂに接続さ
れたマルチプレクサ８のトランスファ・ゲート２７ａ，
２７ｂのみが導通し、選択されたビット線２０ａ，２０
ｂのみがＩ／Ｏ線対２９ａ，２９ｂと接続され、他のビ
ット線２１ａ，２１ｂは非選択となり、Ｉ／Ｏ線対２９
ａ，２９ｂから切り離される。

【０００９】次に選択されたメモリセル２４ａの読出し
動作につき説明する。今図６において、メモリセルの記
憶ノード４５ａがＨｉｇｈレベルであり、記憶ノード４
５ｂがＬｏｗレベルであるとする。この時、メモリセル
の一方のドライバ・トランジスタ４１ａは非導通状態に
あり、他のドライバ・トランジスタ４１ｂは導通状態に
ある。いまワード線２２がＨｉｇｈで選択された状態に
あるから、メモリセルの各アクセス・トランジスタ４２
ａ，４２ｂはともに導通状態にある。従って、電源ＶＣ
Ｃ１８→ビット線負荷２５ｂ及び負荷抵抗４３ｂ→ビッ
ト線２０ｂ→アクセス・トランジスタ４２ｂ→ドライバ
・トランジスタ４１ｂ→接地１９の経路に直流電流が発
生する。しかし、もう一方の経路すなわち電源ＶＣＣ１
８→ビット線負荷２５ａ→ビット線２０ａ及び負荷抵抗
４３ａ→アクセス・トランジスタ４２ａ→ドライバ・ト
ランジスタ４１ａ→接地１９の経路ではドライバ・トラ
ンジスタ４１ａが非導通であるので直流電流は流れない
。

【００１０】この時、直流電流の流れない方のビット線
２０ａの電位は、ビット線負荷トランジスタ２５ａ，２
５ｂ，２６ａ，２６ｂのしきい値電圧をＶｔｈとすると
、“電源電位−Ｖｔｈ”となる。また、直流電流の流れ
る方のビット線２０ｂの電位は、ドライバ・トランジス
タ４１ｂ，アクセス・トランジスタ４２ｂとビット線負
荷トランジスタ２５ｂとの導通抵抗で抵抗分割されて、
“電源電位−Ｖｔｈ”からΔＶだけ電位が低下し、“電
源電位−Ｖｔｈ−ΔＶ”となる。ここで、ΔＶはビット
線振幅と呼ばれ、通常５０ｍＶ〜５００ｍＶ程度であり
、ビット線負荷の大きさにより調節される。そしてこの
ビット線振幅はトランスファ・ゲート２７ａ，２７ｂを
介してＩ／Ｏ線２９ａ，２９ｂに現れ、すなわちＩ／Ｏ
線２９ａには“電源電位−Ｖｔｈ”の電位が、Ｉ／Ｏ線
２９ｂには“電源電位−Ｖｔｈ−ΔＶ”の電位が現れ、
これをセンスアンプ９により増幅し、さらに出力バッフ
ァ１０で増幅し、データ出力１１として読み出す。なお
、読出しの場合には入力データ・バッファ１３は読出し
／書き込み制御回路１６によりＩ／Ｏ線対２９ａ，２９
ｂを駆動しないようにしている。

【００１１】次に書き込み動作について説明する。書き
込み時には、Ｌｏｗデータを書き込む側のビット線の電
位を強制的に低電位に引き下げ、他方のビット線の電位
を高電位に引き上げることにより書き込みを行う。例え
ば、メモリセル２４ａに反転データを書き込むには、デ
ータ入力バッファ１３により一方のＩ／Ｏ線、例えばＩ
／Ｏ線２９ａをＬｏｗレベルに、他方のＩ／Ｏ線２９ａ
をＨｉｇｈレベルにし、一方のビット線２０ａをＬｏｗ
レベルに、他方のビット線２０ａをＨｉｇｈレベルにす
ることにより書き込み動作を行う。

【００１２】以上のように構成されている半導体記憶装
置において、通常信頼性試験が行われる。この信頼性試
験では実使用時に半導体記憶装置が受ける可能性のある
ストレスを模擬した試験条件で行うが、条件によっては
故障発生までに非常に長時間かかるか、あるいは限られ
た試験時間内では故障が発生しない場合が多い。このた
め、実際には実使用時に比べてきびしいストレスを装置
に加え、半導体記憶装置の劣化を加速する加速試験を行
うことにより、実使用での寿命予測，故障率予測及び評
価時間の短縮を図っている。例えば、加速試験の１つと
して、高温状態で半導体記憶装置を動作させ、メモリセ
ルに書き込みを行うことによりメモリセルにストレスを
かけ不良を早く検出する方法がある。その際、従来のよ
うに構成されている半導体記憶装置では、書き込み時に
Ｉ／Ｏ線対に接続されているメモリセルが１つであるた
め１サイクルでＩ／Ｏ線対に対して１ビットしかストレ
スをかけることができない。

【００１３】

【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されており、１サイクルの試験で、
Ｉ／Ｏ線対に対して１ビットずつしか動作させることが
できないので、加速試験において、複数Ｉ／Ｏ線対があ
る場合においてもＩ／Ｏ線対と同じ数のビットにしかス
トレスをかけることができず、加速試験を行っても不良
を検出するまでの時間がかなりかかるという問題点があ
った。

【００１４】この発明は上記のような問題点を解消する
ためになされたもので、加速試験時に１サイクルの試験
で複数個のビットに同時にストレスをかけることができ
る半導体記憶装置を得ることを目的とする。

【００１５】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、マルチプレクサと列デコーダとの間に接続切
換手段を設け、該接続切換手段を接続切換制御信号でも
って制御し、マルチプレクサのＩ／Ｏ線対に接続するビ
ット線対の本数を切り換えるようにしたものである。

【００１６】またビット線負荷群とメモリセルとの接続
を切り離すビット線負荷群分離手段を設け、上記接続切
換制御信号を用いてビット線負荷群をメモリセルアレイ
から切離すようにしたものである。

【００１７】

【作用】この発明によれば、マルチプレクサと列デコー
ダとの間に接続切換手段を設け、該接続切換手段でもっ
てマルチプレクサのＩ／Ｏ線対に接続するビット線対の
本数を切り換え、全てのビット線対を同時にＩ／Ｏ線対
に接続するようにしたから、加速試験時に複数個のビッ
トに同時にストレスをかけることができる。

【００１８】また、上記接続切換手段を制御する接続切
換制御信号を用いてビット線負荷群をメモリセルアレイ
から切離すようにしたから、多数のビット線対が同時に
Ｉ／Ｏ線対に接続されても消費電流が増大することがな
い。

【００１９】

【実施例】図１は本発明の一実施例による半導体記憶装
置のブロック図であり、図４と同一符号は同一または相
当部分を示し、５０は加速試験モード制御入力であり、
ビット線群１７とマルチプレクサ８に入力されている。 さらに詳しくは、図２のメモリセル周辺部を示す図のよ
うに、ＮＯＲゲート５１ａ，５１ｂには列デコーダ６の
出力と加速試験モード制御入力５０が入力され、インバ
ータ５２ａ，５２ｂには上記ＮＯＲゲート５１ａ，５１
ｂの出力が入力され、出力されるデータはマルチプレク
サ８を構成するトランジスタ２７ａと２７ｂ、２８ａと
２８ｂのそれぞれのゲートに入力されている。さらに、
加速試験モード制御入力５０はインバータ５３を介して
信号線５６に伝達されビット線負荷群１７の負荷トラン
ジスタ２５ａ，２５ｂと２６ａ，２６ｂのゲートに入力
されている。

【００２０】上記構成において、ＮＯＲゲート５１ａ，
５１ｂ及びインバータ５２ａ，５２ｂが接続切換手段３
０を実現するものとなっており、インバータ５３及び信
号線５６がビット線負荷分離手段３１を実現するものと
なっており、また加速試験モード制御入力５０が接続切
換制御信号の役割を果たしている。

【００２１】次に動作について説明する。まず、加速試
験モード制御入力５０がＬｏｗ（非選択）レベルのとき
、ビット線の選択は、例えばメモリセル２４ａを選択す
るとすれば、列アドレス入力４から選択すべきメモリセ
ル２４ａが接続されたビット線対２０ａ，２０ｂが位置
する列に対応した列アドレス信号が出力され、その信号
はＮＯＲゲート５１ａ，インバータ５２ａを介して、ト
ランスファ・ゲート２７ａ，２７ｂのゲートに入力され
るが、加速試験モード制御入力５０がＬｏｗ（非選択）
レベルであるため、ＮＯＲゲート５１ａのみＬｏｗ（選
択）レベルとなり、インバータ５２ａのみＨｉｇｈ（選
択）レベルとなるため、ビット線対２０ａ，２０ｂに接
続されたトランスファ・ゲート２７ａ，２７ｂのみが導
通することとなるので、選択されたビット線２０ａ，２
０ｂのみＩ／Ｏ線対２９ａ，２９ｂに接続され、他のビ
ット線２１ａ，２１ｂは非選択となり、Ｉ／Ｏ線対２９
ａ，２９ｂから切り離されることになる。即ち、マルチ
プレクサ８により、列デコーダ６によって選択されたビ
ット線のみ選択されるので、従来の半導体記憶装置と同
様の動作を行うこととなる。また、ビット線負荷群１７
を構成する負荷トランジスタ２５ａ，２５ｂ，２６ａ，
２６ｂのゲートには電源電位１８加わるので、従来の半
導体記憶装置と同様の機能をする。

【００２２】次に、加速試験モード制御入力５０がＨｉ
ｇｈ（選択）レベルのときには、ＮＯＲゲート５１ａ，
５１ｂにＨｉｇｈ（選択）レベルが入力されるためであ
るため、ＮＯＲゲート５１ａ，５１ｂともＬｏｗ（選択
）レベルとなり、インバータ５２ａ，５２ｂともＨｉｇ
ｈ（選択）レベルとなるため、ビット線対２０ａ，２０
ｂに接続されたトランスファ・ゲート２７ａ，２７ｂ、
及びビット線対２１ａ，２１ｂに接続されたトランスフ
ァ・ゲート２８ａ，２８ｂとも導通することとなるので
、ビット線２０ａ，２０ｂと２１ａ，２１ｂともＩ／Ｏ
線対２９ａ，２９ｂに接続される。即ち、加速試験モー
ド制御入力５０がＨｉｇｈ（選択）レベルのときはマル
チプレクサ８により、列デコーダ６の入力に関係なく、
選択されたワード線２２（あるいは２３）に接続された
１行分すべてのメモリセル２４ａ，２４ｂ（あるいは２
４Ｃ，２４ｄ）がＩ／Ｏ線対２９ａ，２９ｂに接続され
ることになる。そしてここで、書き込み動作を行えば、
１行分の複数のメモリセルに同時に書き込みができるこ
とになる。

【００２３】ところで通常、メモリセルが選択されると
、ビット線負荷群１７がビット線対に接続されていれば
電流が流れる。そのため、複数個のメモリセルが同時に
選択されると半導体記憶装置においてかなりの電流が流
れることになる。そこで本実施例では、加速試験モード
制御入力５０がＨｉｇｈ（選択）レベルのとき、インバ
ータ５３によりＬｏｗレベルの信号を発生させ、信号線
５６によりこれをビット線負荷群１７を構成する負荷ト
ランジスタ２５ａ，２５ｂ，２６ａ，２６ｂのゲートに
加えることにより、トランジスタ２５ａ，２５ｂ，２６
ａ，２６ｂをＯＦＦして、ビット線負荷群１７とメモリ
セルアレイ１７を切り離すようにすることで、ビット線
から流れ込む電流をなくすことができる。その結果、半
導体記憶装置の消費電流を低減すことができる。

【００２４】このように本実施例によれは、マルチプレ
クサ８と列デコーダ６との間に接続切換手段３０を設け
、加速試験モード制御入力５０がＨｉｇｈ（選択）レベ
ルのときにマルチプレクサ８を構成するトランスファ・
トランジスタを全てオンさせてビット線対２０ａ，２０
ｂと２１ａ，２１ｂともＩ／Ｏ線対２９ａ，２９ｂに接
続するようにしたから、選択ワード線２２（２３）に接
続される１行分のメモリセルがＩ／Ｏ線対２９ａ，２９
ｂに接続され、この状態で書き込みを行うことで１行分
の複数のメモリセルに同時に書き込みによるストレスを
与えることができ、加速試験時間を短縮することができ
る。

【００２５】また、加速試験モード選択のときに加速試
験モード制御入力５０をインバータ５３で反転させ、こ
の反転信号をビット線負荷群１７を構成する負荷トラン
ジスタ２５ａ，２５ｂ，２６ａ，２６ｂのゲートに加え
各トランジスタをオフさせることでビット線負荷群１７
をメモリセルアレイ７から分離するようにしたので、多
数のビット線対が同時にＩ／Ｏ線対に接続される加速試
験モード時においてもビット線から流れ込む電流を抑制
し、消費電流低減を図ることができる。

【００２６】図３は本発明の他の実施例による半導体記
憶装置のメモリセル周辺部を示したものであり、この実
施例ではビット線負荷群１７を構成する負荷トランジス
タ２５ａ，２５ｂ，２６ａ，２６ｂと各ビット線２０ａ
，２０ｂ及び２１ａ，２１ｂとの間にこれらの接続を制
御するトランジスタ５４ａ，５４ｂ，５５ａ，５５ｂは
を設けたものであり、これらトランジスタのゲートに上
記インバータ５３により反転された信号を入力するよう
にしたものである。

【００２７】この場合、加速試験モード制御入力５０が
Ｈｉｇｈ（選択）レベルのとき、インバータ５３により
Ｌｏｗレベルの信号を発生させ、このＬｏｗレベルの信
号をトランジスタ５４ａ，５４ｂ，５５ａ，５５ｂのゲ
ートに加えることによりトランジスタ５４ａ，５４ｂ，
５５ａ，５５ｂをＯＦＦし、ビット線負荷群１７とメモ
リセルアレイ７を切り離すことができ、上記実施例と同
様の効果を奏する。

【００２８】なお、上記各実施例では加速試験モード制
御入力５０を外部から与える場合について述べたが、こ
の信号をあらかじめ備えたモード切り替え回路により必
要なときに発生させるようにしても同様の効果を奏する
。

【００２９】また、上記実施例では加速試験モードの時
の動作について述べたが、複数個のメモリセルを同時に
選択する必要のある任意のモードのときにも動作速度の
向上を図ることができ同様の効果を奏する。

【００３０】さらに、上記実施例ではＩ／Ｏ線対が１つ
の場合について述べたが、複数のＩ／Ｏ線対を有する半
導体記憶装置に対しても、各Ｉ／Ｏ線対に対して複数個
の列を選択するゲートを同時に開き、複数個のメモリセ
ルを各Ｉ／Ｏ線対に接続させることで用いることができ
る。

【００３１】

【発明の効果】以上のように、この発明に係る半導体記
憶装置によれば、マルチプレクサと列デコーダとの間に
接続切換手段を設け、該接続切換手段でもってマルチプ
レクサのＩ／Ｏ線対に接続するビット線対の本数を切り
換え、全てのビット線対を同時にＩ／Ｏ線対に接続する
ようにしたから、加速試験時に複数個のビットに同時に
ストレスをかけることができ、試験時間短縮を図ること
ができるという効果がある。

【００３２】また、上記接続切換手段を制御する接続切
換制御信号を用いてビット線負荷群をメモリセルアレイ
から切離すようにしたから、多数のビット線対が同時に
Ｉ／Ｏ線対に接続されても消費電流が増大することがな
く、動作時の消費電力の低減を図ることができるという
効果がある。

【図面の簡単な説明】

【図１】この発明の一実施例による半導体記憶装置のブ
ロック図。

【図２】この発明の一実施例による半導体記憶装置のメ
モリセル周辺部を示す図。

【図３】この発明の他の実施例による半導体記憶装置の
メモリセル周辺部を示す図。

【図４】従来の半導体記憶装置の一例を示すブロック図
。

【図５】従来の半導体記憶装置のメモリセル周辺部を示
す図。

【図６】半導体記憶装置のタイプの異なるメモリセルの
構造を示す図。

【図７】従来の半導体記憶装置の動作タイミング図。

【符号の説明】

１　　行アドレス入力 ２　　行アドレス・バッファ ３　　行デコーダ ４　　列アドレス入力 ５　　列アドレス・バッファ ６　　列デコーダ ７　　メモリセルアレイ ８　　マルチプレクサ ９　　センスアンプ １０　　出力データ・バッファ １１　　読出しデータ出力 １２　　書き込みデータ入力 １３　　入力データ・バッファ １４　　チップ選択入力 １５　　読出し／書き込み制御入力 １６　　読出し／書き込み制御回路 １７　　ビット線負荷群 ２０ａ，２０ｂ，２１ａ，２１ｂ　　ビット線２２，２
３　　　　　　　　　　　　　　　　　　　　　　ワー
ド線２４ａ〜２４ｄ　　　　　　　　　　　　　　　　
　　メモリセル２５ａ，２５ｂ，２６ａ，２６ｂ　　ビ
ット線負荷２７ａ，２７ｂ，２８ａ，２８ｂ　　トラン
スファ・ゲート ２９ａ，２９ｂ　　Ｉ／Ｏ線 ３０　　　　　　　　　　　　接続切換手段３１　　　
　　　　　　　　　ビット線負荷分離手段４１ａ，４１
ｂ　　Ｎチャネルのドライバ・トランジスタ４２ａ，４
２ｂ　　Ｎチャネルのアクセス・トランジスタ４３ａ，
４３ｂ　　負荷抵抗 ４４ａ，４４ｂ　　ＰＭＯＳトランジスタ４５ａ，４５
ｂ　　記憶ノード ５０　　　　　　　　　　　　加速試験モード制御入力
５１ａ，５１ｂ　　ＮＯＲゲート ５２ａ，５２ｂ　　インバータ

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　複数のビット線及びワード線の交点に
   配置された複数のメモリセルからなるメモリセルアレイ
   と、上記ビット線の負荷となるビット線負荷群、列デコ
   ーダ出力にもとづき上記メモリセルアレイの選択ビット
   線とデータ線との接続を制御するマルチプレクサとを備
   えた半導体記憶装置において、上記マルチプレクサと列
   デコーダとの間に接続切換手段を設け、該接続切換手段
   を接続切換制御信号でもって制御し、上記マルチプレク
   サのデータ線対に接続するビット線の本数を制御するよ
   うにしたことを特徴とする半導体記憶装置。
2. 【請求項２】　　上記ビット線負荷群とメモリセルアレ
   イとの間にビット線負荷群分離手段を設け、上記接続切
   換制御信号を用いて上記ビット線負荷群と上記メモリセ
   ルアレイの電気的接続を制御するようにしたことを特徴
   とする請求項１記載の半導体記憶装置。