JPH0384797A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0384797A JPH0384797A JP1222487A JP22248789A JPH0384797A JP H0384797 A JPH0384797 A JP H0384797A JP 1222487 A JP1222487 A JP 1222487A JP 22248789 A JP22248789 A JP 22248789A JP H0384797 A JPH0384797 A JP H0384797A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- circuit
- voltage
- output
- transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の概要〕
半導体記憶装置、特にスタティック型ＭＩＳメモリの試
験回路に関し、 フリップフロップを用いたＭＩＳメモリでも全ビット線
対間に同時に大きな電位差をかけられるようにして、故
障する可能性がある該メモリを短時間に充分にスクリー
ニングすることを目的とし、スタティックメモリセルア
レイの各ビット線を電源へ接続する負荷トランジスタと
、各ビット線対をデータバス対へ接続するコラムゲート
トランジスタを備える半導体記憶装置において、電圧加
速試験時に、前記負荷トランジスタを全てオフにする回
路と、コラムゲートトランジスタを全てオンにする回路
とを設けた構成とする。
験回路に関し、 フリップフロップを用いたＭＩＳメモリでも全ビット線
対間に同時に大きな電位差をかけられるようにして、故
障する可能性がある該メモリを短時間に充分にスクリー
ニングすることを目的とし、スタティックメモリセルア
レイの各ビット線を電源へ接続する負荷トランジスタと
、各ビット線対をデータバス対へ接続するコラムゲート
トランジスタを備える半導体記憶装置において、電圧加
速試験時に、前記負荷トランジスタを全てオフにする回
路と、コラムゲートトランジスタを全てオンにする回路
とを設けた構成とする。
本発明は半導体記憶装置、特にスタティック型ＭＩＳメ
モリの試験回路に関する。
モリの試験回路に関する。
集積回路では、回路を構成するパターンの故障部分を発
見するために、電圧加速試験が行なわれている。チップ
の配線に電圧を加えて配線の周囲に電圧ストレスを加え
ると、絶縁不良部の不良度が加速され、障害部が見出し
易くなる。本発明はこの電圧加速試験に係るものである
。
見するために、電圧加速試験が行なわれている。チップ
の配線に電圧を加えて配線の周囲に電圧ストレスを加え
ると、絶縁不良部の不良度が加速され、障害部が見出し
易くなる。本発明はこの電圧加速試験に係るものである
。
（従来の技術）
第３図はスタティックＲＡＭの構成の概要を示す。ＷＤ
Ｉ〜ＷＤ、、は多数のワード線、ＢＬＬ！：ＢＬ〜ＢＬ
ｌｌとＢＬ、は多数のビット線対であり、これらの各点
にメモリセルが配線される。スタティックＲＡＭのメモ
リセルは一般にフリップフロップと、その入出力端をビ
ット線対へ接続するトランスファゲートで構成される。
Ｉ〜ＷＤ、、は多数のワード線、ＢＬＬ！：ＢＬ〜ＢＬ
ｌｌとＢＬ、は多数のビット線対であり、これらの各点
にメモリセルが配線される。スタティックＲＡＭのメモ
リセルは一般にフリップフロップと、その入出力端をビ
ット線対へ接続するトランスファゲートで構成される。
各ビット線対は負荷トランジスタＱ、とＱ＆’＝Ｑｎ−
ＩとＱ７を通して電源ＶＣＣへ接続され、またコラムゲ
ートトランジスタＱ□とＱｔｔ〜ＱＴｎ−１とＱＴｌｌ
を通してデータバス対ＤＢとＤＢへ接続される。
ＩとＱ７を通して電源ＶＣＣへ接続され、またコラムゲ
ートトランジスタＱ□とＱｔｔ〜ＱＴｎ−１とＱＴｌｌ
を通してデータバス対ＤＢとＤＢへ接続される。
ワード線が選択されると当該ワード線に属するメモリセ
ルがビット線対に接続され、セル記憶データに応じてビ
ットｍ対に電位差が生しる。この電位差は、コラムゲー
トで選択されたものが、データバス対に現われ、差動増
幅器で増大されたのち外部へ出力される（続出し）。
ルがビット線対に接続され、セル記憶データに応じてビ
ットｍ対に電位差が生しる。この電位差は、コラムゲー
トで選択されたものが、データバス対に現われ、差動増
幅器で増大されたのち外部へ出力される（続出し）。
書込みは書込みアンプＱ ｌ−０，４などにより行なわ
れる。即ちライトイネーブル信号ＷＥがＨ（ハイ）にな
ると、ＣＭＯＳインバータＱ ｔ ｔ ＋ Ｑ Ｉｚ
の出力はＬ（ロー）、制御アンプＱ ｌ ３〜Ｑｚｏの
トランジスタＱ目、Ｑ目はオン、Ｑ、１．Ｑ、、はオフ
となり、書込みデータＤがＨ，ＤがＬならＣＭＯＳイン
バータＱ＋３〜Ｑ Ｉｂの出力はり、ＣＭＯＳインハ′
−タＱ Ｉ ？〜Ｑ２ｏの出力はＨとなり、書込みアン
プではＱｚ。
れる。即ちライトイネーブル信号ＷＥがＨ（ハイ）にな
ると、ＣＭＯＳインバータＱ ｔ ｔ ＋ Ｑ Ｉｚ
の出力はＬ（ロー）、制御アンプＱ ｌ ３〜Ｑｚｏの
トランジスタＱ目、Ｑ目はオン、Ｑ、１．Ｑ、、はオフ
となり、書込みデータＤがＨ，ＤがＬならＣＭＯＳイン
バータＱ＋３〜Ｑ Ｉｂの出力はり、ＣＭＯＳインハ′
−タＱ Ｉ ？〜Ｑ２ｏの出力はＨとなり、書込みアン
プではＱｚ。
Ｑ３がオフ、Ｑ、、Ｑ、がオンになり、ＤＢをＨｌＤＢ
をＬにし、これで選択セルへの書込みが行なわれる。書
込みデータＤがＬＸＤがＨならＤＢがり、ＤＢがＨであ
り、これで選択セルへの書込みが行なわれる。
をＬにし、これで選択セルへの書込みが行なわれる。書
込みデータＤがＬＸＤがＨならＤＢがり、ＤＢがＨであ
り、これで選択セルへの書込みが行なわれる。
このようなＳＲＡＭで電圧加速試験を行なうには、電源
端子ビンに通常より高い電源電圧を加え、通常使用動作
と同様な動作をさせる。
端子ビンに通常より高い電源電圧を加え、通常使用動作
と同様な動作をさせる。
しかしながら通常の使用状態にしてのＳＩ？ＡＭ電圧加
速試験では、ビット線対間の電位差が小さく、充分な電
圧加速ができないという問題がある。
速試験では、ビット線対間の電位差が小さく、充分な電
圧加速ができないという問題がある。
即ちＳＲＡＭの読出しを行なうと、各ビット線対に、選
択ワード線に属するメモリセルの記憶データに従うＨ，
Ｌ電位が出るが、これはＬレベルで２．５■、Ｈレベル
で３．５■程度であり（Ｖｃｃ＝５Ｖ）Ｈ，Ｌレベル差
はｔＶに過ぎない。これはＳＲＡＭでは、メモリセルの
フリップフロップのオン側トランジスタと当該ビット線
の負荷トランジスタを通して電流が流れ、Ｌレベル側ビ
ット線電圧はこれらのトランジスタのｇｍ比で決まり、
Ｈレベル側ビット線電圧も負荷トランジスタによる電圧
降下があることに依る。
択ワード線に属するメモリセルの記憶データに従うＨ，
Ｌ電位が出るが、これはＬレベルで２．５■、Ｈレベル
で３．５■程度であり（Ｖｃｃ＝５Ｖ）Ｈ，Ｌレベル差
はｔＶに過ぎない。これはＳＲＡＭでは、メモリセルの
フリップフロップのオン側トランジスタと当該ビット線
の負荷トランジスタを通して電流が流れ、Ｌレベル側ビ
ット線電圧はこれらのトランジスタのｇｍ比で決まり、
Ｈレベル側ビット線電圧も負荷トランジスタによる電圧
降下があることに依る。
ＳＲＡＭの書込みを行なうと、書込みアンプにより強＜
Ｈ，Ｌに駆動し、ビット線対に比較的大きな電位差をか
けることができる（但しＨ，Ｌレベルがｇｍ比で決まる
点は変らない）が、選択ビット線対は１つであから、メ
モリの全ビット線対に大きな電位差を長時間与えるには
長大な試験時間を必要とする。
Ｈ，Ｌに駆動し、ビット線対に比較的大きな電位差をか
けることができる（但しＨ，Ｌレベルがｇｍ比で決まる
点は変らない）が、選択ビット線対は１つであから、メ
モリの全ビット線対に大きな電位差を長時間与えるには
長大な試験時間を必要とする。
本発明はかする点に鑑みてなされたもので、フリップフ
ロップを用いたＭＩＳメモリでも全ビット線対間に同時
に大きな電位差をかけられるようにして、故障する可能
性がある該メモリを短時間に充分にスクリーニングする
ことを目的とするものである。
ロップを用いたＭＩＳメモリでも全ビット線対間に同時
に大きな電位差をかけられるようにして、故障する可能
性がある該メモリを短時間に充分にスクリーニングする
ことを目的とするものである。
第１図に示すように本発明では、電圧加速試験時に、ビ
ット線の負荷トランジスタＱ、とＱ６〜Ｑｎ−＋ とＱ
７を全てオフにする回路ｌＯと、コラムゲートトランジ
スタＱｔ＋とＱＴｚ〜ＱＴ＋、−１とＱ。、ｌを全てオ
ンにする回路２０を設ける。
ット線の負荷トランジスタＱ、とＱ６〜Ｑｎ−＋ とＱ
７を全てオフにする回路ｌＯと、コラムゲートトランジ
スタＱｔ＋とＱＴｚ〜ＱＴ＋、−１とＱ。、ｌを全てオ
ンにする回路２０を設ける。
回路１０は第１図ではＣＭＯＳインバータＱｚ ＋ ＋
Ｑ ２□で構成され、これは電圧加速試験時にＨと
なる信号ＢＭを受ける。
Ｑ ２□で構成され、これは電圧加速試験時にＨと
なる信号ＢＭを受ける。
回路２０はトランジスタＱ、〜Ｑ ３１１で構成すれ、
Ｑ、ｙｘはコラムゲートＱｔ＋＋Ｑ？２制御用ＣＭＯＳ
インバータＱ ３１＋ Ｑ、ｚの該Ｑｓ＋に並列に、
Ｑ：＋４はＱｌｚと直列に接続され、Ｑ ３％とＱ ｓ
ｈは前記信号ＢＭを受けて）Ｉ／Ｌ出力を生じるＣＭＯ
Ｓインバータを構成する。回路２０は全てのコラムゲー
ト制御用インバータに設けられる。
Ｑ、ｙｘはコラムゲートＱｔ＋＋Ｑ？２制御用ＣＭＯＳ
インバータＱ ３１＋ Ｑ、ｚの該Ｑｓ＋に並列に、
Ｑ：＋４はＱｌｚと直列に接続され、Ｑ ３％とＱ ｓ
ｈは前記信号ＢＭを受けて）Ｉ／Ｌ出力を生じるＣＭＯ
Ｓインバータを構成する。回路２０は全てのコラムゲー
ト制御用インバータに設けられる。
この構成では電圧加速試験時には信号ＢＭにより、全ビ
ット線の負荷トランジスタＱ５とＱ６〜Ｑｎ−＋ とＱ
７はオフとなり、また全コラムゲートＱｔ ＩとＱ丁、
％Ｑ、ｆｉ−，とＱ ｔ ｎがオンになる。
ット線の負荷トランジスタＱ５とＱ６〜Ｑｎ−＋ とＱ
７はオフとなり、また全コラムゲートＱｔ ＩとＱ丁、
％Ｑ、ｆｉ−，とＱ ｔ ｎがオンになる。
この状態で書込みを行なうと、書込みデータＤ。
Ｄに従ってデータバスＤＢ、ＤＢはＨ，Ｌになり、これ
が全ビット線対に伝えられる。ビット線対の負荷トラン
ジスタはオフであるから、書込みアンプＱ、−Ｑ、がＬ
側ビット線の電流（これは当該ビット線の負荷トランジ
スタを通って電源より供給される）を吸収する必要はな
く、Ｌ側ビット線ははダグランドレベルになる。こうし
て全ビット線対に同時に大きな電位差を与えることがで
き、充分な電圧加速試験を行なうことができる。
が全ビット線対に伝えられる。ビット線対の負荷トラン
ジスタはオフであるから、書込みアンプＱ、−Ｑ、がＬ
側ビット線の電流（これは当該ビット線の負荷トランジ
スタを通って電源より供給される）を吸収する必要はな
く、Ｌ側ビット線ははダグランドレベルになる。こうし
て全ビット線対に同時に大きな電位差を与えることがで
き、充分な電圧加速試験を行なうことができる。
本発明の実施例回路は第１図でよい。この第１図で、第
３図と同じ部分には同じ符号が付しである。通常の使用
時は信号ＢＭはし、従ってＣＭＯＳインバータＱ２□Ｑ
ｚｔの出力はＨ１負荷トランジスタＱ５とＱ＆〜Ｑｎ−
＋ とＱｆｉはオンである。またＣＭＯＳインバータＱ
３ｓ＋Ｑｓｂの出力は１４で、トランジスタＱ０はオフ
、Ｑ、ａはオンで、コラムゲートはコラムデコーダの出
力ＣＤ、−ＣＤ、％でオン／オフされる。この状態では
従来のＳＲＡＭと全く同しである。
３図と同じ部分には同じ符号が付しである。通常の使用
時は信号ＢＭはし、従ってＣＭＯＳインバータＱ２□Ｑ
ｚｔの出力はＨ１負荷トランジスタＱ５とＱ＆〜Ｑｎ−
＋ とＱｆｉはオンである。またＣＭＯＳインバータＱ
３ｓ＋Ｑｓｂの出力は１４で、トランジスタＱ０はオフ
、Ｑ、ａはオンで、コラムゲートはコラムデコーダの出
力ＣＤ、−ＣＤ、％でオン／オフされる。この状態では
従来のＳＲＡＭと全く同しである。
電圧加速試験時は信号ＢＭはＨであり、ＣＭＯＳインバ
ータＱ２□ Ｑ２□の出力はし、負荷トランジスタＱ、
とＱ６〜Ｑｎ−＋ とＱ、ｌはオフになる。またＣＭＯ
ＳインバータＱ ３ Ｓ Ｉ Ｑ ｓ ｈの出力はＬ
で、トランジスタＱ３３はオン、Ｑ３４はオフ、コラム
ゲートトランジスタＱア、とＱ０〜Ｑｔｎ−＋とＱ？ｌ
ｌはオンになる。つまりビット線対は負荷なし、全選択
の状態になり、書込みデータＤ、Ｄにより全ビット線の
一方がＨ１他方がし、またはこの逆になる。このＬレベ
ルはグランドレベルに近く、全ビット線対に同時に大き
な電位差をかけることができる。
ータＱ２□ Ｑ２□の出力はし、負荷トランジスタＱ、
とＱ６〜Ｑｎ−＋ とＱ、ｌはオフになる。またＣＭＯ
ＳインバータＱ ３ Ｓ Ｉ Ｑ ｓ ｈの出力はＬ
で、トランジスタＱ３３はオン、Ｑ３４はオフ、コラム
ゲートトランジスタＱア、とＱ０〜Ｑｔｎ−＋とＱ？ｌ
ｌはオンになる。つまりビット線対は負荷なし、全選択
の状態になり、書込みデータＤ、Ｄにより全ビット線の
一方がＨ１他方がし、またはこの逆になる。このＬレベ
ルはグランドレベルに近く、全ビット線対に同時に大き
な電位差をかけることができる。
ビット線のＨレベルは、選択ワード線に連なるメモリセ
ルのオン側のトランジスタと書込みアンプのトランジス
タＱ、またはＱ、とのｇｍ比で決まるが、電圧加速試験
時に全ワード線を非選択にする回路を設けておけば、単
純に全ビット線対の一方をトランジスタＱ、またはＱ、
により電源ヘブルアップすることができ、ピッ）１対間
の電位差を一層大にすることができる。
ルのオン側のトランジスタと書込みアンプのトランジス
タＱ、またはＱ、とのｇｍ比で決まるが、電圧加速試験
時に全ワード線を非選択にする回路を設けておけば、単
純に全ビット線対の一方をトランジスタＱ、またはＱ、
により電源ヘブルアップすることができ、ピッ）１対間
の電位差を一層大にすることができる。
第２図に信号ＢＭの発生回路例を示す。Ａｎはコラムア
ドレスが加えられる外部端子の１つで、この外部端子に
加えられたコラムアドレスはコラムアドレスバッファＡ
Ｂに加わって、そのもの八〇とその反転Ａｎになり、こ
れらがコラムデコーダに加わってコラムゲートオン／オ
フ用の信号ＣＤ、〜ＣＤ、になる。Ｑ、１〜Ｑ ａ ｎ
はダイオード接続したｌ・ランジスタで、抵抗Ｒと共に
、端子Ａｎとグランドとの間に直列に接続され、非線形
分圧回路（電圧降下回路）を構成する。この分圧回路の
出力をＣＭＯＳインバータＱ ｓ ＋ ＋ Ｑ ｓ ｔ
で受け、その出力をＣＭＯＳインバータＱｓ３＋ Ｑ
５４で受け、この出力を前記信号ＢＭとする。
ドレスが加えられる外部端子の１つで、この外部端子に
加えられたコラムアドレスはコラムアドレスバッファＡ
Ｂに加わって、そのもの八〇とその反転Ａｎになり、こ
れらがコラムデコーダに加わってコラムゲートオン／オ
フ用の信号ＣＤ、〜ＣＤ、になる。Ｑ、１〜Ｑ ａ ｎ
はダイオード接続したｌ・ランジスタで、抵抗Ｒと共に
、端子Ａｎとグランドとの間に直列に接続され、非線形
分圧回路（電圧降下回路）を構成する。この分圧回路の
出力をＣＭＯＳインバータＱ ｓ ＋ ＋ Ｑ ｓ ｔ
で受け、その出力をＣＭＯＳインバータＱｓ３＋ Ｑ
５４で受け、この出力を前記信号ＢＭとする。
端子Ａｎに通常印加される電圧は−３，０Ｖ〜７゜Ｏｖ
であり、この印加電圧範囲内では分圧回路の出力は０■
、従ってインバータＱ ｓ ＋ ＋ Ｑ ｓ ｚの出
力はＨ、インバータＱ ｓ ３１ Ｑ Ｓ ４の出力即
ち信号ＢＭはしである。電圧加速試験時には端子Ａｎに
７．０■以上の電圧を与え、トランジスタＱ０〜Ｑ ４
ｎをオン、分圧回路の出力をＨにする。これで、イン
バータＱ５□ Ｑｓｚの出力はＬ１インバータＱＳ３１
Ｑ ５４の出力即ち信号ＢＭはＨになる。
であり、この印加電圧範囲内では分圧回路の出力は０■
、従ってインバータＱ ｓ ＋ ＋ Ｑ ｓ ｚの出
力はＨ、インバータＱ ｓ ３１ Ｑ Ｓ ４の出力即
ち信号ＢＭはしである。電圧加速試験時には端子Ａｎに
７．０■以上の電圧を与え、トランジスタＱ０〜Ｑ ４
ｎをオン、分圧回路の出力をＨにする。これで、イン
バータＱ５□ Ｑｓｚの出力はＬ１インバータＱＳ３１
Ｑ ５４の出力即ち信号ＢＭはＨになる。
トランジスタＱ４ｒ〜Ｑ４ｆｌの個数は、上記の如くな
るように定める。抵抗Ｒはインバータ列の入力部の“Ｌ
”を保証するプルダウン用で、抵抗値としては１〜ＩＯ
ＫΩ程度が適当である。
るように定める。抵抗Ｒはインバータ列の入力部の“Ｌ
”を保証するプルダウン用で、抵抗値としては１〜ＩＯ
ＫΩ程度が適当である。
電圧加速試験時はコラム（ビット線対）全選択で、コラ
ムアドレスは入力する必要がない。信号ＢＭの発生は試
験時不要端子Ａｎを利用して行なつＯ 〔発明の効果〕 以上説明したように本発明によれば、中間電位になって
いて充分な電位差が与えられない信号線間に充分な電位
差を与え、故障する可能性のある部分を短時間に充分ス
クリーニングすることができる。
ムアドレスは入力する必要がない。信号ＢＭの発生は試
験時不要端子Ａｎを利用して行なつＯ 〔発明の効果〕 以上説明したように本発明によれば、中間電位になって
いて充分な電位差が与えられない信号線間に充分な電位
差を与え、故障する可能性のある部分を短時間に充分ス
クリーニングすることができる。
第１図は本発明の試験回路を示す回路図、第２図は信号
ＢＭの発生回路を示す回路図、第３図はスタティックＲ
ＡＭの構成を示す回路図である。 第１図でＢＬ、ＢＬはビット線対、Ｑ、とＱ６〜Ｑ、、
−１とＱ７はその負荷トランジスタ、ＱｔｔとＱＴｚ−
Ｑｒｎ−＋とＱｒｎはコラムゲートトランジスタ、ＩＯ
は負荷トランジスタを全てオフにする回路、２０はコラ
ムゲートトランジスタを全てオンにする回路である。
ＢＭの発生回路を示す回路図、第３図はスタティックＲ
ＡＭの構成を示す回路図である。 第１図でＢＬ、ＢＬはビット線対、Ｑ、とＱ６〜Ｑ、、
−１とＱ７はその負荷トランジスタ、ＱｔｔとＱＴｚ−
Ｑｒｎ−＋とＱｒｎはコラムゲートトランジスタ、ＩＯ
は負荷トランジスタを全てオフにする回路、２０はコラ
ムゲートトランジスタを全てオンにする回路である。
Claims (1)
- １、スタティックメモリセルアレイの各ビット線を電源
へ接続する負荷トランジスタ（Ｑ＿５、Ｑ＿６…）と、
各ビット線対をデータバス対（ＤＢ、■■）へ接続する
コラムゲートトランジスタ（Ｑ＿Ｔ＿１、Ｑ＿Ｔ＿２、
…）を備える半導体記憶装置において、電圧加速試験時
に、前記負荷トランジスタを全てオフにする回路と、コ
ラムゲートトランジスタを全てオンにする回路とを設け
たことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1222487A JPH0384797A (ja) | 1989-08-29 | 1989-08-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1222487A JPH0384797A (ja) | 1989-08-29 | 1989-08-29 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0384797A true JPH0384797A (ja) | 1991-04-10 |
Family
ID=16783201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1222487A Pending JPH0384797A (ja) | 1989-08-29 | 1989-08-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0384797A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04324200A (ja) * | 1991-04-24 | 1992-11-13 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1989
- 1989-08-29 JP JP1222487A patent/JPH0384797A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04324200A (ja) * | 1991-04-24 | 1992-11-13 | Mitsubishi Electric Corp | 半導体記憶装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5243573A (en) | Sense amplifier for nonvolatile semiconductor storage devices | |
| JPS6161198B2 (ja) | ||
| JPH0498700A (ja) | 半導体記憶装置 | |
| US5440524A (en) | Method and apparatus for simuilataneous long writes of multiple cells of a row in a static ram | |
| US4563754A (en) | Static-type random-access memory device | |
| JPS61110396A (ja) | 半導体記憶装置 | |
| EP0074206B1 (en) | Semiconductor memory device | |
| KR910004733B1 (ko) | 데이타 버스 리셋트 회로를 지닌 반도체 기억장치 | |
| GB2349248A (en) | A memory repair method using a ferroelectric capacitor | |
| JPH0384797A (ja) | 半導体記憶装置 | |
| US5222041A (en) | Data amplifying system in semiconductor memory device | |
| JPS5817998B2 (ja) | 半導体メモリ | |
| JPH04154212A (ja) | 半導体記憶装置の出力回路 | |
| JPH02299034A (ja) | 半導体集積回路装置 | |
| JPS63108589A (ja) | 半導体記憶装置 | |
| JP3251253B2 (ja) | 半導体記憶装置 | |
| JPH0479098A (ja) | 半導体記憶装置 | |
| JPS62257698A (ja) | 半導体スタテイツクメモリセル | |
| JP2804212B2 (ja) | 半導体記憶装置 | |
| JPS639319B2 (ja) | ||
| JPH01112593A (ja) | 半導体記憶装置 | |
| JPH0863968A (ja) | Ｓｒａｍ装置 | |
| JPS59117781A (ja) | ダイナミツク型ｒａｍ | |
| JPS62121997A (ja) | ダイナミツク型ｒａｍ | |
| JP3390111B2 (ja) | 半導体記憶装置、及びスクリーニング方法 |