JPS61110396A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS61110396A JPS61110396A JP59232733A JP23273384A JPS61110396A JP S61110396 A JPS61110396 A JP S61110396A JP 59232733 A JP59232733 A JP 59232733A JP 23273384 A JP23273384 A JP 23273384A JP S61110396 A JPS61110396 A JP S61110396A
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- Japan
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- signal
- transistor
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- output
- circuit
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体記憶装置特にＷＥ （ライトイネーブ
ル バー）信号の入力回路に関する。
ル バー）信号の入力回路に関する。
半導体記憶装置の外部信号にはＲＡＳ、ＣＡＳ。
ＯＥ、ＷＥなどがあり、これらの信号及びアドレス信号
を受けてメモリセルをアクセスし、該セルに対するリー
ド（読取り）ライト（書込み）を行なう０本発明はこの
ＷＥ傷信号入力回路に係り、この入力回路はＷＥ端子に
与えられるＴＴＬレベル即ちＨレベルは２．４ｖ乃至そ
れ以上、Ｌレベルは０．８Ｖ乃至それ以下のＷ１信号を
受けてＭＯＳレヘル即ちＨレベルは電源Ｖｃｃ （５Ｖ
） 、Ｌレベルは電源Ｖｓｓ（ＯＶ）へのレベル変換を
行ない、レベル変換後の出力信号で書込み系クロック発
生回路を動作させる。
を受けてメモリセルをアクセスし、該セルに対するリー
ド（読取り）ライト（書込み）を行なう０本発明はこの
ＷＥ傷信号入力回路に係り、この入力回路はＷＥ端子に
与えられるＴＴＬレベル即ちＨレベルは２．４ｖ乃至そ
れ以上、Ｌレベルは０．８Ｖ乃至それ以下のＷ１信号を
受けてＭＯＳレヘル即ちＨレベルは電源Ｖｃｃ （５Ｖ
） 、Ｌレベルは電源Ｖｓｓ（ＯＶ）へのレベル変換を
行ない、レベル変換後の出力信号で書込み系クロック発
生回路を動作させる。
ＷＥ傷信号Ｈ（ハイ）レベルということはメモリは読取
りモードであるということであり、アドレス信号により
選択されたメモリセルの記憶情報が外部へ読出される。
りモードであるということであり、アドレス信号により
選択されたメモリセルの記憶情報が外部へ読出される。
第５図はダイナミックＲＡＭのデータ読出し回路の出力
段とＷ百信号の入力回路を示し、１０は該入力回路、２
０は該出力段である。これらは電源高電位線１１と電源
低電位線１２間に接続される。入力回路１０はゲートソ
ースを短絡したディブリーシラン型ＭＯ３トランジスタ
Ｑ１とエンハンスメント型ＭＯ３トランジスタＱ２とを
直列に接続してなり、この直列接続点Ｎ１を出力端とす
るインバータである。入力のＷＥ傷信号トランジスタＱ
２のゲートに入り、該信号がＨレベルでトランジスタＱ
２の闇値を超えればＱ２はオン、出力即ちノードＮ１の
レベルはＬレベル（Ｖ ｓｓ） 、Ｍ 信号力Ｌ （ロ
ー）レベルでトランジスタＱ２の闇値以下であればＱ２
はオフ、出力はＨレベル（Ｖ ｃｃ）になる。
段とＷ百信号の入力回路を示し、１０は該入力回路、２
０は該出力段である。これらは電源高電位線１１と電源
低電位線１２間に接続される。入力回路１０はゲートソ
ースを短絡したディブリーシラン型ＭＯ３トランジスタ
Ｑ１とエンハンスメント型ＭＯ３トランジスタＱ２とを
直列に接続してなり、この直列接続点Ｎ１を出力端とす
るインバータである。入力のＷＥ傷信号トランジスタＱ
２のゲートに入り、該信号がＨレベルでトランジスタＱ
２の闇値を超えればＱ２はオン、出力即ちノードＮ１の
レベルはＬレベル（Ｖ ｓｓ） 、Ｍ 信号力Ｌ （ロ
ー）レベルでトランジスタＱ２の闇値以下であればＱ２
はオフ、出力はＨレベル（Ｖ ｃｃ）になる。
出力段２０は、エンハンスメント型のＭＯＳトランジス
タＱｌｌ、Ｑｌ２を直列に接続してなりその直列接続点
を出力端ＤｏｕＬとする出力回路と、その駆動回路２２
からなる。φＳ、φＲは出力動作をするための駆動回路
２２のセット、リセットクロックでセル情報によってＤ
ｏｕｔをＨ，Ｌにする。即ち、駆動回路２２はそのクロ
ックφＳが立ち上り、セルの情報が“１”のとき信号Ｎ
ｉｌをＨ２信号Ｎｌ ２をＬとし、この結果トランジス
タＱｌｌはオン、Ｑｌ２はオフで、出力Ｄｏｕｔ （
こ＼ではノードとそのレベルは同じ符号で示す）はＨレ
ベル（Ｖｃｃ）にある、セルの情報が“０”でクロック
φＳが立上ると駆動回路２２の出力信号Ｎ１２がＨｓ
Ｎ （４はり、 トランジスタＱｌｌはオフ、Ｑｌ２
はオンになり、出力ＤｏｕｔはＬになる。出力駆動回路
２２は、かくしてクロック信号φＳにより読出しデータ
を取込んで、リセット信号φＲ到来時までそのデータを
保持し、且つそれに応じて出力回路を駆動し続ける。
タＱｌｌ、Ｑｌ２を直列に接続してなりその直列接続点
を出力端ＤｏｕＬとする出力回路と、その駆動回路２２
からなる。φＳ、φＲは出力動作をするための駆動回路
２２のセット、リセットクロックでセル情報によってＤ
ｏｕｔをＨ，Ｌにする。即ち、駆動回路２２はそのクロ
ックφＳが立ち上り、セルの情報が“１”のとき信号Ｎ
ｉｌをＨ２信号Ｎｌ ２をＬとし、この結果トランジス
タＱｌｌはオン、Ｑｌ２はオフで、出力Ｄｏｕｔ （
こ＼ではノードとそのレベルは同じ符号で示す）はＨレ
ベル（Ｖｃｃ）にある、セルの情報が“０”でクロック
φＳが立上ると駆動回路２２の出力信号Ｎ１２がＨｓ
Ｎ （４はり、 トランジスタＱｌｌはオフ、Ｑｌ２
はオンになり、出力ＤｏｕｔはＬになる。出力駆動回路
２２は、かくしてクロック信号φＳにより読出しデータ
を取込んで、リセット信号φＲ到来時までそのデータを
保持し、且つそれに応じて出力回路を駆動し続ける。
トランジスタＱ１２がオンになって出力ＤｏｕｔがＬに
なると、電流がＤｏｕｔ、 Ｑｌ ２． Ｖｓｓの経路
で流れる。電源配線には抵抗があり、図面ではこれをＲ
で表わす、出力段のトランジスタＱ１２がオンになって
上記経路で流れる電流は比較的大きく、このため上記抵
抗ＲによりＶＳＳ配線β２のレベルがＶｓｓつまりＯボ
ルトから浮き上るという現象が見られる。第６図のＶｓ
ｓ＋は、このＶＳＳ配線のレベル浮き上りを示す。一方
、ＷＥ傷信号０ボルトに対しＬレベル（ＶＩＬ）なら０
．８Ｖ以下、Ｈレベル（ＶＩＨ）なら２．４ｖ以上であ
って不変であるから、Ｖｓｓ配線１２のレベルが上ると
ＨレベルでもトランジスタＱ２がオンせず、ノードＮ１
がＬ出力を生じないという問題がある。入力回路の出力
ＮｌがＬレベルでない、従ってＨレベルであるとこれは
書込みモードであり、書込み系が動作してメモリは筈込
みを行なう恐れがある。しかも書込み系（図示しない）
にはランチ機能があるので、一旦Ｈレベル出力が生じる
とこれがランチされ誤書込みが確実になる。
なると、電流がＤｏｕｔ、 Ｑｌ ２． Ｖｓｓの経路
で流れる。電源配線には抵抗があり、図面ではこれをＲ
で表わす、出力段のトランジスタＱ１２がオンになって
上記経路で流れる電流は比較的大きく、このため上記抵
抗ＲによりＶＳＳ配線β２のレベルがＶｓｓつまりＯボ
ルトから浮き上るという現象が見られる。第６図のＶｓ
ｓ＋は、このＶＳＳ配線のレベル浮き上りを示す。一方
、ＷＥ傷信号０ボルトに対しＬレベル（ＶＩＬ）なら０
．８Ｖ以下、Ｈレベル（ＶＩＨ）なら２．４ｖ以上であ
って不変であるから、Ｖｓｓ配線１２のレベルが上ると
ＨレベルでもトランジスタＱ２がオンせず、ノードＮ１
がＬ出力を生じないという問題がある。入力回路の出力
ＮｌがＬレベルでない、従ってＨレベルであるとこれは
書込みモードであり、書込み系が動作してメモリは筈込
みを行なう恐れがある。しかも書込み系（図示しない）
にはランチ機能があるので、一旦Ｈレベル出力が生じる
とこれがランチされ誤書込みが確実になる。
本発明はか−る点を改善し、出力電流によるＶｓｓ配線
１２の電位浮き上りがあってもＷＥ入力回路の誤動作が
ないようにしようとするものである。
１２の電位浮き上りがあってもＷＥ入力回路の誤動作が
ないようにしようとするものである。
本発明は、電源低電位線に接続され、ＴＴＬレベルのラ
イトイネーブルバー信号を入力されるＭＯＳトランジス
タＱ２を備えて、該信号のハイレベル、ローレベルに応
じてＭＯＳレベルのその反転信号を出力する入力回路と
、該電源低電位線に接続される出力段トランジスタＱ１
２を備え、該出力段トランジスタＱ１２をオンにしてロ
ーレベルの出力を生じる出力回路とを有する半導体記憶
装置において、前記入力回路のトランジスタＱ２に並列
に、前記出力段トランジスタＱ１２がオンのときオンに
なるトランジスタＱ３を接続してなることを特徴とする
ものである。
イトイネーブルバー信号を入力されるＭＯＳトランジス
タＱ２を備えて、該信号のハイレベル、ローレベルに応
じてＭＯＳレベルのその反転信号を出力する入力回路と
、該電源低電位線に接続される出力段トランジスタＱ１
２を備え、該出力段トランジスタＱ１２をオンにしてロ
ーレベルの出力を生じる出力回路とを有する半導体記憶
装置において、前記入力回路のトランジスタＱ２に並列
に、前記出力段トランジスタＱ１２がオンのときオンに
なるトランジスタＱ３を接続してなることを特徴とする
ものである。
第１図で説明するとＱｌ、Ｑ２は第５図で説明した入力
回路のＭＯＳトランジスタであり、メモリチップの端子
ピンに加えられるＷＥ傷信号トランジスタＱ２のゲート
に入力する。ノードＮ１の出力は書込み系クロック発生
回路１２に加わり、各種クロックを発生させてこれらを
書込み系各回路１４に入力させる。Ｒ３Ｔはリセット信
号で、回路１２のクロック発生を停止させる０本発明で
は入力回路１０のトランジスタＱ２に並列にトランジス
タＱ３を接続し、このエンハンスメント型ＭＯＳトラン
ジスタＱ３のゲートに信号を加える。
回路のＭＯＳトランジスタであり、メモリチップの端子
ピンに加えられるＷＥ傷信号トランジスタＱ２のゲート
に入力する。ノードＮ１の出力は書込み系クロック発生
回路１２に加わり、各種クロックを発生させてこれらを
書込み系各回路１４に入力させる。Ｒ３Ｔはリセット信
号で、回路１２のクロック発生を停止させる０本発明で
は入力回路１０のトランジスタＱ２に並列にトランジス
タＱ３を接続し、このエンハンスメント型ＭＯＳトラン
ジスタＱ３のゲートに信号を加える。
信号φＤは■駆動回路２０の入力信号φＳそのものとす
る、或いは■φＳと共に立上り、やがて（Ｖｓｓ配線１
２の浮き上りが終了した時点で）立下る信号とする。メ
モリには出力段トランジスタＱ１２またはＱｌｌがオン
である状態（出力保持状態）ではＷＥ倍信号入力しても
（変っても）それは受付けない型のものと、出力段トラ
ンジスタＱ１２またはＱｌｌがオンである状態でＷ１信
号を受付け、ライト動作可能なものがあるが、■は前者
に、■は後者に対するものである。第２図は■のφＤを
発生する回路を示す。
る、或いは■φＳと共に立上り、やがて（Ｖｓｓ配線１
２の浮き上りが終了した時点で）立下る信号とする。メ
モリには出力段トランジスタＱ１２またはＱｌｌがオン
である状態（出力保持状態）ではＷＥ倍信号入力しても
（変っても）それは受付けない型のものと、出力段トラ
ンジスタＱ１２またはＱｌｌがオンである状態でＷ１信
号を受付け、ライト動作可能なものがあるが、■は前者
に、■は後者に対するものである。第２図は■のφＤを
発生する回路を示す。
第２図でＱ２１〜Ｑ３１はＭｏｓトランジスタで、電源
Ｖ ｃｃ、 Ｖ ｓｓ間に図示のように接続される。
Ｖ ｃｃ、 Ｖ ｓｓ間に図示のように接続される。
φＳ及びφＲは駆動回路２２へ与えられる前記セット信
号及びリセット信号で、本回路ではトランジスタＱ２４
とＱ２６．及びＱ２１とＱ２７とＱ２８へ与えられる。
号及びリセット信号で、本回路ではトランジスタＱ２４
とＱ２６．及びＱ２１とＱ２７とＱ２８へ与えられる。
第３図を参照しながら動作を説明すると、信号φＳが立
上り、φｋが立下ると前述のように出力Ｄｏｕｔは立下
る。それ迄は信号φＲがＨ１φＳがＬなので、トランジ
スタＱ２１．Ｑ２７．Ｑ２８はオン、Ｑ２６．Ｑ２９は
オフ、Ｑ３１はオン、信号φ３はし、トランジスタＱ２
２．Ｑ２５はオフである。またトランジスタＱ２３はオ
ンであるからトランジスタＱ２４はオン、φＳはしてあ
るからφＤもしてある。コンデンサＣはトランジスタ０
２８．Ｑ２９側を正にして電源Ｖｃｃにより充電されて
いる。
上り、φｋが立下ると前述のように出力Ｄｏｕｔは立下
る。それ迄は信号φＲがＨ１φＳがＬなので、トランジ
スタＱ２１．Ｑ２７．Ｑ２８はオン、Ｑ２６．Ｑ２９は
オフ、Ｑ３１はオン、信号φ３はし、トランジスタＱ２
２．Ｑ２５はオフである。またトランジスタＱ２３はオ
ンであるからトランジスタＱ２４はオン、φＳはしてあ
るからφＤもしてある。コンデンサＣはトランジスタ０
２８．Ｑ２９側を正にして電源Ｖｃｃにより充電されて
いる。
この状態で信号φＳが立上り、φＲが立下ると、オンで
あるトランジスタＱ２４を通して信号φＳと共に信号φ
Ｄが立上る。またトランジスタＱ２７、Ｑ２８がオフ、
Ｑ２６がオンになり、ノードφ量の電位が立上る。これ
はＴｒＱ２９がＯＮになるまでの間トランジスタＱ３１
をオンに維持し、信号φコをなおＬレベルに維持するが
、トランジスタＱ２９がオンになるとノードφ２の電位
が立下り、やがてトランジスタＱ３１がオフになり、ノ
ードφ３の電位が立上る。信号φ３が立上るとトランジ
スタＱ２２．Ｑ２５がオンになり、ノードφ４の電位が
立下り、信号φＤも立下る。こうして信号φＤは信号φ
Ｓの立上りと共に立上るがやがて立下り、〒詩的に発生
するパルスとなる。
あるトランジスタＱ２４を通して信号φＳと共に信号φ
Ｄが立上る。またトランジスタＱ２７、Ｑ２８がオフ、
Ｑ２６がオンになり、ノードφ量の電位が立上る。これ
はＴｒＱ２９がＯＮになるまでの間トランジスタＱ３１
をオンに維持し、信号φコをなおＬレベルに維持するが
、トランジスタＱ２９がオンになるとノードφ２の電位
が立下り、やがてトランジスタＱ３１がオフになり、ノ
ードφ３の電位が立上る。信号φ３が立上るとトランジ
スタＱ２２．Ｑ２５がオンになり、ノードφ４の電位が
立下り、信号φＤも立下る。こうして信号φＤは信号φ
Ｓの立上りと共に立上るがやがて立下り、〒詩的に発生
するパルスとなる。
このパルス発生期間はコンデンサＣの容量により設定で
きる。
きる。
第４図は第３図と同様な図であるが、出力Ｄｏｕｔ＋Ｖ
ｓｓのレベル変化などを示しており、信号φＤの幅はレ
ベル変化Ｖｓｓ＋の期間より大に選ぶことを示している
。
ｓｓのレベル変化などを示しており、信号φＤの幅はレ
ベル変化Ｖｓｓ＋の期間より大に選ぶことを示している
。
Ｖｓｓ線１２のレベル変化はメモリの他の回路にも同様
に加わるが、他の回路では格別問題を生じない。即ち他
の回路では出力保持期間中はアクティブである、或いは
アドレス等のようにラッチされていて該レベル変化の影
響を受けない状態にある、等の理由で、悪影響はない。
に加わるが、他の回路では格別問題を生じない。即ち他
の回路では出力保持期間中はアクティブである、或いは
アドレス等のようにラッチされていて該レベル変化の影
響を受けない状態にある、等の理由で、悪影響はない。
書込み系だけがこのときインアクティブにあり、しかも
その入力回路の入力信号はＴＴＬレベルであるからＶｓ
ｓ線のレベル変動で逆の（ＨをＬに）判定をする恐れが
ある。
その入力回路の入力信号はＴＴＬレベルであるからＶｓ
ｓ線のレベル変動で逆の（ＨをＬに）判定をする恐れが
ある。
以上説明したように本発明によればＶｓｓ配線のレベル
変動によるＷＥ信号入力回路の誤動作を防止することが
でき、ＭＯＳメモリの信頼性向上に寄与することができ
る。
変動によるＷＥ信号入力回路の誤動作を防止することが
でき、ＭＯＳメモリの信頼性向上に寄与することができ
る。
第１図は本発明を説明する回路図、第２図は信号φＤの
発生回路図、第３図及び第４図は動作説明用波形図、第
５図は従来回路を説明する回路図、第６図はその動作説
明用波形図である。 図面で、１０は入力回路、２０は出力回路、１２は電源
低電位線である。
発生回路図、第３図及び第４図は動作説明用波形図、第
５図は従来回路を説明する回路図、第６図はその動作説
明用波形図である。 図面で、１０は入力回路、２０は出力回路、１２は電源
低電位線である。
Claims (1)
- 【特許請求の範囲】 電源低電位線に接続され、ＴＴＬレベルのライトイネ
ーブルバー信号を入力されるＭＯＳトランジスタを備え
て、該信号のハイレベル、ローレベルに応じてＭＯＳレ
ベルのその反転信号を出力する入力回路と、 該電源低電位線に接続される出力段トランジスタを備え
、該出力段トランジスタをオンにしてローレベルの出力
を生じる出力回路とを有する半導体記憶装置において、 前記入力回路のトランジスタに並列に、前記出力段トラ
ンジスタがオンのときオンになるトランジスタを接続し
てなることを特徴とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59232733A JPS61110396A (ja) | 1984-11-05 | 1984-11-05 | 半導体記憶装置 |
| DE8585307971T DE3581888D1 (de) | 1984-11-05 | 1985-11-04 | Halbleiterspeicheranordnung. |
| EP85307971A EP0181177B1 (en) | 1984-11-05 | 1985-11-04 | A semiconductor memory device |
| KR1019850008230A KR900007999B1 (ko) | 1984-11-05 | 1985-11-05 | 반도체 메모리 장치 |
| US07/484,474 US4970693A (en) | 1984-11-05 | 1990-02-23 | Semiconductor memory device with internal control signal based upon output timing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59232733A JPS61110396A (ja) | 1984-11-05 | 1984-11-05 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61110396A true JPS61110396A (ja) | 1986-05-28 |
| JPH0439158B2 JPH0439158B2 (ja) | 1992-06-26 |
Family
ID=16943925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59232733A Granted JPS61110396A (ja) | 1984-11-05 | 1984-11-05 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4970693A (ja) |
| EP (1) | EP0181177B1 (ja) |
| JP (1) | JPS61110396A (ja) |
| KR (1) | KR900007999B1 (ja) |
| DE (1) | DE3581888D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01227296A (ja) * | 1988-03-08 | 1989-09-11 | Toshiba Corp | 半導体集積回路の誤動作防止回路 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0197014A (ja) * | 1987-10-09 | 1989-04-14 | Toshiba Corp | 半導体集積回路 |
| JPH01238217A (ja) * | 1988-03-18 | 1989-09-22 | Toshiba Corp | 半導体集積回路の誤動作防止回路 |
| US5206833A (en) * | 1988-09-12 | 1993-04-27 | Acer Incorporated | Pipelined dual port RAM |
| JPH0756749B2 (ja) * | 1989-09-29 | 1995-06-14 | 株式会社東芝 | 機能選択回路 |
| TW198135B (ja) * | 1990-11-20 | 1993-01-11 | Oki Electric Ind Co Ltd | |
| US5485430A (en) * | 1992-12-22 | 1996-01-16 | Sgs-Thomson Microelectronics, Inc. | Multiple clocked dynamic sense amplifier |
| JP2605576B2 (ja) * | 1993-04-02 | 1997-04-30 | 日本電気株式会社 | 同期型半導体メモリ |
| KR940026946A (ko) * | 1993-05-12 | 1994-12-10 | 김광호 | 데이타출력 확장방법과 이를 통한 신뢰성있는 유효데이타의 출력이 이루어지는 반도체집적회로 |
| JPH0715312A (ja) * | 1993-06-15 | 1995-01-17 | Fujitsu Ltd | 半導体記憶装置 |
| JP2697634B2 (ja) * | 1994-09-30 | 1998-01-14 | 日本電気株式会社 | 同期型半導体記憶装置 |
| US5550783A (en) * | 1995-04-19 | 1996-08-27 | Alliance Semiconductor Corporation | Phase shift correction circuit for monolithic random access memory |
| US8193599B2 (en) * | 2009-09-02 | 2012-06-05 | Himax Semiconductor, Inc. | Fabricating method and structure of a wafer level module |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS5835783A (ja) * | 1981-08-24 | 1983-03-02 | Fujitsu Ltd | 半導体メモリ |
| US4585955B1 (en) * | 1982-12-15 | 2000-11-21 | Tokyo Shibaura Electric Co | Internally regulated power voltage circuit for mis semiconductor integrated circuit |
| JPS6052112A (ja) * | 1983-08-31 | 1985-03-25 | Toshiba Corp | 論理回路 |
| US4638182A (en) * | 1984-07-11 | 1987-01-20 | Texas Instruments Incorporated | High-level CMOS driver circuit |
-
1984
- 1984-11-05 JP JP59232733A patent/JPS61110396A/ja active Granted
-
1985
- 1985-11-04 DE DE8585307971T patent/DE3581888D1/de not_active Expired - Lifetime
- 1985-11-04 EP EP85307971A patent/EP0181177B1/en not_active Expired - Lifetime
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1990
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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