KR900005666B1

KR900005666B1 - 반도체기억장치

Info

Publication number: KR900005666B1
Application number: KR1019850005459A
Authority: KR
Inventors: 히데오 히다카; 가즈야스 후지시마; 히데시 미야타케; 야마사키 쿠마노; 카츠미 도사카; 야스마사 니시무라
Original assignee: 미쓰비시전기 주식회사; 카다야마 히도하지로
Priority date: 1984-08-30
Filing date: 1985-07-29
Publication date: 1990-08-03
Also published as: DE3530591A1; DE3530591C2; US4692901A; KR860002100A

Abstract

내용 없음.

Description

반도체기억장치

제1도는 종래의 반도체기억장치에 의한 기록회로(Writing Circuit)의 전기적 구성을 나타낸 개략블록도.

제2도는 종래의 반도체기억장치에 의한 판독회로(Readout Circuit)의 전기적 구성을 나타낸 개략블록도.

제3도는 본 발명의 제1실시예에 의한 반도체기억장치를 나타낸 개략블록도.

제4도 및 제5도는 본 발명의 제1실시예를 구성하는 구동신호발생회로를 나타낸 회로도.

제6도는 본 발명의 제2실시예에 의한 반도체기억장치를 나타낸 개략블록도.

제7a도 및 제7b도는 제6도에 나타낸 반도체기억장치의 동작을 나타낸 파형도.

제8도는 본 발명의 제3실시예에 의한 반도체기억장치를 나타낸 개략블록도.

제9도는 제8도에서 나타낸 반도체기억장치를 구체적으로 구성하는 앤드게이트(AND Gate)를 나타낸 회로도.

제10a도 내지 제10d도는 제9도에 나타낸 회로의 동작을 설명한 파형도.

제11도는 제8도에 나타낸 반도체기억장치를 구성한 주증폭기의 회로도.

제12a도 내지 제12d도는 제11도에 나타낸 회로의 동작을 설명하는 파형도이다.

* 도면의 주요부분에 대한 부호의 설명

1 : 데이터기록용단자(Data Writing Terminal)

2 : 데이터입력버퍼(Date Input Buffer)

3,5,7,9 : 트랜지스터 4,6,8,10 : 트랜지스터

11,12,13,14 : 전치증폭기(Preamplifier)

15,16,17,18 : 1비트메모리셀 19,20,21,22 : 메모리셀 선택회로

23,24,25,26 : 단자 27,28,29,30 : 메모리셀

31,32,33,34 : 전치증폭기 35,36,37,38,39,40,41,42 : 트랜지스터

43,44,45,46 : 입력단자 47 : 주증폭기

48 : 외부출력단자 49,50,51,52 : 구동신호발생회로

53 : 입력단자 54 : 구동신호발생부

55 : 메모리셀 선택부 56 : 래치(Latch)회로부

57 : 단자 58,59 : 트랜지스터

60,61 : 단자 62,63 : 트랜지스터

64 : 단자 65,66,67 : 트랜지스터

68,69,70,71,72,73 : 단자 74,75 : 트랜지스터

76,77,78 : 단자 79,80,81,82 : 병렬판독회로

83 : 트랜지스터 84 : 트랜지스터

85 : 트랜지스터 86 : 트랜지스터

87 : 병렬외부출력단자 88 : 입력단자

89 : 전압공급단자 90,91 : 앤드게이트(AND Gate)

92,93 : 트랜지스터 94 : 출력회로

95 : 테스트용 외부출력단자 96 : 단자

97 : 클록신호발생회로 98,99 : 래치회로

100,101,102,103 : 입력단자 104 : 단자

105,106,107,108 : 트랜지스터 109,110,111,112 : 트랜지스터

113,114,115,116 : 입력단자 117 : 단자

118,119,120,121 : 트랜지스터 122,123,124,125 : 트랜지스터

126,127 : 트랜지스터 128,129,130 : 입력단자

131,132,133,134 : 단자

135,136,137,138,139,140,141,142,143,144 : 단자

145,146,147,148,149,150,151,152,153,155,157,158,159,160 : 트랜지스터

154,156,161 : 단자

본 발명은 반도체기억장치에 관한 것으로, 더 구체적으로 말하면 다수의 메모리셀(Memory Cell)의 기능 테스트(Fuction Test)를 할 때 테스트 데이터(Test Data)를 동시에 기록 및 판독할 수 있는 반도체기억장치에 관한 것이다.

종래의 반도체기억장치에서는 반도체기억장치를 패키지에 넣기전에 웨이퍼(Wafer) 상태에서 메모리셀의 기능 테스트를 실시하였다.

이와 같은 기능 테스트는 기억시험장치와 반도체기억장치 사이의 신호를 송수신함으로써 실시하였다.

예로서, 일정한 논리값(즉"0")이 기억시험장치에 의해 반도체기억장치를 구성하는 일체의 메모리셀에 기록되었다고 한다.

그러면 그 메모리셀의 기억내용을 1비트씩 판독하여 그 기억내용이 사전에 기록된 논리값과의 일치여부를 조사함으로써 그 기억셀의 정확한 작용여부를 판정하였다.

종래의 반도체기억장치에서, 이와 같은 기능실험을 위하여 각 메모리셀에 대한 시험데이터의 기록 및 판독을 정상적인 입력/출력회로를 통해 실시하였다.

제1도는 종래의 반도체기억장치의 입력(기록)회로의 전기적 구성을 주로 나타낸 개략블록도이다. 제1도에 나타낸 반도체기억장치의 구성에 대하여 구체적으로 설명한다.

제1도에서, 입력데이터(W)가 데이터기록단자(Data Writing Terminal)(1)를 통해 데이터입력버퍼(Buffer)(2)에 입력된다.

이에 따라 데이터입력버퍼(2)는 입력데이터(W)와, 그 입력데이터(W)를 반전(Inverting)시켜서 얻은 신호(

)를 출력한다.

데이터입력버퍼(2)에서 출력된 신호 W는 각 트랜지스터(3),(5),(7) 및 (9)의 한쪽 전도단자(Conducting Terminal)에 공급되고, 반면에 그 데이터입력버퍼(2)에서 출력된 신호

는 또한 각 트랜지스터(4),(6),(8) 및 (10)의 한쪽 전도단자에 공급된다.

트랜지스터(3) 및 (4) 각각에 다른 전도단자에서 나온 출력은 전치증폭기(Preamplifier)(11)을 통하여 증폭된 다음, 1비트메모리셀(15)에 결합된다.

동일한 방법으로, 트랜지스터(5) 및 (6) 각각의 다른 전도단자에서 나온 출력은 전치증폭기(12)를 통하여 증폭된 다음 1비트메모리셀(16)에 결합되며, 트랜지스터(7) 및 (8) 각각의 다른 전도단자에서 나온 출력은 전치증폭기(13)을 통하여 증폭된 다음 1비트메모리셀(17)에 결합되고, 트랜지스터(9) 및 (10) 각각의 다른 전도단자에서 나온 출력은 전치증폭기(14)를 통하여 증폭된 다음 1비트메모리셀(18)에 결합된다.

트랜지스터(3) 및 (4)의 온/오프동작은 메모리셀 선택회로(19)의 출력신호(C1)에 의해 제어되며, 트랜지스터(5) 및 (6)의 온/오프작동은 메모리셀 선택회로(20)의 출력신호(C2)에 제어되고 트랜지스터(7) 및 (8)의 온/오프작동은 메모리셀 선택회로(21)의 출력신호(C3)에 의해 제어되며, 트랜지스터(9) 및 (10)은 온/오프작동은 메모리셀 선택회로(22)의 출력신호(C4)에 의해 제어된다.

단자(23)는 어드레스(Address)신호 AR를, 그리고 단자(24)는 어드레스신호 을

수신하는 반면, 단자(25)는 어드레스신호 AC를 그리고 단자(26)는 어드레스신호

를 수신함으로써 이들의 어드레스신호에 의해 메모리셀 선택회로(19) 내지 (22)중 어느하나가 선택되어 구동된다.

다음으로, 제1도에 나타낸 종래의 반도체기억장치의 기능테스트에서 데이터기록동작에 대해서 설명한다.

데이터기록동작에서, 입력데이터(W)는 데이터기록단자(1)에 공급된다.

데이터입력버퍼(2)는 상보적인 한쌍의 신호 W 및

를 출력한다.

이 상태에서, 이들 신호 W 및

가 각 메모리셀에 입력시켜 기록되게 하기 위하여는 트랜지스터(3)~(10)를 온(ON) 상태로 하여야 한다.

종래의 반도체기억장치에서는 어드레스신호 AR,

,AC 또는

에 의해 지정된 하나의 메모리셀 선택회로에 의해 한쌍의 트랜지스터[예로서 트랜지스터(3) 및 (4)]가 온(ON) 상태로 되며, 따라서 그 데이터는 1비트메모리셀 중 하나[예로서 메모리셀(15)]에만 기록된다. 그 다음으로 어드레스신호를 변화시켜서 차례로 다른 메모리셀 선택회로를 지정하여 순차적으로 1비트씩 메모리셀에 데이터를 기록한다.

제2도는 종래의 반도체기억장치의 출력(판독)회로의 전기적 구성을 주로 나타낸 개략블록도이다.

지금, 제2도에 나타낸 반도체장치의 구성을 설명한다.

제2도에서, 메모리셀(27),(28),(29) 및 (30)의 기억내용은 그 대응하는 전치증폭기(31) 내지 (34)에서 판독된다.

각각의 전치증폭기(31) 내지 (34)는 메모리셀(27) 내지 (30)에서 판독된 신호 R1 내지 R4를 반전시켜 얻은 신호

내지

를 각각 발생하여서 서로 상보적 관계에 있는 한쌍의 신호 R1 및

,R2 및

,R3 및

그리고 R4 및

를 각각 출력한다.

전치증폭기(31) 내지 (34)에서 출력된 신호 R1~R4(이하 내부출력신호라함)는 트랜지스터(35),(37),(39) 및 (41)의 도통경로를 통하여 각각 한 라인(Line)에 결합되고 신호 R로서 주증폭기(47)의 한쪽 입력단자에 공급된다.

내부출력신호

~

는 각 트랜지스터(36),(38),(40) 및 (42)의 도통경로를 통하여 각각 하나의 라인에 결합되어 신호

로서 주증폭기(47)의 다른 입력단자에 공급된다. 이들의 입력신호는 주증폭기(47)에 의해 증폭된 다음 외부출력신호로서 외부출력단자(48)에 공급된다.

다음으로, 제2도에 나타낸 반도체기억장치의 기능테스트시에 신호판독에 대하여 설명한다.

제2도에서, 일체의 메모리셀(27) 내지 (30)에는 기억시험장치에 의해 미리 논리값"0"이 기록되어 있는 것으로 한다. 각 메모리셀(27) 내지 (30)에 기억된 논리값"0"은 전치증폭기(31) 내지 (34)에 판독된다.

그리고 이들의 전치증폭기(31) 내지 (34)는 메모리셀(27) 내지 (30)로부터 판독된 논리값 R1 내지 R4("0")와, 상보관계에 있는 신호

내지

("1")를 내부출력신호로서 차례로 출력한다.

외부출력단자(48)에서 판독된 내부출력신호는 서브디코드(Subdecode)신호입력단자(43) 내지 (46)에 입력된 서브디코드신호중 하나를 하이레벨(High Level)로 반전시킴으로써 전치증폭기(31) 내지 (34)에서 출력된 내부출력신호중에서 선택된다.

예로서, 하이레벨의 서브디코드신호가 입력단자(43)에만 공급될 때 트랜지스터(35) 및 (36)만이 도통되어서 전치증폭기(31)의 내부출력신호 R1 및

이 R 및

로서 주증폭기(47)에 공급되어 증폭되어서 외부출력단자(48)에서 출력된다. 나머지 내부출력신호 R2 내지 R4 및

내지

를 판독하기 위하여 다른 서브디코드 신호입력단자(44),(45) 및 (46)에 공급된 다른 서브디코드신호를 순차하이레벨로 반전된다.

이와 같이, 메모리셀에 기록된 기능테스트를 위하여 논리값은 외부출력단자에서 1비트씩 판독함으로써 각 메모리셀의 상태를 개별적으로 판정한다.

앞서 설명한 종래의 반도체기억장치는 그 시험데이터를 1비트씩 다수의 기억셀에 기록하여야 하며, 그 다수의 기억셀의 기억내용은 일반적인 입력/출력회로를 사용하여 1비트씩 판독하여야 하므로 반도체기억장치에 대한 기능테스트의 시간이 반도체기억장치의 대용량화로 인하여 대단히 길어지는 문제가 있었다. 반면에, "온-칩(On-Chip) 테스트회로로 된 프로그램이 가능한 256K CMOS EPROM"(S.Tanaka 등, 1984년 IEEE International Solied-State Circuit Conference 148~149 페이지)에서 발표된 바와 같이 보유테스트회로 및 응력(Stress) 테스트회로 등 온-칩 테스트회로(On-Chip Test Circuits)를 제공하여 다수의 비트를 동시에 테스트하는 것이 이분야에서 공지되었다.

이에 대해서 다수의 메모리셀의 기능테스트데이터의 기록 및/또는 판독을 동시에 실시하는 것에 대해서는 아직도 그 기술이 공지되어 있지 않다. 간단히 말하면, 본 발명은 데이터기록용단자(Data Writing Terminal)와, 그 데이터기록용단자에 병렬로 결합된 n 비트메모리셀(n은 2이상의 정수)과, 데이터를 기록할 메모리셀중 어느 하나를 지정하는 신호를 발생하는 지정신호 발생수단과, 그 메모리셀 지정신호를 수신하여 지정된 메모리셀에 데이터를 기록하는 메모리셀 각각에 구성한 n개의 메모리셀 기록수단 및 메모리셀 기능테스트용 데이터를 기록할 때 n개의 메모리셀 기록수단 일체를 동시에 구동하는 구동신호를 발생하는 구동신호발생수단으로 구성된 반도체기억장치를 제공하는데 있다.

본 발명의 다른 발명에 의하면 그 반도체기억장치는 n 비트메모리셀과, 메모리셀 각각에 보유하고 있는 논리값을 판독하는 메모리셀 각각에 구성된 n개의 내부출력신호발생수단과, 내부출력신호발생수단의 각각에서 출력된 n개의 논리값에서 하나의 논리값을 선택하는 신호선택수단과, 그 신호선택수단에 의해 선택되 논리값을 외부로 출력하는 데이터판독단자와, 메모리셀 기능테스트데이터를 출력하는 n개의 내부출력신호 발생수단에 접속된 테스트데이터출력수단 및 그 메모리셀 기능테스트데이터를 판독시에만 그 테스트데이터출력수단을 작동하는 테스트모드 스위칭수단(Test Mode Switching Means)으로 구성된다.

본 발명의 또다른 발명에 의하면 그 반도체기억장치는 데이터기록단자와, 그 데이터기록단자에 병렬로 결합된 n 비트메모리셀과, 데이터로 기록되는 메모리셀중 어느 하나를 지정하는 신호를 발생하는 지정신호발생수단과, 메모리셀 지정신호가 수신용으로 메모리셀 각각에 하나씩 구성하여, 그 지정된 메모리셀에 데이터를 기록하는 n개의 메모리셀 기록수단과, 메모리셀 기능테스트데이터를 기록할 때 n개의 메모리셀 기록수단 일체를 동시에 구동하는 구동신호를 발생하는 구동신호발생수단과, 각 메모리셀에 보유하고 있는 논리값을 판독하는 메모리셀 각각에 하나씩 구성한 n개의 내부출력신호발생수단과, 각각의 내부출력신호발생수단에서 출력된 n개의 논리값에서 하나의 논리값을 선택하는 신호선택수단과, 그 신호선택수단에 의해 선택된 논리값을 외부로 출력하는 데이터판독단자와, 메모리셀 기능테스트데이터를 출력하는 n개의 내부출력신호발생수단에 접속된 테스트데이터출력수단 및 그 메모리셀 기능테스트데이터를 판독할때에만 그 테스트데이터출력수단을 작동하는 테스트모드 스위칭수단으로 구성된다.

또한 제4의 발명에 의하면 그 테스트데이터출력수단은 병렬상태에 있는 n개의 내부출력신호발생수단에서 출력된 n개의 논리값을 직접 출력하기 위하여 n개의 병렬판독수단으로 실현된다.

제5의 본 발명에 의하면, 그 테스트데이터출력수단은 n개의 내부출력신호발생수단에서 출력된 n 개의 논리값 전부가 동일레벨에 있을 때 상기 논리값을 출력하는 논리회로수단으로 실현된다.

따라서, 본 발명의 주목적은 메모리셀의 기능테스트시간을 크게 단축시킬 수 있는 반도체기억장치를 제공하는데 있다.

본 발명의 주요장점은 다수의 메모리셀 기록수단이 메모리셀 기능테스트데이터를 기록할 때 동시에 구동하며 그 다수의 메모리셀에 동일한 테스트데이터를 동시에 기록하는데 있다.

본 발명의 다른 잇점은 다수의 메모리셀의 기억내용을 메모리셀 기능테스트데이터 판독시 동시에 판독할 수 있도록 하는데 있다.

본 발명의 또다른 잇점은 메모리셀의 다수 비트(n 비트)의 기억내용을 병렬로 외부로 출력시켜 메모리셀의 다수비트의 기능테스트를 병렬로 실시함으로써 그 기능테스트시에 그 메모리셀을 판독하는 시간을 비트당 종래의 메모리판독시간의 1/n로 감소시킬 수 있도록 한데 있다.

본 발명의 또하나의 다른 잇점은 메모리셀의 다수비트에서 판독한 논리값 일체가 동일레벨에 있을 때 메모리셀의 다수비트(n 비트)가 상기 논리값을 외부로 출력함으로써 기능테스트를 동시에 실시할 수 있게하여 그 메모리셀을 테스트하는 시간이 비트당 종래의 메모리의 테스트시간의 1/n로 감소시킬 수 있도록 한데 있다.

본 발명의 다른 목적, 특징 및 잇점등은 첨부도면에 따른 본 발명의 다음 구체적인 설명으로써 명백하게 알 수 있다.

제3도는 본 발명의 제1실시예에 의한 반도체기억장치의 기록회로의 전기적 구성을 나타낸 개략블록도이다.

제3도에 나타낸 실시예의 구성은 다음에 설명한 점을 제외하고는 제1도에 나타낸 종래의 반도체기억장치의 구성과 동일하다.

즉, 구동신호발생회로(49)~(52)는 메모리셀 선택회로(19)~(22) 대신 설치하였으며, 테스트모드 스위칭신호(TM 신호) 입력단자(53)은 각각의 구동신호발생회로(49)~(52)에 TM 신호를 출력하게 되어 있다.

다음에 제3도에 나타낸 실시예의 동작을 설명한다.

그 TM 신호는 테스트모드시에 하이레벨(High Level)로 상승하는 신호이며, 그 테스트모드 이외의 경우(이하 정상모드(Normal Mode)라함) 즉 TM 신호가 로우레벨(Low Level)일 때 구동신호발생회로(49)~(52)는 제1도에 나타낸 메모리셀 선택회로(19)~(22)와 동일하게 작동한다.

즉, TM 신호가 로우레벨일 때, 어드레스신호 AR,

,AC 및

에 의해 선택된 하나의 구동신호발생회로가 작동하여 그 관련되는 한쌍의 트랜지스터를 온(ON) 상태로 제어하고, 상기 어드레스신호에 의해 지정된 어느 하나의 메모리셀에 종래의 순서로 입력데이터를 기록한다.

한편, 테스트모드시, 즉 TM 신호가 하이레벨로 상승할 경우 구동신호발생회로(49)~(52)일체가 어드레스신호에 관계없이 관련된 한쌍의 트랜지스터를 온(ON) 상태로 구동하는 신호 C1~C4를 동시에 출력한다.

다시 말하면 TM 신호가 하이레벨일 때 트랜지스터(3)~(10) 일체가 온(ON) 상태로 되어 데이터입력버퍼(2)의 출력신호(W,

)는 메모리셀(15)~(18)전체에 기록하게 된다.

그 구동발생회로(49)~(52)는 모두 동일회로구성을 가지며, 하나의 실시예로서 구동신호발생회로(49)에 대하여 상세한 회로도를 제4도에 나타낸다.

다음으로, 제4도에 나타낸 구동신호발생회로(49)의 구성을 설명한다.

제4도의 회로는 구동신호발생부(54), 메모리셀 선택부(55) 및 래치(Latch)회로부(56)으로 구성되고 있다.

단자(57)에는 제3도에 표시한 단자(53)로부터 TM 신호가 입력된다.

그 TM 신호는 트랜지스터(58)을 통하여 트랜지스터(59)의 제어단자에 입력된다. 한편, 단자(60)과 (61)의 쌍방에는 어드레스신호 AR 및 AC가 구동신호발생회로(49)를 선택하였을 때 로우레벨신호가 입력된다.

이 경우 트랜지스터(62) 및 (63)은 OFF 상태로 된다.

단자(64)에는 메모리셀 기록의 타이밍(Timing)을 결정하는 기본클록신호(Basic Clock Signals)가 입력된다. 트랜지스터(65)는 그 클록신호 1에 의해 ON/OFF 제어되며 그 트랜지스터의 한쪽 전도단자는 트랜지스터(62)(63)(66)에 결합된다. 그 트랜지스터(66)의 다른쪽 전도단자는 트랜지스터(67)의 제어단자에 결합된다.

단자(68)(69)(70) 및 (71)에는 하이레벨신호가 공급된다.

래치회로부(56)은 하이레벨신호용 단자(72)와, 상기 기본클록신호 1를 입력하는 단자(73)와, 트랜지스터(74) 및 (75)로 구성되고 클록신호 1에 의해 제어되며 단자(76)을 미리 로우레벨로 하여 두기 위한 회로이다.

제4도에 나타낸 회로의 동작을 설명한다.

정상모드시, 즉시 TM 신호가 로우레벨일 때 트랜지스터(59)가 OFF 상태로 된다. 그대신 메모리셀 선택부(55)가 통상의 메모리선택회로로서 작동하여 어드레스신호에 의해 그 구동신호발생회로(49)가 선택될 때 그 트랜지스터(62)(63)가 다같이 OFF 상태로 되고, 그 클록신호 1에 따라 하이레벨의 신호가 트랜지스터(67)의 제어단자에 입력되어서 그 트랜지스터(67)은 ON 상태로 된다.

이에 따라, 단자(76)에서 하이레벨신호 C1가 출력되어 그 관련 트랜지스터(3) 및 (4)는 ON 상태가 된다.

한편, 테스트모드시 즉 TM 신호가 하이레벨에 있는 기간중에 트랜지스터(59)가 계속해서 ON 상태로 되어 어드레스신호에 관계없이 단자(76)에는 항상 계속해서 하이레벨신호 C1가 출력되어 관련된 트랜지스터(3)(4)를 ON 상태로 한다.

제5도는 상기 테스트모드시에 있어서 메모리셀에 또한 기록작동을 할 때에만 관련된 트랜지스터를 ON 상태로 하는 구동신호 발생회로를 나타낸 회로도이다. 제5도에서 신호 1w는 테스트모드시에서 메모리셀에 실제 기록할때에 하이레벨로 반전된다. 제5도에 나타낸 회로도의 구성은 다음의 점을 제외하고 제4도에 나타낸 회로도의 구성과 동일하다.

즉, 신호 1w는 단자(57)를통하여 트랜지스터(58)의 한쪽 전도단자에 입력되는 한편 트랜지스터(58)의 제어단자에는 단자(71)를 통하여 TM 신호가 입력되는 점이다. 따라서, TM 신호와 신호 1w쌍방이 하이레벨로 될 때에만 단자(76)에서 구동신호 C1이 출력되어 그 관련된 트랜지스터(3)과 (4)를 ON 상태로 한다.

그러므로 이 실시예에 의하면 기능테스트시 복수의 메모리셀에 동일한 테스트데이터를 동시에 기록할 수가 있다.

제6도는 본 발명의 제2실시예에 따라 반도체기억장치의 판독회로의 전기적구성을 나타낸 개략블록도이다.

제6도에 나타낸 실시예의 구성은 다음의 점들(Points)을 제외하고 제2도에 나타낸 종래의 반도체기억장치의 구성과 동일하다.

즉, 전치증폭기(31) 내지 (34) 각각에 대응하여 병렬판독회로(79)~(82)가 설치되어 있다. 병렬판독회로(79)~(82)는 동일구성의 회로이며, 병렬판독회로(79)를 한예로 하여 구체적으로 설명한다.

전치증폭기(31)의 내부출력신호 R1은 병렬판독회로(79)에 형성된 트랜지스터(83)을 통하여 트랜지스터(58)의 제어단자에 입력된다. 동일하게 전치증폭기(31)의 내부출력신호

은 트랜지스터(84)를 통해 트랜지스터(86)의 제어단자에 입력된다. 트랜지스터(83) 및 (84)의 제어단자는 메모리 시험장치에 의해 발생되고 테스트모드시에 하이레벨로 반전되는 테스트모드 스위칭신호입력단자(88)와 결합된다.

이에 또, 트랜지스터(85) 및 (86) 각각의 한쪽 전도단자는 서로 결합하여 병렬 외부출력단자(87)를 형성하고, 그 트랜지스터(85)의 다른쪽 전도단자는 메모리 시험장치에 의해 발생되고 병렬신호의 판독시 상승하여 일정전압을 공급하는 전압공급단자(89)에 접속되며, 또 트랜지스터(86)의 다른쪽 전도단자는 접지되어 있다.

제7a도 및 제7b도는 제6도에 나타낸 제2실시예의 동작을 설명한 파형도이다.

다음으로, 제7a도 및 제7b도에 따라 본 발명의 제2실시예의 동작에 대하여 설명한다.

메모리셀의 기능테스트를 실시하기 위하여 논리값 "0"을 메모리 시험장치(도시생략)에 의해 메모리셀 전체에 기록시킨다. 각 메모리셀이 정확하게 정상으로 기능을 발휘하면 각 메모리셀에서 그 논리값 "0"가 판독될것이나 "0"출력을 얻지 못하면 그 메모리셀은 불량셀로 판정된다.

제6도에 나타낸 실시예에서는 각 메모리셀이 정확하게 정상으로 기능을 발휘하면, 전치증폭기(31)~(34)에 의해 판독된 내부출력신호 R1~R4는 "0"으로 되며, 그 상보신호(Complementary Signals)

~

는 "1"로 된다. 여기서, 그 병렬판독회로(79)의 동작을 특히 R1="0" 및

="1"의 경우에 대해서 설명한다.

제7a도의 (1) 및 (2)에서 나타낸 바와 같이, 전치증폭기(31)은 시간 t1 이후 내부출력신호 R1 및

를 출력한다.

즉, 시간 t1 이후 위에서와 같이 신호 R1="0" 또는 로우레벨(Low Level), 신호

="1" 또는 하이레벨로 된다.

제7a도의 (3)에 나타낸 기호 TM은 상기 테스트모드 스위칭신호를 나타내며, 테스트모드시에 하이레벨로 유지된다.

즉, 테스트모드시에 그 트랜지스터(83) 및 (84)는 전도상태로 되므로 내부출력신호 R1 및

은 각각 종래의 신호선택수단을 통하여 주증폭기(47)에 입력되며, 동시에 트랜지스터(83)(84)를 통하여 각 트랜지스터(85)(86)의 제어단자에 각각 입력된다.

제7a도의 (4)에서 신호 1는 그 단자(89)에 입력되고 상술한 바와 같이 병렬신호를 판독하는 타이밍을 결정하는 신호이며, 각 t2 이후에는 하이레벨로 되어 일정전압을 공급한다. 이 신호 1는 입력단자(89)에서 트랜지스터(85)의 한쪽 전도단자에 입력된다. 이 상태에서, 트랜지스터(85)의 제어입력, 즉 R1은 로우레벨이며 트랜지스터(86)의 제어입력, 즉

은 하이레벨로 되므로 트랜지스터(85)는 OFF 상태로, 트랜지스터(86)은 ON 상태로 된다. 즉, 이 상태에서 병렬외부출력단자(87)에서 로우레벨의 신호가 출력된다.

제7b도는 제7a도의 경우와는 역으로 논리값 "1"이 메모리셀 전체에 기록될 경우의 동작을 설명하는 파형도이다.

이 경우, 제7b도의 (1) 및 (2)에 나타낸 바와같이 신호 R1은 하이레벨로 되며 신호

은 로우레벨로 된다. 따라서, 트랜지스터(85)는 ON 상태로 되고, 트랜지스터(86)는 OFF 상태로 된다. 즉, 제7b도(5)에 나타낸 바와 같이, 병렬외부출력단자(87)에서 하이레벨의 신호가 출력된다.

제7a도 및 제7b도에서 명백한 바와 같이, 메모리셀에 논리값 "0"이 유지되어 있을 때 병렬외부출력단자(87)에 신호"0"가 직접 그대로 출력되며, 논리값 "1"이 그 메모리셀에 유지되어 있을 때 그 병렬외부출력단자(87)에 신호 "1"이 그대로 출력된다.

병렬판독회로(79)~(82)전부가 동일한 회로구성이며, 각 병렬판독회로는 제7a도 및 제7b도에 따라 위에서 설명한 동작과 동일한 동작을 한다. 따라서, 각 메모리셀의 기억내용이 대응하는 병렬판독회로를 통해 병렬로 외부로 출력된다.

상기 메모리셀의 기능테스트는 반도체기억장치를 패키지에 넣기전에 그 반도체기억장치의 웨이퍼 상태에서 설치하며, 그 기능테스트는 완료후 반도체기억장치를 패키지에 넣을 때 테스트모드 스위칭신호 입력단자(88)을 접지하며 로우레벨로 하면 그후 통상의 판독회로만이 기능을 발휘한다.

이와 같이, 메모리셀의 다수비트의 기능테스트는 제2실시예에 따라 동시에 실시할 수 있다.

제8도는 본 발명의 제3실시예에 의한 반도체기억장치의 전기적구성을 나타낸 개략블록도이다. 제8도에 나타낸 실시예의 구성은 다음의 점들을 제외하고는 제2도에 나타낸 종래의 반도체기억장치의 구성과 동일하다. 즉, 제8도에 나타낸 반도체기억장치는 각각의 전치증폭기(31)~(34)에서 출력된 내부출력신호 R1~R4를 수신하는 앤드게이트(90)과, 신호

~

를 수신하는 앤드게이트(91)과, 앤드게이트(90)의 출력단자와 결합된 제어단자를 가진 트랜지스터(92) 및 앤드게이트(91)의 출력단자와 결합된 제어단자를 가진 트랜지스터(93)으로 구성된 출력회로(94)를 구성한다. 더 구체적으로 설명하면, 각각의 트랜지스터(92) 및 (93)의 한쪽 전도단자가 결합되어 테스트용 외부출력단자(95)를 구성하며, 트랜지스터(92)의 다른쪽 전도단자는 하이레벨신호와 메모리셀의 기능테스트시에 일정한 전압을 공급하는 단자(96)에 결합되고, 트랜지스터(93)의 다른쪽 전도단자가 접지되어 있다.

제8도에 나타낸 제3실시예의 동작에 대해서 설명한다.

메모리셀 기능테스트시에 예로서 논리값 "0"이 메모리 시험장치(도시생략)에 의해 메모리셀 전체에 기록된다. 각 메모리셀이 정확하게 정상적으로 기능을 발휘하면 기록값(Written Values)"0"가 그 메모리셀에서 직접 그대로 판독되며, "1"이 포함될 경우 그 대응하는 메모리셀은 불량셀로 판정된다.

제8도에 나타낸 실시예에서 각 메모리셀이 정확하게 그대로 기능을 발휘한다고 하면, 각 전치증폭기(31)~(34)에 의해 판독된 내부출력신호 R1~R4는 "0"으로 되고, 이것은 미리 기록된신 논리값과 동일하게 되며, 그 상보신호

~

는 "1"로 된다.

제8도에서와 같이, 앤드게이트(90)는 4개의 내부출력신호 R1~R4의 앤드신호 R'를 출력하며, 앤드게이트(91)는 4개의 내부출력신호

~

의 신호

를 출력한다. 즉, 신호 R1~R4일체가 그 레벨 '1"일때에만 앤드게이트(90)의 출력 R'는 "1"로 된다.

그외에 경우에는 R'는 "0"으로 된다. 앤드게이트(91)의 출력

는 신호

~

의 일체가 레벨 "1"로 될 때에만 "1"로 되며, 그외의 경우에는 "0"가 된다. 즉, 신호 R1R4일체가 레벨 "1"로 될 때에는 그 상보적 관계에 있는 내부출력신호 일체가 "0"으로 되어 이 경우 R'="1" 및

="0"으로 된다. 또, 신호 R1~R4일체가 레벨 "0"으로 될 때 그 상보적 단계에 있는 내부출력신호

~

는 모두 "1"로 되므로 이 경우 R'="0",

="1"로 된다.

기타의 경우 즉 신호 R1~R4가 "0"과 "1"을 포함할 때, 신호

~

도 "0"과 "1"을 포함하여 출력 R' 및

은 모두 이 경우 "0"으로 된다.

위에서 설명한 바와 같이, R'="1",

="0"일때에는 트랜지스터(92)는 ON 상태로 되고, 트랜지스터(93)은 OFF 상태로 된다. 이때 하이레벨의 신호가 단자(96)에 공급되면 테스트용 외부출력단자(95)에서 "1"이 출력된다. 즉, 신호 R1~R4모두가 레벨 "1"로 될 때 동일한 논리값 "1"이 테스트용 외부출력단자(95)에서 출력된다.

R'="0",

="1"일때에는 트랜지스터(92)가 OFF로 되고, 트랜지스터(93)이 ON으로 된다. 트랜지스터(93)의 한쪽 전도단자가 접지되고(로우레벨에 접속), "0"가 테스트용 외부출력단자(95)에서 출력된다.

즉, 신호 R1~R4 모두가 레벨 "0"으로 될 때에는 테스트용 외부출력단자(95)에서 동일한 논리값 "0"가 출력된다.

또, R'="0",

="0"일 경우에는 트랜지스터(92) 및 (93)은 쌍방이 OFF로 되어 테스트용 외부출력단자(95)는 높은 임피던스상태로 된다. 따라서, 신호 R1~R4가 "0" 및 "1" 쌍방이 포함될 경우, 즉 내부출력신호 R1~R4에 대응하는 4비트 메모리셀중에 정상적으로 기능을 발휘하지 아니한 메모리셀이 존재할 경우 그 테스트용 외부출력단자(95)에는 출력이 나타나지 않는다.

제9도는 제8도에 나타낸 앤드게이트(90) 및 (91)과, 제8도에 나타내지 않은 이들 앤드게이트에 관련된 각종 회로의 구체적 설명을 위한 도면이다.

제9도에 나타낸 회로의 구성을 다음에 설명한다.

제9도의 회로는 앤드게이트(90) 및 (91)과, 클록신호 발생회로(97)과 래치회로(98)(99)를 주로 구성한다.

앤드게이트(90)의 4개의 입력단자(100)~(103) 각각에는 전치증폭기(31)~(34)로부터 내부출력신호 R1~R4가 입력된다.

단자(104)에는 하이레벨의 신호가 공급되며, 트랜지스터(105),(106),(107) 및 (108)은 ON 상태로 된다. 즉, 내부출력신호 R1~R4가 트랜지스터(109),(110),(111) 및 (112)의 제어단자에 입력된다.

한편, 앤드게이트(91)의 4개의 입력단자(113)~(116) 각각에는 전치증폭기(31)~(34)로부터 내부출력신호

~

가 입력된다.

단자(117)에는 하이레벨의 신호가 공급되어 있고, 트랜지스터(118),(119),(120) 및 (121)는 ON 상태로 되어 있다.

즉, 내부출력신호

~

는 트랜지스터(122),(123),(124) 및 (125)이 제어단자에 입력된다. 클록신호발생회로(97)은 트랜지스터(126) 및 (127)로 구성된다. 트랜지스터(126)의 제어단자는 입력단자(128)를 통하여 기본클록신호 1'₁를 항상 수신하며 트랜지스터(126)의 한쪽 전도단자에는 외부메모리 시험장치(도시생략)에서 기능테스트시에 하이레벨로 되는 테스트모드 스위칭신호 TM이 입력단자(129)를 통하여 입력된다. 트랜지스터(127)의 제어단자에는 테스트모드 스위칭신호 TM을 반전한 신호

이 입력단자(13)을 통하여 수신되며 트랜지스터(127)의 한쪽 전도단자가 접지된다. 트랜지스터(126)(127)의 각각의 다른쪽 전도단자는 서로 결합되어 입력 클록신호 1₁를 앤드게이트(90)(91)의 트랜지스터(109)(122)의 전도단자로 출력된다.

다음으로 앤드게이트(90)의 출력, 즉 트랜지스터(112)의 한쪽 전도단자가 래치회로(98)에 결합되어 있다. 래치회로(98)은 단자(131)에 입력되며, 클록신호 1₁의 상승에 앞서 로우레벨로 떨어지는 클록신호 1₂에 의해 신호 R'를 미리 "0" 상태가 되도록 하는 회로이다.

또, 래치회로(99)는 단자(132)에 입력된 클록신호 1₂의 타이밍에서 신호

를 미리 "0" 상태가 되도록 하는 회로이다.

최종적으로, 앤드게이트(90)의 앤드출력 R'가 단자(133)에 입력되고 앤드게이트(91)의 앤드출력

가 단자(134)에 입력된다.

제10a도~제10d도는 제7도에 나타낸 회로의 동작을 설명하는 파형도이다.

제10a도~제10d도를 참조하여 제9도에 나타낸 회로의 동작에 대해서 설명한다.

제10a도는 테스트모드 이외의 정상상태(아래에서는 정상모드라 함)에 있어서의 동작을 나타낸다. 즉, 외부메모리 시험장치로부터 클록신호발생회로(97)의 입력단자(129)에 입력된 테스트모드 스위칭회로 TM은 제10a도의 (1)과 같이 로우레벨(L)이다.

신호 TM을 반전한 신호

은 제10a도의 (5)에서와 같은 하이레벨(H)이며, 이에따라 트랜지스터(127)은 ON 상태로 된다.

따라서, 기본클록신호 1'₁가 제10a도의 (2)에서와 같이 상승되어도 신호 1₁은 항상 로우레벨이 된다. 또, 신호 1₂가 제10a도의 (4)에서와 같이 하이레벨일때에는 래치회로(98) 및 (99)가 작동하여 신호 R' 및

가 제10a도의 (6) 및 (7)에서와 같이 로우레벨로 유지된다.

그러나, 신호 1₂가 제10a도의 (4)에서 나타낸 바와 같이 로우상태로 떨어진 후에도 신호 1₁은 로우상태를 항상 유지하므로 신호 R' 및

는 내부출력신호 R1~R4 및

~

에 관계없이 모두 제10a도의 (6) 및 (7)에 나타낸 바와 같이 로우상태, 즉 "0"으로 된다. 따라서, 정상모드시에는 제8도에 나타낸 테스트용 외부출력단자(95)에 출력이 나타나지 않는다.

제10b도는 테스트모드시에 동작을 나타내며, 특히 신호 R1~R4가 레벨 "1"일 경우를 나타낸다. 즉, 이 경우 TM신호는 제10b도 (1)에서와 같이 하이레벨이 지속되고

신호는 제10b도 (5)에서와 같이 로우레벨이 지속되므로 트랜지스터(127)은 OFF 상태가 지속된다. 따라서, 제10b도의 (2) 및 (3)에 나타낸 바와 같이 기본클록신호 1'₁의 상승과 동시에 클록신호 1₁이 상승한다.

제10b도의 (4)에 나타낸 클록신호 1₂에 의해 래치회로(98)(99)이 작동하는 동안 신호 R' 및

는 모두 로우상태로 유지된다.

그러나, 클록신호 1₂가 로우레벨로 떨어진 후에는 신호 R1~R4 모두가 레벨 "1"로 되므로 트랜지스터(109)~(112) 모두가 ON 상태로 되며, 하이레벨의 클록신호 1₁이 R'에서 출력되어 제10b도의 (6)에서와 같이 R'="1"로 된다. 또, 신호 R1~R4가 모두가 레벨 "1"로 될 때에는

~

는 모두 "0"이므로 트랜지스터(122)~(125) 모두가 OFF 상태로 되어 신호

는 로우레벨의 "0"으로 된다.

따라서, 테스트모드시에 제8도의 테스트용 외부출력단자(95)에는 "1"의 신호가 출력된다.

제10c도는 또 테스트모드시에 작동을 나타내며, 특히 신호 R1~R4가 레벨 "0"로 될 경우를 나타낸다. 즉 TM신호는 제10c도의 (1)에서와 같이 항상 하이레벨에 있으며,

신호는 제10c도의 (5)에서와 같이 로우레벨에 있으므로 트랜지스터(127)은 OFF 상태가 지속된다. 따라서, 제10c도의 (2) 및 (3)에서와 같이 기본클록신호 1'₁가 상승과 동시에 클록신호 1₁이 상승한다.

제10c도의 (4)에 나타낸 바와 같이 클록신호 1₂에 의해 래치회로(98) 및 (99)가 동작하는 동안 신호 R' 및

는 제10c도의 (6) 및 (7)에서와 같이 로우레벨에 있다. 그러나, 클록신호 1₂가 제10c도의 (4)에 나타낸 바와 같이 로우레벨로 떨어진 후에는 신호 R1~R4 모두가 레벨 "0"으로 되므로 트랜지스터(109)~(112) 모두가 OFF 상태로 되며, R' 의 출력은 로우레벨의 "0"으로 된다.

한편, 신호 R1~R4 모두가 레벨 "0"으로 될 때 신호

~

는 모두 레벨 "1"로 되므로 트랜지스터(122)~(125) 모두가 ON 상태로 되며 하이레벨의 클록신호 1₁이

로서 출력되어

="1"로 된다. 따라서, 테스트모드시 제8도에 나타낸 테스트용 외부출력단자(95)에서는 "0"신호가 출력된다.

제10d도 역시 테스트모드시 작동을 나타내며, 특히 신호 R1~R4에 "0"과 "1"이 포함되어 있는 경우를 나타낸다.

즉, TM신호는 제10d도의 (1)에서와 같이 지속적으로 하이레벨이 되고, 반면에

신호는 제10d도의 (5)에서와 같이 지속적으로 로우레벨이 되므로 트랜지스터(127)은 지속적으로 OFF 상태가 된다. 따라서, 제10d도의 (2) 및 (3)에서와 같이 기본클록신호 1'₁가 상승함과 동시에 클록신호 1₁이 상승한다.

제10d도의 (4)에서와 같이 클록신호 1₂에 의해 래치신호(98) 및 (99)가 작동하는 동안 신호 R' 및

는 제10d도의 (6) 및 (7)에서와 같이 로우레벨이다. 클록신호 1₂가 제10d도의 (4)에서와 같이 로우레벨로 떨어진 후에는 신호 R1~R4의 어느것이나 "0"으로 되므로 트랜지스터(109)~(112)의 어느것이나 OFF 상태로 되며, R'의 출력은 제10d도의 (6)에서와 같이 로우레벨의 "0"으로 된다.

한편, 신호

~

의 어느것이나 "0"으로 되므로 트랜지스터(122)~(125)의 어느것이나 OFF 상태로 되며,

의 출력은 제10d도의 (7)에서와 같이 로우레벨의 "0"으로 된다.

따라서, 제8도의 테스트용 외부출력단자(95)는 테스트모드시에 높은 임피던스 상태로 되어 출력이 나타나지 않는다.

제8도에 나타낸 출력회로(94)는 주증폭기(47)에 조립되어 정상모드의 외부출력이나 테스트용 외부출력단자(95)에서 출력된 테스트모드의 테스트용 외부출력을 선택하여 테스트모드 스위칭신호 TM을 스위칭함으로써 외부출력단자(48)에서 출력하도록 한다.

제11도는 상기 테스트용 외부출력회로로 작용하는 주증폭기(47)을 나타낸 회로도이다. 제11도에 나타낸 회로의 구성에 대해서 다음에 설명한다.

단자(135)에는 정상의 서브디코드 신호에 의해 선택된 내부신호 R을 수신하는 반면 단자(136)에는 서브디코드신호에 의해 선택된 내부신호

가 입력된다. 단자(137) 및 (138)에는 앤드게이트(90)로부터 출력 R' 가 입력되며 단자(139) 및 (140)에는 앤드게이트(91)의 출력

가 입력된다. 단자(141)에는 TM신호를 반전시킨

신호가 수신되고 단자(142)에는 주증폭기(17) 전체를 활성화하는 신호 1₄가 입력되고 단자(143)에는 주증폭기(47)가 활성화하기전에 등화신호(Equalizing Signal) 1₅가 입력되며, 단자(144)에도 등화신호 1₆가 동일하게 입력된다. 트랜지스터(145) 및 (146)은 테스트모드시에만 신호 1₄에 의해 주증폭기(47)전체가 활성화 되기전에 노드(Node) N1 및 N2를 로우레벨로 하는 신호 1₇을 발생하는 회로로서 작용하도록 한다. 단자(135)에 입력된 신호 R은

신호에 의해 제어되는 트랜지스터(147)를 통하여 활성화신호 1₄에 결합된 트랜지스터(148)의 제어단자에 결합되어 있다. 단자(136)에 입력된 신호

은 신호

에 의해 제어된 트랜지스터(149)를 통하여 활성화신호 1₄에 결합되는 트랜지스터(150)의 제어단자에 결합되어 있다.

또, 트랜지스터(148)의 한쪽 전도단자는 출력회로를 구성하는 트랜지스터(151)의 제어단자에 결합되고 트랜지스터(150)의 한쪽 전도단자는 출력회로를 또한 구성하는 트랜지스터(152)의 제어단자에 결합되어 있다. 단자(137)에 수신된 신호 R'는 트랜지스터(153)의 제어단자에 입력되며, 단자(154)에서 공급된 하이레벨의 일정한 전압의 신호는 트랜지스터(153)을 통하여 트랜지스터(148)의 제어단자에 결합되어 있다.

단자(139)에서 수신된 신호

는 트랜지스터(155)의 제어단자에 입력되며 단자(156)에서 공급된 하이레벨의 일정한 전압의 신호는 트랜지스터(155)를 통하여 트랜지스터(150)의 제어단자에 결합되어 있다.

TM신호가 테스트모드시에 하이레벨일 때 트랜지스터(146)은 OFF로 되며 기₇로서 트랜지스터(145)의 한쪽 전도단자에서 출력되어 트랜지스터(157) 및 (158)의 제어단자에 입력된다. 또 단자(140)에서 수신한 신호

는 트랜지스터(159)의 제어단자에 결합되고, 단자(138)에서 수신된 신호 R'는 트랜지스터(160)의 제어단자에 결합된다. 단자(161)에는 하이레벨의 신호가 입력되며 트랜지스터(151) 및 (152)의 제어단자에 각각 하이 및 로우레벨의 신호를 각각 수신할 때 하이레벨의 신호 "1"이 외부출력단자(48)에서 출력되고, 트랜지스터(151) 및 (152)의 제어단자에 로우 및 하이레벨의 신호를 각각 수신할 때 외부출력단자(48)에는 로우레벨의 신호 "0"이 출력되며 트랜지스터(151) 및 (152)의 제어단자 쌍방에 로우레벨의 신호가 입력될 때 외부출력단자(48)은 높은 임피던스상태(개방상태)로 된다.

제12a도~제12d도는 제11도에 나타낸 회로의 동작을 설명하기 위한 파형도이다.

다음에 제12a도~제12d도를 참조하여 제11도에 나타낸 회로의 동작에 대해서 설명한다.

제12a도는 정상모드시의 동작을 나타낸 것이다.

즉, TM신호가 로우레벨이며

신호는 하이레벨이어서 트랜지스터(147) 및 (149)는 ON 상태로 된다. 따라서, 신호 R 및

는 트랜지스터(148) 및 (150)이 제어단자에 입력된다. 신호 1₄가 제12a도의 (5)에서와 같은 타이밍에서 하이레벨로 상승하면 그후에는 트랜지스터(148)의 제어단자에서 수신된 신호 R이 트랜지스터(151)의 제어단자에 입력되고, 트랜지스터(150)의 제어단자에서 수신된 신호

은 트랜지스터(152)의 제어단자에 입력됨으로써 외부출력단자(48)에는 제12a도의 (10)에서와 같이 정상모드의 신호가 출력된다.

제12b도는 테스트모드시의 동작을 설명하기 위한 파형도로서, 특히 R'="1"(R1~R4="1") 및

="0"(

~

="0")일 때 작동을 설명한 파형도이다. 이 경우, TM신호는 하이레벨이며,

신호는 로우레벨이다. 따라서, 트랜지스터(147) 및 (149)는 OFF 상태로 된다. 신호 1₄가 제12b도의 (5)에서와 같은 타이밍에서 하이레벨로 상승될 때 그 다음에는 트랜지스터(153)의 제어단자에서 수신된 신호 R'가 트랜지스터(151)의 제어단자에 입력되며 트랜지스터(155)의 제어단자에서 수신된 신호

는 트랜지스터(152)의 제어단자에 입력되어서 외부출력단자(48)에는 제12b도의 (10)에서와 같이 신호 R1~R4와 동일한 논리값 "1"이 출력된다.

제12c도는 테스트모드시 동작을 설명하는 파형도이며, 특히 R'="0"(R1~R4="0") 및

="1"(

~

="1")일때의 동작을 설명한 파형도이다. 이 경우, TM신호는 하이레벨이며

신호는 로우레벨이므로 트랜지스터(147) 및 (149)는 OFF 상태로 된다.

신호 1₄가 제12c도의 (5)에서 나타낸 타이밍에서 하이레벨로 상승할 때 그 다음에는 트랜지스터(153)의 제어단자에서 수신된 신호 R'가 트랜지스터(151)의 제어단자에 입력되며 트랜지스터(155)의 제어단자에서 수신된 신호 R'는 트랜지스터(152)의 제어단자에 공급하고 외부출력단자(48)이 제12c도의 (10)에서와 같이 R1~R4와 동일한 논리값 "0"을 출력한다.

제12d도는 테스트모드시에 동작을 설명하는 파형도이며, 특히 R'="0"(R1~R4에 "0" 및 "1"을 포함함) 및

="0"(

~

에 "0" 및 "1"을 포함함)이 FRUDDN의 동작을 설명하는 파형도이다.

이 경우, TM신호는 하이레벨이며

신호는 로우레벨이다. 따라서 트랜지스터(147) 및 (149)는 OFF 상태로 된다.

제12d도의 (5)에 나타낸 타이밍에서 신호 1₄가 하이레벨로 상승하면 후에는 트랜지스터(153)의 제어단자에서 수신된 신호 R'가 트랜지스터(151)의 제어단자에 공급되고, 트랜지스터(155)의 제어단자에서 수신된 신호

는 트랜지스터(152)의 제어단자에 공급되어서 외부출력단자(48)은 제12d도의 (10)에 나타낸 바와 같이 고임피던스 상태로 된다.

위에서 설명한 바와 같이, 4비트 메모리셀의 기억내용은 앤드게이트를 사용함으로써 하나의 앤드출력신호[4비트 축퇴신호(縮退信號 : Degenerate Singal)]에 합침으로 외부출력단자에서 출력된 논리값은 4비트 메모리셀 전체에 기억시키는 것으로 판단할 수 있다.

그 논리값이 기능테스트를 위한 메모리셀에 미리 기록된 논리값과 동일하다면 4비트 메모리셀 전부가 정확하게 기능을 발휘한다고 생각할 수 있다. 또, 논리값이 출력되지 않을 때, 즉 외부출력단자가 고임피던스 상태에 있을때에는 4비트 메모리셀에는 "0"을 기억하고 있는 메모리셀과 "1"을 기억하고 있는 메모리셀이 포함되어 있어 적어도 메모리셀의 하나가 불량인 것을 알 수 있다.

또, 이와 같은 경우 4비트 메모리셀 중에서 불량셀을 특정할 필요가 있을 때에는 테스트모드를 정상모드에 스위칭시켜 불량셀이 포함되어 있는 4비트 메모리셀의 그룹(Group)을 일반적인 판독수단에 의해 차례로 판독하여 1비트씩 판정한다.

위에서 설명한 각각의 실시예에서는 데이터가 하나의 데이터기록단자에서 4비트 메모리셀에 기록되고, 4비트 메모리셀의 기억내용을 외부출력단자에서 판독하는 반도체기억장치에 대하여 구체적으로 설명하였으나 비트의 수가 4개로 한정되어 있는 것은 아니며, 그 반도체기억장치는 다이나믹(Dynamic)형 반도체장치와 같은 다른 필요한 형에도 실시할 수 있다.

또, 제1실시예에 의한 다수비트의 동시 라이팅수단과 제2 또는 제3실시예에 의한 다수비트의 동시 라이팅수단을 서로 조합시켜 테스트시간을 단축시킬 수 있다.

Claims

데이터기록용단자(Data Writing Terminal)와, 상기 데이터 기록용 단자에 병렬로 결합된 n비트 메모리셀(n은 2이상의 정수)과, 데이터를 기록할 상기 n비트 메모리셀중 어느 하나를 지정하는 메모리셀 지정신호를 발생하는 지정신호 발생수단과, 상기 n비트 메모리셀 각각에 하나씩 설치되고 상기 지정신호 발생수단으로부터 상기 메모리셀 지정신호를 각각 입력하여서 지정된 메모리셀에 데이터를 기록하는 상기 n개의 메모리셀 기록수단과, 그리고 상기 메모리셀의 기능테스트 데이터를 기록시에 상기 n개의 메모리셀 기록수단전부를 동시에 구동하는 구동신호를 발생하는 구동신호발생수단을 구비한 것을 특징으로한 반도체기억장치.
제1항에 있어서, 상기 구동신호발생수단은 외부로부터의 제어신호에 응답하여, 상기 메모리셀의 기능테스트 데이터를 기록할때는, 상기 n개의 메모리셀 기록수단에 상기 구동신호를 공급하고, 상기 메모리셀의 상기 기능테스트 데이터를 기록할 경우 이외에는 상기 n개의 메모리셀 기록수단에 상기 메모리셀 지정신호가 공급되도록 절환하는 스위칭수단을 구비한 반도체기억장치.
제1항에 있어서, 상기 구동신호발생수단은 또 상기 데이터기록용 단자에 데이터기록의 타이밍을 나타내는 타이밍신호를 발생하는 타이밍신호발생수단을 구비하며, 상기 타이밍신호에 응답하여 상기 구동신호를 발생하는 반도체기억장치.
n비트 메모리셀(n은 2이상의 정수)과, 상기 n비트 메모리셀 각각에 하나씩 설치되고 상기 각 n비트 메모리셀에 갖고 있는 논리값을 판독하여 출력하는 상기 n개의 내부출력신호 발생수단과, 상기 n개의 내부출력신호발생수단 각각에서 출력된 상기 n개의 논리값에서 하나의 논리값을 선택하는 신호선택수단과, 상기 신호선택수단에 의해 선택된 상기 논리값을 외부로 출력하는 데이터판독용 단자와, 상기 n개의 내부출력신호발생수단에 접속되고 상기 내부출력신호발생수단으로부터 데이터를 메모리셀의 기능테스트데이터로서 출력하는 테스트데이터출력수단과 그리고 상기 메모리셀의 기능테스트데이터를 판독할때에만 상기 테스트데이터출력수단을 활성화하는 테스트모드스위칭수단으로 구성된 것을 특징으로한 반도체기억장치.
제4항에 있어서, 상기 테스트데이터출력수단은 상기 n개의 내부출력신호발생수단에서 병렬로 출력된 상기 n개의 논리값을 직접 출력하는 상기 n개의 병렬판독수단에 의해 구현된 반도체기억장치.
제5항에 있어서, 상기 내부출력신호발생수단은 각각 상기 메모리셀에서 판독된 상기 논리값과 상보관계(Complementary Relation)에 있는 논리값을 출력하며, 상기 n개의 병렬판독수단 각각은 출력단자와, 하이레벨의 신호를 공급하는 제1신호원(Signal Source)과, 로우레벨의 신호를 공급하는 제2신호원과, 상기 내부출력신호발생수단에 접속되어 상기 메모리셀에 보유하고 있는 상기 논리값을 입력하는 제어단자와 상기 제1신호원에 접속된 제1전도단자 및 상기 출력단자에 접속된 제2전도단자를 구비한 제1스위칭수단과, 상기 내부출력신호발생수단에 접속되고 상기 상보적 관계에 있는 논리값을 제어단자와 상기 제2신호원에 접속된 제1전도단자와 상기 출력단자에 접속된 제2전도단자를 가진 제2스위칭수단으로 구성되고, 그리고 상기 테스트모드스위칭수단은 상기 메모리셀 기능테스트데이터를 판독할 때 외부로부터 제어신호를 입력하여서 상기 내부출력신호발생수단과 상기 제1스위칭수단의 제어단자사이를 도통시키는 제3스위칭수단과, 상기 메모리셀 기능테스트데이터를 판독할 때 외부로부터 상기 제어신호를 입력하여서 상기 내부출력신호발생수단과 상기 제2스위칭수단의 제어단자사이를 도통시키는 제4스위칭수단으로 구성된 반도체기억장치.
제4항에 있어서, 상기 테스트데이터출력수단은 상기 n개의 내부출력신호발생수단에서 출력된 상기 n개의 논리값 전부가 동일레벨일 때 그 대응하는 논리값을 출력하는 논리회로 수단으로 구현한 반도체기억장치.
제7항에 있어서, 상기 내부출력신호발생수단은 각각 상기 메모리셀에서 판독된 상기 논리값과 상보적 관계에 있는 논리값을 출력하며, 상기 논리회로수단은 출력단자와, 하이레벨의 신호를 공급하는 제3신호원과, 로우레벨의 신호를 공급하는 제4신호원과, 상기 n개의 내부출력신호발생수단에서 출력된 상기 n비트 메모리셀에 보유하고 있는 n비트는 논리값의 논리적을 출력하는 제1앤드회로와, 상기 n개의 내부출력신호발생수단에서 출력된 상기 상보적 관계에 있는 n비트 논리값의 논리적을 출력하는 제2앤드회로와, 상기 제1앤드회로의 출력에 접속된 제어단자와 상기 제3신호원에 접속된 제1전도단자와 상기 출력단자 제4신호원에 접속된 제1전도단자와 상기 출력단자에 접속된 제2전도단자를 구비한 제5스위칭수단과, 상기 제2AND회로의 출력에 접속된 제어단자와 상기 제4신호원에 접속된 제1전도단자와 상기 출력단자에 접속된 제2전도단자를 가진 제6스위칭수단으로 구성한 반도체기억장치.
제7항에 있어서, 상기 논리회로수단의 출력이 상기 데이터판독단자를 통하여 발생하는 반도체기억장치.
제4항에 있어서, 상기 n비트 메모리셀에 접속된 데이터기록용 단자와, 데이터를 기록할 상기 n비트 메모리셀중 어느 하나를 지정하는 메모리셀 지정신호를 발생하는 지정신호발생수단과, 상기 지정신호발생수단으로부터의 상기 메모리셀 지정신호를 각각 입력하는 상기 n비트 메모리셀 각각에 하나씩 설치되고 상기 지정메모리셀에 상기 데이터를 기록하는 상기 h개의 메모리셀 기록수단과, 그리고 상기 메모리셀 기능테스트데이터를 기록할 때 상기 n개의 메모리셀 기록수단 전부를 동시에 구동하는 구동신호를 발생하는 구동신호발생수단을 더 구성한 반도체기억장치.
제10항에 있어서, 상기 구동신호발생수단은 외부로부터의 제어신호에 응답하여, 상기 메모리셀 기능테스트데이터를 기록할 때 상기 n개의 메모리셀 기록수단에 상기 구동신호를 공급하고, 상기 메모리셀 기능테스트데이터를 기록하는 경우 이외에는 상기 n개의 메모리셀 기록수단에 상기 메모리셀 지정신호를 공급하도록 절환시키는 제7스위칭수단을 구비한 반도체기억장치.
제10항에 있어서, 상기 구동신호발생장치에는 상기 데이터기록용단자에 데이터기록의 타이밍을 나타내는 타이밍신호를 발생하는 타이밍신호발생수단을 더 구성하며, 상기 타이밍신호에 응답하여 상기 구동신호를 발생하는 반도체기억장치.