KR950015040B1 - 반도체 기억장치 - Google Patents

Abstract

내용 없음.

Description

반도체 기억장치

제1도는 이 발명의 한 실시예인 반도체 기억장치의 전체의 구성을 표시하는 도면.

제2도는 도면 1에 표시하는 반도체 기억장치의 요부의 구성을 표시하는 도면.

제3도는 도면 2에 표시하는 한쌍의 비트선에 관련되는 회로의 구성을 구체적으로 표시하는 도면.

제4도는 도면 2에 표시하는 제2의 프리차지, 이퀄라이즈회로, 테스트회로, 판독회로 및 선택회로의 구성을 구체적으로 표시하는 도면.

제5도는 도면 1 내지 도면 4에 표시하는 반도체 기억장치의 통상 모드동작시에 있어서의 데이터판독동작을 표시하는 신호파형도.

제6도는 도면 1 내지 도면 4에 표시하는 반도체 기억장치의 테스트모드 동작시에 있어서의 불량비트 판정시에 있어서의 불량비트가 존재하지 않을 경우의 동작을 표시하는 신호파형도.

제7도는 테스트모드 동작시에 있어서 불량비트가 존재하였을 경우의 판정동작을 표시하는 신호파형도.

제8도는 열디코더에 포함되는 단위열 디코더회로의 구성을 표시하는 도면.

제9도는 도면 1에 표시하는 어드레스 전환회로 및 열디코더의 구체적인 구성의 한예를 표시하는 도면.

제10도는 도면 1에 표시하는 어드레스 전환회로 및 열디코더의 다른 구성예를 표시하는 도면.

제11도는 이 발명에 의한 반도체 기억장치에 있어서의 열선택신호 발생계의 다른 구성예를 표시하는 도면.

제12도는 이 발명에 의한 반도체 기억장치에 있어서의 열선택신호 발생회로의 다른 구성예를 표시하는 도면.

제13도는 도면 2에 표시하는 출력게이트회로의 다른 구성예를 표시하는 도면.

제14도는 도면 2에 표시하는 출력게이트회로의 다시금 다른 구성예를 표시하는 도면.

제15도는 도면 2 및 도면 4에 표시하는 기준전위 발생회로의 다른 구성예를 표시하는 도면.

제16도는 도면 15에 표시하는 기준전위 발생회로를 사용하였을 경우의 판독데이터 전달신호선의 신호전위와 기준전위와의 관계를 표시하는 도면.

제17도는 도면 2에 표시하는 입력게이트 회로의 다른 구성예를 표시하는 도면.

제18도는 종래의 반도체 기억장치의 전체의 구성을 개략적으로 표시하는 도면.

제19도는 종래의 반도체 기억장치에 있어서 사용되는 테스트 회로의 구성예를 표시하는 도면.

제20도는 종래의 반도체 기억장치에 있어서 사용되는 테스트 회로의 다른 구성예를 표시하는 도면.

* 도면의 주요부분에 대한 부호의 설명

1 : 메모리셀 2 : 어드레스버퍼

3 : 행디코더 4 : 어드레스전환회로

5 : 열디코더 6 : 비트선용센스앰프회로

7 : 비트선용프리차지회로 8 : 입력블럭

9 : 기록회로 10 : 출력블럭

15 : 판독데이터전달선 16 : 판독회로

17 : 테스트회로 17a : 기준전위발생회로

17b : 판정회로 18 : 선택회로

170,175 : 차동증폭회로 177 : 불일치검출회로

400 : 어드레스전환회로 452 : 블럭선택회로

454 : 블럭열선택회로 456 : 열선택회로

이 발명은 반도체 기억장치에 관하고, 특히, 그 테스트시간을 단축하기 위한 구성에 관한다. 반도체 기술의 발전에 수반하여 반도체 기억장치의 기억 용량은 큰폭으로 증대하여 오고 있다. 그 기억용량의 증대는 급격하고, 약 3년마다 기억용량이 4배로 증대하고 있다.

이와같은 반도체 기억장치는 품질보증의 관점에서 그 제조후 정상으로 동작하는가 아니하는가를 시험할 필요가 있다. 이 시험에 요하는 시간(테스트시간)은 반도체 기억장치의 기억용량의 증대에 수반하여 큰폭으로(지수함수적으로)증대해 오고 있다. 테스트시간의 증대는, 반도체 기억장치단체의 코스트뿐만 아니라, 그것을 이용하는 시스템의 코스트의 상승을 가저오게 한다.

그러므로 태스트시간 단축기술의 도입이 필수적으로 된다. 이와같은 테스트시간 단축기술의 하나는 복수비트의 메모리셀을 동시에 테스트하는 복수비트 병열테스트 방식이 있다. 도면 18은 종래의 복수비트 병열테스트기능을 구비한 반도체 기억장치의 전체의 구성을 개략적으로 표시하는 도면이다.

도면 18에 있어서, 종래의 반도체 기억장치는 행 및 열로 이루어지는 매트릭스상으로 배열된 복수의 메모리셀을 포함하는 메모리셀어레이(100)와, 외부로부터 주어지는 어드레스(A0~An)를 받아 내부어드레스를 발생하는 어드레스 버퍼(102)와, 어드레스버퍼(102)로 부터의 내부행 어드레스에 따라서 메모리셀어레이(100)의 대응의 행을 선택하는 행디코더(104)외, 어드레스버퍼(102)로 부터의 내부열어드레스에 응답하여 메모리셀어레이(100)의 대응의 열을 선택하는 신호를 발생하는 열디코더(106)와, 이 열디코더(106)로 부터의 열선택신호에 응답하여 메모리셀어레이(100)내의 선택된 열을 공통 데이타버스(108)에 접속하는 I.O게이트(110)를 포함한다. 메모리셀어레이(100)는 4개의 블럭(MB1, MB2, MB3 및 MB4)으로 분할된다.

이 메모리블럭(MB1~MB4)으로 부터 1비트씩 합계 4비트의 메모리셀이 동시에 선택되어 공통데이터버스(108)에 접속된다. 따라서 행디코더(104)는 각 메모리셀블럭(MB1~MB4)으로부터 1행을 선택하고, 열디코더(106)은 이 메모리셀블럭(MB1~MB4)으로 부터 각각 1열씩을 선택하는 열선택신호를 발생한다. 공통데이터버스(108)는, 4비트의 데이터를 병열로 전달하도록 4개의 데이터버스선(108a,108b,108c 및 108d)을 포함한다.

이 반도체 기억장치는 다시금 데이터기록시, 내부기록지시신호(W)에 응답하여 활성화되고, 외부로 부터의 기록데이터(Din)를 받아서 내부기록데이터를 발생하는 기록회로(112)와, 어드레스버퍼(102)로 부터의 블럭지정신호를 디코드하고, 메모리셀블럭(MB1~MB4)중 1개의 블럭을 선택하는 블럭디코더(114)와, 이 블럭디코더(114)에 의하여 선택된 메모리셀블럭으로 부터의 판독데이터를 받아 외부판독데이터(Dout)를 발생하는 판독회로(116)와, 이 공통데이터버스(108)상에 판독된 4비트의 메모리셀데이터를 동시에 받아서 소정의 연산처리를 시행하고, 이 4비트의 메모리셀이 정상인가 아닌가를 표시하는 신호를 발생하는 테스트회로(118)를 포함한다. 테스트회로(118)는 테스트모드지시신호(T)에 응답하여 활성화되고, 공통데이터버스(108)상의 4비트의 데이터에 대하여 소정의 연산처리를 행한다.

판독회로(116)는, 테스트 모드지시신호의 반전신호/T에 응답하여 이 테스트모드시에는 출력하이 임피던스상태로 설정된다.

블럭디코더(114)는 테스트모드시에 있어서 데이터기록을 표시하는 내부기록지시신호(W)가 테스트모드지시신호(T)와 논리 곱셈신호(W.T)에 응답하고, 내부데이터버스(120)를 4개의 공통데이터버스선(108a~108d)에 접속한다.

그것에 의하여 테스트모드시의 데이터기록을 4비트 병열로 행하여 진다. 이 반도체 기억장치는 데이터의 입출력이 1비트단위로 행하여지는 X1비트구성의 반도체 기억장치이다.

다음에 동작에 관하여 설명한다. 우선 통상모드시의 동작에 관하여 설명한다. 외부로부터의 어드레스(A0~An)에 응답하고, 어드레스버퍼(102)는 내부행어드레스 및 내부열어드레스를 발생한다. 행디코더(104)는 이 내부행어드레스를 디코드하고, 메모리셀어레이(100)의 각 메모리셀블럭(MB1~MB4)으로부터 1행을 선택한다. 행디코더(104)는 이 내부행어드레스를 디코드하고, 메모리셀어레이(100)의 각 메모리셀블럭(MB1~MB4)으로 부터 1행을 선택한다. 열디코더(106)는 이 내부열어드레스중 예를들면 최하위 2비트를 제외하는 내부열어드레스를 받아서 디코드하고, 각 메모리블럭(MB1~MB4)으로부터 1열을 선택하는 신호를 발생한다.

I.O게이트(110)는 이 열디코더(106)로 부터의 열선택신호에 응답하고, 각 메모리셀블럭(MB1~MB4)으로 부터 1열을 각각 공통데이터버스선(108a~108d)에 접속한다.

이것에 의하여 행디코더(104)와 열디코더(106)에 의하여 선택된 메모리셀 4비트의 메모리셀이 공통데이터버스선(108a~108d)에 접속된다. 데이터기록시에 있어서는 내부기록지시신호(W)에 응답하여 기록회로(112)가 활성화 되어서 외부로부터의 기록데이터(Din)로 부터 내부기록데이터를 생성하여 내부데이터버스(120)상에 전달한다.

블럭디코더(114)는 어드레스버퍼(102)로 부터의 내부열어드레스중 예를들면 최하위 2비트로 이루어지는 블럭어드레스를 디코드하고, 이 데이터버스(108a~108d)중 1개를 내부데이터 버스(120)에 접속한다.

이것에 의하여 동시에 선택된 4비트의 메모리셀중 블럭 디코더(114)가 지정하는 블럭의 메모리셀에의 데이터의 기록이 행하여 진다. 데이터 판독시에 있어서는 내부기록지시신호(W)는 불활성상태에 있고, 기록회로(112)는 출력 하이임피던스상태로 된다. 판독회로(116)는, 이 블럭디코더(114)에 의하여 선택된 1개의 공통데이터 버스선으로 부터 전달된 판독데이터를 증폭하여 외부판독데이터(Dout)를 발생한다.

이것에 의하여 1비트의 메모리셀의 데이터 판독이 완료된다.

이 판독회로(116)는 데이터 기록시에 있어서 동작하여도 좋고, 또 데이터기록시에 있어서는 출력디스에이블상태 또는 하이임피던스상태로 설정되는 구성의 어느것이라도 좋다. 또 테스트회로(118)는 이때 통상동작모드시에 있어서는 테스트 모드지시신호(T)는 불활성상태에 있고, 그 출력은 하이임피던스상태로 설정되어있다.

다음에 테스트모드시의 동작에 관하여 설명한다. 이 테스트모드시에 있어서는 미리 정해진 논리치("1" 또는 "0")의 외부기록데이터(Din)가 주어진다. 이 테스트모드시에 있어서 기록회로(112)로부터 발생된 내부기록데이터(120)는 블럭디코더(114)에 주어진다. 블럭디코더(114)는 활성상태의 신호(W.T)에 응답하고, 이 내부 데이터버스(120)상의 데이터를 4개의 공통데이터버스선(108a~108d)상에 전달한다.

이것에 의하여 통상동작모드시와 마찬가지로 하여 선택되어 있던 4비트의 메모리셀에 동시에 동일한 데이터가 기록된다. 이 동작을 메모리셀어레이(100)내의 모든 메모리셀에 대하여 실행하는 것에 의하여 이 메모리셀어레이(100)내의 메모리셀에는 모두 동일한 데이터가 기록된다.

이 반도체 기억장치의 기능테스트에서는 메모리셀어레이(100)내의 각 메모리셀이 주어진 데이터를 정확하고 유지하고 있는가 아닌가를 테스트한다. 메모리셀어레이(100)내의 모든 메모리셀에의 동일한 데이터의 기록이 완료된후, 통상동작모드시와 마찬가지로 하고, 각 메모리셀블럭(MB1~MB4)으로 부터 4비트의 메모리셀의 데이터가 판독되고, 4개의 공통데이터 버스선(108a~108d)상에 전달된다. 테스트회로(118)는 테스트모드지시신호(T)에 응답하여 활성화되고 이 공통데이터버스선(108a~108d)상의 4비트의 메모리셀 데이터에 대하여 소정의 연산처리를 시행하고, 해당연산결과를 표시하는 신호를 출력한다. 이 테스트회로(118)로 부터의 출력은 외부데이터(Dout)로서 출력된다.

이 외부데이터(Dout)를 외부에서 모니터한 것에 의하여, 이 반도체 기억장치에 있어서의 불량비트(예를들면 기억데이터의 반전)등을 검출한다.

테스트모드시에 있어서는 판독회로(116)는 반전신호/T에 응답하여 출력하이임피던스상태로 설정된다.

이 도면 18에 표시하는 구성에 있어서, 테스트회로(118)와 판독회로(116)와의 출력을 받아, 어느것인가 한쪽을 테스트 모드지시신호(T)에 응답하여 선택적으로 통과시켜서 외부데이터(Dout)를 출력하는 멀티플렉서가 설치되는 구성도 있다. 테스트회로(118)가 행하는 연산기능으로서는 여러가지의 것이 제안되고 있다.

도면(9)는 「1/0/Hi-Z」방식의 테스트기능을 실현하는 테스트 회로(118)의 구성을 개략적으로 표시하는 도면이다. 도면 19에 있어서, 테스트회로(118)는 공통데이터버스(108)상의 4비트의 데이터(D0~D3)를 받아 테스트모드 지시신호(T)를 받는 AND형의 게이트회로(G1)와, 테스트모드 지시신호(T)를 반전하는 인버터회로(G2)와, 공통데이터버스(108)상의 4비트의 데이터(D0~D3)와 인버터회로(G2)의 출력을 받는 NOR형의 게이트회로(G3)와, 게이트회로(G1)의 출력을 그 게이트에 받는 제1의 출력트랜지스터(OT1)와, 게이트회로(G3)의 출력을 그 게이트에 받는 제2의 출력트랜지스터(OT2)를 포함한다. 게이트회로(G1)는 그 주어진 신호가 모두 "H"일때, "H"의 신호를 출력한다. 게이트회로(G3)는 주어진 신호가 모두 "L"일때에 "H"의 신호를 출력한다. 출력트랜지스터(OT1 및 OT2)는 그 게이트에 주어진 신호가 "H"로 되었을때 온 상태로 된다.

제1의 출력트랜지스터(OT1)는 온상태로 되었을때, 출력노드(NA)를 동작전원전위(Vcc)레벨의 "H"로 충전한다. 제2의 출력트랜지스터(OT2)는 온상태로 되었을때에 이 출력 노드(NA)를 예를들면 접지전위인 전위(Vss)레벨의 "L"레벨로 방전한다. 이 전위 "H"를 논리"1"에, 전위"L"를 논리"0"에 대응시킨다. 다음에 이 도면 19에 표시하는 테스트회로(118)의 동작에 관하여 설명한다. 테스트모드시에 있어서는 테스트모드 지시신호(T)는 "H"로 설정되고, 인버터회로(G2)의 출력이 "L"로 된다. 4비트의 판독데이터(D0~D3)가 모드 논리 "1"일때, 게이트 회로(G1)의 출력전위는 "H"로 되고, 게이트회로(G3)의 출력전위는 "L"로 된다. 제1의 출력트랜지스터(OT1)가 온상태, 제2의 출력트랜지스터(OT2)가 오프상태로 되고, 출력노드(NA)는 전위"H"로 충전된다.

이것에 의하여 논리"1"의 출력데이터(Dout)가 얻어진다. 4비트의 판독데이터(D0~D3)가 모두 논리 "0"일 경우, 게이트 회로(G1)의 출력전위는 "L"게이트회로(G3)의 출력전위는 "H"로 된다.

이것에 의하여 제1의 출력트랜지스터(OT1)가 오프상태, 제2의 출력트랜지스터(OT2)가 ON상태로 되고, 출력노드(NA)가 전위(Vss)레벨의 "L"로 방전되고 논리 "0"의 출력데이터(Dout)가 발생된다.

4비트의 메모리셀데이터(D0~D3)가 논리 "0"와 "1"양자를 혼재시킬 경우에는 게이트회로(G1 및 G3)의 출력전위는 공히 "L"로 된다.

이 경우 출력트랜지스터(OT1 및 OT2)는 공히 오프상태로 되고, 출력노드(NA)는 하이임피던스상태로 된다. 메모리셀어레이(100)내의 메모리셀에는 모두 동일한 데이터가 기록되고 있다.

따라서 이와동시에 선택된 4비트의 메모리셀에 불량비트 존재할 경우에는 출력데이터(Dout)는 하이임피던스상태로 된다.

이 4비트의 메모리셀데이터(D0~D3)의 논리치가 모두일치하고 있는 경우에는, 이 메모리셀 데이터와 같은 논리치의 출력데이터(Dout)가 얻어진다.

이와동시에 선택된 4비트의 메모리셀의 데이터(D0~d3)가 모두기록데이터와 논리가 반전하고 있을 경우에 있어서도, 출력데이터(Dout)는 기대난(판독되어야할 데이터)과 역의 논리치로 되고, 불량을 검출할 수가 있다. 도면 20은 「일치/불일치」방식에 따른 테스트기능을 구비하는 테스트회로의 개략구성을 표시하는 도면이다.

도면 20에 있어서, 테스트회로(118)는, 4비트의 판독데이터(D0~D3)를 받는 일치검출회로(G4)와, 테스트모드지시신호(T)에 응답하여 온상태로 되고 일치검출회로(G4)의 출력을 통과시키는 트랜스미션게이트(TM)를 포함한다.

이 도면 20에 표시하는 테스트회로(118)의 구성에 있어서는 4비트의 판독데이터(D0~D3)의 논리치가 모두 일치하고 있으면 일치검출회로(G4)로 부터는 논리 "1"이 출력된다. 이 4비트의 판독데이터(D0~D3)에 논리 "1"와 "0"가 혼재할 경우에는 일치검출회로(G4)로 부터 논리 "0"이 출력된다. 메모리셀어레이(100)에 있어서는 모든 메모리셀에 대하여 동일한 논리의 데이터가 기록되고 있다.

따라서 출력데이타(Dout)가 논리 "0"으로 되는 경우에는 이 반도체 기억장치의 오동작을 의미한다.

반도체 기억장치의 테스트시간을 단축하기 위한 구성의 구체예는 예를들면 구마노야등에 의한 「테스트모드부 90나노초 1M비트드램」, 1985 아이.이.이.이, 아이.에스.에스.씨.씨, 다이제스트.오프.테크니컬페이퍼스의 제240면에 표시되어 있는 (M.Kymanoya "A 90 ns 1 Mb DRAM with multi-bit test mode", 1985 IEEE, ISSCC, Digest of Technical papers, p240). 이 구미노야의 문헌은 1M(메거)워드 X1비트구성의 어드레스다중화방식의 다이내믹형 랜덤. 액세스. 메모리(DRAM)에 있어서 4비트의 메모리셀을 동시에 시험하는 방법을 개시하고 있다.

상술의 선행기술의 설명에 있어서는 4비트의 메모리셀의 병열 테스트가 표시되고 있지만, 이 방법은 원리적으로는 보다 많은 메모리셀을 동시에 시험하는 방법예로 확장할 수가 있다.

그러나 이 확장을 위하여 동시에 테스트되는 메모리셀과 동수의 공통데이터 버스선을 설치할 필요가 있다.

또 이 공통데이터 버스선에는 통상 신호전위를 증폭하는 프리앰프등의 증폭회로가 설치되어 있다.

그러므로 테스트시간의 단축을 위하여 보다 많은 메모리셀을 동시에 테스트하기 위해서는 공통 데이터버스선 및 증폭회로의 증설을 필요로 하고 칩면적 및 소비전력이 증대한다는 문제가 생긴다.

이 문제는 데이터의 입출력이 공통데이터버스선을 사이에 두고 행하여지는 반도체 기억장치 뿐만 아니라 데이터 판독을 고속으로 행하기 위하여 뿐만 아니라 데이터 판독을 고속으로 행하기 위하여 데이타 기록버스와 데이터 판독버스가 따로따로 설치되어 있는 반도체 기억장치에 있어서도 데이터판독 버스에는 판독 데이트 증폭회로가 설치되어 있고, 위에서 설명한 경우와 마찬가지의 문제가 생긴다.

이 테스트시간과 칩면적 및 소비전력의 양자를 고려하고, 실제에 있어서는 1M비트의 DRAM에 있어서는 4비트, 4M비트의 드램에 있어서는 8비트, 16M비트의 DRAM에 있어서는 16비트의 메모리셀을 동시에 시험하는 것이 일반적으로 행하여지고 있다.

이 반도체 기억장치의 기억용량과 동시에 테스트되는 메모리셀의 비트수와의 관계를 보면 알 수 있는 바와 같이 기억용량의 증대에 직선적으로 대응시켜서 동시에 시험하는 메모리셀의 수를 증대시키는 것을 실제에는 곤난하고, 기억용량의 증대에 수반해서 테스트시간이 큰폭으로 증대하는 것이 문제로 되고 있다.

예를들면 1M비트의 DRAM과 16M비트의 DRAM에 있어서는 기억 용량은 16배로 되어 있으나, 동시에 테스트할 수가 있는 메모리셀의 수는 4배밖에 증가되고 있지 않다.

따라서 단순계산하면 16M비트의 DRAM의 테스트시간은 1M비트의 DRAM의 그것의 4배로 된다.

그러므로 이 발명의 목적은 테스트시간을 단축할 수 있는 반도체 기억장치를 제공하는데 있다.

이 발명의 다른 목적은 칩면적 및 소비전력의 증대를 수반하는 일없이 수많은 메모리셀을 동시에 테스트할수가 있는 반도체 기억장치를 제공하는 것이다.

이 발명에 관한 반도체 기억장치는 행 및 열로 이루어지는 매트릭스상을 배열된 복수의 메모리셀로 이루어지는 메모리셀과 메모리셀어레이내의 선택된 메모리셀에의 기록데이터를 전달하기 위한 기록데이터전달선과, 이 기록데이터 전달선과 별도로 설치되고 메모리셀어레이내의 선택된 메모리셀로 부터 판독된 데이터를 전달하기위한 판독데이터 전달선을 포함한다. 이 발명에 관한 반도체 기억장치는 다시금 통상모드에서의 동작시에는 외부어드레스에 응답하여 메모리셀어레이로부터 1개의 메모리셀을 선택하고, 해당판독된 1개의 메모리셀의 데이터를 판독데이터 전달선에 전달하는 제1의 판독수단과, 판독데이터전달선상의 신호전위를 증폭하여 출력하는 증폭수단과, 테스트모드에서의 동작시에는 어드레스에 응답하여 메모리셀어레이로 부터 복수의 메모리셀을 선택하고 해당선택된 복수의 메모리셀의 데이터를 동시에 판독데이터 전달선에 전달하는 제2의 판독수단과, 기준전위를 발생하기 위한 수단과, 기준전위와 판독데이터 전달선상의 신호전위에 응답하고, 상기 동시에 선택된 복수의 메모리셀에 불량비트 존재하는가 아닌가를 판정하는 판정수단과, 테스트 모드지시 신호에 응답하고, 이 증폭수단의 출력과 판정수단의 출력의 어느것인가 한쪽을 선택적으로 통과시키는 선택수단을 포함한다. 이 선택수단은 테스트모드에서의 동작시에는 판정수단의 출력을 통과시켜 통상모드에서의 동작시에는 증폭수단의 출력을 통과시킨다.

테스트모드시에는 복수의 메모리셀의 데이터가 동시에 판독데이터 전달선상에 전달된다.

이 판독데이터 전달선상의 신호전위는 동시에 선택된 복수의 메모리셀의 기억데이터에 응하여 변화한다. 판정수단은 기준전위와 이 판독데이터 전달선상의 신호전위 양자의 관계에 응하여 이와동시에 선택된 복수의 메모리셀에 불량비트가 있는가 없는가를 판정한다.

통상모드시에 있어서 메모리셀어레이로 부터 1비트의 메모리셀이 선택되고, 이 선택된 1개의 메모리셀의 데이터가 판독데이터에 전달된다.

이것에 의하여 판독데이터 전달선을 증설하는 일없이 복수의 메모리셀의 양/불량을 동시에 판정할 수가 있다.

또 이 테스트모드시에 동시에 선택되는 메모리셀의 수는 통상모드시와 테스트모드시에서 전환하는 것에 의하여 테스트모드시에 임의의 수의 메모리셀을 동시에 선택할 수가 있고 용이하게 한번에 테스트되는 메모리셀의 수를 증가시킬 수가 있다.

[실시예]

도면 1은 이 발명의 한 실시예인 반도체 기억장치의 전체의 구성을 개략적으로 표시하는 도면이다. 도면 1에 있어서, 반도체 기억장치(200)는, 행 및 열로 이루어지는 매트릭스상으로 배열된 복수의 메모리셀로 이루어지는 메모리셀어레이(1)와, 외부로 부터의 어드레스(A0~An)를 받아서 내부어드레스를 발생하는 어드레스버퍼(2)와, 어드레스버퍼(2)로 부터의 내부행어드레스를 디코드하여 메모리셀어레이(1)의 1행을 선택하는 행디코더(3)와, 테스트모드지시신호(T)에 응답하고, 어드레스버퍼(2)로 부터의 내부열어드레스 블럭 지시어드레스와 열지정어드레스와 열지정어드레스로 전환하는 어드레스 전환회로(4)와, 어드레스 전환회로(4)로 부터의 어드레스를 디코드하고, 메모리셀어레이(1)의 1열 또는 복수열을 선택하는 신호를 발생하는 열디코더(5)를 포함한다. 이 반도체 기억장치는 1비트단위에서의 데이터의 입출력을 행하는 X1비트구성이 표시되고 있으나, 복수비트단위로 데이터의 입출력을 행하는 반도체 기억장치에 대해서도 본 발명은 적용가능하다.

복수비트 단위에서의 데이터의 입출력을 행하는 구성일 경우 메모리셀어레이(1)를 1개의 블럭으로 하고, 이 블럭이 복수개 설치되어 있고 이 각블럭에 대하여 병렬로 액세스하는 구성을 부가하면 용이하게 이 복수비트단위에서의 데이터의 입출력을 행하는 반도체 기억장치의 구성이 얻어진다.

어드레스전환회로(4)는, 테스트모드 지시신호(T)가 활성상태로 있고 테스트모드동작을 표시하고 있을 경우에는, 어드레스버퍼(2)로 부터의 열어드레스중, 소정의 하위비츠를 모두선택상태의 값으로 변환하여 열디코더(5)에 준다.

따라서 이때 어드레스전환회로(4)로 부터의 어드레스신호는 메모리셀어레이(1)에 있어서의 1개의 블럭을 표시하는 신호로 된다.

이 테스트모드지시신호(T)가 불활성상태로 있고 통상모드동작을 표시하고 있을 경우에는 어드레스전환회로(4)는 어드레스버퍼(2)로 부터의 내부열어드레스를 그대로 열디코더(5)에 전달한다.

따라서, 이 경우 열디코더(5)는 메모리셀어레이(1)의 1열을 선택하는 신호를 발생한다. 테스트모드지시신호(T)는 반도체 기억장치(200)의 외부로부터 판단자를 사이에 두고 주는 구성이라도 좋고, 또 통상의 DRAM에 있어서 사용되고 있는 제어신호 예를들면 /RAS, /CAS, 및 /WE의 소정의 타이밍의 조합에 의하여 발생하여도 좋다. 이 제어신호/RAS, CAS 및 /WE의 타이밍 설정에 의하여 테스트 모드지시신호(T)를 발생하는 구성은 예를들면 WCBR(WE 및 CAS 비포 RAS)방식으로 종래로 부터 알려지고 있다.

상술한 구성에 있어서, 통상동작모드시에 있어서는 어드레스버퍼(2)로 부터의 어드레스에 의하여 행디코더(3) 및 열디코더(5)에 의하여 메모리셀어레이(1)의 1비트의 메모리셀이 선택된다.

따라서 이 어드레스버퍼(2), 행디코더(3) 및 열디코더(5)가 제1의 판독수단을 형성한다. 테스트모드 동작시에 있어서는 어드레스전환회로(4)의 기능에 의하여 열디코더(5)가 복수열을 동시에 선택한다. 따라서 어드레스 버퍼(2), 행디코더(3), 어드레스전환회로(4) 및 열디코더(5)가 제2의 판독수단을 구성한다. 어드레스버퍼(2)는 외부어드레스(A0~An)로 부터 내부행어드레스 및 내부열어드레스를 생성하지만, 이 타이밍은 종래로 부터의 어드레스 멀티플렉스방식의 DRAM과 마찬가지로 로드 어드레스스트로브신호/RAS 및 컬럼어드레스스트로브신호/CAS에 의하여 주는 구성으로 좋고, 또 어드레스는 멀티플렉스 방식의 DRAM과 같이 칩 인에이블신호/CE 또는 칩셀렉트신호/CS를 사용하여 동시에 내부행 어드레스 및 내부열어드레스를 발생하는 구성으로도 좋다.

또, 테스트모드시의 어드레스는 장치내부에서 예를들면 카운터등에 의하여 순차발생되어도 좋고, 외부로부터 주어저도 좋다.

이 반도체 기억장치는 다시금 메모리셀어레이(1)내의 행디코더(3)에 의하여 선택된 1내의 메모리셀의 데이터를 검지하여 증폭하는 센스앰프회로(6)와, 스탠바이시에 메모리셀어레이(1)내의 각열(비트선쌍)을 소정의 전위에 프리차지하는 프리차지회로(7)와, 내부기록지시신호(W)에 응답하여 활성화되고, 메모리셀어레이(1)내의 열디코더(5)에 의하여 선택된 열상에 기록회로(9)로 부터의 내부기록데이터를 전달하는 입력블럭(8)을 포함한다. 기록회로(9)는 노드(ND)에 주어진 기록데이터(Din)로 부터 내부기록데이터를 생성한다. 노드(ND)에 주어진 기록데이터(Din)로 부터 내부기록데이터를 생성한다. 노드(ND)는 직접 외부입력단자에 접속되어도 좋다.

또 입력버퍼를 사이에 두고 외부입력단자에 접속되어도 좋다. 입력블럭(8)의 구성에 관하여지는 후에 상술한다. 이 반도체 기억장치(200)는 다시금 열디코더(59로 부터의 열(또는 블럭)선택신호에 응답하고 메모리셀어레이(1)내의 대응한 열상의 메모리셀의 데이터를 판독하여 판독데이터 전달선(15)에 전달하는 출력블럭(10)과, 이 판독데이터 전달선(15)상의 내부 판독데이터를 증폭하여 출력하는 판독회로(16)와, 판독데이터 전달선(15)상의 내부판독데이터와 기준전위(도면 1에는 표시하지않음)에 의거하여 메모리셀어레이(1)내의 동시에 선택된 복수의 메모리셀의 양/불량을 판정하는 신호를 발생하는 테스트회로(17)와, 테스트모드지시신호(T)에 응답하고, 판독회로(16)의 출력과 테스트회로(17)의 출력의 어느것인가 한쪽을 선택적으로 통과시켜서 노드(NQ)에 주는 선택회로(18)를 포함한다.

이 노드(NQ)는 직접 외부출력단자에 접속되는 구성이라도 좋고, 또 다시금 출력버퍼를 사이에 두고 외부출력단자에 접속되는 구성이라도 좋다.

또 이 출력데이터(Dout)와 기록데이터(Din)는 동일한 외부핀단자를 사이에 두고 입력되는 구성이라도 좋고, 또 따로따로의 핀단자를 사이에 두고 입출력되는 구성으로도 좋다. 출력블럭(10)은, 통상모드동작시에 있어서는 열디코더(5)로 부터의 열선택신호에 응답하고 메모리셀어레이(1)내의 1개의 메모리셀의 데이터를 판독데이터 전달선에 전달한다.

테스트모드 동작시에 있어서는 출력블럭(10)은 열디코더(5)로 부터의 블럭선택신호에 따라서 복수의 메모리셀의 데이터를 동시에 이 판독데이터 전달선(15)상에 전달한다.

다음에 각회로의 구체적인 구성에 관하여 설명한다. 도면 2는 도면 1에 표시하는 반도체 기억장치의 요부의 구성을 표시하는 도면이다. 도면 2에 있어서 메모리셀어레이(1)는 각각에 1행의 메모리셀이 접속되는 복수의 워드선(WL1~WLn)과, 각각에 1열의 메모리셀이 접속되는 비트선쌍 BL/BL을 포함한다. 비트선(BL)과 비트선/BL과는 쌍을 이루어 배치되고 서로 상보의 신호가 전달된다.

이 도면 2에 있어서는 2개의 워드선(WL1 및 WLn)과, 4쌍의 비트선(BL1,/BL1,BL2,/BL2,BL3,/BL3 및 BL4/BL4)이 대표적으로 표시된다. 워드선(WL1)에는 1행의 메모리셀(1an,1bn,1cn,…1dn)이 접속된다. 워드선(WL1)에는 메모리셀(1al,1bl,1cl,…1dl)이 접속된다. 비트선쌍 BL1,/BL1에는 메모리셀 1al~1an이 접속된다. 비트선쌍(BL2,/BL2)에는 메모리셀(1bl~1bn)이 접속된다. 비트선쌍(BL3,/BL3)에는 1열의 메모리셀(2cl~1cn)이 접속된다. 비트선쌍(BL4,/BL4)에는 1열의 메모리셀(1dl~1dn)이 접속된다. 1쌍의 비트선(BL,/BL)과 1개의 워드선(WL)과의 교점에 1개의 메모리셀이 배치된다.

따라서 1쌍의 비트선(BL,/BL)에 있어서는, 한쪽의 비트선에 메모리셀의 데이터가 전달되고, 또한 다른 쪽은 기준전위로 유지된다. 센스앰프회로(6)는 각 비트선쌍(BL1,/BL1~BL4,/BL4)에 대하여 설치되는 센스앰프(60a,60b,60c 및 60d)를 포함한다.

이 센스앰프(60a~60d)는 센스앰프 활성화신호(SN 및 SP)에 응답하여 활성화되고, 대응한 비트선쌍의 신호전위를 차동적으로 증폭한다.

입력블럭(8)은 각 비트선쌍(BL1,/BL1~BL4,/BL4)각각에 대응하여 설치되고, 열디코더(5)도 도면 2에는 표시하지 않음)로 부터의 열선택신호(Yj(j=1~4)와 신호선(21)을 사이에 두고 전달되는 내부기록지시신호(W)에 응답하여 온상태로 되고, 기록 데이터전달선(20a 및 20b)상의 데이터를 대응한 비트선상에 전달하는 입력게이트(I게이트)(80a,80b,80c 및 80d)를 포함한다.

이 기록데이터전달선(20a 및 20b)상에는 도면 1에 표시하는 기록회로(9)로 부터의 서로 상보적인 내부기록데이터(IL 및/IL)가 전달된다.

프리차지회로(7)는 비트선쌍(BL1,/BL1~BL4,/BL4)각각에 대응하여 설치되고, 프리차지 이퀼라이즈 지시신호(ØEQ)에 응답하여 대응한 비트선쌍을 소정의 프리차지전위(VBL)에 프리차지하는 프라차지 이퀼라이즈회로(70a,70b,70c 및 70d)를 포함한다. 이 프리차지전위(VBL)는 동작전원전위(Vcc)의 1/2에 설정되는 것이 일반적이다.

출력블럭(10)은 비트선쌍(BL1,/BL1~BL4,/BL4)각각에 대응하여 설치되고, 열디코더(5)(도면 1 참조)로 부터의 열선택신호(Yj)에 응답하여 온상태로 되고 대응한 비트선상의 전위를 증폭하여 판독데이터전달선(15a 및 15b)상에 전달하는 출력에이트(O게이트((50a,50b,50c 및 50d)를 포함한다.

이 판독데이터전달선(15a)과 판독데이터전달선(15b)은 쌍을 이루어 배설되고 서로 상보적인 판독데이터를 전달한다. 이 출력블럭(10)은 다시금, 출력프리차지지시신호(OLEQ)에 응답하여 활성화되고, 판독데이터전달선(15a 및 15b)을 예를들면 동작전원전위(Vcc)인 프리차지전위에 프라차지하고 또한 이 판독데이터 전달신호(15a 및 15b)의 전위를 이퀼라이즈 하는 제2의 프리차지이퀼라이즈회로(55)를 포함한다. 테스트회로(17)는 열선택신호(Yj)와 마찬가지의 타이밍에서 발생되는 제어신호(Y)에 응답하여 소정의 기준전위(Vref)를 발생하여 기준전위전달선(17c) 상에 전달하는 기준전위 발생회로(Vref 발생회로))(17a)와, 판독 데이터전달선(15a 및 15b)상의 신호전위와 기준전위전달신호(17c)상의 전위를 받고, 이 받은 신호전위의 관계에 응하고, 동시에 선택된 복수의 메모리셀에 불량이 존재하는가 아닌가를 판정하는 판정회로(17b)를 포함한다.

이 제2의 프리차지 이퀼라이즈회로(55)는 또 출력프리차지 지시신호(OLEQ)에 응답하고, 이 기준전위전달선(17c)을 판독데이터전달선(15a 및 15b)과 동일전위에서 프리차지하고 또한 이퀼라이즈하는 회로부분을 포함하고 있다.

따라서 도면 2에 있어서는 이 제2의 프리차지 이퀼라이즈 회로(55)는 출력블럭(10)과 테스트회로(17)에 공용되도록 표시되어 있다. 도면 3은 도면 2에 표시하는 한상의 비트선(BLj,/BLj(j=1~4))에 관련하는 회로의 구성을 보다 구체적으로 표시하는 도면이다.

도면 3에 있어서는 입력게이트(I게이트)(80)는 내부기록지시신호(W)에 응답하여 온상태로 되고 기록데이터전달선(20a 및 20b)상의 내부기록데이터(IL 및 IL)를 각각노드(N3 및 N4)에 전달하는 n채널 MOS트랜지스터(절연게이트형 전계효과 트랜지스터)(Q12 및 Q13)와, 열디코더(5)(도면 1 참조)로 부터의 열선택신호(Yj)에 응답하여 온상태로 되고 노드(N3 및 N4)상의 신호전위를 각각 비트선(BLj 및 /BLj)상에 전달하는 n채널 MOS트랜지스터(Q10 및 Q11)를 포함한다.

따라서 이 입력게이트(80)는 내장기록지시신호(W)와 열선택신호(Wj)가 공히 "H"의 활성상태로 되었을 때에만 기록데이터 전달선(20a 및 20b)상의 내부기록데이터(IL 및 /IL)를 대응한 비트선(BLj 및 /BLj)상에 전달한다.

또한 입력게이트(80)는 입력게이트(80a~80d)를 총칭적으로 표시하고 있고, 아래의 설명에 있어서도 각회로부분에 대한 첨자는 생략하고 설명한다. 센스앰프(60)는 제1의 센스앰프 활성화신호(SN)에 응답하여 활성화되고, 대응한 비트선(BLj 및 BLj)중 전전위측의 비트선을 전위(Vss)레벨의 "L"에 방지하기 위한 n 채널 MOS트랜지스터(Q1 및 Q2)와 제2의 센스앰프활성화신호(SP)에 응답하여 활성화되고, 대응한 비트선(BLj 및 /BLj)중 고전위측의 비트선의 전위를 동작전위 전위(Vcc) 레벨까지 승압하기 위한 P채널 MOS트랜지스터(Q3 및 Q4)를 포함한다.

트랜지스터(Q1)는 그 게이트가 비트선(BLj)에 접속되고, 그 드레인이 상보비트선/BLj에 접속되고 그 소스가 제1의 센스앰프활성화신호(SN)를 받는다. 트랜지스터(Q2)는 그 게이트가 비트선(BLj)에 접속되고, 그 소스가 상보비트선/BLj에 접속되고, 그 드레인에 제2의 센스앰프활성화신호(SP)를 받는다. 트랜지스터(Q4)는 그 게이트가 상보비트선/BLj에 접속되고, 그 소스가 비트선(BLj)에 접속되고, 그 드레인에 제2의 센스앰프활성화신호(SP)를 받는다.

트랜지스터(Q4)는 그 게이트가 상보비트선/BLj에 접속되고, 그 소스가 비트선(BLj)에 접속되고, 그 드레인에 제2의 센스앰프 활성화신호(SP)가 주어진다. 센스앰프(60)의 동작시에 있어서는 제1의 센스앰프 활성화 신호(SN)가 "L"로 강하하고 제2의 센스앰프활성화신호(SP)가 "H"로 상승한다.

이 제1 및 제2의 센스앰프활성화신호(SN 및 SN)는 불활성시에는 본실시예에 있어서는 비트선프리차지 전위와 마찬가지의 Vcc/2의 레벨에 유지된다.

메모리셀(lin 및 lil)은 공히 1트랜지스터 1커패시터형의 구성을 가지고 있고, 정보를 전하의 형으로 기억하는 메모리커패시터(CO)와, 대응하는 워드선상의 신호전위에 응답하여 온상태로 되고 이 메모리커패시터(CO)를 대응한 비트선에 접속하는 트랜지스터 게이트 트랜지스터(QO)를 포함한다. 메모리셀(lin)은 워드선(WLn)이 선택된 경우에는 그 기억 데이터를 상보비트선/BLj상에 전달한다.

메모리셀(lil)은 워드선(WL1)이 선택되었을때에 그 기억데이터를 비트(BLj)상에 전달한다.

비트선용의 프리차지회로(70)는 비트선프리차지지시신호(ØEQ)에 응답하여 온되고 비트선(BLj과 비트선/BLj을 전기적으로 단락하는 n채널 MOS트랜지스터(Q7)와, 비트선프리차지지시신호(ØEQ)에 응답하고, 소정의 프리차지전위(VBL)를 비트선(BLj 및 /BLj)상에 각각 전달하는 n채널 MOS트랜지스터(Q8 및 Q9)를 포함한다.

이 비트선용 프리차지 이퀼라이즈회로(70)에 의하여 각비트선쌍(BLj 및 /BLj)은 스탠바이시에는 소정의 기준전위(VBL)에 프리차지되고 또한 이 양자의 전위가 평형화 된다. 출력게이트(O게이트)(50)는 비트(BLj 및 /BLj)상의 신호전위를 반전증폭하여 노드(N7 및 N8)에 각각 전달하는 n채널 MOS 트랜지스터(Q16 및 Q17)와, 열디코더(5)(도면참조)로 부터의 열선택신호(Yj)에 응답하여 온상태로 되고 노드(N7 및 N8)상의 신호전위를 판독데이터전달신호선(15b 및 15a)상에 각각 전달하는 n채널 MOS트랜지스터(Q18 및 Q19)를 포함한다. 트랜지스터(Q16 및 17)의 한쪽도통단자는 각각 "L"레벨의 전위(Vss)에 접속되고, 그 게이트가 각각 비트선(BLj 및 /BLj)에 접속된다.

따라서 비트선(BLj)의 전위가 "H"로 되면 트랜지스터(Q16)를 사이에 두고 "L"의 신호전위가 노드(N7)에 전달된다. 이때 상보비트선/BLj는 "L"레벨이기 때문에 트랜지스터(Q17)는 오프상태이고, 노드(N8)는 프로팅상태로 된다. 열선택신호(Yi)가 "H"로 상승하면 이 노드(N7)가 판독데이터 전달선(15b)에 전달되고, 이 판독데이터전달선(15b)의 프리차지전위를 전위(Vss)레벨에 방전한다.

한편, 트랜지스터(Q19)는 온상태로 되어도 이 판독데이터 전달선(15a)의 전위는 프리차지전위(Vcc레벨)에 유지된다. 도면 4는 데이터출력에 관련하는 부분의 회로의 구성을 보다 상세하게 표시하는 도면이다.

도면 4에 있어서, 판독회로(16)는 판독제어신호(Ø0)에 응답하여 활성화되고, 판독데이터전달선(15a 및 15b)상의 판독데이터(OL 및 /OL)를 차동적으로 증폭하여 출력데이타 ON을 도출하는 차동증폭회로를 구비한다.

이 제어신호(ø0)는 데이터의 출력타이밍을 주는 내부제어신호이다.

기준전위 발생회로(17a)는 동작전원전위(Vcc)를 그 게이트에 받고 그 한쪽 도통단자가 전위(Vss)에 접속되는 n채널 MOS트랜지스터(Q22)와, 기준전위발생지시신호(Y)를 그 게이트에 받고, 그 한쪽 도통단자가 기준전위전달선(17c)에 접속되고, 그다른쪽 도통단자가 MOS트랜지스터(Q22)의 다른쪽 도통단자에 접속되는 n채널 MOS트랜지스터(Q21)를 포함한다.

이 트랜지스터(Q21 및 Q22)이 채널너비(도는 게이트너비)는 출력게이트(50)에 포함하는 트랜지스터의 그것보다도 작게 되어 있다.

이것에 의하여 이 기준전위 발생회로(17a)의 전류구동능력은 출력게이트(50)의 그것보다도 작게 되어있고, 이 기준전위 전달선(17c)의 방전속도는 판독데이터 전달선(15a 및 15b)에 1개의 메모리셀이 접속되었을 경우의 그것보다도 다시금 늦게 된다.

제2의 프리차지 이퀼라이즈회로(55)는 출력부 프리차지지시신호(OLEQ)에 응답하여 온상태로 되고 판독데이터전달선(15a)과 판독데이터전달선(15b)을 전기적으로 단락하는 n채널 MOS트랜지스터(Q23)와, 이 출력부프리차지 지시신호(OLEQ)에 응답하여 온상태로 되고 이 판독데이터전달선(15a 및 15b)을 각각 동작전원전위(Vcc)에 충전하는 n채널 MOS트랜지스터(Q24 및 Q25)와, 이 출력부 프리차지 지시신호(OLEQ)에 응답하여 온상태로 되고, 판독데어터 전달선(15a)과 기준전위전달선(17c)을 전기적으로 단락하는 n채널 MOS트랜지스터(Q26)를 포함한다.

판정회로(17b)는, 판독데이터전달선(15a)상의 신호전위와 기준 전위전달선(17c)상의 신호전위를 차동적으로 증폭하여 출력하는 차동증폭기(17o)와, 판독데이터 전달선(15b)상의 신호전위로 기준전위 전달선(17c)상의 기준전위를 차동적으로 증폭하여 출력하는 제2의 차동증폭기(175)를 포함한다.

이 차동증폭기(17c 및 175)는, 판독회로(16)와 마찬가지로 내부제어신호(Ø0)에 응답하여 활성화된다.

이 판정회로(17b)는 다시금 차동증폭기(170)로 부터의 출력(OT)과 차동증폭기(175)로 부터의 출력/OT를 받는 불일치검출회로(177)를 포함한다.

이 불일치검출회로(177)는 차동증폭기(170 및 175)로 부터의 출력신호(OT 및 /OT)가 공히 동일한 논리치를 표시하고 있을 때에 "L"의 신호를 출력하고, 이 양자의 논리치가 다르게 되어 있을 경우에는 "H"의 신호를 출력한다.

선택회로(18)는 테스트모드 지시신호(T)에 응답하여 온상태로 되고, 불일치검출회로(177)의 출력을 노드(N15)에 전달하는 제1의 선택게이트(Q31)와, 테스트모드 지시신호의 반전신호/T에 응답하여 온상태로 되고, 판독회로(16)로 부터의 출력 ON을 노드(N15)에 전달하는 제2의 선택게이트(Q32)를 포함한다.

이 선택게이트(Q31 및 Q32)는 공히 n채널 MOS트랜지스터에 의하여 구성된다. 판독회로(16) 및 판정회로(17b)는 판독데이터전달선(15a 및 15b)과 기준전위전달선(17c)의 한쪽에 설치되고 출력부 프리차지. 이퀼라이즈회로(55) 및 기준전위발생회로(17a)는 이 기준전위전달선(17c) 및 판독데이터전달선(15d 및 15b)의 다른쪽 끝단에 설치된다.

이 출력부프리차지. 이퀼라이즈회로(55) 및 기준전위발생회로(17a)를 동일한 위치에 배치하는 것에 의하여 이 판독회로(16) 및 판정회로(17b)에 대한 판독데이터전달선(15a 및 15b)과 기준전위전달선(17c)의 용량분포를 동일하게 할수가 있고, 또한 이 신호선(15a,15b 및 17c)상의 전기특성을 동일하게 하고, 이것에 의하여 이것들의 신호선(15a,15b 및 17c)상의 신호변화특성을 소망의 값으로 설정할 수가 있다.

또 이 기준전위전달선(15a 및 15b)과 기준전위전달선(17c)은 서로 평행으로 배치된다. 다음에 동작에 관하여 설명한다. 우선 통상모드동작시에 있어서 워드선(WL1)을 선택하고, 또한 메모리셀(1al)에 논리("1")의 데이터를 기록할 경우에 대하여 설명한다.

내부어드레스(A0~An)에 의하여 어드레스버퍼(2)로 부터 내부행 어드레스 및 내부열어드레스가 발생된다. 어드레스전환회로(4)는 통상모드동작시 이기 때문에 이 주어진 내부열어드레스를 그대로 열디코더(5)에 준다. 행디코더(3)은 어드레스버퍼(2)로 부터의 내부형어드레스에 응답하여 워드선(WL1)을 선택상태의 "H"로 상승시킨다. 열디코더(5)는 이 어드레스버퍼(2)로 부터의 내부열어드레스에 응답하고 열선택신호(Y1)만을 "H"로 상승시킨다. 데이터기록시에 있어서는 외부로부터 주어지는 기록지시신호(도시하지 않음)에 의하여 내부기록지시신호(W)가 "H"에 설정된다.

기록회로(9)로 부터는 내부기록데이터(Din)가 논리("1"이기 때문에 논리("1")의 데이터(1L)를 기록데이터전달선(20a)상에 전달하고, 논리("0")의 데이터/IL를 기록데이터 전달선(20b)상에 전달한다.

메모리셀어레이(1)에 있어서는 선택워드선(WL1)의 전위가 "H"로 된후, 센스앰프회로(6)가 동작하고, 이 워드선(W1)에 접속되는 1행의 메모리셀(1al~11)의 데이터가 대응한 비트선상에 전달되고, 이 각 비트선쌍(BL1,/BL1~BL4,/BL4)상의 신호전위를 증폭하여 래치한다. 이상태에 있어서 열디코더(5)로 부터의 열선택회로(Y1)가 활성상태로 되고 기록데이터 전달선(20d 및 20b)상에 전달되는 내부기록데이터(IL 및/ IL)가 이 비트선(BL 및 /BL1)상에 전달된다.

비트선(BL1)상에는 논리("1")의 데이터가 전달되고, 상보비트선/BL1상에는 논리("0")의 데이터가 전달된다. 이 비트선(BL1)상의 논리("1")는 메모리셀(1a1)의 전송게이트트랜지스터(Q0)를 사이에 두고 그 메모리셀커패시터(CO)에 기록된다.

이후에 워드선(WL1)의 전위가 "L"로 상승하고, 센스앰프회로(6)가 불활성상태로 되고, 데이터의 기록이 완료된다. 논리("0")의 데이터를 메모리셀(1a1)에 기록할 경우에는, 내부기록데이터(IL 및 /IL)가 논리("0") 및 논리("1"로 된다.

선택워드선(WL1)에 접속되는 메모리셀(1a1~11)중 비선택 메모리셀(1b1~1d1)에 대해서는 데이터의 기록은 행하지 않고 단지 그 기억데이터의 리플레시가 행해지고 있다. 다음에 이 메모리셀(1a1)에 기록된 논리("1")의 데이터를 판독할 경우의 동작을 그 동작파형도인 도면 5를 참조하여 설명하다.

반도체 기억장치(200)가 스탠바이상태로 있는 동안 비트선 프리차지지시신호(øEQ)는 동작전원전압(Vcc)레벨의 "H"레벨에 있고, 또 출력부의 프리차지지시신호(OLEQ)도 동작전원전위(Vcc)레벨의 "H"에 있다.

이경우 도면 3에 표시하는 바와같이 비트프리차지회로(70)에 포함되는 트랜지스터(Q7~Q9)는 모두 온상태에 있고 각 비트선쌍(BLj, /BLj(j=1~4)은 소정의 프리차지전위(VBL)에 프리차지되고 또한 이퀼라이즈 되어 있다.

도면 5에 있어서는 이 프리차지전위(VBL)가 동작전원전위(Vcc)의 1/2의 경우가 표시되고 있다.

또 출력부의 프리차지. 이퀼라이즈회로(55)에 있어서는 트랜지스터(Q23~Q26)가 모두 온상태에 있고, 판독데이터 전달선(15a 및 15b) 및 기준전위전달선(17c)을 Vcc-Vth의 "H"의 레벨에 프리차지하고 있다.

여기서 Vth는 트랜지스터(Q24 및 Q25)의 스레숄드치전압이다. 또 이 스탠바이 상태에 있어서는 제1의 센스앰프활성신호(SN)는 Vcc/2의 프리차지전위레벨에 있고, 또 제2의 센스앰프활성신호(SP)도 Vcc/2의 프리차지전위레벨에 있다

마찬가지로 판독회로(16)의 출력 ON도 Vcc/2의 프리차지 전위레벨에 있다. 시각(to)에 있어서 이 반도 체기판장치(200)가 메모리사이클에 들어가면 이 비트선이퀼라이즈지시신호(øEQ)가 "H"에서 "L"로 강하한다.

이것에 의하여 비트선프리차지회로(70)의 각 트랜지스터(Q7~Q9)가 모두 오프상태로 되고, 비트선쌍(BLj, /BLj)이 그 프리차지전위(Vcc/2)로 프로팅상태로 된다.

이어서 어드레스버퍼(2)로부터의 내부행어드레스에 따라서 행디코더(3)가 행선택동작을 행하고 워드선(WL1)의 전위를 시각(t1)에 있어서 "H"로 상승시킨다.

이 선택워드선(WL1)의 "H"의 전위레벨은 Vcc+Vth보다도 높은 레벨로 설정된다. 여기서 Vth는 메모리셀에 포함하는 전송게이트트랜지스터(QO)의 스레솔드치전압이다.

이와같이 워드선(WL1)의 전위를 동작전원전위(Vcc) 이상으로 승압하는 것은 통상 대기억용량의 반도체 기억장치에 있어서는 이 동작전원전압(Vcc)으로서는 3, 3V등의 전압이 사용되기 때문에 메모리캐피시터(CO)에 기억된 저하를 모두 손실없이 대응한 비트선에 판독하기 때문이다.

이 워드선(WL1)의 전위가 "H"에 상승하면 이 선택워드선(WL1)에 접속되어 메모리셀의 데이타가 대응한 비트선(BLj (또는 /BLj))상에 전달된다. 비트선(BL1)은 메모리셀(1a1)이 논리("1")의 데이터를 기억하고 있기 때문에 그 전위가 Vcc/2보다도 상승하고 시간(t2)에 있어서, 그 비트선(BL1)의 상승전위량은 ΔV로 된다.

한편, 상보비트선/BL의 전위는 Vcc/2의 프리차지전위 그대로이다.

이 워드선(WL1)의 전위가 "H"로 상승하고, 각 비트선쌍(BLj/BLj)에 있어서 필요최소한의 전위차(ΔV)가 생겼을 때, 시각(t3)에 있어서 제1의 센스앰프활성화신호(SN)가 "L"로 강하한다.

이것에 의하여 도면 3에 표시하는 트랜지스터(Q1 및 Q2)로 이루어지는 센스앰프가 동작하고, 저전위의 비트선/BL1의 전위가 Vcc/2로부터 "L"레벨에 강하한다.

이 트랜지스터(Q1 및 Q2)에 의한 반전동작이 고속으로 행하여지고 그 상보비트선/BL1의 전위는 거의 시각(t3)에 있어서 "L"에 까지 방전된다.

이때 또 고전위측의 비트선(BL1)의 전위는 그 메모리셀데이터가 전달된 상태와 거의 마찬가지의 전위레벨을 유지하고 있다.

시각(t4)에 있어서 제2의 센스앰프활성화신호(SP)가 "H"로 상승하면 도면 3에 표시하는 트랜지스터(Q4) 및 Q4로 이루어지는 센스앰프가 동작하여 이 고전위측의 비트선(BL1)의 전위 Vcc/2+ΔV를 동작전원전위레벨의 "H"까지 고속으로 상승시킨다.

이것에 의하여, 비트선(BL1 및 /BL1)의 전위레벨이 각각 동작전원전위(Vcc) 및 접지전위레벨의 0으로 되고, 센스앰프(60)에 의한 센스 및 증폭동작이 완료된다.

한편, 출력측에 있어서는 이 센스동작과 병행하고, 시각(t5)에 있어서 출력프리차지 지시신호(OLEQ)가 "H"에서 "L"로 강하한다.

이것에 의하여 판독데이터전달신호선(15a 및 15b)은 Vcc-Vth레벨의 프로팅 상태로 된다.

이 프리차지지시신호(OLEQ)가 "L"로 강하된 후 시각(t6)에 있어서, 열디코더(5)로부터의 열선택신호(Y1)가 "H"에 상승한다.

이것에 의하여 도면 3에 표시하는 출력게이트(50)에 포함되는 트랜지스터(Q18 및 Q19)가 온상태로 된다.

트랜지스터(Q16 및 Q17)는 이 게이트에 비트선(BL1 및 /BL1)의 신호전위를 받고 있다. 지금, 비트선(BL1)의 전위가 "H"및 상보비트선/BL1의 신호전위가 "L"에 있고, 트랜지스터(Q16)가 온상태 트랜지스터(Q17)가 오프상태로 된다.

따라서 이 온상태의 트랜지스터(Q18 및 Q16)를 사이에 두고 판독데이터전달신호선(15b)의 프리차지전위(Vcc-Vth)는 접지전위레벨의 VO정도에 까지 방전되고 한편, 판독데이터 전달신호선(15a)은 그 프리차지전위(Vcc-Vth)를 유지한다.

이 열선택신호(Y1)가 상승한 후 곡 데이터판독지시신호(15a)가 시각(t7)에 있어서 "H"상승하고, 판독회로(16)가 활성상태로 되고 이 판독데이터 전달신호선(15a 및 15b)상의 신호전위를 차동적으로 증폭하여 출력 데이터 ON를 생성한다.

시각(t8)에 있어서 이 판독회로(16)로부터는 논리("1")의 데이터가 출력된다. 이 출력데이터 ON은 온상태의 트랜지스터(Q32)를 사이에 두고 출력된다. 이 상술한 동작에 의하여 논리 "1"의 데이터가 판독된다. 논리 "0"의 데이터의 판독의 경우에는 비트선(BL1 및 /BL1)의 전위레벨이 위의 논리("1")의 판독시와 역으로 되고 동일한 동작이 행하여진다.

이 경우 판독회로(16)로 부터는 논리("0")의 데이터가 출력된다.

여기서 판독회로(16)는 판독데이터전달신호선(15a)상의 신호전위가 판독데이터전달신호선(15b)의 신호전위보다도 높을 때에 논리("1")의 데이터를 출력하도록 구성되어 있다.

이어서 테스트모드시의 동작에 관하여 설명한다.

지금 도면 2에 있어서 워드선(WL1)에 접속되는 4비트의 메모리셀(1a1,1b1,1c1 및 1d1)에 동시에 동일한 데이터(논리("1")또는 ("0"))를 기록하고 또한 동시에 4비트의 메모리셀(1a1,1b1,1c1 및 1d1)로부터 동시에 판독할 경우를 생각한다.

여기서 한번에 선택되는 메모리셀의 수를 4비트를 설정하고 있지만 이 동시에 선택되는 메모리셀의 수는 임의이고, 동시에 선택되는 메모리셀의 수는 어드레스 전환회로(4)에 의하여 2개, 8개, 이 1행에 접속되는 모든 메모리셀등 임의의 수에 설정할 수가 있다.

우선논리("1")의 데이터의 기록의 경우에 관하여 설명한다.

테스트모드동작시에 있어서 테스트 모드지시신호(T)는 "H"의 활성상태에 설정된다.

어드레스 전환회로(4)는 이 활성상태의 테스트모드지시 신호(T)에 응답하고 어드레스버퍼(2)로부터 주어지는 내부열어드레스중 하위 2비트를 변환하고 동시에 4비트의 메모리셀이 선택되도록 변환한 후 열디코더(5)에 준다. 열디코더(5)는 이 어드레스전환회로(4)로부터의 변환된 내부열어드레스를 디코드하고 메모리셀어레이(1)로부터 4비트의 메모리셀을 선택하기 위하여 열선택신호(Y1,Y2,Y3 및 Y4)를 동시에 "H"로 상승시킨다. 즉 이 테스트모드동작시에 있어서는 메모리셀어레이(1)는 4비트단위의 블럭으로 분할되고 열디코더(5)는 이 블럭을 선택하는 블럭디코더로서 기능하고 있다.

데이터기록시에 있어서는 통상모드동작시와 마찬가지로 내부기록데이터(IL)가 논리("1"), 내부기록데이터/IL이 논리("0"), 내부기록지시신호(W)가 "H"의 활성상태, 또 열선택신호(Y1,Y2,Y3 및 Y4)가 동시에 "H"로 된다.

또 이 상태에 있어서, 이미 워드선(WL1)은 선택상태의 "H"에 상승하고 있다.

이것에 의하여 입력게이트(80a,80b,80c 및 80d)가 동시에 온상태로 되고 이 내부기록데이터(IL) 및/IOL을 각각 비트선(BL1,/BL1~BL4,/BL4)상에 전달한다.

이것에 의하여 4비트의 메모리셀(1a1,1b1,1c1 및 1d1)에 논리("1")의 데이터가 기록된다. 이 4비트의 메모리셀(1a1~1d1)로부터 논리("1")의 데이터를 동시에 판독하여 그 메모리셀(1a1~1d1)의 양/불량을 판정하기 위한 동작에 관하여 그 동작파형도인 도면 6을 참조하여 설명한다.

여기서 도면 6에 있어서는 도면 5와 동일부분의 동작파형을 생략하여 표시되고 있다.

도면 5에 표시하는 경우와 마찬가지로 하여 센스앰프회로(6)(도면 1참조)에 의한 센스동작이 완료되면 시각(t5)(도면 5참조)에 있어서 비트선(BL1,BL2,BL3 및 BL4)의 신호전위가 Vcc레벨의 "H"에 상보비트선/BL1,/BL2,/BL3 및 BL4의 전위가 접지전위레벨의 "L"로 되어 있다.

이 상태에 의하여 출력게이트(50a,50b,50c 및 50d)에 있어서는 비트선(BL1,BL2,BL3 및 BL4)의 신호전위를 게이트에 받는 트랜지스터(Q16)가 온상태로 되고 한쪽 트랜지스터(Q17)는 오프상태로 된다.

따라서 노드(N7)의 전위는 "L", 노드(N8)는 프로팅상태에 있다.

이 상태에 있어서 시각(t6)(도면참조)에 있어서, 열디코더(5)로부터의 열선택신호(Y1,Y2,Y3, 및 Y4)가 동시에 "H"에 상승하면 이 출력게이트(50a,50b,50c 및 50d)에 포함되는 트랜지스터(Q18 및 Q19)가 온상태로 되고 판독데이터 전달신호선(15b)의 전위가 "L"에 강하한다.

지금 4개의 출력게이트(50a,50b,50c 및 50d)가 동시에 온상태로 되기 때문에 이 판독데이터 전달신호(15b)의 전위강하속도는 통상모드시의 1개의 출력게이트에 의한 방전속도에 비하여 빠르게 된다.

한편, 이 열선택신호(Y1~Y4)의 "H"에의 상승함과 거의 동일한 타이머에서 기준전위발생지시신호(Y)기 "H"에 상승한다. 이 기준전위발생지시신호(Y)는 열디코더(5)에 포함되는 테스트모드시에 있어서만 활성상태로 되는 타이밍디코더로부터 발생되는 구성으로 있어도 좋고, 또 출력프리차지지시신호(OLEQ)의 반전지연신호를 사용하여 발생하는 구성이라도 좋다. 이 기준전위발생지시신호(Y)에 응답하고, 트랜지스터(Q21)가 온상태로 된다.

트랜지스터(Q22)의 게이트에는 동작전원전위(Vcc)가 주어지고 상시 온상태이다.

이것에 의하여 기준전위전달신호선(17C)의 프리차지전위는 "L"의 레벨에 방전된다.

여기서 상술한 바와같이 트랜지스터(Q21 및 Q22)의 트랜지스터너비(채널너비 또는 게이트너비)는 출력게이트에 포함되는 트랜지스터(Q16 및 Q18)(또는 Q17 및 Q19)의 그것보다도 적고 예를들면 1/2로 설정되어있고, 이 기준전위전달신호선(17C)에 있어서의 기준전위(Vref)의 강하속도는 기준전위 판독데이터전달신호선(17b)의 그것에 비하여 훨씬 느리게된다.

시각(t7)에 있어서 내부판독지시신호(ø0)가 "H"로 상승한다. 이 시각(t7)에 있어서도 이미 기록데이터전달신호선(15a 및 15b)과 기준전위전달신호선(17C)상의 기준전위(Vref)와는 이미차가 생기고 있고, 차동증폭회로(170 및 175)는 고속으로 이 대응한 신호선상상의 전위차를 차동적으로 증폭한다.

차동증폭기(170)는 기준전위전달신호선(17C)상의 기준전위(Vref)가 판독데이터전달신호선(15a)상의 신호전위(OL)보다는 낮을때에는 "1"의 신호를 출력하고 차동증폭회로(175)는 이 기준전위(Vref)가 판독데이터/OL보다도 작을 때에 "1"의 출력을 도출한다.

따라서 이 차동증폭회로(170)로부터의 출력신호(OT)가 그 프리차지 전위레벨(Vcc/2)로부터 전원전위(Vcc)레벨의 논리("1")에 상승하고, 한쪽 차동증폭회로로부터의 출력신호/OT는 그 프리차지레벨(Vcc/2)로부터 접지레벨의 "L"(논리"0")에 강하한다.

불일치검출회로(177)는 이 출력신호(OT)와 출력신호/OT의 논리가 불일치일 경우에 논리("1")의 신호를 출력한다.

따라서 이 경우에서는 불일치검출회로(177)의 출력을 논리("1")로 되고 시각(t8)에 있어서는 온상태의 트랜지스터(Q31)를 사이에 두고 이 출력은 노드(N15)에 전달된다.

이 판정회로(17b)로부터의 출력신호의 논리치가("1")일 경우에는 동시에 선택되는 4개의 메모리셀(1a1~1d1)의 기억데이터는 모두 논리가 일치하고 있는것을 표시하고, 이 반도체 기억장치(200)가 정상으로 동작하고 있는 것을 표시하고 있다.

4개의 메모리셀(1a1~1d1)이 논리("0")의 데이터를 기억하고 있는 경우에는 이 판독데이터전달신호(15a 및 15b)상에 전달되는 판독데이터(OL 및 /OL)는 논리("0" 및 "1")로 된다.

이 경우 차동증폭회로(170)로부터의 출력(OT)이 논리("0")로 되고 한쪽차동증폭회로(175)로부터의 출력신호/OT가 논리("1")로 된다. 이 경우에 있어서도 불일치검출회로(177)의 출력은 논리("1")로 되고 동시에 선택된 4비트의 메모리셀(1al~1dl)의 기억데이터가 모두 동일논리인 것을 표시하고 있는 이 경우에 있어서도 반도체 기억장치(200)가 정상으로 동작하고 있는 것을 의미하고 있다.

다음에 이 반도체 기억장치가 오동작을 일으킬 경우에 관해서 그 동작파형도인 도면 7을 참조하여 설명한다.

이 반도체메모리셀이 오동작하고 있을 경우에 동시에 선택된 4비트의 메모리셀(1a1~1d1)부터의 판독데이터가 논리("1")가 논리("0")를 포함하고 있을 경우이다.

지금 4비트의 메모리셀(1a1,1b1,1e1,1d1)에 논리("1")를 기록하고 이 4비트의 메모리셀(1a1~1d1)로부터 데이터를 판독할 경우 메모리셀(1a1)만이 오동작을 하고 논리("0")를 출력하였을 경우를 생각한다.

이 경우 메모리셀(1a1)로부터의 논리("0")의 판독데이터에 의하여 비트선(BL1)의 신호전위는 논리("0")로 되고 상보 비트선/BL1상의 신호전위는 논리("1")로 된다.

이것에 의하여 출력게이트(50)에 포함되는 트랜지스터(Q17)가 온상태로 되고, 열선택신호(Y1~Y4)발생시에 있어서, 판독데이터전달신호선(15a)의 프리차지전원(Vcc-Vth)의 방전이 행하여지고 그 전위가 가한다.

한편, 나머지의 메모리셀(1b1,1c1, 및 1d1)에 있어서는 비트선(BL2,BL3, 및 BL4)상의 신호전위가 논리("1")로 되고 판독데이터전달신호(15b)의 방전이 행하여지고 이 위의 판독데이터/OL이 강하한다.

또 이 기준전위전달신호선(17C)상의 기준전위(Vref)는 이 동시에 선택된 메모리셀(1a1~1d1)의 판독한 데이터에 문관계로 일정한 속도로 강하한다. 이 상태에 있어서의 판독데이터(OL,/OL)와 기준전위(Vref)의 관계가 판정회로(17b)로부터의 출력의 관계를 도면 7에 확대하여 표시한다.

상술과 같이 기준전위 발생회로(17a)에 포함되는 트랜지스터(Q21 및 Q22)의 트랜지스터 너비(채널너비 또는 게이트너비)는 이 출력게이트에 포함되는 트랜지스터(Q16~Q19)의 그것보다 작게되어 있다.

따라서 이 기준전위전달신호선(17C)상의 기준전위(Vref)의 전위강하속도는 판독데이터전달신호선(15a 및 15b)의 전위강하속도보다도 늦는다. 따라서 시각(t7)에 있어서 내부판독지시신호(ø0)가 "H"로 상승하고, 차동증폭회로(170 및 175)의 증폭동작이 행하여질 경우에 이 판독데이터전달신호선(15a 및 15b)상의 신호(OL 및 /OL)의 전위는 기준전위(Vref)보다도 작게 되어있다. 따라서 이 경우 차동증폭회로(170 및 175)로 부터의 출력(OT 및 /OT)은 공히 "0"으로 되고 동일한 논리치로 된다.

따라서 불일치검출회로(177)의 출력(노드(N16)의 전위)은 논리("0")로 된다.

시각(t8)에 있어서, 논리(N15)의 전위가 확정되면 트랜지스터(Q31)를 사이에 두고 노드(N16)의 신호전위가 노드(N15)에 전달되기 때문에 "0"의 데이터가 출력된다. 따라서 테스트모드시에 있어서 논리"0"의 데이터가 출력되었을 경우에는 이 4비트의메모리셀(1a1~1d1)중 어느 것인가에 불량이 발생하였다고 판단할수가 있다.

상술한 설명에 있어서는 메모리셀(1a1)만이 그 기록데이터를 반전하여 논리("0")의 데이터를 출력할 경우에 관하여 설명하였으나, 이 불량메모리셀의 수는 2개 3개로 되었을 경우에 있어서도 이 도면 7에 표시하는 출력(OL 및 /OL)의 전위강하의 기울기가 변화할 뿐이고 마찬가지로 논리("0")의 불량비트존재를 표시하는 신호가 출력된다.

이상과 같이 이 발명에 의하면 동시에 선탤된 복수의 메모리셀로부터의 판독데이터의 논리가 일치(모두 논리"0" 또는 "1")의 경우에는 이 출력(Dout)의 논리("1")로 되고, 동시에 선택된 메모리셀로부터의 판독 데이터가 "0"가 "1"를 호재하고 있는 경우에는 이 출력(Dout)을 논리("0")로 할수가 있고, 이 메모리셀어레이에 있어서 불량비트가 존재하는가 아닌가를 이 출력(Dout)의 논리치를 식별하는 것에 의하여 판정할 수가 있다.

또한 상기 실시예에 있어서는 테스트모드 지시신호(T)는 외부로부터의 입력단자를 사이에 두고 주어지는 구성으로도 좋고, 또는 WCBR방식과 같이 외부클럭신호의 타이밍조건을 특정의 조합으로 설정하여 발생하여도 좋다고 설명하였으나, 이것은 또 다시금 임의의 입출력단자(예를들면 테스트모드 동작시에 있어서 불용으로 되는 어드레스 핀등)에 통상 사용범위의 전압을 주어서 발생하는 구성으로하여도 좋고, 또 이 전압조건과 타이밍조건과를 조합하여 기억장치내부에서 발생시키는 구성이라도 좋다.

또 상기 실시예에 있어서는 반도체 기억장치로서 다이내믹형 랜덤액세스메모리에 관하여 설명하였으나 스태틱형 메모리(SRAM)와 같이 메모리셀로부터 상보성의 신호가 판독되는 반도체 기억장치로 상기 실시예와 마찬가지의 효과를 얻을수가 있다.

이 SRAM의 경우 비트선용의 센스앰프회로(6), 비트선용의 프리차지회로(7)는 특히 설치할 필요는 없다.

이 상기 실시예에 있어서, 테스트모드시에 있어서 동시에 선택된 복수의 메모리로부터 판독된 데이터의 논리치가 일치하였을 경우에 출력의 논리치를 "0", 그 판독데이터의 논리치에 "0"가 "1"이 혼재할 경우에 출력을 논리 "1"로서도 마찬가지의 효과를 얻을수가 있다.

또 이 판별회로(17b)는 내부기록판독지시신호(ø0)에 응답하여 활성화되어 있지만, 이것은 테스트모드 지시신호(T)와 내부판독지시신호(ø0)의 논리적의 신호를 주는 구성으로 하여도 좋다.

다음에 통상모드동작시에 있어서는 1비트의 메모리셀을 선택하고, 테스트모드시에 있어서는 복수비트의 메모리셀을 동시에 선택하기 위한 구성에 관하여 설명한다.

지금 도면 8에 표시하는 바와같이 열디코더(5)는 NOR형의 디코더인 경우를 생각한다.

이 도면 8에 있어서는 단위 열디코더가 표시되고 있다.

이 단위 열디코더(NR)에는 어드레스버퍼(2)부터의 내부열어드레스(AO,/AO~An/An)중의 임의의 조합의 내부열어드레스가 주어진다.

열디코더(NR)는 이 주어진 내부열어드레스가 모두 "L"일 때의 열선택신호(Yi)를 "H"로 상승시킨다.

도면 9는 이 NOR형 디코더구성을 사용한 도면 1에 표시하는 어드레스 전환회로(4)및 열디코더(5)의 구체적 구성을 표시하는 도면이다. 열디코더(5)는 복수의 블럭으로 분할된다.

도면 9에 있서는 한개의 블럭(BSi)만이 대표적으로 표시된다. 데이터블럭(BSi)은 4개의 NOR회로(NR1,NR2,NR3 및 NR4)를 포함한다.

NOR회로(NR1~NR4)부터 열선택신호(Y1~Y4)가 각각 발생된다. 이 블럭(BSi)에 포함되는 NOR회로(NR1~NR4)에 대하여서는 상위 열어드레스(Az~An)의 동일한 조합이 마찬가지로 주어지지만 도면을 간략화하기 위하여 이 상위 열어드레스 비트를 생략하고 있다. 이 상위 열어드레스비트(Az~An)가 블럭선택신호로서 이용된다.

어드레스 전환회로(4)는 2개의 NOR회로(401 및 402)를 포함한다.

NOR회로(401)는 그 한쪽입력에 열어드레스비트(A1)를 받고, 그 다른쪽 입력에 테스트모드지시신호(T)를 받는다.

제2의 NOR회로(402)는 그 한쪽입력에 열어드레스비트(Ao)를 받고, 다른쪽 입력에 테스트모드지시신호(T)를 받는다.

재차 열디코더(5)의 구성으로 되돌아와서, NOR회로(NR1)는 NOR회로(401)의 출력과 NOR회로(402)의 출력을 받는다. NOR회로(NR2)는 열어드레스비트(Ao)와 NOR회로(401)의 출력을 받는다. NOR회로(NR3)는 열어드레스비트(A1)와 NOR회로(402)의 출력을 받는다. NOR회로(NR3)는 열어드레스비트(A1)와 NOR회로(402)의 출력을 받는다. NOR회로(NR4)는 열어드레스비트(Ao 및 A1)를 받는다.

다음에 동작에 관하여 간단하게 설명한다.

통상동작모드시에 있어서는 테스트모드지시신호(T)는 "L"에 설정된다. NOR회로(401 및 402)는 따라서 인버터로서 기능한다. 디코더블럭(BSi)이 선택된 경우에 관해서 열어드레스비트(Ao 및 A1)가 공히 "L"일 경우를 생각한다. NOR회로(401 및 402)의 출력은 "H"로 된다.

따라서 이 NOR회로 (401 및/또는 402)의 출력을 받는 NOR회로(NR1~NR3)부터의 열선택신호(Y1~Y3)는 "L"로 된다.

한편, NOR회로(NR4)는 그 양입력이 공히 "L"로 되기 때문에 열선택신호(Y4)는 "H"에 상승한다.

열어드레스비트(Ao)가 "L"열어드레스비트(A1)가 "H"일 경우 이 경우 NOR회로(401)의 출력이 "L" NOR회로(402)의 출력이 "H"로 된다. 이때에는 열어드레스비트(Ao)와 NOR회로(401)의 출력을 받은 NOR회로(NR2)부터의 열선택신호(Y2)만이 "H"로 되고 나머지의 열선택신호(Y1,Y3 및 Y4)는 "L"로 된다.

열어드레스비트(Ao)가 "H"열어드레스비트(A1)가 "L"일 경우, 이 경우 NOR회로(401)의 출력이 "H", NOR회로(402)의 출력이 "L"로 된다. 열어드레스비트(A1)와 NOR회로(402)의 출력을 받는 NOR회로(NR3)부터의 열선택신호(Y3)만이 "H"에 상승하고, 나머지의 열선택신호(Y1,Y2 및 Y4)는 "L"로 된다.

열어드레스비트(Ao 및 A1)가 공히 "H"일 경우 NOR회로(401 및 402)의 출력이 공히 "L"로 된다.

이 NOR회로(401 및 402)의 양출력을 받은 NOR회로(NR1)부터의 열선택신호(Y1)만이 "H"에 상승하고, 나머지의 열선택신호(Y2~Y4)는 모두 "L"로 된다.

이 상술한 구성에 의하여 어드레스 전환회로(4)는 열어드레스비트(Ao 및 A1)를 반전시켜서 출력하기 때문에 열어드레스비트(Az~An)에 의하여 선택된 블럭(BSi)중의 하위 2비트의 열어드레스(Ao 및 A1)가 지정하는 열이 선택되고 1비트의 메모리셀선택이 설현된다.

테스트모드동작시에 있어서는 테스트모드지시신호(T)가 "H"로 된다. NOR회로(401 및 402)의 출력은 공히 "L"로 된다.

이때 하위 2비트의 열어드레스(Ao 및 A1)가 공히 "L"에 있으며 이 디코더 블럭(BSi)에 포함되는 4개의 NOR회로(NR1~NR4)는 모두 그 양입력에 "L"의 신호를 받는다.

이것에 의하여 열선택신호(Y1~Y4)는 모두 "H"에 상승한다. 이것에 의하여 4비트의 메모리셀의 동시선택이 가능하게 된다.

즉, 테스트모드동작시에 있어서 하위 2비트의 열어드레스(Ao 및 A1)를 "L"에 설정하고, 나머지의 상위 열어드레스 비트(Az~An)를 순차변화시킴으로써 4비트단위에서의 테스트를 행할수가 있다.

도면 10은 어드레스전환회로(4)의 다른구성을 표시하는 도면이다.

도면 10에 있어서, 어드레스전환회로(4)는 열어드레스비트(A1)와 테스트모드지시신호(T)를 받는 NOR회로(401)와 열어드레스비트(Ao)를 받는 인버터회로(404)를 포함한다.

열디코더(5)는 도면 9에 표시하는 것과 마찬가지의 구성을 가지고 있다.

다음에 동작에 관하여 간단하게 설명한다. 통상모드 동작시에 있어서는 테스트모드지시신호(T)는 "L"에 있고 NOR회로(401)의 인버터회로로서 동작한다. 따라서 이 경우는 도면 9에 표시하는 구성과 마찬가지로, 이 2비트의 열어드레스(A1 및 Ao)의 조합에 의하여 NOR회로(NR1~NR4)의 어느것인가가 선택된다.

테스트모드 동작시에 있어서는 테스트모드지시신호(T)가 "H"로 되고 NOR회로(401)의 출력은 "L"로 된다. 열어드레스비트(A1 및 Ao)가 공히 "L"일 경우 NOR회로(NR2 및 NR4)가 선택된다.

즉 열선택신호(Y2 및 Y4)가 "H"에 상승한다. 나머지의 2개의 열선택신호(Y1 및 Y3)는 공히 "L"로 된다. 열어드레스비트(Ao)가 "H"열어드레스비트(A1)가 "L"일 경우 NOR회로(NR1 및 NR3)가 선택되고 열선택신호(Y1 및 Y3)가 "H"로 된다.

따라서 이 경우 열어드레스비트(A1~Ao)를 블럭선택신호로서 간주하면 열디코더(5)는 하나의 블럭이 2개의 NOR회로로 이루어지는 복수의 블럭으로 분할되고 이 블럭에 있어서의 열선택이 최하위 열어드레스비트(Ao)에 의하여 행하여진다.

따라서 이 경우 2비트단위로 메모리셀의 테스트를 행할수가 있다.

이 도면 9 및 도면 10에 표시하는 구성은 단지일예이고, 이 구성은 용이하게 복수비트의 메모리셀을 동시에 선택하는 어드레스전환회로 및 열디코더회로의 구성으로 확장할 수가 있다.

또 이 열디코더의 구성은 NOR회로형의 디코더회로의 구성이 아니고, NAND형의 단위디코더회로를 시용하여도 상기 실시예와 마찬가지의 효과를 얻을수가 있다.

도면 11은 이 어드레스전환회로(4) 및 열디코더(5)의 다른 구성예를 개략적으로 표시하는 도면이다.

도면 11에 있어서 이 열선택신호 발생계는 어드레스버퍼(2)로부터의 블럭선택신호(예를들면 내부열 어드레스중의 소정의 상위 내부열어드레스비트)를 디코드하고, 메모리셀어레이내의 대응한 블럭을 선택하는 신호를 발생하는 블럭선택회로(452)와 어드레스버퍼(2)로부터의 블럭열어드레스(나머지의 하위열어드레스비트)를 받고, 이 블럭내의 열을 선택하는 신호를 발생하는 블럭열선택회로(454)와 이 블럭선택회로(452)부터의 블럭선택신호와 블럭선택회로(454)부터의 블럭열선택신호에 응답하여 메모리셀어레이내의 열을 선택하는 열선택신호(Yi)를 발생하는 열선택회로(456)를 포함한다.

블럭열선택회로(454)는 테스트모드지시신호(T)가 활성상태의 "H"의 경우에는 이 블럭내의 모든열을 선택상태로 하는 신호를 발생한다. 통상모드동작시에 있어서는 블럭열선택신호(454)는 이 어드레스버퍼(2)로부터의 내부열어드레스비트를 디코더하고 블럭열을 지정하는 신호를 발생한다. 블럭선택회로(452)는 통상모드동작시 및 테스트모드동작시 어느것인가에 있어서도 어드레스버퍼(2)로부터의 블럭지정어드레스를 디코드하고 대응한 블럭을 선택하는 신호를 발생한다.

열선택회로(456)는 이 블럭선택회로(452)부터의 블럭선택신호와 블럭열선택회로(454)부터의 블럭열선택신호의 논리적을 취하고, 대응하는 열을 선택상태로 하는 열선택신호(Yi)를 발생한다.

이 도면 11에 표시하는 바와같은 구성에 의해서도 한번에 하나의 블럭에 포함되는 복수의 메모리셀을 동시에 선택상태로 할수가 있고, 복수비트단위로 메모리셀의 테스트를 행할 수가 있다. 이 블럭선택회로(452), 블럭열선택회로(454) 및 열선택회로(456)로 이루어지는 열선택회로의 계층구조는 예를들면 대용량의 DRAM등에 있어서 사용되고 있는 열어드레스 프리디코식을 채용할 수가 있다.

도면 12는 이 발명의 다른 실시예인 열어드레스선택회로 발생계의 구성을 표시하는 도면이다. 도면12에 있어서는 열디코더(5)의 출력에 어드레스전환회로(400)가 설치된다.

어드레스전환회로(400)부터 열선택신호(Yo~Yn)가 출력된다. 열디코더(5)는 각각이 미리정해진 조합의 내부열어드레스(Ao/Ao, An,/An)를 받는 m개의 NOR회로(NR1~NRm)를 포함한다.

이 열디코더(5)의 구성은 도면 8 내지 도면 10에 표시하는 것과 마찬가지이다.

어드레스전환회로(400)는 열디코더(5)의 NOR회로(NR1~NRm) 각각에 대응하여 설치되는 OR회로(OR1~ORm)를 포함한다.

OR회로(OR1~ORm)의 각각은 대응한 NOR회로(NR1~NRm)의 출력과 테스트모드지시신호(T)를 받는다.

이 OR회로(OR1~ORm)부터 열선택신호(Y1~Ym)가 출력된다. 이 도면 12에 표시하는 구성에 있어서는 테스트모드동작시에 있어서는 어드레스전환회로(400)부터의 열선택신호(Y1~Ym)는 모두 "H"로 된다.

통상모드동작시에 있어서는 열디코더(5)에 의하여 선택된 1개의 열선택신호(Yi(i=1~m))만이 "H"에 상승한다. 이 구성에 의하면 1행에 접속되는 메모리셀을 모두 동시에 테스트할 수가 있다.

도면 13은 출력게이트회로(50)의 다른구성을 표시하는 도면이다. 도면 13에 있어서, 출력게이트회로(50)는 4개의 n채널 MOS트랜지스터(Q50,Q51,Q52 및 Q53)를 포함한다.

트랜지스터(Q50)는 그 게이트가 비트선(BL)에 접속되고, 그 한쪽도통단자가 판독데이터전달신호선(15a)에 접속된다. 트랜지스터(Q51)가 그 게이트가 상보비트선/BL에 접속되고 그 한쪽도통단자가 판독데이터전달신호(15b)에 접속된다. 트랜지스터(Q52)는 그 게이트에 열선택신호(Yi)를 받고, 온상태로 되고 트랜지스터(Q50)의 다른쪽도통단자를 예를들면 접지전위인 전위(Vss)에 접속한다. 트랜지스터(Q53)는 마찬가지로 열선택신호(Yi)에 응답하여 온상태로 되고 트랜지스터(Q51)의 다른쪽도통단자를 전위(Vss)에 접속한다.

이 도면 13에 표시하는 바와같은 출력게이트회로(50)를 사용하여도 도면 3에 표시하는 출력게이트회로(50)와 마찬가지로 비트선쌍(BL 및 /BL)상의 신호전위를 증폭하여 판독데이터전달신호선(15a 및 15b)상에 전달할 수가 있다.

이 동작은 도면 3에 표시하는 출력게이트회로(50)와 마찬가지이다.

도면 14는 이 출력게이트회로의 다시금 다른구성을 표시하는 도면이다. 도면 14에 있어서 출력게이트회로(50)은 3개의 n채널 MOS트랜지스터(Q55,Q56 및 Q57)를 포함한다.

트랜지스터(Q55)는 그 게이트가 비트선(BL)에 접속되고, 그 한쪽도통단자가 판독데이터전달신호선(15b)에 접속된다. 트랜지스터(Q56)는 그 게이트가 상보비트선/BL에 접속되고 그 한쪽도통단자가 판독데이터전달신호선(15a)에 접속된다. 트랜지스터(Q57)는 열선택신호(Yi)에 응답하여 온상태로 되고 트랜지스터(Q55및 Q56)의 다른도통단자를 접지전위(Vss)에 접속한다.

이 구성에 있어서도 도면 3 및 도면 13에 표시하는 출력게이트회로의 구성과 마찬가지의 효과를 얻을수가 있다.

도면 15는 도면 2 및 도면 4에 표시하는 기준전위발생회로(17a)의 다른구성예를 표시하는 도면이다. 도면 15에 있어서 기준전위발생회로(17a)는 그 게이트 및 한쪽도통단자에 동작전원전위(Vcc)를 받는 n채널 MOS트랜지스터(Q60)와, 트랜지스터(Q60)의 다른쪽도통단자와 접지전위(Vss)와의 사이에 직열로 접속되는 저항소자(Z1 및 Z2)를 포함한다. 이 저항소자(Z1)와 저항소자(Z2)의 접속노드(NZ)로부터 기준전위(Vref)가 발생된다.

이 도면 15에 표시하는 구성에 있어서는 트랜지스터(Q60)는 그 게이트와 한쪽도통단자가 동작전원전위(Vcc)에 결합되기 때문에 이 트랜지스터(Q60)의 다른도통단자에는 Vcc-Vth의 전위가 전달된다.

여기서는 Vth는 트랜지스터(Q60)의 스레숄드치 전압이다. 저항소자(Z1) 및 저항소자(Z2)는 동일한 저항치(R)를 가지고 있다.

따라서 기준전위(Vref)는 (Vcc-Vth)/2의 일정전위로 된다.

이 도면 15에 표시하는 기준전위발생회로(17a)를 사용하였을 때의 판독데이터(OL,/OL)의 기준전위(Vref)와의 관계를 도면 16에 표시한다.

도면 16에 있어서 내부판독데이터(OL,/OL)는 그 논리치에 응하여 직선(○1) 또는 직선(○2)에 따라서 그 전위가 강하한다. 여기서 직선(○1)은 판독데이터전달신호선(15a 또는 15b)에 있어서의 가장늦케이스에서의 전위강하속도를 표시하고, 직선(○2)이 가장빠른 경우의 전위강하를 표시한다. 따라서 이 직선(○1)의 기준전위(Vref)와의 교점의 시각(T)이후의 어느시점에 있어서 판독회로(16) 또는 판정회로(17b)를 구동하면 확실하게 내부판독데이터의 증폭 및 동시에 선택된 복수의 메모리셀에 있어서의 불량비트의 존재의 유무를 판정할 수가 있다.

도면 17은 도면 2 및 도면 3에 표시하는 입력게이트(80)의 다른 구성예를 표시하는 도면이다.

도면 17에 있어서는 입력게이트회로(80)는 열선택신호(Yi)와 내부기록지시신호(W)를 받는 AND회로(850)와, 이 AND회로(850)와, 이 AND회로(850)의 출력에 응답하여 온상태로 되고 기록데이터전달 신호선(20a 및 20b)를 각각 비트선(BL 및 /BL)에 접속하는 n채널 MOS트랜지스터(Q12 및 Q13)를 포함한다.

이 AND회로(850)는 그 양입력이 공히 "H"일 때에만 "H"의 신호를 출력한다.

따라서 데이터판독시에 있어서는 내부기록지시신호(W)는 "L"로 되기 때문에 AND회로(850)를 불능동상태로 할수가 있고, 잘못된 데이터의 기록을 방지할 수가 있다.

또한 데이터 출력계에 있어서, 데이터기록시에 있어서는 이 데이터출력계(판독회로(16) 및 테스트회로(17) 및 선택회로(18))가 동작하는가 아닌가는 임의이다.

데이터기록시에 있어서 이 출력데이터의 장치 외부에의 출력을 방지하기 위해서는 도면 1에 표시하는 노드(NQ)와 선택회로(18)의 출력의 사이에는 데이터기록에 응답하여 노드(NQ)를 하이임피던스 상태에 설정하는 버퍼회로를 설치하면 좋다.

또 이때에 테스트회로(17) 및 판독회로(16)를 이 내부기록 지시신호를 응답하여 부능동상태로 하는 구성을 사용하여도 좋다.

이상과 같이 이 발명에 의하면 기록데이터 전달선과 판독데이터전달선을 따로따로 설치하고, 테스트모드시에 있어서는 복수의 메모리셀의 기억데이터를 동시에 판독데이터전달선에 전달하고 이 판독데이터 전달선상의 신호전위가 기준전위에 관계에 의하여 불량메모리셀의 유무의 판정을 행하도록 구성한 것이므로 칩면적 및 소비전력의 증대를 수반하는 일없고 임의의 수의 메모리셀을 동시에 테스트할 수 있는 반도체 기억장치를 얻을수가 있다.

Claims (1)

1. 통상동작모드와 테스트동작모드로 동작가능한 반도체 기억장치에 있어서, 행 및 열로 이루어지는 매트릭스상으로 배열된 복수의 메모리셀(1)로 이루어지는 메모리셀어레이와, 상기 메모리셀어레이내의 선택된 메모리셀에의 기록데이터를 전달하기위한 기록데이터전달선(20)과, 상기 기록데이터전달선(20)과 따로 설치되고, 상기 메모리셀어레이내의 선택된 메모리셀(1)로부터의 판독데이터를 전달하기 위한 판독데이터전달선(15)과, 상기 통상동작모드시에는 외부어드레스에 응답하여 상기 메모리셀어레이로부터 1개의 메모리셀(1)을 선택하고 해당 선택된 1개의 메모리셀의 기억데이터를 상기 판독데이터전달선(15)에 전달하는 제1의 판독수단과, 상기 판독데이터전달선(15)상의 신호를 증폭하는 증폭수단과, 상기 테스트모드시에는 어드레스에 응답하여 복수의 메모리셀(1)을 상기 메모리셀어레이로부터 선택하고, 해당 선택된 복수의 메모리셀(1)의 기억데이터를 동시에 상기 판독데이터전달선(15)상에 전달하는 제2의 판독수단과, 기준전위를 발생하기위한 기준전위 발생수단과, 상기 기준전위와 상기 판독데이터전달선상의 신호전위에 응답하여 해당 복수의 메모리셀에 불량비트가 존재하는가 아닌가를 판정하는 판정수단과, 상기 증폭수단의 출력과 상기 판정수단의 출력의 한쪽을 선택적으로 통과시켜서 출력하는 선택수단을 구비하고, 상기 선택수단은 상기 통상동작모드시에는 상기 증폭수단의 출력을 선택하고, 또한 상기 테스트동작모드시에는 상기 비교수단의 출력을 선택하는 반도체 기억장치.