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KR0147632B1 - 반도체 메모리장치의 멀티 비트 테스트방법 및 테스트 회로 - Google Patents

반도체 메모리장치의 멀티 비트 테스트방법 및 테스트 회로

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KR0147632B1
KR0147632B1 KR1019950009638A KR19950009638A KR0147632B1 KR 0147632 B1 KR0147632 B1 KR 0147632B1 KR 1019950009638 A KR1019950009638 A KR 1019950009638A KR 19950009638 A KR19950009638 A KR 19950009638A KR 0147632 B1 KR0147632 B1 KR 0147632B1
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KR
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test
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input
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KR1019950009638A
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최명찬
박철우
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김광호
삼성전자주식회사
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Abstract

본 발명은 반도체 메모리창치의 멀티 비트 테스트방법 및 테스트방법에 관한 것으로서, 테스트 모드 인에이블신호를 입력하기 위한 제1입력단자; 제1입력단자에 인가되는 테스트 모드 인에이블신호를 입력하여 내부 테스트 모드 인에이블신호를 발생하는 제1입력회로부; 테스트 모드 선택신호를 입력하기 위한 제2입력단자; 제1입력발생부의 내부 테스트 모드 인에이블신호에 응답하여 상기 제2입력단자에 인가되는 테스트 모드 선택신호를 입력하여 내부 테스트 모두 선택신호를 발생하는 제2입력회로부; 제2입력회로부에서 출력되는 내부 테스트 모드 선택신호에 응답하여 복수의 테이타 비트값이 모두 같은지 다른지를 비교하는 비트비교부; 멀티 비트 테스트 모드에서 리드 데이타 전송신호에 응답하여 상기 비트비교부의 출력을 래치하는 래치부; 내부 테스트 모드 선택신호 및 래치부의 출력에 응답하여 데이타 버스를 데이타 입출력라인에 접속하기 위한 버스제어부를 구비한 것을특징으로 한다.
따라서, 본 발명에서는 멀티 비트 테스트시에 통합된 비트들 중 특정의 비트를 테스트할 수 있다.

Description

반도체 메모리창치의 멀티 비트 테스트방법 및 테스트 회로
제1도는 멀티 비트 메모리 장치의 셀블럭 어레이 구조를 나타낸 도면.
제2도는 본 발명에 의한 멀티 비트 테스트회로의 제1입력회로부의 구성을 나타낸 회로도.
제3도는 본 발명에 의한 멀티 비트 테스트회로의 제2입력회로부의 구성을 나타낸 회로도.
제4도는 본 발명에 의한 멀티 비트 테스트회로의 비트비교부 및 래치부의 구성을 나타낸 회로도.
제5도는 본 발명에 의한 멀티 비트 테스트회로의 버스제어부의 구성을 나타낸 회로도.
제6도는 본 발명에 의한 멀티 비트 테스트회로의 회로동작을 설명하기 위한 타이밍 차트.
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 멀티 비트 테스트회로 및 테스트방법에 관한 것이다.
최근에 스피드 측면 및 다양한 시스템 응용을 위하여 반도체 메모리 장치의 데이타 입출력방식이 멀티 비트방식(4비트, 8비트, 16비트, 32비트, ...)으로 구성되고 있다. 이러한 멀티 비트 반도체 메모리 장치는 반도체 제조업자들에게 멀티 비트 테스트를 하기 위한 테스트 시간 및 비용의 부담을 주게 되었다.
이러한 테스트 시간 및 비용의 부담을 줄이기 위하여 멀티비트테스트 방법을 채용하게 되었을며, 현재 메모리 장치에서는 여러 비트를 통합하여 테스트하는 방법이 사용되고 있다.
예를들면, 32비트인 제품의 경우 32비트를 모두 테스트하지 않고 4비트씩 통합하여 테스트할 경우 8비트만 테스트하면 되므로 테스트 시간 및 비용을 절감할 수 있게 된다.
그러나, 반도체 메모리 장치에서 계속 증가되는 비트수에 따라 테스트시 통합되는 비트수가 증가되게 되고 특별한 기능 구현 등을 위해 메모리 장치의 구조상 통합되는 비트들이 모두 동일한 셀블럭에서 나오지 않은 경우가 발생할 수 있으며 통합된 비트들의 데이타를 모두 동일한 셀블럭에서 각각 따로 테스트해야 할 경우가 생길 수도 있게 된다.
제1도를 참조하여 상술한 경우를 예를들어 설명하면 다음과 같다.
제1도의 셀어레이 블럭구조와 라던던시 리페어 구조를 가지는 반도체 메모리 장치는 8개의 상부 블럭들(TOP0~TOP7)과 8개의 하부블럭들(BOT0~BOT7)과 5개의 리던던시 블럭들(RF1~RF5)를 포함한다. 각 블럭은 비트라인이 좌측으로 나오는 셀어레이와 우측으로 나오는 셀어레이로 구분된다. 그리고, 각 셀어레이들은 두개의 입출력라인을 사용하며 입출력라인에 따라서 셀어레이들의 참조부호는 (DQ 0, 1), (DQ 2, 3), (DQ 4, 5), (DQ 6, 7), (DQ 8, 9), (DQ 10, 11), (DQ 12, 13), (DQ 14, 15), (DQ 16, 17), (DQ 18, 19), (DQ 20, 21), (DQ 22, 23), (DQ 24, 25), (DQ 26, 27), (DQ 28, 29), (DQ 30, 31)로 표시된다. 블럭(TOP0, BOT0)는 리던던시 블럭(RF1)을 사용하며, 블럭(TOP1,2, BOT1,2)는 리던던시 블럭(RF2)을 사용하며, 블럭(TOP3,4, BOT3,4)는 리던던시 블럭(RF3)을 사용하며, 블럭(TOP5,6, BOT5,6)는 리던던시 블럭(RF4)을 사용하며, 블럭(TOP7, BOT7)는 리던던시 블럭(RF5)을 사용한다.
멀티비트 테스트를 할 경우 4비트를 합병하여 DQ-A = DQ 0~3, DQ-B = DQ 4~7, DQ-C = DQ 8~11, DQ-D = DQ 12~15, DQ-E = DQ 16~19, DQ -F =DQ 20~23, DQ-G = DQ 24~27, DQ-H = DQ 28~31로 8비트를 테스트할 경우 통합된 DQ 0~3가 동일한 블럭에서 나오는 것이 아니라 BOTO, 1, 2, 7에 나뉘어져 있게 된다.
따라서, 리던던시 리페어 정보를 얻기 위하여 BOTO에 대한 테스트 정보만을 필요로 하는 특정한 경우 종래의 멀티 비트 테스트 방법으로는 불가능하게 된다.
따라서, 본 발명의 목적은 이와같은 문제점을 해결하기 위하여 m개로 통합된 비트를 n(n 〉m)의 통합된 비트로 테스트할 필요가 있을 경우, 통합된 비트를 다시 분리하여 테스트할 수 있는 반도체 메모리 장치의 멀티 비트 테스트회로 및 그 테스트방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 멀티 비트 테스트 회로는 테스트 모드 인에이블신호를 입력하기 위한 제1입력단자; 제1입력단자에 인가되는 테스트 모드 인에이블신호를 입력하여 내부 테스트 모드 인에이블신호를 발생하는 제1입력회로부; 테스트 모드 선택신호를 입력하기 위한 제2입력단자; 제1입력발생부의 내부 테스트 모드 인에이블신호에 응답하여 상기 제2입력단자에 인가되는 테스트 모드 선택신호를 입력하여 내부 테스트 모두 선택신호를 발생하는 제2입력회로부; 제2입력회로부에서 출력되는 내부 테스트 모드 선택신호에 응답하여 복수의 데이타 비트값이 모두 같은지 다른지를 비교하는 비트비교부; 멀티 비트 테스트 모드에서 리드 데이타 전송신호에 응답하여 상기 비트비교부의 출력을 래치하는 래치부; 내부 테스트 모드 선택신호 및 래치부의 출력에 응답하여 데이타 버스를 테이타 입출력라인에 접속하기 위한 버스제어부를 구비한 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 테스트방법은 멀티 비트 테스트회로를 가진 반도체 메모리 장치의 테스트방법에 있어서, 제1입력단자 및 제2입력단자를 플로팅시킨 상태에서 멀티비트 테스트 모드신호에 응답하여 멀티 비트 테스트결과를 리드하는 단계; 제1입력단자에 테스트 모드 인에이블신호를 인가하여 멀티 비트 테스트회로를 인에이블시키는 단계; 제2입력단자에 다운비트 선택신호를 인가하여 다운비트를 선택하는 단계; 선택된 다운비트의 테스트결과를 리드하는 단계; 제2입력단자에 업비트 선택신호를 인가하여 업비트를 선택하는 단계; 선택된 업비트의 테스트결과를 리드하는 단계를 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.
제2도 및 제5도는 본 발명에 의한 멀티 비트 테스트회로의 구성을 나타낸다.
제2도는 테스트 모드 인에이블신호를 입력하기 위한 제1입력단자(10)에 인가되는 테스트 모트 인에이블신호(VSS)를 입력하여 내부 테스트 모드 인에이블신호(WFM)를 발생하는 제1입력회로부(12)를 나타낸다. 제1입력회로부(12)는 게이트에 전원전압이 인가되고 제1입력단자와 노드(N1)사이에 연결되는 패스 트랜지스터와, 노드(N1)와 전원전압(VCC)사이에 연결되고 각 게이트는 접지된 4개의 풀업 트랜지스터들과, 노드(N1)과 출력사이에 종속적으로 연결된 5개의 인버터들로 구성된다. 따라서, VSS가 인가되지 않은 플로팅상태에서는 풀업트랜지스터들에 의해 출력이 로우상태로 유지되고 VSS가 인가되면 하이상태로 전환된다. 그러므로, 내부 테스트 모드 인에이블신호(WFM)가 로우상태에서는 정상적인 멀티 테스트 모드가 수행되고 하이상태에서는 특정 비트를 분리하여 테스트하는 모드가 수행되도록 회로를 인에이블시키는 신호로 제공되게 된다.
제3도는 테스트 모드 선택신호를 입력하기 위한 제2입력단자(14)에 인가되는 테스트 모드 선택신호(VSS/VCC)를 입력하여 내부 테스트 모드 선택신호(UPDQ/DWDQ)를 발생하는 제2입력회로부(16)를 나타낸다. 제2입력회로부(16)는 게이트에 전원전압이 인가되고 제1입력단자와 노드(N2)사이에 연결되는 패스 트랜지스터와, 노드(N2)와 전원전압(VCC) 사이에 연결되고 각 게이트는 접지된 4개의 풀업트랜지스터들과, 노드(N2)과 출력사이에 종속적으로 연결된 3개의 인버터들과, WFM에 응답하여 UPDQ, DWDQ를 발생하는 출력 게이팅수단으로 구성되고 출력 게이팅수단은 인버터, 2개의 낸드 게이트, 및 2개의 인버터들로 구성된다. 따라서, 내부 테스트 모드 인에이블신호(WFM)가 로우상태에서는 UPDQ, DWDQ가 로우 상태로 유지되고 WFM이 하이상태에서 인에이블되어 UPDQ 또는 DWDQ를 업비트 선택신호 또는 다운비트 선택신호를 내부 테스트 모드 선택신호로 출력하게 된다.
제4도는 제2입력회로부터에서 출력되는 내부 테스트 모드 선택신호에 응답하여 복수의 테이타 비트값이 모두 같은지 다른지를 비교하는 비교비교부(18) 및 멀티 비트 테스트 모드에서 리드 데이타 전송신호(RDTP)에 응답하여 비트비교부(18)의 출력을 래치하는 래치부(20)를 나타낸다.
비트비교부(18)는 통합되는 비트수들의 입력을 가지며 이러한 비트비교부(18)는 통합수만큼 요구된다. 즉, 32비트 방식에서는 4비트씩 8개의 통합이 형성된 멀티비트 테스트방식에서는 8개의 비트비교부가 필요하게 된다. 각 비트비교부(18)는 두 비트씩 동일 비트인지를 비교하는 2개의 낸드게이트와, 두 비트씩 서로 비트인지를 비교하는 2개의 오아게이트와, 두개의 낸드 게이트와 두개의 오아게이트의 각 출력을 UPDQ, DWDQ에 의해 선택적으로 게이팅하기 위한 4개의 낸드게이트와, 4개의 낸드게이트들의 출력을 두개씩 통합시키는 2개의 낸드게이트와, 통합시키는 두개의 낸드게이트의 출력을 통합하여 최종 비교출력을 발생하는 낸드게이트로 구성된다.
래치부(20)는 멀티 비트 테스트 모드신호(PIFTEB)의 로우상태에서 리드 데이타 전송신호(RDTP)를 결합하는 낸드게이트와, 낸드게이트의 출력에 응답하여 비교부(18A)의 출력을 전송하는 전송게이트 및 인버터와, 전송된 비교결과를 래치하는 2개의 인버터 래치와, 멀티 비트 테스트 모드신호를 반전시키는 인버터와, 래치의 입력을 멀티 비트 테스트 모드가 아닌 경우에는 하이상태로 고정시키기 위한 풀업 피모스 트랜지스터와, 래치의 출력을 반전시켜서 비교신호(PICOMi)를 출력하는 인버터로 구성된다.
제6도는 내부 테스트 모드 선택신호(DWDQ)및 래치부(20)의 출력에 응답하여 데이타 버스(DBIB)를 데이타 입출력라인(DOI, DOIB)에 접속하기 위한 버스제어부(22)를 나타낸다. 버스제어부(22)를 나타낸다. 버스제어부(22)는 PIVCCH가 게이트에 인가되고 전원전압(VCC)와 데이타버스(DBIB)의 사이에 연결된 풀업 피모스 트랜지스터와, 게이트 DWDQ가 인가되고 데이타버스(DBIB)와 DBIBMBT의 사이에 연결된 앤모스 트랜지스터와, 2개의 인버터로 구성된 버스래치와, PICOMi의 응답하여 버스래치의 출력을 데이타라인(DIO, DIOB)에 연결하기 위해 인버터, 2개의 낸드게이트, 2개의 인버터로 된 라인구동기로 구성된다.
이와같이 구성된 본 발명의 작용효과를 설명하면 다음과 같다.
본 발명의 반도체 메모리장치에서 멀티 비트 테스트를 하는 경우, 통합된 비트를 테스트함에 있어서, 특별한 경우 통합된 비트를 분리하여 테스트하는 방법을 제공하는 폭넓고 효과적인 멀티 비트 테스트방법으로 제1도의 구조를 가지는 메모리장치의 테스트방법을 예로들어 구체적으로 설명해 나가도록 하겠다.
제1도의 반도체 메모리 장치의 셀어레이 블럭구조에서 BOTO에 대한 테스트정보를 얻기 위해서는 DQ-A = DQ 0~3, DQ-B = DQ 4~7, DQ-C =DQ 8~11, DQ-D =DQ 12~15, DQ 16∼19, DQ-E =DQ-F = DQ 20~23, DQ-G = DQ 24~27, DQ-H = DQ 28~31로 4비트씩 통합된 8개의 통합비트를 다음 표1과 같이 업/다운 으로 분리한 경우를 가지고 설명한다.
이와같이 분리하고 제1도에서 BOTO블럭에 대한 테스트 정보를 얻기 위해서는 블럭선택정보에 의해 제1도의 빗금친 블럭들을 먼저 선택한 후 업비트에서는 통합비트 DQ-E를, 다운비트에서는 통합비트 DQ-A를 테스트한 결과를 얻으면 된다. 여기서, 업비트, 다운비트의 분류는 특정 테스트시만 사용하는 정보이다. 이와같은 방법을 이용하면 멀티 비트 테스트시에도 다음과 같이 각각의 비트를 테스트할 수 있다. 즉, DQ-A를 통하여 DQ 0~3에 데이타 '1'을 라이트한 후에 DQ분리방법에 따라 DQ 0,1,2,3의 데이타를 각각 리드할 수 있다.
제1도의 리던던시 정보를 얻기 위해 BOTO블럭, TOPO 블럭 등의 각 블럭만의 테스트 정보가 필요한 테스트를 하기 위하여 제2도와 같이 메모리장치의 여분의 패드인 제1입력단자(10)에 접지전압을 인가하여 테스트에 필요한 마스터신호인 WFM(제6도 참조)을 하이상태로 하여 인에이블시킨다.
제3도에서 보듯이 WFM신호는 로우일 경우 UPDQ, DWDQ(제6도 참조)를 모두 로우로 프라차지시켜 놓지만 하이일 경우 메모리장치의 또 다른 여분의 패드인 제2입력단자(14)인 선택 패드에 어떠한 전압을 인가하느냐에 따라 UPDQ 또는 DWDQ를 하이로 인에이블시킬 수 있다.
제4도에서는 비트비교부(18)에서 4개씩 통합된 비트를 비교하여 데이타가 같으면 하이를, 틀리면 로우를 출력하게 된다. 여기서, DIOi, DIOj, DIOk, DIO1은 통합된 4개의 비트의 각각에 해당하는 데이타들이며 제2도 및 제3도에서 WFM이 로우 되어 UPDQ, DWDQ가 모두 로우인 경우에는 노말 멀티 비트 테스트처럼 해당하는 데이타를 모두 비교하여 결과를 출력한다. 그리고, 제6도에서 WFM신호가 하이로 인에이블되고 UPDQ가 하이로 인에이블되면 비트비교부(18)에서는 UPDQ에 해당하는 DIOk와 DIO1만을 비교하여 결과를 출력하며, 제6도에서 DWDQ가 하이로 인에이블되면 DIOi와 DIOj을 비교하여 결과를 출력한다. 제4도에서 래치부(20)는 제6도의 RDTP와 PIFTEB를 이용하여 비트비교부(18)의 결과를 래치하는 역활을 한다. 제4도에서 래치부(18)는 멀티 비트 테스트모드가 아닌 경우에는 PIFTEB신호는 하이로 프리차지되어 있으며 피모스 트랜지스터의 역활로 제6도의 PICOMi는 하이로 프리차지된다. 비교한 데이타가 모두 같으면 PICOMi는 하이로 출력되고 비교한 데이타가 모두 서로 다르면 PICOMi는 로우로 출력된다.
제5도는 데이타버스의 데이타를 래치하는 회로로써 PICOMi의 제어를 받아 제4도에서 비교한 데이타가 서로 달라서 PICOMi가 로우로 되면 DOI, DOIB를 모두 로우로 출력한다. DIO, DIOB는 데이타 출력버퍼를 드라이브하는 신호로 모두 로우가 되면 출력버퍼의 풀업, 풀다운 어떤쪽도 드라이브하지 않으므로 데이타 출력은 하이 임피던스상태로 된다.
반대로, 비교한 데이타가 서로 같은면 PICOMi가 하이로 되면 원래 메모리리가 갖고 있던 데이타와 같은 정보를 갖는 DBIB에 의해 DIO, DIOB가 출력되며 데이타 출력버퍼에서는 메모리에 갖고 있는 값과 같은 하이 또는 로우의 데이타를 출력하게 된다. 제5도에서 DBIBMBT는 DWDQ가 하이인 경우에 DBIB에 해당하는 신호로, 4비트를 통합하여 테스트하는 경우나, UPDQ가 하이인 경우에는 DQ 3, DQ 7, DQ 11, DQ 15, DQ 16, DQ 20, DQ 24, DQ 28의 데이타가 테스트되는 대표 DQ로 출력되게 DBIB에 위의 DQ에 해당하는 데이타를 연결한다. DWDQ가 하이인 경우에는 DQ 1, DQ 5, DQ 9, DQ 13, DQ 18, DQ 22, DQ 26, DQ 30의 데이타가 테스트되는 대표 DQ로 출력되게 위의 DQ에 해당하는 데이타를 DBIBMBT에 연결한다.
이와같은 회로동작에 의하여 제1도와 같은 구조를 가지는 메모리에서 멀티 비트 테스트시 BOTO 블럭에 대한 테스트정보를 얻어서 리던던시 리페어 수단을 이용하려고 할 경우 제1입력단자(10)에 접지전압을 인가한 후, 제2입력단자에 전원전압을 인가하여 DWDQ를 하이로 인에이블 시킨 상태에서 DQ 0~3에 해당하는 DQ-A결과를 읽고 제2입력단자에 전원전압을 인가하여 UPDQ를 하이로 인에이블시킨 상태에서 DQ 16~19에 해당하는 DQ-E의 테스트결과를 읽어내면 되는 것이다.(블럭선택정보에 의해 먼저 빗금친 블럭을 선택한다.)
이상과 같이 본 발명에서는 멀티 비트 테스트시에 특정의 비트를 분리하여 테스트할 수 있어서, 테스트시의 시간과 경비를 절감시킬 수 있다.

Claims (2)

  1. 테스트 모드 인에이블신호를 입력하기 위한 제1입력단자; 상기 제1입력단자에 인가되는 테스트 모드 인에이블신호를 입력하여 내부 테스트 모드 인에이블신호를 발생하는 제1입력회로부; 테스트 모드 선택신호를 입력하기 위한 제2입력단자; 상기 제1입력발생부의 내부 테스트 모드 인에이블신호에 응답하여 상기 제2입력단자에 인가되는 테스트 모드 선택신호를 입력하여 내부 테스트 모두 선택신호를 발생하는 제2입력회로부; 상기 제2입력회로부에서 출력되는 내부 테스트 모드 선택신호에 응답하여 복수의 데이타 비트값이 모두 같은지 다른지를 비교하는 비트비교부; 멀티 비트 테스트 모드에서 리드 데이타 전송신호에 응답하여 상기 비교비교부의 출력을 래치하는 래치부; 상기 내부 테스트 모드 선택신호 및 래치부의 출력에 응답하여 테이타 버스를 데이타 입출력라인에 접속하기 위한 버스제어부를 구비한 것을 특징으로 하는 반도체 메모리 장치의 멀티 비트 테스트회로.
  2. 멀티 비트 테스트회로를 가진 반도체 메모리 장치의 테스트방법에 있어서, 제1입력단자 및 제2입력단자를 플로팅시킨 상태에서 멀티 비트 테스트 모드신호에 응답하여 멀티 비트 테스트결과를 리드하는 단계; 상기 제1입력단자에 테스트 모드 인에이블신호를 인가하여 멀티 비트 테스트 회로를 인에이블시키는 단계; 상기 제2입력단자에 다운비트 선택신호를 인가하여 다운비트를 선택하는 단계; 선택된 다운비트의 테스트결과를 리드하는 단계; 상기 제2입력단자에 업비트 선택신호를 인가하여 업비트를 선택하는 단계; 선택된 업비트의 테스트결과를 리드하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 멀티 비트 테스트방법.
KR1019950009638A 1995-04-24 1995-04-24 반도체 메모리장치의 멀티 비트 테스트방법 및 테스트 회로 KR0147632B1 (ko)

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