JPS6194290A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、メモリセル間のデータ移動を高速で行えるよ
うにしたダイナミック半導体メモリに関する。

〔従来の技術〕

メモリセル間のデータ移動は、画像処理用メモリなどで
頻繁に行われる。画面を上方へ又は下方へ移動させるス
クロール操作がその例で、ＣＲＴディスプレイ画面の水
平走査線をダイナミックＲＡＭのワード線に対応させる
と、上方スクロールは第２ワード線のメモリセル群のデ
ータを第１ワード線のメモリセル群に移し、第３ワード
線のメモリセル群のデータを第２ワード線のメモリセル
群へ移し、同様操作を最終ワード線まで繰り返すことで
行なわれる。第５図は従来のダイナミックＲＡＭの概略
構成図で、ＷＤはワードデコーダ、ＷＬＯ，ＷＬＩ、・
・・・・・ＷＬ５１１はワード線、ＣＤはコラムデコー
ダ、ＣＬＯ，ＣＬＩ、・・・・・・ＣＬ５１１はコラム
選択信号、ＢＬＯ，ＢＬＯ，ＢＬｌ、ＢＬＩ、・・・・
・・ＢＬ５１１．ＢＬ５１１は折り返し型ビット線、Ｄ
Ｂ、ＤＢはデータバス、ａ。

ｂ、ｃ・・・・・・はメモリセル、ＳＡＯ，ＳＡ１．・
・・・・・ＳＡ５１１はセンスアンプ、ＢＲＯ，ＢＲＩ
、・・・・・・ＢＨ３１１はビット線リセット回路であ
る。

メモリセルａ、ｂ、・・・・・・はそれぞれ第７図（ａ
ｌのようにトランスファーゲート用のＭＯＳ）ランジス
タＱ＋とキャパシタＣｏからなる、１トランジメタ１キ
ヤパシタ型である。またセンスアンプＳＡＯ〜５Ａ５１
１はそれぞれ同図（ｂ）のようにＭＯＳトランジスタＱ
２．Ｑ３を交叉接続したもので、センスアンプ・イネイ
ブルＳＡＥ信号でアクティブになるとビット線ＢＬ、Ｂ
Ｌ上の微小電位差（選択されたメモリセルによる）を増
幅する、即ち低い方をＶｓｓへ落とす。ビット線リセッ
ト回路ＢＲＯ〜ＢＲ５１１はそれぞれ同図（Ｃ）のよう
にトランジスタＱ４〜Ｑ６を備え、ビット線リセット信
号φＢＲが入力するとＱ４〜Ｑ６がオンになってビット
線ＢＬ、Ｂτを短絡しかつ共に電源電圧Ｖｃｃへ接続す
る（トランジスタＱ７．Ｑｌｌについては後述する）。

第６図は第５図のセルｂから同じコラムの但しワード線
はＷＬＩからＷＬＯへ１つ上ったセルａにデータ転送す
る場合の動作波形図である。１回のデータ転送は読出し
サイクルと書込みサイクルから成り、読出しサイクルで
はワード線ＷＬＩを選択してセルｂのデータ（Ｏとする
）を読出し、この結果ビット線ＢＬＯ，ＢＬＯに微小電
位差がついたらこれをセンスアンプＳＡＯで増幅し、更
にコラム選択信号ＣＬＯをＨにしてデータバスＤＢ、Ｄ
Ｂ上に増幅後のビット線データを出力し、これを図示せ
ぬレジスタに蓄え、その後ワード線ＷＬＩおよびコラム
選択信号ＣＬＯを共にＬ（ロー）にしてからリセット回
路ＢＲＯでビット線ＢＬ、ＢＬの電位を共にＶｃｃにプ
リチャージする。

以上で読出しサイクルが終了する。尚セルデータの１，
０は外部データと比べると、該セルがＢＬｉ側にあるか
１τ了側にあるか（ｉは０．　１．　２゜・・・・・・
のいずれか）によりそのま＼であり又は反転する。例え
ば外部データｌはＢＬＯをｌ５ＢＬＯをＯとするから、
セルがＢＬＯ側にあれば１がｌＬＯ側にあればＯが書き
込まれる。読出すときは１のセルがＢＬＯ側にあれば該
ＢＬＯを１、ＢＬτを０にし、０のセルがＢＬＯ側にあ
れば該肛■を０、ＢＬＯを１にするから、外部からはい
ずれもデータ１として把握される。つまりセル位置によ
り反転して書き込まれても、読出すときまた反転するの
で元に戻る。

次の書込みサイクルはセルａのデータ（１とする）を、
前記セルｂから読出してレジスタに蓄えであるデータ０
で書直すものである。このためにワード線ＷＬＯを選択
すると、先ずはセルａのデータ１が読出されてＷτＯ＝
Ｈ，Ｂτ０＝Ｌになり、次いでコラム選択信号ＣＬＯが
Ｈになり、前回の読出しサイクルでレジスタに蓄えられ
ていたデータ０がデータバスに与えられるとＤＢ−Ｌ。

ＤＢ＝Ｈになり、これによりビット線レベルはＢＬＯ＝
Ｌ、Ｂτ０＝Ｈに反転する。どれでセルａに対するデー
タＯの書込みが行われ、その後コラム選択信号ＣＬＯを
Ｌにして書込みサイクルを終了する。

〔発明が解決しようとする問題点〕

上述のように従来のデータ転送は各メモリセル（各１ビ
ツト）につき２サイクルを費やすため、例えばｌワード
線に５１２個のセルが接続されている場合（２５６ＫＲ
ＡＭ）　、１ワード線のスクロールには２サイクルＸ５
１２＝１０２４サイクル必要になり、１画面は５１２ワ
ード線とすると画面全体のスクロールには上記の５１２
倍必要になり、高温化が図れない。本発明はこの点を改
善し、ワード線単位の一斉読取り、−斉書込みを行なっ
て該読取り書込み２サイクルでワード線単位のメモリセ
ル間データ転送を実施可能にして、高速化を図ろう、と
するものである。

ｃ問題点を解決するための手段〕 本発明は、複数のワード線と複数のビット線の交叉部に
メモリセルを接続した半導体メモリにおいて、トランス
ファーモードを設けて該トランスファーモードでは、任
意のワード線を選択して該ワード線の全セルの情報を各
ビット線上に読出した状態で、他のワード線を次に選択
し、該他のワード線の全セルに各ピント線上のデータを
書込むようにしてなることを特徴とするものである。

Ｃ作用〕 時間をずらして２本のワード線を選択し、先に選択した
ワード線上のセル情報でビット線上のデータを確定し、
ここではビット線リセットを行わずに次のワード・線を
選択すると、次のワード線に接続されたセルにはビット
線上のデータがワード線単位で同時に書込まれる。この
ときデータ移動に要する時間は１ワード線に接続さたセ
ル数によらず２メモリサイクル以下で済むので、画像処
理メモリにおけるワード線単位のスクロール処理等が著
しく高速化される。以下、図示の実施例を参照しながら
これを詳細に説明する。

〔実施例〕

第１図は本発明の一実施例で、第５図の構成にトランス
ファー・イネイブル信号発生回路ＧＥＮを追加したもの
である。この回路ＧＥＮは外部からのトランスファー信
号ＴＲがＬになるとき（Ｈ。

Ｌは適宜逆にしてもよい。以下同じ）つまりワード線単
位のデータ移動指示がなされたときにトランスファー・
イネイブル信号ＴＥをＨにしてビット線リセット回路Ｂ
ＲＯ〜ＢＲ５１１の動作を禁止する。例えば第７図（Ｃ
１のトランジスタＱ？、ＱＢをカントオフするか、信号
φＢＨの発生回路（図示せず）へ信号ＴＥを送ってＴＥ
＝Ｈの期間は信号φＢＨの発生を禁止する。また同期間
はコラムデコーダＣＤを非動作状態にしてどのコラムも
選択されないようにする第３図は動作波形図である。

本回路は１ワード線に接続されるセル数によらず、２サ
イクルでワード線単位のデータ転送を可能とするもので
ある。つまり、第３図に示すようにトランスファー・イ
ネイブル信号ＴＥをＨにしてトランスファーモードの読
出しサイクルが開始されると、先ず転送すべきデータを
保持したセルのワード線（ＷＬＩとする）が選択され、
セルｂ。

ｄ、・・・・・・の情報に応じてビット線対に微小電位
差が生ずる。第３図はセルｂを例としてビット線対ＢＬ
Ｏ，ＢＬＯだけを示しているが、ビット線対ＢＬＩ、Ｂ
ＬＩ・・・・・・についてもセルｄ・・・・・・の情報
に応じて微小電位差が生ずる。センスアンプＳＡＯ〜Ｓ
Ａ５１１はこの微小電位差が増幅してビット線対に明瞭
な電位差をつける。このようにしてワード線ＷＬＩに接
続された全セルのデータがビット線上に読出されたらワ
ード線ＷＬＩをＬにして読出しサイクルを終了する。但
し、この読出しサイクルの終了時点ではセンスアンプＳ
ＡＯ〜５Ａ５１１を不活性にせず、第７図山）のセンス
アンプ・イネイブルＳＡＥを出し続けてお（、これも信
号ＴＥ＝Ｈを用いることで制御できる。続く書込みサイ
クルでは転送先のワード線（ＷＬＯとする）を選択する
だけでビット線上のデータが全コラムで同時に書込まれ
る。第３図の例はビット線対ＢＬＯ，ＢＬＯによって保
持されたセルｂのデータがセルａに書込まれることを示
しているが、他のビット線対についても同様である。こ
の書込みが完了したらワード線ＷＬＯをＬにし、次いで
トランスファー・イネイブル信号ＴＥをＬにし、ここで
初めてビット線リセット回路ＢＲＯ〜ＢＲ５１１を動作
させてビット線対をリセット即ちＶｃｃヘプリチャージ
し、書込みサイクルを完了する。

上述のように読出しサイクルではビット線すセット回１
ｉＢＲＯ−ＢＲ５１１によるプリチャージは行わず、ま
たコラムデコーダＣＤによるコラム選択も行わない。こ
の点が第５図との相違点であり、この結果第５図では１
０２４サイクル要していたワード線単位のデータ転送が
僅が２サイクルだけで完了する。また信号ＴＥでコラム
デコーダＣＤを不活性にすれば消費電力も節減できる。

第２図は本発明の他の実施例で、第１１！Ｉの構成に更
にトランスファーワード線駆動回路ＤＶを追加して、２
本のワード線を時間差をつけて多重選択するようにした
ものである。つまり、ワード線ＷＬＩからワード線ＷＬ
Ｏにデータ転送するとして、第４図のように先ずワード
線ＷＬＩを選択したら、ビット線ＢＬＯ，ＢＬＯに増幅
後の電位差が生じた段階でもワード線ＷＬＩをリセット
せず、駆動回路ＤＶで転送先のワード線ＷＬＯも重ねて
選択してしまう。そしてワード線ＷＬＯを非選択にして
書込みを完了するときにワード線ＷＬＩも非選択にする
。このようにワード線を２Ｍ選択しても格別支障はなく
、これにより読出し、書込みプリチャージという３動作
を含むワード線単位の転送時間は（１＋α）サイクルに
短縮される（α〈１）。第１図、第３図では読出し後の
ビット線リセットは行なわないもののこの期間は存在し
、いわば遊び時間が入る。第２図、第４図はこの遊び時
間をなくして一層の高速化を図るものである。

なお第２図でも信号ＴＥによってコラムデコーダＣＤの
動作禁止、途中のビット線リセットの禁止、センスアン
プの継続動作が行われる点は第１図の例と変らない。

上記ではワード線ＷＬＩの次にＷＬＯを選択したがこれ
は上方スクロールを想定したからで、下方スクロールな
らこの逆即ちＷＬ５１０を選択しその次にＷＬ５１１を
選択し、ＷＬ５０９を選択しその次にｗｔ、５１０を選
択し・・・・・・の順になる。

上方スクロールなら最下行がまた下方スクロールなら最
上方が空くことになるが、こ−へは新（外部）データを
書込むのが普通である。外部データの高速書込みにはシ
フトレジスタを利用する方法があるが、それを利用する
とよい。ワード線単位のデータ転送は隣接ワード線に限
るものではなく、例えばＷＬ５を選択して当該メモリセ
ル群を読み出し、次にＷＬＯを選択して該セル群のデー
タをＷＬＯのセル群へ一斉書込みすることも出来、か＼
る飛び越し型のデータ転送も可能である０文字などは複
数行（水平走査線又はワード線）で１文字行になるので
、スクロールにはこのような飛び越し型のデータ転送が
有効である。

〔発明の効果〕

以上述べたように本発明によれば、半導体メモリ内にお
けるワード線単位のデータ移動の時間が著しく短縮され
るので、例えば画像処理メモリのスクロール操作などが
極めて高速化される利点がある。

【図面の簡単な説明】

第１図および第２図は本発明の異なる実施例を示すブロ
ック図、第３図および第４図はそれらの動作波形図、第
５図は従来の半導体メモリの一例を示すブロック図、第
６図はその動作波形図、第７図は各部の詳細回路図であ
る。 図中、ＷＤはワードデコーダ、ＷＬＯ，ＷＬＩ。 ・・・・・・はワード線、ＣＤはコラムデコーダ、ＢＬ
Ｏ。 ＢＬＯ，・・・・・・はビット線、ＤＢ、ＤＢはデータ
バス、ＳＡＧ、ＳＡ１．−・・・・・はセンスアンプ、
ＢＲＯ，ＢＲｌ、・・・・・・はビット線リセット回路
、ＧＥＮはトランスファー・イネイブル信号発生回路、
ＤＶはトランスファーワード線駆動回路である。

Claims (1)

【特許請求の範囲】
1. 　複数のワード線と複数のビット線の交叉部にメモリセ
   ルを接続した半導体メモリにおいて、トランスファーモ
   ードを設けて該トランスファーモードでは、任意のワー
   ド線を選択して該ワード線の全セルの情報を各ビット線
   上に読出した状態で、他のワード線を次に選択し、該他
   のワード線の全セルに各ビット線上のデータを書込むよ
   うにしてなることを特徴とする半導体メモリ。