JPH02116089A - 読出し回路 - Google Patents
読出し回路Info
- Publication number
- JPH02116089A JPH02116089A JP63270014A JP27001488A JPH02116089A JP H02116089 A JPH02116089 A JP H02116089A JP 63270014 A JP63270014 A JP 63270014A JP 27001488 A JP27001488 A JP 27001488A JP H02116089 A JPH02116089 A JP H02116089A
- Authority
- JP
- Japan
- Prior art keywords
- sense amplifier
- circuit
- data
- input terminal
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000001360 synchronised effect Effects 0.000 claims abstract description 9
- 230000003068 static effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 12
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は同期式スタティック型ＲＡＭ（以下、ＳＲＡＭ
と称す）の読出し回路に関する。
と称す）の読出し回路に関する。
［従来の技術］
第４図に従来の同期式ＳＲＡＭの一例の要部を示す。第
４図では１列のメモリセルＣ１〜Ｃｎのみ示しているが
、メモリセルは通常複数列配置される。メモリセルは代
表的にメモリセルＣ１で示すように、インバータ１７と
１８のたすき掛は接続により構成され、２個のインバー
タの入出力端子の接続節点は、ＮチャンネルＭＯ９）ラ
ンジスタ（以下、ＮＭＯＳと称す）Ｑ２１．Ｑ２２によ
りそれぞれビット線ＢＬ、ｆＩ−に接続される。ＮＭＯ
Ｓ Ｑ２１．Ｑ２２のゲートはワード線ＷＬ１に接続
され、ＷＬＩによりメモリセルＣ１の情報の出し入れが
制御される。
４図では１列のメモリセルＣ１〜Ｃｎのみ示しているが
、メモリセルは通常複数列配置される。メモリセルは代
表的にメモリセルＣ１で示すように、インバータ１７と
１８のたすき掛は接続により構成され、２個のインバー
タの入出力端子の接続節点は、ＮチャンネルＭＯ９）ラ
ンジスタ（以下、ＮＭＯＳと称す）Ｑ２１．Ｑ２２によ
りそれぞれビット線ＢＬ、ｆＩ−に接続される。ＮＭＯ
Ｓ Ｑ２１．Ｑ２２のゲートはワード線ＷＬ１に接続
され、ＷＬＩによりメモリセルＣ１の情報の出し入れが
制御される。
ビット線ＢＬ、丁丁の一方はＮＭＯＳ Ｑ１８〜Ｑ２
０から構成されるプリチャージ回路に接続され、他方に
はデータ書込み回路及び読出し回路が接続されている。
０から構成されるプリチャージ回路に接続され、他方に
はデータ書込み回路及び読出し回路が接続されている。
第５図は従来の読出し回路の回路図であり、第６図はそ
の動作タイミング図である。
の動作タイミング図である。
第４図、第５図のＳＲＡＭにおいて、データの読み出し
は次のように行われる。アドレスが非確定の時、プリチ
ャージ信号ＰＣは高レベルであり、ＮＭＯ５Ｑ１８〜Ｑ
２０は導通状態となり、ビット線ＢＬ、Ｕ丁−は同電位
かつ電源電圧ＶＤＤからＮＭＯＳのしきい値電圧だけ低
い電圧（以下、ＶＤＤ−ＶＴＮと称す）にプリチャージ
される。
は次のように行われる。アドレスが非確定の時、プリチ
ャージ信号ＰＣは高レベルであり、ＮＭＯ５Ｑ１８〜Ｑ
２０は導通状態となり、ビット線ＢＬ、Ｕ丁−は同電位
かつ電源電圧ＶＤＤからＮＭＯＳのしきい値電圧だけ低
い電圧（以下、ＶＤＤ−ＶＴＮと称す）にプリチャージ
される。
アドレスが確定し、ワード線ＷＬＩが選択されると、プ
リチャージ信号ＰＣは低レベルになり、ＮＭＯ５Ｑ１８
〜Ｑ２２は非導通状態になる。
リチャージ信号ＰＣは低レベルになり、ＮＭＯ５Ｑ１８
〜Ｑ２２は非導通状態になる。
同時にワード線ＷＬＩが高レベルになりＮＭＯ５Ｑ２１
．Ｑ２２が導通状態となり、メモリセルＣ１の内容に応
じてビット線ＢＬ、ｉｆｆの一方が低レベルに変化し始
める。このビット線ＢＬ、ＦＩＴの電位変化をＢＬ、ｆ
Ｌ−の他方に接続されたセンスアンプ３”により検知し
て、バッファ１９を通してデータの出力を行う。
．Ｑ２２が導通状態となり、メモリセルＣ１の内容に応
じてビット線ＢＬ、ｉｆｆの一方が低レベルに変化し始
める。このビット線ＢＬ、ＦＩＴの電位変化をＢＬ、ｆ
Ｌ−の他方に接続されたセンスアンプ３”により検知し
て、バッファ１９を通してデータの出力を行う。
この場合、第５図に示す従来の読出し回路ではビット線
ＢＬ、ｆＩＴの電位差をセンスアンプ３”により増幅し
て、バッファ１９を経て読出しデータＤＯとして出力す
るまでビット線を読出し状態にしておく必要がある。つ
まり第５図に示す従来の読出し回路を用いた場合、ビッ
ト線ＢＬ、１ｌｆｆの電位が確定した後も、センスアン
プ３”とバッファ１９の遅延時間はプリチャージを行う
ことができない。
ＢＬ、ｆＩＴの電位差をセンスアンプ３”により増幅し
て、バッファ１９を経て読出しデータＤＯとして出力す
るまでビット線を読出し状態にしておく必要がある。つ
まり第５図に示す従来の読出し回路を用いた場合、ビッ
ト線ＢＬ、１ｌｆｆの電位が確定した後も、センスアン
プ３”とバッファ１９の遅延時間はプリチャージを行う
ことができない。
［発明が解決しようとする問題点コ
上述した従来の読出し回路はビット線電位が確定した後
も、読出しデータＤＯが確定するまでの間プリチャージ
動作を行うことができないので、同期クロックのサイク
ル時間を短くすることができないという欠点がある。
も、読出しデータＤＯが確定するまでの間プリチャージ
動作を行うことができないので、同期クロックのサイク
ル時間を短くすることができないという欠点がある。
［発明の従来技術に対する相違点］
上述した従来の読出し回路に対し、本発明はビット線と
センスアンプとの間にスイッチ回路とクリア回路を、セ
ンスアンプの出力を入力とするラッチ回路をもつという
相違点を有する。
センスアンプとの間にスイッチ回路とクリア回路を、セ
ンスアンプの出力を入力とするラッチ回路をもつという
相違点を有する。
［問題点を解決するための手段］
本発明の要旨はクロック信号に同期してメモリセルのデ
ータの読出し及び書込み動作を行うとともに、前記クロ
ック周期毎にビット線のプリチャージを４行う同期式ス
タティック型ランダムアクセスメモリの読出し回路であ
って、データの論理値の判定を行うセンスアンプと、前
記ビット線と前記センスアンプとの間に介在するスイッ
チ回路と、前記センスアンプの入力端子上のデータを消
去するクリア回路と、前記センスアンプの制御信号に同
期してデータを保持するラッチ回路とからなり、前記セ
ンスアンプの出力を前記ラッチ回路の入力端子に与え、
前記ラッチ回路の出力をデータ出力とすることである。
ータの読出し及び書込み動作を行うとともに、前記クロ
ック周期毎にビット線のプリチャージを４行う同期式ス
タティック型ランダムアクセスメモリの読出し回路であ
って、データの論理値の判定を行うセンスアンプと、前
記ビット線と前記センスアンプとの間に介在するスイッ
チ回路と、前記センスアンプの入力端子上のデータを消
去するクリア回路と、前記センスアンプの制御信号に同
期してデータを保持するラッチ回路とからなり、前記セ
ンスアンプの出力を前記ラッチ回路の入力端子に与え、
前記ラッチ回路の出力をデータ出力とすることである。
［実施例コ
次に、本発明について図面を参照して説明する。
第１図は本発明の第１実施例を示す回路図である。ビッ
ト線ＢＬ、丁ｒはスイッチ回路１によりセンスアンプ３
に接続し、センスアンプ３０入力端子にはクリア回路２
が接続し、センスアンプ３の出力はセンスアンプ３の制
御信号ＲＥをクロック入力とするラッチ回路４を経て読
出しデータＤＯに出力する。ここでスイッチ回路１はス
イッチ信号ＳＷをゲート入力とするＮＭＯＳ Ｑｌ、
Ｑ２で構成され、クリア回路は一方の端子を電源端子Ｖ
ＤＤに接続されたクリアＣＬをゲート入力とするＮＭＯ
３Ｑ３．Ｑ４で構成されている。またセンスアンプは読
出し制御信号ＲＥをゲート入力とするＮＭＯ５Ｑ９とゲ
ートを入力端子としたＮＭＯ３Ｑ７．Ｑ８と負荷用のＰ
チャンネルＭＯ３）ランジスタ（以下、ＰＭＯＳと称す
）Ｑ５、Ｑ６から構成される差動増幅器である。
ト線ＢＬ、丁ｒはスイッチ回路１によりセンスアンプ３
に接続し、センスアンプ３０入力端子にはクリア回路２
が接続し、センスアンプ３の出力はセンスアンプ３の制
御信号ＲＥをクロック入力とするラッチ回路４を経て読
出しデータＤＯに出力する。ここでスイッチ回路１はス
イッチ信号ＳＷをゲート入力とするＮＭＯＳ Ｑｌ、
Ｑ２で構成され、クリア回路は一方の端子を電源端子Ｖ
ＤＤに接続されたクリアＣＬをゲート入力とするＮＭＯ
３Ｑ３．Ｑ４で構成されている。またセンスアンプは読
出し制御信号ＲＥをゲート入力とするＮＭＯ５Ｑ９とゲ
ートを入力端子としたＮＭＯ３Ｑ７．Ｑ８と負荷用のＰ
チャンネルＭＯ３）ランジスタ（以下、ＰＭＯＳと称す
）Ｑ５、Ｑ６から構成される差動増幅器である。
第１図と第４図において読出しは次のように行われる（
第２図参照）。アドレスが非確定の時プリチャージ信号
ＰＣは高レベルであり、ＮＭＯＳＱｌ８〜Ｑ２２により
ヒツト線ＢＬ、丁ｒはＶＤＤ−ＶＴＮにプリチャージさ
れる。同時にクリアＣＬが高レベルとなり、クリア回路
２のＮＭＯＳＱ３．Ｑ４は導通状態となってセンスアン
プ３０入力端子をＶＤＤ−ＶＴＮにする。
第２図参照）。アドレスが非確定の時プリチャージ信号
ＰＣは高レベルであり、ＮＭＯＳＱｌ８〜Ｑ２２により
ヒツト線ＢＬ、丁ｒはＶＤＤ−ＶＴＮにプリチャージさ
れる。同時にクリアＣＬが高レベルとなり、クリア回路
２のＮＭＯＳＱ３．Ｑ４は導通状態となってセンスアン
プ３０入力端子をＶＤＤ−ＶＴＮにする。
アドレスが確定し、ワード線ＷＬＩが選択されると、プ
リチャージ信号ＰＣ、クリアＣＬは低レベルになり、Ｎ
ＭＯＳ Ｑ１８〜Ｑ２２およびＮＭＯ９Ｑ３．Ｑ４は
非導通状態になる。同時にワード線ＷＬＩ、スイッチ信
号ＳＷが高レベルになりＮＭＯＳ Ｃ２１，Ｃ２２お
よびＱｌ、 Ｑ２が導通状態となり、メモリセルＣ１
の内容に応じてビット線ＢＬ、’ｌ１ｌｌＮの一方が低
レベルに変化し始める。またセンスアンプの入力端子も
一方が低レベルに変化し始める。次にビット線ＢＬ、′
Ｆｆ′Ｔ：およびセンスアンプ３の入力端子の電位が確
定した後、ワード線ＷＬＩ、スイッチ信号ＳＷが低レベ
ルになりＮＭＯＳ Ｃ２１，Ｃ２２およびＱｌ。
リチャージ信号ＰＣ、クリアＣＬは低レベルになり、Ｎ
ＭＯＳ Ｑ１８〜Ｑ２２およびＮＭＯ９Ｑ３．Ｑ４は
非導通状態になる。同時にワード線ＷＬＩ、スイッチ信
号ＳＷが高レベルになりＮＭＯＳ Ｃ２１，Ｃ２２お
よびＱｌ、 Ｑ２が導通状態となり、メモリセルＣ１
の内容に応じてビット線ＢＬ、’ｌ１ｌｌＮの一方が低
レベルに変化し始める。またセンスアンプの入力端子も
一方が低レベルに変化し始める。次にビット線ＢＬ、′
Ｆｆ′Ｔ：およびセンスアンプ３の入力端子の電位が確
定した後、ワード線ＷＬＩ、スイッチ信号ＳＷが低レベ
ルになりＮＭＯＳ Ｃ２１，Ｃ２２およびＱｌ。
Ｑ２は非導通状態となる。同時にプリチャージ信号ＰＣ
が高レベルになりビット線ＢＬ、［のプリチャージが行
われるが、ＮＭＯ９Ｑｌ、Ｑ２が非導通状態なのでセン
スアンプ３０入力端子電位は変化しない。
が高レベルになりビット線ＢＬ、［のプリチャージが行
われるが、ＮＭＯ９Ｑｌ、Ｑ２が非導通状態なのでセン
スアンプ３０入力端子電位は変化しない。
この時、読出し制御信号ＲＥが高レベルとなって、セン
スアンプ３は能動状態となり、ラッチ４はスルーとなる
。センスアンプ３０入力端子はメモリセルＣ１の内容に
対応した電位差を保っているので、センスアンプ３によ
り情報は読出され、ラッチ４を経て読出しデータＤｏと
して出力される。読出しデータＤｏが出力された後、読
出し制御信号ＲＥは低レベルとなり、ラッチ４は保持状
態になる。同時にクリアＣＬが高レベルとなり、センス
アンプ３０入力端子からメモリセルＣ１の情報を消去す
る。
スアンプ３は能動状態となり、ラッチ４はスルーとなる
。センスアンプ３０入力端子はメモリセルＣ１の内容に
対応した電位差を保っているので、センスアンプ３によ
り情報は読出され、ラッチ４を経て読出しデータＤｏと
して出力される。読出しデータＤｏが出力された後、読
出し制御信号ＲＥは低レベルとなり、ラッチ４は保持状
態になる。同時にクリアＣＬが高レベルとなり、センス
アンプ３０入力端子からメモリセルＣ１の情報を消去す
る。
第３図は本発明の第２実施例の回路図である。
クリア回路２′は一方の端子を電源端子ＶＤＤに接続さ
れたクリアＣＬをゲート入力とするＰＭＯ９ＱＩＯ，Ｑ
ｌｌで構成され、センスアンプ３２はＰＭＯ９Ｑ１２〜
Ｑ１４．ＮＭＯＳ Ｑ１５〜Ｑ１７およびインバータ
１６からなるラッチ型である。この実施例の動作は第２
図のタイミング図でクリアＣＬの極性が反転する他は第
１実施例と同様であるのでその説明は省略する。
れたクリアＣＬをゲート入力とするＰＭＯ９ＱＩＯ，Ｑ
ｌｌで構成され、センスアンプ３２はＰＭＯ９Ｑ１２〜
Ｑ１４．ＮＭＯＳ Ｑ１５〜Ｑ１７およびインバータ
１６からなるラッチ型である。この実施例の動作は第２
図のタイミング図でクリアＣＬの極性が反転する他は第
１実施例と同様であるのでその説明は省略する。
［発明の効果］
以上説明したように本発明はビット線プリチャージ期間
中にセンスアンプによる情報の読み出しと、データ出力
動作を行うので、同期クロックのサイクルタイムを短縮
することができるという効果がある。
中にセンスアンプによる情報の読み出しと、データ出力
動作を行うので、同期クロックのサイクルタイムを短縮
することができるという効果がある。
第１図は本発明の第１実施例の回路図、第２図は第１図
の回路の動作タイミング図、第３図は本発明の第２実施
例の回路図、第４図は従来の同期式ＳＲＡＭの一例の要
部を示す回路図、第５図は従来の読み出し回路の一例を
示す回路図、第６図は第５図の回路の動作タイミング図
である。 ＢＬ、 丁ｒ・・・・・・・・ビット線、ＣＬ Ｋ・
・争 ＣＩ、Ｃ２゜ ＣＬ ・ ・ ・ ・ ＤＯ・ ・ ・ 拳 ＧＮＤ ・ ・ ・ ＰＣ・ ・ ・ ・ ・クロック、 ・メモリセル、 ・クリア、 ・読出しデータ、 ・接地端子、 ・プリチャージ信号、 Ｑ１〜Ｑ４．Ｑ７〜Ｑ９゜ Ｑ１５〜Ｑ２２゜ Ｑ２８〜Ｑ２８・・・・・・ＮチャンネルＭＯＳトラン
ジスタ、 Ｑ５． Ｑ６． ＱＩＯ〜Ｑ１４゜Ｑ２３〜Ｑ２５
・・・・・・ＰチャンネルＭＯＳトランジスタ、 ＲＥ・・・・・・・・・・読み出し制御信号、ＳＷ・・
・・・・・・・・スイッチ信号、ＶＤＤ・・・・・・・
・・電源端子、 ＷＬｌ、ＷＢ２．ＷＬｎ・・・ 争ワード線、１・・・
・・・・・・・・スイッチ回路、２，２′ ・・・・
・・・クリア回路、３．３’３”・・・・センスアンプ
、 ４・・・・・・・・・・ラッチ回路、 １０．１４・・・・・・トランスファーゲート、１１〜
１３．１５〜１８・・・・インバータ、１９φ ・ 働
・ ψ 赤 ・ ・ 争 φ ・バッファ。
の回路の動作タイミング図、第３図は本発明の第２実施
例の回路図、第４図は従来の同期式ＳＲＡＭの一例の要
部を示す回路図、第５図は従来の読み出し回路の一例を
示す回路図、第６図は第５図の回路の動作タイミング図
である。 ＢＬ、 丁ｒ・・・・・・・・ビット線、ＣＬ Ｋ・
・争 ＣＩ、Ｃ２゜ ＣＬ ・ ・ ・ ・ ＤＯ・ ・ ・ 拳 ＧＮＤ ・ ・ ・ ＰＣ・ ・ ・ ・ ・クロック、 ・メモリセル、 ・クリア、 ・読出しデータ、 ・接地端子、 ・プリチャージ信号、 Ｑ１〜Ｑ４．Ｑ７〜Ｑ９゜ Ｑ１５〜Ｑ２２゜ Ｑ２８〜Ｑ２８・・・・・・ＮチャンネルＭＯＳトラン
ジスタ、 Ｑ５． Ｑ６． ＱＩＯ〜Ｑ１４゜Ｑ２３〜Ｑ２５
・・・・・・ＰチャンネルＭＯＳトランジスタ、 ＲＥ・・・・・・・・・・読み出し制御信号、ＳＷ・・
・・・・・・・・スイッチ信号、ＶＤＤ・・・・・・・
・・電源端子、 ＷＬｌ、ＷＢ２．ＷＬｎ・・・ 争ワード線、１・・・
・・・・・・・・スイッチ回路、２，２′ ・・・・
・・・クリア回路、３．３’３”・・・・センスアンプ
、 ４・・・・・・・・・・ラッチ回路、 １０．１４・・・・・・トランスファーゲート、１１〜
１３．１５〜１８・・・・インバータ、１９φ ・ 働
・ ψ 赤 ・ ・ 争 φ ・バッファ。
Claims (1)
- クロック信号に同期してメモリセルのデータの読出し及
び書込み動作を行うとともに、前記クロック周期毎にビ
ット線のプリチャージを行う同期式スタティック型ラン
ダムアクセスメモリの読出し回路であって、データの論
理値の判定を行うセンスアンプと、前記ビット線と前記
センスアンプとの間に介在するスイッチ回路と、前記セ
ンスアンプの入力端子上のデータを消去するクリア回路
と、前記センスアンプの制御信号に同期してデータを保
持するラッチ回路とからなり、前記センスアンプの出力
を前記ラッチ回路の入力端子に与え、前記ラッチ回路の
出力をデータ出力とすることを特徴とするスタティック
型ランダムアクセスメモリの読出し回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63270014A JP2969630B2 (ja) | 1988-10-25 | 1988-10-25 | 読出し回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63270014A JP2969630B2 (ja) | 1988-10-25 | 1988-10-25 | 読出し回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02116089A true JPH02116089A (ja) | 1990-04-27 |
| JP2969630B2 JP2969630B2 (ja) | 1999-11-02 |
Family
ID=17480346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63270014A Expired - Fee Related JP2969630B2 (ja) | 1988-10-25 | 1988-10-25 | 読出し回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2969630B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04229490A (ja) * | 1990-07-31 | 1992-08-18 | Internatl Business Mach Corp <Ibm> | データ出力ドライバのデータ有効時間を延長する回路 |
| EP0518695A3 (ja) * | 1991-06-12 | 1995-02-01 | Texas Instruments Inc | |
| US5748541A (en) * | 1996-05-16 | 1998-05-05 | Mitsubishi Denki Kabushiki Kaisha | Latch circuit operating in synchronization with clock signals |
| KR100256938B1 (ko) * | 1995-10-13 | 2000-05-15 | 가네꼬 히사시 | 반도체 메모리 디바이스 및 이 반도체 메모리 디바이스에서 동등화 동작시 오동작 방지 방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6132296A (ja) * | 1984-07-23 | 1986-02-14 | Oki Electric Ind Co Ltd | 半導体メモリ装置 |
| JPS62298088A (ja) * | 1986-06-17 | 1987-12-25 | Mitsubishi Electric Corp | メモリ回路 |
| JPS63211190A (ja) * | 1987-02-26 | 1988-09-02 | Nec Corp | メモリ回路用内部クロツク信号発生器 |
-
1988
- 1988-10-25 JP JP63270014A patent/JP2969630B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6132296A (ja) * | 1984-07-23 | 1986-02-14 | Oki Electric Ind Co Ltd | 半導体メモリ装置 |
| JPS62298088A (ja) * | 1986-06-17 | 1987-12-25 | Mitsubishi Electric Corp | メモリ回路 |
| JPS63211190A (ja) * | 1987-02-26 | 1988-09-02 | Nec Corp | メモリ回路用内部クロツク信号発生器 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04229490A (ja) * | 1990-07-31 | 1992-08-18 | Internatl Business Mach Corp <Ibm> | データ出力ドライバのデータ有効時間を延長する回路 |
| EP0518695A3 (ja) * | 1991-06-12 | 1995-02-01 | Texas Instruments Inc | |
| KR100256938B1 (ko) * | 1995-10-13 | 2000-05-15 | 가네꼬 히사시 | 반도체 메모리 디바이스 및 이 반도체 메모리 디바이스에서 동등화 동작시 오동작 방지 방법 |
| US5748541A (en) * | 1996-05-16 | 1998-05-05 | Mitsubishi Denki Kabushiki Kaisha | Latch circuit operating in synchronization with clock signals |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2969630B2 (ja) | 1999-11-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5717638A (en) | Multi-port memory cells and memory with parallel data initialization | |
| EP0162083B1 (en) | Glitch lockout circuit for memory array | |
| JPH01137491A (ja) | 半導体記憶装置 | |
| JPH029081A (ja) | 半導体記憶装置 | |
| JPH02273396A (ja) | タイミング回路 | |
| JPH05166365A (ja) | ダイナミック型半導体記憶装置 | |
| KR100297717B1 (ko) | 반도체메모리의입출력선프리차아지회로및이를사용하는반도체메모리 | |
| US5227697A (en) | Dynamic type semiconductor memory | |
| KR100460141B1 (ko) | 듀얼 포트 정적 메모리 셀 및 이 셀을 구비한 반도체메모리 장치 | |
| JPS62202397A (ja) | 半導体記憶装置 | |
| US6704238B2 (en) | Semiconductor memory device including data bus pairs respectively dedicated to data writing and data reading | |
| KR100591573B1 (ko) | 반도체 기억 장치 및 그 출력 데이터 갱신 방법 | |
| JP3039793B2 (ja) | 半導体メモリ装置 | |
| US4380055A (en) | Static RAM memory cell | |
| US5515315A (en) | Dynamic random access memory | |
| JPH02116089A (ja) | 読出し回路 | |
| JPH0883491A (ja) | データ読出回路 | |
| US4768168A (en) | Memory circuit having an improved writing scheme | |
| JPS60197997A (ja) | 半導体記憶装置 | |
| JPH03160689A (ja) | 半導体メモリ | |
| JP2000011694A (ja) | センスアンプを利用してテストを行うメモリ素子 | |
| JPS62287498A (ja) | 半導体記憶装置 | |
| JPH0198188A (ja) | 半導体記憶装置 | |
| JPH0373493A (ja) | 半導体記憶装置 | |
| JPS63183687A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |