DE3886938T2 - Reprogrammierbare logische Sicherung für logische Anordnungen, basierend auf einer 6-Elementen-SRAM-Zelle. - Google Patents

Description

• Die vorliegende Erfindung bezieht sich auf logische Anordnungen (LAs) und im besonderen auf eine wiederprogrammierbare logische Sicherung (RLF), die auf einer statischen Speicherzelle für wahlfreien Zugriff (SRAM) mit 6 Bauteilen basiert und die Mittel zur Adressierung von Zellen, Mittel zum Speichern von Biteinstellungen und Verknüpfungsmittel für logische Funktionen an jeder Kreuzungsstelle aus Eingangsleitung/Ausgangsleitung einer logischen Anordnung wirksamerweise kombiniert. Die Zelle kann zusätzlich zu ihrer außerordentlichen Kompaktheit aufgrund der sehr kleinen Anzahl von verwendeten Komponenten einfach und dynamisch durch Software wiederprogrammiert werden, um eine logische Neukonfiguration im System in Echtzeit zu ermöglichen, wo auch immer es vom Anwender gewünscht wird.
• Obwohl die vorliegende Erfindung sich auf jegliche logische Anordnungen aus integrierten Halbleiterschaltungen bezieht, ist sie besonders geeignet, wenn sie auf programmierbare logische Anordnungen (PLAs) angewendet wird, die grundsätzlich zwei grundlegende verbundene logische UND- und ODER-Anordnungen enthalten.
• Zuerst wird kurz ein Überblick über ein PLA gegeben werden. Allgemein gesprochen ist ein PLA eine logische Schaltung, die eine Vielzahl von digitalen Eingangssignalen empfängt und eine Vielzahl von digitalen Ausgangssignalen erzeugt, wobei jedes der Ausgangssignale eine programmierbare Kombination von Produktsummen der Eingangssignale ist.
• Wie in Fig. 1 schematisch gezeigt ist, besteht eine mit 10 bezeichnete typische PLA-Schaltung in der Kombination aus einer logischen Produktanordnung oder UND-Anordnung 11 und einer logischen Summierungsanordnung oder ODER-Anordnung 12. Die erste Anordnung ist für die Erzeugung einer Vielzahl von Termen ausgelegt, die das logische UND der ausgewählten Eingangssignale sind, und die zweite Anordnung ist ausgelegt, um die Ausgangssignale durch wahlweises ODER-Verknüpfen der UND-Terme zu erzeugen.
• In der typischen in Fig. 1 gezeigten PLA-Schaltung empfängt die UND-Anordnung 11 eine Gesamtanzahl von m digitalen Eingangssignalen (Datenbits) X1 bis Xm, die am Bündel 13 der Eingangsleitungen der PLA-Schaltung verfügbar sind, und erzeugt aus den Eingangsignalen eine Gesamtanzahl von n UND-Termen (auch MIN- Terme genannt) Y1 bis Yn an einem Bündel 14 von UND-Termleitungen. Die UND-Termleitungen sind die Ausgangsleitungen der UND- Anordnung. Die n UND-Terme werden wiederum als Eingangssignale der ODER-Anordnung 12 zugeführt, um eine Gesamtanzahl von k ODER-Termen zu erzeugen. In der schematischen Schaltung der Fig. 1 kann zwischen Ausgangsleitungen der UND-Anordnung und Eingangsleitungen der ODER-Anordnung nicht unterschieden werden, um Signale Y1 bis Yn aus der UND-Anordnung zu der ODER-Anordnung zu führen. Ausgangssignale der ODER-Anordnung werden durch wahlweises ODER-Verknüpfen der n UND-Terme erhalten. Diese Ausgangssignale P1 bis Pk der ODER-Anordnung sind am Bündel 15 der Ausgangsleitungen der ODER-Anordnung verfügbar.
• Jeder UND-Term ist die UND-Kombination von Daten, invertierten oder irrelevanten Daten (irrelevant wird dadurch gebildet, daß Daten oder invertierte Daten für einen gegebenen UND-Eingangsterm nicht beachtet werden).
• Aus dem PLA können somit logische Ausgangssignale erhalten werden, die vorbestimmte logische Bedingungen erfüllen. In diesem Fall können die logischen Bedingungen durch die Verdrahtung der internen Schaltungsverbindungen jeder der UND- und ODER-Anordnungen im voraus wie benötigt eingestellt werden. Mit anderen Worten, sie können programmiert werden.
• In der Ausführung von modernen computergestützten Systemen kann ein PLA auch so verstanden werden, daß es ASSOZIATIVE Fähigkeiten anbietet. Es wird wiederum auf Fig. 1 Bezug genommen. Ein Eingangswort (X1 bis Xm) wird parallel mit den in der UND-Anordnung 11 gespeicherten Worten verglichen.
• Man sagt, daß eine GLEICHHEIT aufgetreten ist, wenn das Eingangswort einem der in der UND-Anordnung gespeicherten Worten identisch ist, und die entsprechende UND-Termleitung, die nun als "Gleichheitsleitung" bezeichnet wird, wird aktiviert.
• Die Aktivierung der Gleichheitsleitung ermöglicht, daß das an der entsprechenden Leitung in der ODER-Anordnung gespeicherte Wort an den Ausgangs leitungen der ODER-Anordnung als das Ausgangswort (P1 bis Pk) erscheint. Wenn keine Gleichheit in der UND-Anordnung auftritt, ist der Ausgang Null. Um logische Funktionen tatsächlich auszuführen, muß eine "irrelevant"-Fähigkeit in die UND-Anordnung eingefügt werden. Dies bedeutet, daß die in der UND-Anordnung gespeicherten Worte aus Einsen, Nullen oder irrelevanten Bits bestehen können. Der Vergleich wird ohne Beachtung der Bits, in denen ein "irrelevant" gespeichert worden ist, ausgeführt. Vorausgesetzt, daß Eingangssignale X1 und X2 mit dem Inhalt L1 und L2 entsprechender Zwischenspeicherelemente 20A und 20B verglichen werden, sollten die folgenden Daten in einer gegebenen UND-Termleitung gemäß dem Wert von A1 für den entsprechenden UND-Term gespeichert werden:
• A1 = 1 L1 = 1 L2 = 0
• A1 = 0 L1 = 0 L2 = 1
• A1 = "irrelevant" L1 = 1 L2 = 1
• Ein gegebenes gespeichertes Wort kann somit mit jedem Teil des Eingangswortes verglichen werden. Dadurch daß der irrelevant-Zustand hinzugefügt wurde, kann mehr als ein Wort in der UND-Anordnung dem Eingangswort (oder einem Teil davon) gleich sein, so daß mehr als eine Leitung aktiviert wird. Man sagt in diesem Fall, daß eine VIELFACHE GLEICHHEIT aufgetreten ist. Die Bedingung für vielfache Gleichheit hat zur Folge, daß mehrere Worte an den Ausgang der ODER-Anordnung gesteuert werden müssen. In diesem Fall besteht das Ausgangswort aus der ODER-Funktion der Worte, die in der ODER-Anordnung ausgewählt wurden.
• Mit dieser Lösung kann somit die PLA-Schaltung 10 als ein Wortgenerator angesehen werden, bei dem der Inhalt des Ausgangswortes (P1 bis Pk) durch den Inhalt des Eingangswortes (X1 bis Xm) gesteuert wird. Dies liefert die Fähigkeit zu kombinatorischer Logik. Das Speichern des Ausgangswortes und die Verwendung eines Teils eines Ausgangsregisters, um einen Teil des Eingangswortes zurück zu koppeln, liefert die Fähigkeit zu sequentieller Logik.
• Tatsächlich wurden viele Jahre lang PLAs typischerweise für die Verwendung in elektronischen Systemen oder Computern entworfen, die dauerhafte nichtflüchtige logische Anordnungen benötigen. Häufig wurden programmierbare Nur-Lese-Speicher (PROM's) in dieser Hinsicht verwendet, um logische Anordnungen physikalisch zu realisieren. Unglücklicherweise können diese PROM's nur einmal programmiert werden (nach der Personalisierung kann keine Änderung im Programm mehr durchgeführt werden). Eine typische physikalische Realisierung logischer Anordnungen bestand darin, an jeder Kreuzungsstelle einer Eingangsleitung und einer Ausgangsleitung (Gleichheitsleitung für die UND-Anordnung) die Kombination einer physikalischen Sicherung und einer Diode für die UND/ODER-Operation zu verwenden. Die Sicherung arbeitet wie ein Schalter. In Abhängigkeit von ihrem Zustand kann man gleichwertig sagen, daß der Schalter geschlossen oder geöffnet ist, in anderen Worten, daß die darin gespeicherte Biteinstellung entweder Null oder Eins ist. Sicherungen sind bekannterweise eine Quelle von Verunreinigung und von möglichen Fehlern in Hinblick auf Zuverlässigkeit. Wenn die Dioden derart geschaltet sind, daß eine ODER-Operation in der UND-Anordnung ausgeführt wird, wird jeder Ausgang in einem Inverter komplementiert, um sicherzustellen, daß das Ausgangssignal der UND-Anordnung an der Gleichheitsleitung tatsächlich ein UND-Term gemäß den Regeln von De Morgan ist:
• Als Folge davon kann optional eine Invertereinrichtung verwendet werden. Sie ist durch das Bezugszeichen 16 in Fig. 1 dargestellt. Auf der anderen Seite müssen die Ausgangssignale P1 bis Pk der ODER-Anordnung in Leseverstärker-/Zwischenspeicherschaltungen gespeichert werden, bevor sie in externen Schaltungen verwendet werden. Die Leseverstärker-/Zwischenspeichereinrichtung für die Ausgänge ist in Fig. 1 mit 17 bezeichnet. Am Ausgang der Einrichtung 17 sind die Ausgangssignale O1 bis Ok am Ausgangsleitungsbündel 15a verfügbar.
• Die in Fig. 1 gezeigte PLA-Schaltung 10 ist von der oben beschriebenen Art, das heißt, mit einem "festen" Inhalt wie in einem Nur-Lese-Speicher (ROS).
• Ein "veränderbarer" Inhalt kann mit EPROM's (löschbare PROM's) oder EEPROM's (elektrisch löschbare PROM's) erhalten werden, aber diese Schaltungen weisen spezifische Unannehmlichkeiten auf, z. B. benötigen sie besondere Stromversorgungen/Spannungshübe, z. B. 15 - 30 Volt und Hilfswerkzeuge. Außerdem sind sie teure Bauelemente.
• Eine andere wichtige Verbesserung, um Lese-/Schreiblogik zu ermöglichen, bestand darin, ein Speicherelement (zum Zwischenspeichern entweder einer Eins oder einer Null) und ein UND-Gatter an jeder Kreuzungsstelle einander zuzuordnen, wie dies in dem an die IBM Corporation erteilten US-Patent 3 593 317 offenbart ist. Wie in diesem Patent ausgeführt ist, ist das Speicherelement ein Zwischenspeicher mit zwei Zuständen, der Teil eines Registers ist. Diese Kombination hat folglich die gleiche Wirkung wie die oben erwähnte Kombination aus Schalter und Diode mit der Ausnahme, daß eine mögliche Wiederkonfigurierung der logischen Bedingungen dann ermöglicht ist, was wiederum die in hohem Maße vom Anwender gewünschte Flexibilität hinzufügt. Dies wird jedoch natürlich auf Kosten von zusätzlichen Schaltungen erreicht.
• Auf der anderen Seite ist es beim Entwurf eines PLAs unerläßlich, logische Funktionen zu bilden, indem eine minimale Siliziumfläche verbraucht wird. Ein übliches Mittel zum Verringern der Anzahl der UND-Termleitungen in der UND-Anordnung des PLAs enthält ein System zur Aufteilung von Eingängen. Zum Beispiel ist ein Verfahren, das einen Decoder mit zwei Eingängen und vier Ausgängen (auch als Produkttermgenerator bezeichnet) zur Aufteilung von Eingängen verwendet, in der oben zitierten US-Patentschrift 3 593 317 beschrieben. Fig. 1 zeigt einen solchen mit 18 bezeichneten Produkttermgenerator. Dem Generator werden Eingangssignale A1 bis Ap durch ein Eingangsleitungsbündel 13a zugeführt. Die decodierten Signale sind Signale X1 bis Xm zur Verwendung als Eingangssignale für die UND-Anordnung 11, wie z. B.:
• wobei der Inhalt eines Zwischenspeichers für jede "irrelevant"-Bedingung "Eins" sein muß.
• Fig. 2 zeigt einen Teil einer mit 11' bezeichneten typischen UND-Anordnung, die in einer Schaltung für eine logische Anordnung die Kombination aus einem Speicherelement (z. B. ein Zwischenspeicher) und einem UND-Gatter verwendet, wobei die oben erwähnte Aufteilungstechnik benutzt ist. Die offenbarte Realisierung ist wie oben erklärt im assoziativen Umfeld angegeben.
• Wie aus Fig. 2 ersichtlich ist, speist ein 6 Bits A1 bis A6 umfassendes digitales Eingangswort W eine Logikschaltung zur Bitaufteilung, die drei 2-Bit-Decoder umfaßt, die in einer Decodereinrichtung 18 gruppiert sind, die den einen aus vier möglichen Zuständen des Zwei-Bit-Eingangs (00, 01, 10, 11) decodiert. Der Decoder 18 kann auch als Produkttermgenerator bestimmt sein. Somit gibt es 4 Produkttermleitungen pro 2 Bits des Wortes W. Diese Produktterm-(Eingangs-)Leitungen sind die Eingangsleitungen der UND-Anordnung, und sie laufen durch die UND-Anordnung in der senkrechten Richtung nach unten, um die gesainte UND-Anordnung ll mit decodierten digitalen Eingangssignalen X1 bis X12 zu versorgen. Die vier ersten mit dem Produkttermgenerator 18 verbundenen Produkttermleitungen bilden ein Leitungsbündel 19. Zum Beispiel führt eine Produkttermleitung 19A das Eingangssignal
• das durch den Produkttermgenerator 18 eingespeist wird. Das Eingangswort W' für die UND-Anordnung umfaßt deshalb 12 Bits (X1 bis X12). Jeder Reihe und jeder Produkttermleitung wie 19A ist die Kombination aus einem Zwischenspeicher und einem UND-Gatter zugeordnet, die mit 20A bzw. 21A bezeichnet sind. In Abhängigkeit vom binären Inhalt des Zwischenspeichers gibt das UND-Gatter die Weiterleitung des Produkttermsignals frei oder nicht. Der detaillierte Weg, durch den die Biteinstellung im Zwischenspeicher sichergestellt wird, wird nicht vertieft, da es für den Fachmann als normales Vorgehen angesehen wird, die Steuerungsdaten einzustellen. Wie in der US-Patentschrift 3 593 317 offenbart ist, ist der Zwischenspeicher Teil eines Schieberegisters. Die mit 22A bezeichnete Kombination spielt die gleiche Rolle wie eine steuerbare elektronische logische Sicherung.
• Für die 4 vom Produkttermgenerator 18 versorgten Produkttermleitungen 19A bis 19D werden die entsprechenden Ausgänge der UND- Gatter 21A bis 21D über ein Leitungsbündel 23 einem ODER-Gatter mit 4 Eingängen 24A zugeführt. Ein ähnlicher Aufbau findet auf die anderen Produkttermleitungen Anwendung, welche die übrigen Eingangsbits verarbeiten, so daß zwei zusätzliche ODER-Gatter 24B und 24C notwendig sind. Die Ausgänge der ODER-Gatter 24A bis 24C werden in ein UND-Gatter 25 mit 3 Eingängen eingespeist. Das UND-Termsignal oder Gleichheitssignal ist am Ausgang des UND- Gatters 25 an einer mit ML1 bezeichneten Gleichheitsleitung verfügbar. Tatsächlich muß für jeweils 6 Eingänge eine drei ODER- Gatter mit 4 Eingängen und ein UND-Gatter mit 3 Eingängen umfassende Logikeinrichtung 26 realisiert werden. Die Verwendung dieser UND- und ODER-Gatter mit einer begrenzten Anzahl von Eingängen wird aufgrund von durch die Technologie bedingten Beschränkungen notwendig gemacht.
• Ohne diese materiellen Beschränkungen kann das UND-Gatter 25 auf eine der Anzahl der ODER-Schaltungen 24A, ... entsprechende Anzahl von Eingängen erweitert werden.
• Ungeachtet der Logikeinrichtung 26 kann die PLA-Schaltung der
• Fig. 2 als eine logische Anordnung angesehen werden, die eine Matrix von Leitern enthält, die Eingangsleitungen (z. B. 19A) und senkrecht dazu verlaufende Ausgangsleitungen (z. B. ML1) umfaßt, wodurch voneinander elektrisch isolierte imaginäre Kreuzungsstellen oder Überkreuzungspunkte dazwischen festgelegt werden, wobei jede Kreuzungsstelle mit einer elektronischen logischen Sicherung (ELF) versehen ist.
• Ein ähnlicher Aufbau findet schließlich auf die n Reihen der UND-Anordnung Anwendung.
• Anstelle der Realisierung mit einem Zwischenspeicher eines Schieberegisters kann das Speicherelement (z. B. 20A) der die sogenannte elektronische logische Sicherung bildenden Kombination eine Speicherzelle mit wahlfreien Zugriff sowohl des dynamischen als auch statischen Typs sein.
• Die Verwendung einer dynamischen Speicherzelle mit wahlfreiem Zugriff (DRAM) ist im IBM Technical Disclosure Bulletin, Band 24, Nr. 5, Oktober 1981, S. 2424 bis 2425 in einem Artikel mit dem Titel: Reloadable PLA's von T. Winlow beschrieben. In diesem Artikel wird der Aufbau einer UND-Anordnung in MOSFET-Technologie beschrieben, die eine Vielzahl von horizontal angeordneten Wortleitungen (9) und eine Vielzahl von vertikal angeordneten Bitleitungen (8) enthält. Physikalisch sind die Wortleitungen und Bitleitungen Leiter, die eine erste Matrix eines ersten Typs von nichtleitenden Kreuzungsstellen bilden. Die UND-Anordnung enthält weiterhin: eine Vielzahl von vertikal angeordneten Eingangsleitungen (2) und eine Vielzahl von horizontal angeordneten Ausgangsleitungen (3). Physikalisch sind die Eingangsleitungen und Ausgangsleitungen Leiter, die eine zweite Matrix eines zweiten Typs von nichtleitenden Kreuzungsstellen bilden. Für jedes Paar von solchen elektrisch isolierten Kreuzungsstellen ist eine elektronische logische Sicherung (5) vorhanden. Um sie zu erhalten, ist ein zusätzliches Steuerungs-FET-Bauteil (4) mit dem MOSFET-Schalter-Bauteil (1) in Reihe geschaltet, um ein UND-Gatter zu bilden. Der binäre Zustand einer DRAM-Zelle mit einem Bauteil, die einen Speicher-FET (6) und einen Speicherkondensator (7) enthält, gibt das UND-Gatter frei oder blockiert es. Demgemäß kann abhängig vom Inhalt der DRAM-Zelle die UND-Anordnung durch den Anwender dank ihrer Lese-/Schreibfähigkeiten wiederkonf iguriert werden, wo auch immer es gewünscht ist. Von dieser Lösung ist bekannt, daß sie relativ langsam ist und außerdem zusätzliche Schaltungen zum Auffrischen benötigt, obwohl sie von Interesse ist, weil sie nicht viel Siliziumfläche verbraucht. Logikschaltungen zum Auffrischen müssen mit den Zellenbitleitungen gekoppelt werden, um die Ladung im Speicherkondensator periodisch wiederherzustellen, und machen deshalb jede Lösung zur Ausführung der DRAM-Zellen komplexer.
• Auf der anderen Seite könnten die elektronischen logischen Sicherungen, z. B. 22A der in Fig. 2 gezeigten UND-Anordnung 11', in MOSFET-Technologie ebenso mit statischen RAM-Zellen (SRAM) realisiert werden.
• Fig. 3 zeigt im einzelnen einen Teil der UND-Anordnung 11' der Fig. 2, nachdem sie mit einer standardgemäßen SRAM-Zelle mit 6 Bauteilen in CMOSFET-Technologie neu gebildet wurde. Die Anordnung 11' weist im allgemeinen den gleichen Aufbau wie die im oben angeführten Artikel aus dem Technical Disclosure Bulletin of fenbarte UND-Anordnung auf, d. h. Lese-/Schreibfähigkeiten, jedoch ist jede elektronische Sicherung nun verschieden ausgeführt. Die nun mit 22'A bezeichnete elektronische logische Sicherung enthält zuerst eine Lese-/Schreibspeicherzelle 20'A, die ein erstes und ein zweites Paar von über Kreuz gekoppelten Transistoren zur Speicheroperation umfaßt. Das erste Paar enthält zwei PFETs T0 und T1, und das zweite Paar enthält zwei NFETs T2 und T3. Die Sourceelektroden der FETs T0 und T1 sind mit der hohen Spannung einer ersten Stromversorgung verbunden und die Sourceelektroden der FETs T2 und T3 sind mit der niedrigen Spannung einer zweiten Stromversorgung verbunden. In der vorliegenden Ausführungsform genügt nur eine Stromversorgung, und die Speicherzelle 20'A ist zwischen einer hohen Spannung (VH) und einer niedrigen Spannung (GND) vorgespannt. Die an gemeinsamen Knoten A und B verfügbaren Ausgänge der Speicherzelle sind mit einem Paar von mit BL1 und bezeichneten komplementären Bitleitungen durch zwei NFETs verbunden, die in der Anordnung eines Transmissions- oder Transfergatters geschaltet sind und mit T4 bzw. T5 bezeichnet sind. Die Gateelektroden der letzteren FETs sind mit der entsprechenden Wortleitung WL1 verbunden. Das NICHT-UND-Gatter 21'A umfaßt typischerweise vier in Reihe geschaltete FETs. PFET T6 und T7 und NFET T8 und T9 führen die NICHT-UND-Funktion aus. Die Gateelektroden der FETs T7 und T8 sind mit einem gemeinsamen Knoten, z. B. B, der Speicherzelle verbunden und die Gateelektroden der FETs T6 und T9 sind mit der Produkttermleitung PT1, die auch mit 19A bezeichnet ist, verbunden. Das Ausgangssignal des NICHT-ODER-Gatters 21'A ist am Knoten C an der Leitung 23A verfügbar. Alle Wortleitungen (z. B. WL1) sind schließlich mit einer Decodier-/Treibereinrichtung 27 für Wortleitungen verbunden, und die Bitleitungen (z. B. BL1) sind mit einer Treibereinrichtung 28 zum Schreiben von Bitleitungen verbunden.
• Ein PLA mit "variablem" Inhalt kann, wenn es wie in Fig. 3 gezeigt durch Verwendung einer typischen SRAM-Zelle als Speicherelement mit solchen Lese-/Schreibfähigkeiten versehen ist, durch eine in Fig. 4 gezeigte PLA-Schaltung 10' schematisch dargestellt werden. Eine Invertereinrichtung 16', eine Leseverstärker-/Zwischenspeichereinrichtung 17' und eine Decodereinrichtung 18' sind entsprechenden Einrichtungen der Fig. 1 recht ähnlich. Das hauptsächliche Unterscheidungsmerkmal kommt von neuen Schaltungen, die notwendig sind, die oben angegebenen Lese-/Schreibfähigkeiten auszuführen. Eine UND-Anordnung 11' ist mit einer Wortdecodereinrichtung 27 versehen, welche die Wortleitungen wie WL1 treibt und mit einer Treibereinrichtung 28 zum Schreiben von Bitleitungen, welche die Bitleitungen wie BL1 treibt. Ein ähnlicher Aufbau findet auf die ODER-Anordnung 12' Anwendung, die mit einer Wortdecodereinrichtung 29 und einer Treibereinrichtung 30 zum Schreiben von Bitleitungen versehen ist. Es muß bemerkt werden, daß es notwendig sein kann, daß die Signale an den Gleichheitsleitungen, z. B. ML1 abhängig von der verwendeten Technologie (MOSFET, CMOSFET, ...) am Ausgang der Invertereinrichtung 16' an den Gleichheitsausgangsleitungen, z. B. ML'1 komplementiert erscheinen.
• Die elektronische logische Sicherung 22A kann, wenn sie entweder mit einer DRAM-Zelle mit einem Bauteil oder einer SRAM-Zelle mit sechs Bauteilen ausgeführt ist, als eine wiederprogrammierbare logische Sicherung (RLF) bezeichnet werden, weil ihr binärer Inhalt durch den Anwender nach Wunsch geändert werden kann.
• Wenn die erste Reihe der UND-Anordnung 11' mit der wiederprogrammierbaren logischen Sicherung 22'A der Fig. 3 realisiert ist, besteht die Zahl der elementaren Bauteile in:
• a) bezüglich der elektronischen Sicherungen (22'A, ...)
• (1) 12 R/W Zwischenspeicher (jeweils 6 Bauteile)
• (2) 12 UND-Gatter (jeweils 4 Bauteile)
• b) bezüglich der Logikeinrichtung 26
• (1) 3 ODER-Gatter mit 4 Eingängen (jeweils 8 Bauteile)
• (2) 1 UND-Gatter mit 3 Eingängen (jeweils 6 Bauteile).
• Folglich sind deshalb 150 FET-Bauteile notwendig, um nur eine Reihe der in Fig. 2 gezeigten Ausführungsform zu realisieren.
• Die obige Lösung weist offensichtliche Unannehmlichkeiten hinsichtlich Dichte, Verdrahtungslängen und Ausbreitungsverzögerungen auf. Im besonderen rühren die Ausbreitungsverzögerungen von der logischen Struktur aus drei Ebenen der in der Fig. 2 gezeigten Ausführungsform her. Die erste Ebene besteht aus den UND- Gattern (z. B. 21A), die durch die Produkttermleitungen (z. B. 19A) gespeist werden, die zwei anderen Ebenen bestehen aus den ODER-Gattern (z. B. 24A) bzw. dem UND-Gatter (25), wobei das letztere Gatter die Gleichheitsleitung MLl speist. Diese ODER- Gatter und das UND-Gatter, welche die oben erwähnte Logikeinrichtung 26 bilden, sind im Hinblick auf Verzögerung und Dichte von Nachteil. Gemäß den oben erwähnten technologischen Einschränkungen im UND-Gatter 25 nimmt die nachteilige Wirkung zu, wenn die Anzahl der Produktterme zunimmt.
• Das Vorhergehende veranschaulicht Einschränkungen, von denen bekannt ist, daß sie in gegenwärtigen Realisierungen logischer Anordnungen mit Schreiben/Lesen vorhanden sind. Es ist deshalb offensichtlich, daß es vorteilhaft wäre, eine Alternative bereitzustellen, die darauf gerichtet ist, eine oder mehrere der oben dargelegten Einschränkungen zu beseitigen, und dies ist eine hauptsächliche Aufgabe der vorliegenden Erfindung.
• Es ist deshalb eine erste Aufgabe der vorliegenden Erfindung, einen neuen Aufbau einer wiederprogrammierbaren logischen Sicherung in CMOSFET-Technologie anzugeben, die zu einer physikalischen Realisierung von logischen Anordnungen führt, die weniger Halbleiterchipfläche benötigt und Verzögerungen bedeutend verringert, um die gesamte Leistung der Schaltung zu verbessern.
• Es ist eine weitere Aufgabe der vorliegenden Erfindung, einen neuen Aufbau einer wiederprogrammierbaren logischen Sicherung zur Verwendung in logischen Anordnungen anzugeben, die Fähigkeiten zur internen Ausführung logischer Funktionen/Verknüpfungen aufweist, um die Verwendung von zusätzlichen logischen Schaltungen innerhalb der logischen Anordnung zu vermeiden.
• Es ist noch eine andere Aufgabe der vorliegenden Erfindung, einen neuen Aufbau einer wiederprogrammierbaren logischen Sicherung zur Verwendung in logischen Anordnungen anzugeben, die mit standardgemäßen Anforderungen eines RAMs hinsichtlich Stromversorgungen und Spannungshüben vollständig kompatibel ist, um den Bedarf an hohen Spannungen zum Wiederprogrammieren oder spezifischen Hilfswerkzeugen zu vermeiden.
• Es ist noch eine weitere Aufgabe der vorliegenden Erfindung, einen neuen Aufbau einer wiederprogrammierbaren logischen Sicherung anzugeben, die umfassend beim Entwurf von PLA-ähnlichen Schaltungen hoher Dichte verwendet werden kann.
• Die vorliegende Erfindung ist in den angefügten Ansprüchen 1, 5 und 6 festgelegt. Gemäß einer bevorzugten Ausführungsform werden die oben angegebenen Aufgaben dadurch erreicht, daß eine wiederprogrammierbare logische Sicherung (RLF) angegeben wird, die auf einer SRAM-Zellenstruktur mit 6 Bauteilen ähnlich der gegenwärtig im dem standardgemäßen SRAM-Aufbau verwendeten Struktur basiert. Vier Bauteile der Zelle werden in einer bekannten Weise geeignet verbunden, um das Speicherelement zu bilden, um die Steuerungsdaten für die Biteinstellung zu speichern. Ein fünftes Bauteil wird verwendet, um das Speicherelement zu adressieren und die Steuerungsdaten hineinzuschreiben. Dieses Bauteil ist in der Anordnung eines Transmissionsgatters zwischen eine Bitleitung und einen ersten gemeinsamen Knoten des Speicherelements geschaltet. Seine Gateelektrode ist mit einer Wortleitung verbunden. Das sechste und letzte Bauteil führt die UND-Funktion aus und weist allgemeiner besondere Fähigkeiten zur Ausführung einer logischen UND-/ODER-Verknüpfung auf. Dieses letztere Bauteil ist in der Anordnung entweder eines Transmissionsgatters oder eines Schalters geschaltet. In der Anordnung des Transmissionsgatters ist es zwischen den zweiten gemeinsamen Knoten des Speicherelements und eine Steuerungsleitung geschaltet, die in diesem Fall die Eingangsleitung ist. Seine Gateelektrode ist mit der Eingangsleitung verbunden. Diese SRAM-Zelle mit 6 Bauteilen führt, wenn sie in eine PLA-Schaltung geschaltet ist, die UND- oder die ODER-Funktion (abhängig davon, welche Anordnung betrachtet wird) aus, indem einfach Eingangssignale der geeigneten Polarität angelegt werden, wie es aus den grundlegenden Regeln von De Morgan gut bekannt ist. Die Zelle kann über Software als eine standardgemäße SRAM-Zelle angepaßt werden.
• Dieser Aufbau ermöglicht, daß die Zelle durch den Anwender in einfacher Weise wiederkonfiguriert wird, um eine hohe Flexibilität beim Wechsel von logischen Bedingungen zu ermöglichen. Die vorliegende Erfindung gibt dem Anwender die Möglichkeit, technische Änderungen an VLSI-Chips ohne jegliche Änderung auf Kartenoder Baugruppenebene im Einsatz durchzuführen. Sie gibt dem VLSI-Entwickler auch Möglichkeiten zur Ausbesserung des VLSI- Entwurfs. Da sie eine sehr begrenzte Anzahl von Bauteilen benötigt, ergibt die Ausführung solcher wiederprogrammierbaren logischen Sicherungen in logischen Anordnungen wiederum wiederprogrammierbare LAs oder PLAs hoher Dichte oder wiederladbare LAs oder PLAs. Von nun an besteht die technische Änderung nicht mehr länger in einer Änderung der Hardware (in der Verdrahtung), sondern wird nur ein Stück Code, das in das PLA-Chipmakro geladen werden muß.
• Die vorangehenden Gesichtspunkte werden aus der folgenden detaillierten Beschreibung der Erfindung ersichtlich werden, wenn diese im Zusammenhang mit den beiliegenden Zeichnungen in Betracht gezogen wird. Es muß jedoch ausdrücklich verstanden werden, daß die Zeichnungen nicht als eine Festlegung der Erfindung beabsichtigt sind, sondern nur dem Zweck der Verdeutlichung dienen.
• In den Zeichnungen:
• Fig. 1 ist ein schematisches Blockdiagramm einer PLA mit "festem" Inhalt gemäß dem Stand der Technik.
• Fig. 2 ist eine schematische Ausführung eines Teils einer wiederkonf igurierbaren UND-Anordnung gemäß dem Stand der Technik einschließlich einer elektronischen logischen Sicherung an jeder Kreuzungsstelle von Eingangsleitung und Ausgangsleitung, die jeweils ein Speicherelement wie einen Zwischenspeicher und ein NICHT-UND-Gatter mit 4 Bauteilen umfaßt.
• Fig. 3 gibt Details eines Teils der wiederkonf igurierbaren UND- Anordnung der Fig. 2 an, wenn die elektronische logische Sicherung mit einer standardgemäßen SRAM-Zelle mit 6 Bauteilen und einem NICHT-UND-Gatter mit 4 Bauteilen in MOSFET-Technologie realisiert ist.
• Fig. 4 ist ein schematisches Diagramm einer PLA mit "variablem" Inhalt gemäß dem Stand der Technik, wenn sie mit Logikschaltungen zum Decodieren und Schreiben versehen ist, um eine Wiederkonf iguration durch den Anwender über Software zu ermöglichen.
• Fig. 5 zeigt eine wiederprogrammierbare logische Sicherung (RLF), die auf einer SRAM-Zelle mit 6 Bauteilen zur Verwendung als eine verbesserte elektronische logische Sicherung in logischen Anordnungen gemäß den Ausführungen der vorliegenden Erfindung basiert.
• Fig. 6 zeigt verschiedene Wege, die wiederprogrammierbare logische Sicherung der Fig. 5 zu realisieren.
• Fig. 7 zeigt das schematisches Diagramm einer wiederladbaren PLA-Schaltung (RPLA), wenn sie mit der wiederprogrammierbaren logischen Sicherung der Fig. 5 weiterhin gemäß den Ausführungen der vorliegenden Erfindung realisiert ist.
• Fig. 8 zeigt Details eines der Leseverstärker, die verwendet werden, wo auch immer sie in der RPLA-Schaltung der Fig. 7 notwendig sind.
• Fig. 9 zeigt Details einer der Treiberschaltungen zum Schreiben von Bitleitungen, die in der RPLA-Schaltung der Fig. 7 verwendet werden.
• Fig. 10 und 11 zeigen Zeitablaufdiagramme der UND- bzw. ODER-Anordnung der RPLA-Schaltung der Fig. 7.
• Fig. 5 zeigt die Details einer wiederprogrammierbaren logischen Sicherung RLF der vorliegenden Erfindung. Eine solche RLF ist darauf gerichtet, bei jedem Paar von Kreuzungsstellen (Bitleitung/Wortleitung und Eingangsleitung/Ausgangsleitung) einer logischen Anordnung wie oben erklärt angeordnet zu werden. Sie basiert auf einer standardgemäßen SRAM-Zelle mit 6 Bauteilen in CMOSFET-Technologie. Die RLF der vorliegenden Erfindung ist jedoch nicht auf diese spezielle Technologie begrenzt. Ein Zwischenspeicher, der vier über Kreuz gekoppelte Bauteile Q1 bis Q4 umfaßt, bildet das Speicherelement SE der RLF. In CMOS-Technologie umfaßt das Speicherelement SE zwei aktive PFETs Q1 und Q2 und zwei aktive NFETs Q3 und Q4. Ein fünftes Bauteil NFET Q5 ist in der Anordnung eines Transmissions- oder Transfergatters geschaltet, d. h., daß seine Gateelektrode mit einer Wortleitung WL verbunden ist, die das Wortleitungssignal führt, und sein Sourcegebiet mit einer Bitleitung BL verbunden ist, die das Bitleitungssignal führt. Sein Draingebiet ist mit einem ersten gemeinsamen Knoten A des Zwischenspeichers verbunden. Der NFET Q5 alleine ermöglicht, das zugehörige Speicherelement SE auszuwählen, wenn die RLFs in einer logischen Anordnung angeordnet sind, und die gewünschten Steuerungsdaten einzuschreiben, um sicherzustellen, daß eine passende Biteinstellung darin sicher gespeichert ist. Im Gegensatz zu der gewöhnlichen Verwendung der standardgemäßen SRAN-Zelle mit 6 Bauteilen, bei der das Mittel zum Adressieren/Schreiben zwei Bauteilen (T4 und T5 in Fig. 3) umfaßt, ist in der vorliegenden Realisierung das Mittel zum Adressieren/Schreiben auf ein einziges Bauteil (Q5) begrenzt. Das auf diese Weise frei gemachte sechste Bauteil Q6 ist der Gleichheitsleitung OL, die auf eine positive Spannung vorgeladen ist, zugeordnet und spielt bei der Bildung der UND-/NICHT-UND-Funktion oder ODER-/NICHT-ODER-Funktion, die davon abhängt, welcher Typ von Logik (positiv oder negativ) verwendet wird, eine bestimmende Rolle. Außerdem kann es auch entweder die UND-Funktion in einer UND-Anordnung oder die ODER-Funktion in der ODER-Anordnung in der vorliegenden Realisierung gemäß den Regeln nach De Morgan sicherstellen, wie dies oben erklärt ist. In der beschriebenen Ausführungsform der Fig. 5 ist dieses Bauteil ein NFET, der in der Anordnung eines Transmissions- oder Transfergatters geschaltet ist. Die Gateelektrode des NFETs Q6 ist mit einer Steuerungsleitung verbunden (in diesem Fall die Eingangsleitung IL, die das Eingangssignal führt), seine Drainelektrode ist mit der Ausgangsleitung OL verbunden, die das Ausgangssignal führt, und seine Sourceelektrode ist mit dem zweiten gemeinsamen Knoten B des Zwischenspeichers verbunden. Die gewünschte logische Funktion, z. B. UND/NICHT-UND wird zwischen dem Eingangssignal und dem Signal am Knoten B, das für die im Speicherelement SE gespeicherten Steuerungsdaten repräsentativ ist, ausgeführt, wobei das logische Ergebnis an der Ausgangsleitung OL erscheint. Mit anderen Worten, die UNGLEICHHEIT zwischen dem Eingangssignal an der Leitung IL und dem am Knoten B anliegenden Signal (welches für die in SE gespeicherten Steuerungsdaten repräsentativ ist) wird für eine vollständige Zeile von Zellen (z. B. RLF11 bis RLF1m wie in Figur 7 beschrieben) festgestellt, indem die Kombination der auf eine positive Spannung vorgeladenen Gleichheitsleitung ML1 und der Wirkung von Transmissionsgattern (z. B. Q6), deren Drainelektroden mit der Gleichheitsleitung ML1 verbunden sind, verwendet wird. Die Feststellung von Gleichheit/Ungleichheit wird später ausführlicher beschrieben werden. Bitleitung BL und Wortleitung WL auf der einen Seite, Eingangsleitung IL und Ausgangsleitung OL auf der anderen Seite legen ein Paar von isolierten (nichtleitenden) Kreuzungsstellen oder Überkreuzungspunkten fest.
• Die Schlüsselrolle von NFET Q6 besteht darin, die in SE gespeicherten Steuerungsdaten und das an der Eingangsleitung IL verfügbare digitale Signal zu koppeln, um für die gewünschte Feststellung von Gleichheit an der Ausgangsleitung OL zu sorgen. Wie man später verstehen wird, sorgt NFET Q6 auch für eine ODER-Verknüpfung an der Ausgangsleitung OL.
• Abhängig von der verwendeten Technologie und Struktur können einige zwingende Bedingungen für die Spannungshübe, die sowohl an Eingangs- und/oder Ausgangsleitungen anzulegen sind, um eine korrekte Arbeitsweise sicherzustellen, vorliegen. Dieser Punkt wird später auch diskutiert werden.
• Soweit der NFET Q6 betrachtet wird, sind verschiedene Anordnungen und Leitfähigkeitstypen des letzteren möglich, wie es in Fig. 6 gezeigt ist. Das Bauteil Q6 kann entweder ein PFET sein, der weiterhin in der Anordnung eines Transmissionsgatters geschaltet ist (Fig. 6A), oder entweder ein NFET oder ein PFET, der in der Anordnung eines Schalters geschaltet ist (Fig. 6B & 6C).
• Fig. 7 zeigt das schematische Diagramm einer typischen Realisierung einer mit 31 bezeichneten wiederladbaren PLA-Schaltung (RPLA), wenn die wiederprogrammierbare logische Sicherung (RLF) der vorliegenden Erfindung an jede Kreuzungsstelle von Eingangsleitung/Ausgangsleitung geschaltet ist. Die RPLA 31 besteht im wesentlichen aus zwei elementaren logischen Anordnungen: einer UND-Anordnung 32, einer ODER-Anordnung 33 und optional aus einer Reihe von Schaltungen, von denen jede einen Leseverstärker enthält, der in einer mit 34 bezeichneten Einrichtung enthalten ist. Ein Decoder oder Produktterm-(Eingangs-)Generator 35 empfängt die Eingangssignale A1 bis Ap an den Eingangsleitungen. Der Decoder 35 erzeugt wiederum die decodierten Produktterme X1 bis Xm an einzelnen Produkttermleitungen PT1 bis PTm. Zum Beispiel wird im Fall von aufgeteilten Eingängen das Produkttermsignal
• an der Produkttermleitung PT1 erzeugt. Tatsächlich wird dies dadurch durchgeführt, daß PT1 auf eine positive Spannung (die drei anderen nicht aktiven Leitungen bleiben bei 0 V) angehoben wird. In der UND-Anordnung 32 liegt an jeder Kreuzungsstelle einer Produkttermleitung und einer Gleichheitsleitung eine RLF vor. Folglich sind die RLFs in einer Matrixanordnung angeordnet. Die RLF an der (nicht leitenden) Kreuzungsstelle der ersten Reihe und ersten Spalte der UND-Anordnung 32 ist mit RLF11 bezeichnet. Wie oben erklärt wurde, umfaßt die RLF11 sechs MOSFETs. Das Speicherelement SE11 ist eine standardgemäße Speicherzelle, die vier über Kreuz gekoppelte FETs umfaßt: T10 bis T13. Erste und zweite gemeinsame Knoten von SE11 sind mit A11 und B11 bezeichnet. Ein NFET T14 ermöglicht, daß ein Steuerungsdatum in das Speicherelement geschrieben wird, um für eine korrekte Biteinstellung zu sorgen. Das 6. Bauteil schließlich ist NFET T15. Die Gateelektrode von NFET T15 ist mit der Produkttermleitung PT1 verbunden und seine Drainelektrode mit der Gleichheitsleitung ML1.
• Ein Schlüsselpunkt der Erfindung besteht darin, zu verstehen, daß die Drainelektroden aller sechster Bauteile (z. B. T15 für RLF11, ..., T15m für RLF1m) mit der Gleichheitsleitung (z. B. ML1) verbunden sind, um eine logische ODER-Verknüpfungsfunktion zu bilden. Die Logikeinrichtung 26 der Fig. 3 ist nicht mehr notwendig.
• Das Schreiben eines Steuerungsdatums in das Speicherelement SE11 wird wie gewöhnlich ausgeführt. Eine Wortleitung WL1 wird auf HIGH (auf VH) angehoben, um dafür zu sorgen, daß das Transfergatter NFET T14 leitend ist, und das geeignete binäre Datum, z. B. eine Eins, gespeichert wird, indem eine Bitleitung BL1 auf VH angehoben wird. Man sagt, daß eine "Eins" in SE11 gespeichert wird, wenn eine positive Spannung, z. B. VH, an der rechten Seite des Speicherelements SE11 erscheint, d. h. am zweiten gemeinsamen Knoten B11. Durch das Schreiben in die Speicherelemente der Matrix in der UND-Anordnung ergeben sich zusätzliche standardgemäße Schaltungen: eine Logikeinrichtung 36, die alle Wortleitungstreiber- und Decoderschaltungen enthält, und eine Logikeinrichtung 37, die alle Treiberschaltungen zum Schreiben von Bitleitungen enthält.
• Mit PT1 bis PTm bezeichnete Produkttermleitungen werden auch als UND-Eingangsleitungen bezeichnet, während mit X1 bis Xm bezeichnete Produkttermsignale auch als UND-Eingangssignale (UND EIN 1, ..., UND EIN m) bezeichnet werden. Die mit ML1 bis MLn bezeichneten Gleichheitsleitungen werden auch die UND-Ausgangsleitungen genannt, während die UND-Terme 1 bis n auch als UND-Ausgangssignale (UND AUS 1, ..., UND AUS n) bezeichnet werden.
• Der Ablauf zur Feststellung von GLEICHHEIT wird unter Verwendung der spezifischen Ausführung der Figur 7 beschrieben werden. Man kann sich erinnern, daß eine ausgewählte Produkttermleitung (wie PT1) bei einer positiven Spannung liegt und eine nicht ausgewählte Produkttermleitung bei 0 Volt. Man sagt, daß eine "1" in SE-Zellen gespeichert ist, wenn der Knoten B auf einer positiven Spannung liegt. Die Gleichheitsleitungen ML sind am Beginn eines Zyklusses auf eine positive Spannung vorgeladen. Das Leiten der Transfergatter T15 geschieht, wenn ihre Gateelektroden (mit den Produkttermleitungen PT verbunden) bezüglich ihrer Sourceelektroden (mit Knoten B der Zellen SE verbunden) positiv sind. Das Leiten der Transfergatter T15 wird folglich nur dann geschehen, wenn eine "0" (0 Volt am Knoten B) in einer Zelle SE, die einer Produkttermleitung PT bei einer positiven Spannung entspricht, gespeichert ist. Dies entspricht einer Bedingung für UNGLEICHHEIT an der angegebenen decodierten Eingangsleitung. Das Leiten des Transfergatters (z. B. T15) bewirkt, daß die anfängliche positive vorgeladene Spannung von ML1 über T15, Knoten B und Transistor T13 der Zelle SE11 (die Drainelektrode von T15 ist mit der Gleichheitsleitung ML1 verbunden) nach Masse entladen wird.
• Deshalb wird jede längs einer gegebenen Gleichheitsleitung ML auftretende "UNGLEICHHEIT" ihre Nichtauswahl bewirken (ODER- Funktion der UNGLEICHHEITEN, die gemäß der Regel von De Morgan zu der UND-Funktion der GLEICHHEITEN äquivalent ist). Nur die bei ihrer anfänglich vorgeladenen positiven Spannung verbleibenden Gleichheitsleitungen werden als ausgewählt betrachtet werden.
• In der speziellen Ausführungsform der Figur 7 sind die Gleichheitsleitungen, z. B. ML1 durch eine Reihe von Schaltungen 34.1 bis 34.n, die im wesentlichen aus einem Leseverstärker und einem Zwischenspeicher bestehen, mit der ODER-Anordnung verbunden. Alle n Leseschaltungen 34.1 bis 34.n an den Gleichheitsleitungen MLl bis MLn sind in einer mit 34 bezeichneten Leseverstärker-/Zwischenspeichereinrichtung für Gleichheitsleitungen enthalten. Die MLSA-Einrichtung 34 ist ein wesentlicher Teil der RPLA beim Speichern des Zustands der Gleichheitsleitungen am Ende des Betriebsablaufs in der UND-Anordnung. Dies ermöglicht, daß die Gleichheitsleitungen wieder auf ihre anfängliche positive Spannung während des nachfolgenden Betriebsablaufs in der ODER-Anordnung vorgeladen werden, wobei dies ein Schlüsselmerkmal zum Erreichen der Realisierung des RPLA mit hoher Verarbeitungsleistung ist.
• In Abhängigkeit von der spezifischen Ausführungsform der ODER- Anordnung können die Ausgänge der Einrichtung 34 den wahren oder den komplementierten Zustand irgendeiner Gleichheitsleitung an die ODER-Anordnung weiterleiten. In der spezifischen Ausführungsform der Figur 7 wird eine positive Spannung an den Ausgängen, die "ausgewählten" Gleichheitsleitungen ML der UND-Anordnung entspricht, an die ODER-Anordnung weitergeleitet.
• In einigen speziellen Anwendungen jedoch, z. B., wenn die UND- Anordnung aus NFETs besteht und die ODER-Anordnung aus PFETs besteht (oder umgekehrt), kann die MLSA-Einrichtung 34 nicht mehr notwendig sein, weil weder Komplementierung noch Verstärkung benötigt wird. In diesem Fall arbeitet die RPLA-Schaltung wie eine kombinatorische Logikschaltung.
• Die ODER-Anordnung 33 weist einen ähnlichen Aufbau auf. RLF'11 umfaßt ebenfalls sechs FETs: T10' bis T15'. In der RLF'11 ist die Drainelektrode des NFETs T15' mit einer ODER-Ausgangsleitung OR1 verbunden, während seine Gateelektrode mit der Gleichheitsausgangsleitung ML'1 (das digitale Signal von ML1 nach Verstärkung und Komplementierung im Leseverstärker 34.1) verbunden ist. Die Ausgangssignale P1 bis Pk der ODER-Anordnung werden unter Taktsteuerung ebenfalls verstärkt und gespeichert. Die Ausgangssignale P1 bis Pk der ODER-Anordnung werden in mit 38.1 bis 38.k bezeichnete entsprechende Schaltungen eingespeist, die verschiedene Funktionen aufweisen, aber jeweils im wesentlichen aus einem Leseverstärker und einem Zwischenspeicher bestehen. Die resultierenden Ausgangssignale sind mit O1 bis Ok bezeichnet. Alle angegebenen Schaltungen 38.1 bis 38.k sind in einer Leseverstärker-/Zwischenspeichereinrichtung 38 für Ausgänge enthalten. Die ODER-Anordnung ist auch mit einer Wortleitungsdecodereinrichtung und einer Treibereinrichtung zum Schreiben von Bitleitungen, die mit 39 bzw. 40 bezeichnet sind, versehen. Die Ausgangssignale O1 bis Ok der RPLA-Schaltung sind am Schaltungsausgangsleitungsbündel 38a am Ausgang der Einrichtung 38 verfügbar.
• Die mit ML'1 bis ML'n bezeichneten Gleichheitsausgangsleitungen werden auch als ODER-Eingangsleitungen bezeichnet, welche die ODER-Eingangssignale (ODER EIN 1, ..., ODER EIN n) führen. Die mit OR1 bis ORk bezeichneten ODER-Ausgangs leitungen führen die ODER-Ausgangssignale P1 bis Pk, die auch als (ODER AUS 1, ..., ODER AUS n) bezeichnet sind.
• Der Betriebsablauf in der ODER-Anordnung wird nun immer noch mit Bezug auf Fig. 7 angegeben werden. In der speziellen Ausführungsform der Figur 7 wird ein Transfergatter aus einem NFET verwendet, um die Zellen SE der ODER-Anordnung mit den ODER-Leitungen OR1 bis ORk zu verbinden. Die ODER-Leitungen werden anfangs während des Betriebsablaufs in der UND-Anordnung auf eine positive Spannung vorgeladen. Man sagt, daß die Zellen SE der ODER-Anordnung eine logische "1" speichern, wenn ihr Knoten B (verbunden mit der Sourceelektrode des Transmissionsgatters T15') auf Massespannung liegt (Übereinkunft bei "negativer Logik", während "positive Logik" in der UND-Anordnung verwendet wird). Die Gleichheitsausgangsleitungen, wie ML'1, die durch Ausgänge der Einrichtung 34 gesteuert werden, liegen auf einer positiven Spannung, wenn in der UND-Anordnung an der entsprechenden Gleichheitsleitung, z. B. ML1 eine GLEICHHEIT aufgetreten ist. Das Transfergatter T15' wird leiten, wenn seine Gateelektrode (verbunden mit der Gleichheitsausgangsleitung) bezüglich seiner Sourceelektrode (verbunden mit Knoten B der Zelle SE) positiv ist. Dies tritt auf, wenn die Zelle eine logische "1" (Knoten B auf 0 Volt) speichert und dann, wenn die Gleichheitsausgangsleitung ML' sich im ausgewählten Zustand (positive Spannung) befindet. Das Leiten des Transfergatters T15' wird bewirken, daß die Spannung der ODER-Leitung von ihrer vorgeladenen positiven Spannung durch T15', Knoten B und T13' der Zelle SE' auf Masse entladen wird. Dies trifft für das Leiten irgendeiner der mit der ODER-Leitung verbundenen Zellen zu (ODER-Funktion von logischen "1en", wobei negative Logik in der ODER-Anordnung verwendet wird).
• Für das korrekte Verständnis der vorliegenden Erfindung ist es wesentlich zu bemerken, daß in der UND-Anordnung für irgendeine wiederprogrammierbare logische Sicherung, z. B. RLF11, die Eingangsleitungen und die Ausgangs leitungen die Produkttermleitungen, z. B. PT1 bzw. die Gleichheitsleitungen, z. B. ML1 sind. In ähnlicher Weise sind in der ODER-Anordnung für irgendeine wiederprogrammierbare logische Sicherung, z. B. RLF'11, die Eingangsleitungen und die Ausgangs leitungen die Gleichheitsausgangsleitungen, z. B. ML'1 bzw. die ODER-Ausgangsleitungen, z. B. OR1.
• Bei der speziellen Ausführung der Fig. 7 kann weiterhin eine vollständige Isolation zwischen Zellen zu weiteren Zwängen führen, um eine ungewünschte Übertragung zwischen Zellen zu verhindern, da z. B. RLF11 und RLF1m mit derselben Ausgangsleitung, z. B. ML1 verbunden sind. Nehmen wir an, daß das Potential am Knoten B11 auf 0 V liegt, während das Potential am Knoten B1m VH ist. Wenn PT1 auf HIGH (auf VH) angehoben wird, strebt das Potential der Gleichheitsleitung ML1 nach 0 V; wenn gleichzeitig die Produkttermleitung PTm auf HIGH angehoben wird, wird der Transistor T15m leitend gemacht, und eine logische "0" wird über die logische "1" in das Speicherelement SE1m gespeichert, was nicht annehmbar ist. Das Potential der genannten Ausgangsleitung muß über dem Potential der Eingangsleitung (z. B. PT1 in der UND-Anordnung) abzüglich der Schwellenspannung Vt der FETs liegen.
• Zusammenfassend festgestellt gibt es keine Übertragung zwischen den Zellen, wenn die folgenden Anforderungen sowohl in der UND- als auch der ODER-Anordnung erfüllt werden: der HIGH-Pegel (logisch 1) der Eingangsleitung ist bei VH - Vt festgelegt. Dieselbe Schlußfolgerung wird längs der Gleichheitsleitung und der Gleichheitsausgangsleitung zwischen der UND- und der ODER-Anordnung angewendet. Derart, daß das Potential der Gleichheitsleitung niedriger als VH - 2Vt bleiben muß. Mit anderen Worten wird VH - Vt die logische "1" und VH - 2Vt wird die logische "0" sein. Der LOW-Pegel (logisch 0) der Ausgangsleitung ist auf VH - 2Vt geklemmt. Folglich verbessert die Verwendung eines reduzierten Spannungshubs anstelle voller Hübe (0 - VH) die Leistung der RPLAs hinsichtlich Zugriffszeit und Verlustleistung, erfordert aber die Verwendung von Leseverstärkern in den Einrichtungen 34 und 38, um sehr kleine analoge Spannungshübe an vorgeladenen Leitungen zu verstärken, um den Zustand von GLEICHHEIT/UNGLEICHHEIT festzustellen.
• Die Verwendung von FETs mit verschiedenen Schwellenspannungen, sogenannte Niedrig-Vt- und Hoch-Vt-FETs, stellt eine andere Lösung zur Vermeidung dieser Zwänge dar. Diese Lösung weist jedoch andere Unannehmlichkeiten auf, die darin bestehen, daß ein wesentlich komplexerer Herstellungsprozeß benötigt wird.
• Die wichtigsten Steuerungssignale, die für eine korrekte Arbeitsweise der RPLA-Schaltung 31 der Fig. 7 notwendig sind, sind ebenfalls dargestellt. Zum Beispiel steuert das Signal SPT zum Setzen von Produkttermen die Erzeugung von Produkttermen in der Einrichtung 35. Der Wortdecoder 36 wird durch Signale ADD und SWD gesteuert, die für ADRESSE bzw. Setzen des Wortdecoders stehen. Der Bitleitungstreiber 37 befindet sich unter der Steuerung durch Signale DI (für Dateneingabe) und WR (Schreiben). Die Leseverstärker-/Zwischenspeichereinrichtung 34 für Gleichheitsleitungen schließlich wird durch SSA (Setzen des Leseverstärkers), R (Wiederherstellen) und G (Tristate-Takt) gesteuert. Die Rolle dieser Signale und Steuerungstakte wird später erklärt werden. Ein ähnlicher Aufbau findet auf die zusätzlichen Logikschaltungen in der ODER-Anordnung Anwendung.
• Fig. 7 gibt auch einen Gesamtüberblick über das an, was die Topographie eines Siliziumchips sein könnte, der eine RPLA darin eingeschlossen hat. A1 bis Ap sind die Eingangssignale, die dem Chip zugeführt werden, während O1 bis Ok die Ausgangssignale sind, die extern verarbeitet werden.
• Fig. 8 stellt eine Schaltung, z. B. 34.1 der Leseverstärker-/Zwischenspeichereinrichtung 34 für Gleichheitsleitungen dar. Sie enthält sowohl eine Klemmschaltung 42.1, um die Gleichheitsleitung ML1 auf das Potential von VH - 2Vt wie oben erklärt zu halten als auch eine Schaltung 43.1 zum Wiederherstellen, um ML1 auf das Potential von VH nach dem Lesen zurückzuführen. Ein Leseverstärker 44.1 mit einem einzigen Eingang verstärkt das digitale Signal (UND-Ausgangssignal), das an ML1 verfügbar ist. Das verstärkte Signal wird dann einer standardgemäßen Tristate-Treiberschaltung 45.1 zum Zwecke der Isolation, wenn die ML1-Leitung auf VH zurückgebracht wird, zugeführt. Die Tristate-Treiberschaltung 45.1 liegt unter der Steuerung eines Steuerungstaktsignals G. Diese Tristateschaltung ist jedoch optional, was von der spezifischen Realisierung abhängt. Sie kann insbesondere dann überflüssig werden, wenn die UND-Anordnung mit NFETs ausgeführt ist und die ODER-Anordnung mit PFETs oder umgekehrt. Es ist anerkanntermaßen bekannt, daß PFETs größer sind als NFETs. Das Ausgangssignal wird einem Register zugeführt, um das Signal mit der passenden Polarität an der Gleichheitsausgangsleitung ML'1 zu speichern. Bei der speziellen Realisierung der Fig. 7 mit komplementären P- und N-Bauteilen, ist es wichtig zu verstehen, daß das im Zwischenspeicher 46.1 gespeicherte digitale Signal die entgegengesetzte Polarität des der Gleichheitsleitung ML1 zugeführten Eingangssignal hat.
• Um dafür zu sorgen, daß die Gleichheitsausgangsleitungen, z. B. ML'1 auf das Potential VH - Vt geklemmt werden, werden der Zwischenspeicher 46.1 und die Tristate-Treiberschaltung 45.1 mit einer Stromversorgung dieses Wertes vorgespannt.
• Die Schaltungen der Leseverstärker-/ Zwischenspeichereinrichtung 48 für Ausgänge weisen einen ähnlichen Aufbau auf, mit der Ausnahme, daß: 1) der Tristate-Treiber nicht mehr notwendig ist, und 2) der Ausgangszwischenspeicher vorzugsweise mit wahren/komplementierten Ausgängen versehen ist.
• Fig. 9 stellt eine elementare Schaltung, z. B. 37.1 der Treibereinrichtung 37 zum Schreiben von Bitleitungen dar. Die Schaltung umfaßt vier FETs T16 bis T19, die in Reihe zwischen VH und GND geschaltet sind. Die Gateelektroden von NFET T16 und PFET T17 sind mit dem DI-Signal (Daten Ein) verbunden, die Gateelektrode von NFET T18 ist mit dem WR-Signal (WR steht für Schreiben) verbunden, und die Gateelektrode von PFET T19 schließlich ist mit dem komplementären Signal verbunden.
• Die digitalen Daten werden, wenn sie geeigneterweise durch das WR-Taktsignal ausgewählt werden, durch die aus FETs T16 und T17 bestehende invertierende Struktur invertiert und erscheinen an BL1; angenommen, daß die Wortleitung WL1 ausgewählt ist, werden die invertierten digitalen Daten an das Speicherelement SE11 übertragen und darin gespeichert.
• Die Schaltungseinrichtungen 36 und 39 zum Decodieren von Wortleitungen werden hier der Einfachheit willen nicht ausführlich beschrieben, da sie für den Entwickler logischer Schaltungen gut bekannte Schaltungen darstellen. Es muß jedoch angemerkt werden, daß jeder Ausgangstreiber, z. B. 35.1, der eine Produkttermleitung, z. B. PT1 treibt, für den oben beschriebenen Zweck auf einen Wert VH - Vt einer Stromversorgung vorgespannt wird.
• Es wird daran erinnert, daß der Aufbau der in der Fig. 7 dargestellten RPLA 31 von der getakteten Art ist. Das bedeutet, daß alle Signale nach einem Taktimpuls aktiviert werden und wiederhergestellt werden, sobald die Funktion ausgeführt ist. Dieses Taktsystem ermöglicht, den Zugriff und die Stromversorgung der gesamten Schaltung zu verbessern. Der Betriebsablauf des RPLA 31 wird nun unter Bezugnahme auf die Fig. 10 und 11 erklärt werden, die auf die UND- bzw. ODER-Anordnungen bezogen sind. In der UND- Anordnung 32 wird auf die ansteigende Flanke des Haupttaktes (Kurve 47) folgend ein einzelner Stoßimpuls (nicht gezeigt) mit einer genau bemessenen Breite erzeugt. Dieser als das SPT-Signal bezeichnete Impuls gibt den Produkttermgenerator 35 frei, um einen Impuls an einem Produktterm PT, z. B. PT1 wie oben erklärt zu liefern. Wenn das Potential dieser decodierten PT-Leitung PT1 auf HIGH (Kurve 48) geht, schalten die FETs, die mit dieser PT- Leitung, z. B. T15 verbunden sind, ein, wenn ihre linke (Source) Elektrode auf 0 Volt liegt. Abhängig von dem in den Speicherelementen, z. B. SE11, gespeicherten Steuerungsdatum tritt Gleichheit auf oder nicht. Im Falle von Ungleichheit wird die Gleichheitsleitung, z. B. ML1, die auf den HIGH-Pegel (VH) vorgeladen wurde, nach unten auf VH - 2Vt gezogen, weil der HIGH-Pegel der Gleichheitsleitung auf VH - 2Vt geklemmt ist, um eine Übertragung zwischen zwei RLF's wie oben erklärt zu verhindern. Dies ist aus Kurve 49 ersichtlich. Der Leseverstärker, z. B. 44.1 stellt sich dann ein, wenn genügend Hub in der Gleichheitsleitung auftritt. Kurve 50 zeigt das SSA-Signal. Das Potential am Ausgang des Leseverstärkers ist durch Kurve 51 gezeigt. Die Tristate-Treiberschaltung (45.1, Fig. 7) wird durch Takt G oder einen Abtastimpuls (Kurve 52) gesteuert, um zu ermöglichen, daß ML1 und das Speicherelement SE11 isoliert werden, wenn die Feststellung der Gleichheit gespeichert wird. Sobald die Tristate-Treiberschaltung ausgeschaltet ist, wird das Signal an der Gleichheitsausgangsleitung ML'1 (Kurve 53) zum Lesen an die ODER-Anordnung weitergereicht. ML1 wird dann auf den anfänglichen Pegel zurückgeführt (das Signal zum Wiederherstellen ist durch Kurve 54 dargestellt). Gleichzeitig wird ein identischer Betriebsablauf in der ODER-Anordnung 33 ausgeführt, um die ODER- Funktion auszuführen. Der Betriebsablauf wird dann in wenigen Worten unter Bezugnahme auf Fig. 11 beschrieben werden.
• Kurven 55 und 56 (identisch zu Kurve 53) stellen das Haupttaktsignal bzw. das Signal an der Gleichheitsausgangsleitung dar, wie es aus Fig. 11 verstanden werden kann. Das Ausgangssignal der ODER-Anordnung erscheint an einer Ausgangsleitung der ODER- Anordnung und ist durch Kurve 57 gezeigt. Der entsprechende Leseverstärker in der Einrichtung 38 wird dann gesetzt (Kurve 58) und sein Ausgangssignal, d. h. das Ausgangssignal der ODER-Anordnung, ist durch Kurve 59 gezeigt. Sobald es gespeichert ist, wird das ODER-Ausgangssignal durch Kurve 60 angegeben.
• Fig. 10 zeigt im besonderen sowohl die Zykluszeit Tc als auch die Zugriffszeit Ta, die wichtige Spezifikationsdaten für die RPLA-Schaltung der Fig. 7 sind.
• Ein zentraler Vorteil der RLF der vorliegenden Erfindung besteht darin, daß sie vollständig mit standardgemäßen SRAM's in Bezug auf Stromversorgungen und Spannungshübe kompatibel ist. Folglich ist die RPLA der vorliegenden Erfindung tatsächlich eine "RAM PLA". Sie gibt dem Anwender eine deutliche Möglichkeit, erweiterbare wiederladbare PLAs mit den folgenden Vorteilen zu erzeugen:
• - es ist einfach, eine Anpassung durch Software von Teilen eines logischen Entwurfs durchzuführen;
• - sie minimiert die Last von technischen Änderungen während der Entwurfsphase und erlaubt weiterhin;
• - technische Änderungen am System im Feld auszuführen.
• Eine ausgezeichnete typische Anwendung würde in einer DFV-Steuereinheit oder in einem Modem liegen, der in einer verschiedene Anforderungen nach CCITT erfüllenden Umgebung, die verschiedene Protokolle (start/stop, SDLC, BSC, ...) erfordert, verwendet werden könnte. Die vorliegende Erfindung ermöglicht, nur einen RPLA-Chip zu besitzen, der während des Hochfahrens des Systems mit dem Mikrocode geladen werden kann, der dem geeigneten Protokoll einer bestimmten Anwendung entspricht, anstelle dessen, daß man mehrere ROM-Chips hat, von denen jeder ein spezifisches Protokoll darin gespeichert hat, wobei einer unter ihnen abhängig von der Anwendung ausgewählt wird.
• Eine andere Anwendung würde in einer Nachschlagetabelle liegen, wenn verschiedene Antworten notwendig sind.

Claims (14)

1. Logische Anordnung mit einer UND-Anordnung (32) und mit einer ODER-Anordnung (33), von denen jede wenigstens eine wiederprogrammierbare logische Sicherung oder RLF umfaßt und enthält:

eine Bitleitung (BL), die ein Bitleitungssignal führt;

eine Wortleitung (WL), die ein Wortleitungsauswahlsignal führt;

eine Eingangsleitung (IL), die ein Eingangssignal führt;

eine Ausgangsleitung (OL), die ein Ausgangssignal führt;

dadurch gekennzeichnet, daß jede der RLFs umfaßt:

eine statische RAM-Zelle (SE), die zwischen einer ersten und einer zweiten Versorgungsspannung (VH, GND) vorgespannt ist und einen ersten und einen zweiten gemeinsamen Knoten (A, B) aufweist, um darin Steuerungsdaten zu speichern;

Mittel zum Adressieren/Schreiben, die aus einem ersten FET (Q5) bestehen, der in der Anordnung eines Transmission-Gate zwischen die Bitleitung (BL) und den ersten gemeinsamen Knoten (A) geschaltet ist und dessen Gateelektrode mit der entsprechenden Wortleitung (WL) verbunden ist;

Mittel für eine logische Funktion/Verknüpfung, die aus einem zweiten FET (Q6) bestehen, der eine erste Elektrode aufweist, die mit dem zweiten gemeinsamen Knoten (B) verbunden ist, eine zweite Elektrode, die mit der Eingangsleitung (IL) verbunden ist, und seine dritte Elektrode, die mit der Ausgangsleitung (OL) verbunden ist; und wobei weiterhin eine elektrische Verbindung zwischen der Ausgangsleitung der RLF der UND-Anordnung und der Eingangsleitung der RLF der ODER-Anordnung oder umgekehrt vorgesehen ist.

2. Eine logische Anordnung nach Anspruch 1, bei der die erste, zweite und dritte Elektrode die Sourceelektrode, die Gateelektrode bzw. die Drainelektrode des zweiten FET (Q5) sind.

3. Eine logische Anordnung nach Anspruch 1, bei der die erste, zweite und dritte Elektrode die Gateelektrode, die Sourceelektrode bzw. die Drainelektrode des zweiten FET (Q5) sind.

4. Eine logische Anordnung nach Anspruch 2 oder 3, bei der die statische RAM-Zelle in CMOS-Technologie vier über Kreuz gekoppelte FETs (Q1 bis Q4) enthält.

5. Eine wiederladbare logische Anordnung oder RLA (32) enthaltend:

eine Vielzahl von elektrisch isolierten Wortleitungen (WL1, ..., WLn), die horizontal angeordnet sind und mit einer Treiber-/Decodereinrichtung (36) für Wortleitungen verbunden sind;

eine Vielzahl von elektrisch isolierten Bitleitungen (BL1, BLn), die vertikal angeordnet sind und mit einer Treibereinrichtung (37) zum Schreiben von Bitleitungen verbunden sind;

wobei alles zusammen eine erste Matrix aus ersten nicht leitenden Kreuzungsstellen bildet;

eine Vielzahl von Eingangsleitungen (PT1, ..., PTm), die entlang einer ersten Richtung angeordnet sind und digitale Eingangssignale (X1, ..., Xm) führen;

eine Vielzahl von Ausgangsleitungen (ML1, ..., MLn), die längs einer zweiten Richtung orthogonal zur ersten Richtung angeordnet sind und Ausgangssignale (UND AUS 1, ..., UND AUS n) führen;

wobei alles zusammen eine zweite Matrix aus zweiten nicht leitenden Kreuzungsstellen bildet;

eine Vielzahl von ersten und zweiten wiederprogrammierbaren logischen Sicherungen oder RLFs, die jeweils bei Paaren der ersten und zweiten Kreuzungsstellen angeordnet sind;

dadurch gekennzeichnet, daß

jede der wiederprogrammierbaren logischen Sicherungen (z. B. RLF11) enthält:

eine statische RAM-Zelle (SE11), die zwischen einer ersten und einer zweiten Spannung (VH, GND) vorgespannt ist und einen ersten und einen zweiten gemeinsamen Knoten (z. B. A11, B11) aufweist, um darin Steuerungsdaten zu speichern;

einen ersten FET (z. B. T14), der in der Anordnung eines Transmission-Gate zwischen die Bitleitung (z. B. BL1) und den ersten gemeinsamen Knoten (z. B. A11) geschaltet ist und dessen Gateelektrode mit der entsprechenden Wortleitung (z. B. WL1) zur Adressierung der Zelle verbunden ist;

einen zweiten FET (z. B. T15), der eine erste Elektrode aufweist, die mit dem zweiten gemeinsamen Knoten (z. B. B11) verbunden ist, eine zweite Elektrode, die mit der Eingangsleitung verbunden ist, und dessen dritte Elektrode mit der Ausgangsleitung verbunden ist; und

dadurch, daß weiterhin eine elektrische Verbindung zwischen der Ausgangsleitung wenigstens einer RLF der ersten Matrix und dem Ausgang wenigstens einer RLF der zweiten Matrix oder umgekehrt vorgesehen ist.

6. Eine wiederladbare programmierbare logische Anordnung oder RPLA (31) umfassend:

a) eine logische UND-Anordnung (32) enthaltend:

eine Vielzahl von ersten elektrisch isolierten Wortleitungen (WL1, ..., WLn), die horizontal angeordnet sind und mit einer Treiber-/Decodereinrichtung (36) für Wortleitungen verbunden sind;

eine Vielzahl von ersten elektrisch isolierten Bitleitungen (BL1, ..., BLm), die vertikal angeordnet sind und mit einer Treibereinrichtung (37) zum Schreiben von Bitleitungen verbunden sind;

wobei alles zusammen eine erste Matrix aus ersten nicht leitenden Kreuzungsstellen bildet;

eine Vielzahl von ersten Eingangsleitungen (PT1, ..., PTm), die entlang einer ersten Richtung angeordnet sind und erste digitale Eingangssignale (X1, ..., Xm) führen;

eine Vielzahl von ersten Ausgangsleitungen (ML1, ..., MLn) die längs einer zweiten Richtung senkrecht zur ersten Richtung angeordnet sind und erste Ausgangssignale (UND AUS 1, ..., UND AUS n) führen;

wobei alles zusammen eine zweite Matrix aus zweiten nicht leitenden Kreuzungsstellen bildet;

b) eine logische ODER-Anordnung (33) enthaltend:

eine Vielzahl von zweiten elektrisch isolierten Wortleitungen (WL'1, ..., WL'n), die horizontal angeordnet sind und mit einer Treiber-/Decodereinrichtung (39) für Wortleitungen verbunden sind;

eine Vielzahl von zweiten elektrisch isolierten Bitleitungen (BL'1, ..., BL'm), die vertikal angeordnet sind und mit einer Treibereinrichtung (40) zum Schreiben von Bitleitungen verbunden sind;

wobei alles zusammen eine dritte Matrix aus dritten nicht leitenden Kreuzungsstellen bildet;

eine Vielzahl von zweiten Eingangsleitungen (ML'1, ..., ML'n), die entlang einer dritten Richtung angeordnet sind und zweite digitale Eingangssignale (ODER EIN 1, ..., ODER EIN n) führen;

eine Vielzahl von zweiten Ausgangsleitungen, die längs einer vierten Richtung senkrecht zur dritten Richtung angeordnet sind und Ausgangssignale (OR 1, ..., ORk) führen;

wobei alles zusammen eine vierte Matrix aus vierten nicht leitenden Kreuzungsstellen bildet;

c) eine Vielzahl von wiederprogrammierbaren logischen Sicherungen (RLF11, ..., RLFnm in der UND-Anordnung, RLF'11, ..., RLF'nk in der ODER-Anordnung), die jeweils bei Paaren der ersten und zweiten Kreuzungsstellen und jeweils bei Paaren der dritten und vierten Kreuzungsstellen angeordnet sind;

dadurch gekennzeichnet, daß jede der wiederprogrammierbaren logischen Sicherungen in der UND-Anordnung (z. B. RLF11) und in der ODER-Anordnung (z. B. RLF'11) umfaßt:

eine statische RAM-Zelle (SE11), die zwischen einer ersten und einer zweiten Spannung (VH/GND) vorgespannt ist und einen ersten und einen zweiten gemeinsamen Knoten (z. B. A11, B11) aufweist, um darin Steuerungsdaten zu speichern;

einen ersten FET (z. B. T14) , der in der Anordnung eines Transmission-Gate zwischen eine Bitleitung (z. B. BL1) und den ersten gemeinsamen Knoten (z. B. A11) geschaltet ist und dessen Gateelektrode mit der entsprechenden Wortleitung (z. B. WL1) zur Adressierung der Zelle verbunden ist; und

einen zweiten FET (z. B. T15), der eine erste Elektrode aufweist, die mit dem zweiten gemeinsamen Knoten (z. B. B11) verbunden ist, eine zweite Elektrode, die mit der Eingangsleitung (z. B. PT1) verbunden ist, und seine dritte Elektrode, die mit der Ausgangsleitung (ML1) verbunden ist; und

wobei eine elektrische Verbindung zwischen der Ausgangsleitung mindestens einer RLF der UND-Anordnung und der Eingangsleitung mindestens einer RLF der ODER-Anordnung vorliegt.

7. RPLA nach Anspruch 6, bei der die statischen RAM-Zellen (SE11, SE'11) vier FETs umfassen.

8. RPLA nach Anspruch 7, bei der alle die RLFs bildenden FETs der UND-Anordnung vom ersten Leitfähigkeitstyp sind und alle FETs der ODER-Anordnung vom zweiten Leitfähigkeitstyp sind und die ersten Ausgangssignale (UND AUS 1, ..., UND AUS n) dieselbe Polarität aufweisen wie die zweiten Eingangssignale (ODER EIN 1, ..., ODER EIN n).

9. RPLA nach Anspruch 6, bei der die statischen RAM-Zellen (SE11, SE'11, ...) zwei über Kreuz gekoppelte FETs von verschiedenen Leitfähigkeitstypen (Paare aus T10, T11; T12, T13) umfassen.

10. RPLA nach Anspruch 9, dadurch gekennzeichnet, daß sie weiterhin Leseverstärker-/Zwischenspeichermittel (34) enthält, so daß die zweiten Eingangssignale (ODER EIN 1, ..., ODER EIN n) eine zu den ersten Ausgangssignalen (UND AUS 1, UND AUS n) entgegengesetzte Polarität aufweisen und verstärkt werden.

11. RPLA nach Anspruch 10, die weiterhin Mittel zum Klemmen (35.1, 42.1, 38.1) enthält, so daß:

die ersten und zweiten Eingangsleitungen auf VH-Vt geklemmt werden; und

die ersten und zweiten Ausgangsleitungen bei VH-2Vt geklemmt werden, um eine vollkommene Isolierung zwischen den RLFs sicherzustellen.

12. RPLA nach Anspruch 10 oder 11, dadurch gekennzeichnet, daß sie weiterhin Leseverstärker-/Zwischenspeichermittel (38) für Ausgänge zum Verstärken und Speichern der zweiten Ausgangssignale (P1, ..., Pk) vor der Verwendung enthält.

13. RPLA nach einem der Ansprüche 6 bis 12, dadurch gekennzeichnet, daß sie weiterhin eine Logikschaltung (35) zur Aufteilung von Bits enthält, um die Eingangssignale (X1, Xm) an den ersten Eingangsleitungen (PT1, ..., PTm) aus den Eingangssignalen (A1, ..., Ap) zu erzeugen.

14. RPLA nach Anspruch 13, bei der das Leseverstärker-/Zwischenspeichermittel und das Leseverstärker-/Zwischenspeichermittel für Ausgänge getaktet sind.