DE69427330T2 - Flash-Schreibeverfahren mit niedrigem Strom und Halbleiterspeicherschaltung nach einem solchen Verfahren - Google Patents

Description

HINTERGRUND DER ERFINDUNG Gebiet der Erfindung
• Die vorliegende Erfindung betrifft einen Halbleiter-Speicherschaltkreis, insbesondere einen Halbleiter-Speicherschaltkreis, in welchem Daten für ein Wort in eine entsprechende Menge von Speicherzellen bei einem Zugriffsvorgang geschrieben werden können.
Beschreibung des verwandten Stands der Technik
• Bisher wurde in Halbleiter-Speicherschaltkreisen dieser Art ein Flash-Schreibgatter (nachfolgend als FS-Gatter bezeichnet) in Synchronisation mit einer Vorder- oder Hinterflanke eines Zeilenadressen-Freigabesignals (nachfolgend als RAS bezeichnet, wobei das Zeichen < -> anzeigt, daß Signale oder Anschlüsse aktiviert sind, wenn sie einen niedrigen logischen Pegel aufweisen), wodurch eine FS-Funktion des Halbleiter- Speicherschaltkreises durchgeführt wird. (Beispielsweise kann auf die Veröffentlichung des japanischen Patents No. 29987/90 Bezug genommen werden; die EP 337 172 A2 beschreibt einen statischen RAM-Speicher, in welchem die Schreibgatter nur eine vorbestimmte Zeitdauer aktiviert sind, um somit den Energieverbrauch einzuschränken.
• Der Aufbau und der Vorgang eines Beispiels für einen Halbleiter-Speicherschaltkreis vom herkömmlichen Typ wird mit Bezug auf Fig. 1 bis Fig. 4 beschrieben. Fig. 1 ist ein Blockdiagramm, das den Aufbau eines Beispiels herkömmlichen Typs zeigt, und bei Fig. 2 handelt es ich um ein Schaltkreisdiagramm, das den Hauptabschnitt des Diagramms von Fig. 1 zeigt. In Fig. 1 ist ein Zeilenadressen-Decodierer 308 auf der Seite des Speicherzellenfelds 306 über Wortleitungen 309 (WL1, WL2, ...) angeschlossen, und auf der anderen Seite mit einem Zeilenadressen-Puffer 307 verbunden. Die Adressdaten werden durch die Adress-Anschlüsse A1 bis An zum Zeilenadress-Puffer übertragen. Zudem sind an die Bitleitungen auf der Spaltenseite des Speicherzellenfelds 306 ein Leseverstärker 310 (SA1, SA2 ... in Fig. 2), ein Spaltenschalter 301 (Q1, Q1', Q2, Q2', ... in Fig. 2) und ein FS-Gatter 304 (5W1, 5W2, ... in Fig. 2) angeschlossen. Ein Spalten-Adresspuffer 313 ist mit einem Spalten-Adressdecodierer 311 verbunden, welcher wiederum an den Spaltenschalter 301 angeschlossen ist. Adressdaten werden in den Spalten-Adresspuffer 313 über die Adress-Anschlüsse A1 bis An eingegeben.
• Darüberhinaus ist der Spaltenschalter 301 über die Eingangs-/ Ausgangsbusse 302, 303 mit einem Datenzwischenspeicher-Schaltkreis 314 verbunden, der wiederum an einen Eingangs-/Ausgangsanschluß 317 (nachfolgend als E/A-Anschluß 317 bezeichnet) angeschlossen. Das FS-Gatter 304, der Zeilenadress-Puffer 307, der Zeilenadress-Decodierer 308, der Leseverstärker 310, der Zeilenadress-Decodierer 311, der Spalten-Adresspuffer 313 und der Datenzwischenspeicher-Schaltkreis 314 werden durch mehrere in ein Steuergerät einzugebende Signale 315, beispielsweise ein RAS-Signal, ein Spaltenadressen-Freigabesignal (nachfolgend als CAS-Signal bezeichnet), ein Schreib-Freigabesignal (nachfolgend als SF-Signal bezeichnet), und ein Flash-Schreib- Freigabesignal (nachfolgend mit FSF abgekürzt) gesteuert.
• Zusätzlich zu den Eingangs-/Ausgangsbussen 302, 303 weist der herkömmliche Halbleiter-Speicherschaltkreis ein Flash-Schreib (FS)- Gatter 304 und einen FS-Datenbus 305 auf, die ausschließlich für die Flash-Schreiboperation verwendet werden. Die Eingangs-/Ausgangsbusse setzen sich für gewöhnlich aus einem Buspaar zusammen, das einen Schreib- (oder Lese-) Daten aufweisenden Bus 302 (nachfolgend als E/A-Bus 302 bezeichnet) sowie einen Daten einer entgegengesetzten Phase aufweisenden Bus 303 (nachfolgend als der E/A-Bus 303 bezeichnet) umfaßt. Andererseits kann der FS-Datenbus 305 so aufgebaut sein, daß er nur eine Leitung mit Daten einer positiven (oder einer negativen Phase) aufweist. Fig. 2 zeigt einen Hauptabschnitt eines konkreten Beispiels eines Schaltkreises eines herkömmlichen Halbleiter-Speicherschaltkreises, der einen FS-Datenbus bestehend aus nur einer Leitung aufweist.
• Aus Gründen der Vereinfachung wird hauptsächlich auf die Bitleitungen D1 und von Fig. 2 Bezug genommen. Insbesondere ist eine Speicherzelle MC1 mit einer Bitleitung und mit einer Wortleitung WL1 an der Stelle verbunden, an der sich die beiden Leitungen kreuzen, und eine Speicherzelle MC2 ist auf ähnliche Weise mit einer Bitleitung D1 und einer Wortleitung WL2 verbunden. Das Bitleitungspaar D1, ist ferner mit einem Leseverstärker LV1 verbunden. Die Bitleitungen und D1 sind zudem mit dem -Bus 302 und dem E/A-Bus 303 über die Schalter Q1 bzw. Q1' verbunden, wobei es sich bei beiden Schaltern um MOS-Transistoren vom N-Typ handelt. Darüberhinaus ist die Bitleitung D1 mit dem FS-Datenbus 305 über einen Flash-Schreib- Schalter SW1 (einen MOS-Transistor vom N-Typ, nachfolgend als FS-Schalter SW1 bezeichnet) des FS-Gatters 304 verbunden. Die Schalter Q1, Q1'werden über ein Signal YSW1, das vom Spalten- Adressdecodierer 311 ausgegeben wird, gesteuert, und der FS- Schalter SW1 wird durch das FS-Gattersignal 318 gesteuert. In diesem Fall können die positiven FS-Daten einen niedrigen Pegel aufweisen, obwohl FS-Daten einer positiven Phase (hoher Pegel) an den FS-Datenbus 305 weitergeleitet werden und der FS-Schalter SW1 mit der Bitleitung D1 verbunden ist. Insbesondere können die FS-Daten auch mit einem niedrigen Pegel an den FS-Datenbus 305 weitergeleitet werden, während die FS- Schalter (SW1, SW2, ...) mit den Bitleitungen ( , D1, ...) weitergeleitet werden.
• Der Betrieb des in Fig. 1 und Fig. 2 dargestellten herkömmlichen Halbleiter-Speicherschaltkreises wird als nächstes mit Bezug auf die Impulsübersichten von Fig. 3 und Fig. 4 beschrieben. Wenn der Schaltkreis in einem Flash-Schreibmodus arbeitet (nachfolgend als FS-Modus bezeichnet), wie es in Fig. 3 dargestellt ist, wird zunächst ein FSF-Signal aktiviert (hoher Pegel) gefolgt von der Aktivierung eines -Signals (niedriger Pegel). Wenn das -Signal aktiviert ist, wird eine Zeilenadresse, die einer für den Flash-Schreibvorgang aktivierte Wortleitung entspricht, im Zeilenadress-Puffer 307 (Fig. 1) gespeichert und anschließend mit Hilfe des Zeilenadressen-Decodierers 308 decodiert. Als ein Ergebnis des Decodiervorgangs schaltet beispielsweise die Wortleitung WL1 (eine der Wortleitungen 309, welche die Wortleitungen WL1, WL2, ... umfassen) auf einen hohen Pegel, und auf diese Weise wird auf die in der Speicherzelle MC1 gespeicherten Daten, beispielsweise den Datenbestand "0", auf den Bitleitungen D1, Dl zugegriffen. Es versteht sich, daß zu diesem Zeitpunkt FS- Daten der positiven Phase bereits vom Daten-Zwischenspeicher 314 an den FS-Datenbus 305 als ein Ergebnis der Aktivierung des FSF-Signals weitergeleitet worden sind.
• Das Steuergerät 315 aktiviert (hoher Pegel) dann ein FS-Gattersignal 318 für den Betrieb des FS-Schalters SW1 zur Ausgabe von FS-Daten an die Bitleitung D1, beispielsweise den vom Daten-Zwischenspeicherschaltkreis 314 aus dem E/A-Anschluß 317 aufgerufenen Datenbestand "0". Mit diesen Ausgabe-FS-Daten wird die Bitleitung zwangsläufig in Richtung "0" getrieben, und wenn das Steuergerät 315 ein Leseverstärker-Aktivierungssignal aktiviert, werden ein Signal SEP zur Lieferung eines +Vcc-Pegels und ein Signal SEN zur Lieferung eines Signals eines Massepegels zur weiteren Aktivierung des Leseverstärkers SA1, wodurch bewirkt wird, daß der Leseverstärker SA1 die FS- Daten weiter auf der Bitleitung verstärkt. Als Ergebnis dieser Verstärkung, nimmt die Bitleitung D1 den Wert "0" ein, die Bitleitung weist den Wert "1" auf, und der Wert "1" wird zudem in der mit der Bitleitung verbundenen Speicherzelle MC1 gespeichert. Auf die gleiche wie oben beschriebene Art und Weise werden darüberhinaus FS-Daten im gleichen Zyklus in anderen mit der Wortleitung WL1 verbundenen Speicherzellen gespeichert.
• Im Falle einer normalen Auslesung, wie es in Fig. 4 gezeigt ist, wird eine Wortleitung mit einer vorgegebenen Zeilenadresse, z. B. WL1, aufgrund der Aktivierung eines -Signals zur Ausgabe der Daten der Speicherzelle MC1, beispielsweise "1", an die Bitleitung aktiviert. Anschließend, wenn der Leseverstärker SA1 durch die den Leseverstärker aktivierenden Signale SEP und SEN aktiviert wird, werden die Spaltenschalter Q1, Q1' für das Abrufen von Daten von den paarweise angeordneten Bitleitungen , D1 zu den E/A-Bussen 302, 303. Im Falle einer Schreiboperation werden die Daten auf den E/A-Bussen 302, 303 im Gegensatz zu oben durch Einschalten der Spaltenschälter Q1, Q1' an das Bitleitungspaar , D1 übertragen.
• Zur Vereinfachung des FS-Gatter-Aktivierungsschaltkreises ist, wie es in der Impulsübersicht von Fig. 3 dargestellt ist, der herkömmliche Halbleiter-Schaltkreis so aufgebaut, daß die FS- Gattersignale synchron zur Aktivierung oder Deaktivierung eines -Signals aktiviert bzw. deaktiviert sind. Je länger die Aktivierungsperiode des -Signals, desto länger die Aktivierungsperiode des FS-Gattersignals.
• Beim herkömmlichen Halbleiter-Speicherschaltkreis wird, wenn eine Bit-Leitung beispielsweise durch eine Signal-SEP-Leitung oder eine Wortleitung aufgrund von Problemen beim Herstellungsverfahren (z. B. wenn ein Transistor Tr des Leseverstärkers SA1 in Fig. 2 aktiviert wird, während ein Widerstand zwischen P1 und N1 wesentlich geringer als die Norm ist) kurzgeschlossen wird, die Qualität des Halbleiter-Schaltkreises in Mitleidenschaft gezogen. Wenn andererseits jedoch der Schaltkreis mit redundanten Bitleitungen und einem zu diesem verwandten Schaltkreis versehen ist, der einen bezüglich der Bitleitungen defekten Abschnitt ersetzen kann, kann die Qualität des Halbleiter-Speicherschaltkreises durch Ersetzen der defekten Leitungen durch redundante Leitungen wiederhergestellt werden.
• Andererseits, wenn der FS-Schalter mit der defekten Bitleitung verbunden ist, wird der FS-Schalter im FS-Modus aktiviert und die FS-Daten werden an die defekte Sitleitung über den FS-Datenbus 305 geleitet. In diesem Fall fließt, falls die defekte Bitleitung eine Spannung aufweist, durch welche die Polung der Daten der defekten Leitung hinsichlich der FS-Daten umgekehrt werden, beispielsweise wenn die Spannung der FS-Daten "0" beträgt und die defekte Bitleitung mit Hilfe einer Leitung mit einer Spannung VCC oder einer Wortleitung kurzgeschlossen wird, ein elektrischer Strom von der Leitung mit der Spannung Vcc oder von der Wortleitung zum FS-Datenbus, wodurch bewirkt wird, daß der Betriebsstrom im FS-Modus nachteilig ansteigt.
ZUSAMMENFASSUNG DER ERFINDUNG
• Es ist eine Aufgabe der vorliegenden Erfindung, die obigen Nachteile zu lösen und sogar dann ein Flash-Schreibverfahren zu schaffen, das den Anstieg des Betriebsstrom im FS-Modus auf einen niedrigeren Pegel begrenzen kann, als es durch das herkömmliche Verfahren erreicht werden kann, wenn der Halbleiter- Speicherschaltkreis die oben beschriebenen Nachteile aufweist, und ferner ist es eine Aufgabe der vorliegenden Erfindung, einen Halbleiter-Speicherschaltkreis zu schaffen, der das Flash-Schreibverfahren anwendet. Die obige Aufgabe kann gemäß dem folgenden Verfahren und Schaltkreis gelöst werden.
• Zur Lösung der oben beschriebenen Aufgabe sieht die vorliegende Erfindung ein Flash-Schreibverfahren für einen Halbleiter-Speicherschaltkreis vor, der als dynamischer RAM-Speicher DRAM ausgebildet ist, wobei der Speicherschaltkreis folgendes aufweist: Speicherzellen; Wortzeilen; eine Vielzahl von Bitleitungspaaren, wobei jede Speicherzelle an einem Kreuzungsbereich einer der Wortzeilen und einer der Bitzeilen angeordnet ist; Leseverstärker, wobei ein Leseverstärker die Daten eines jeden Bitleitungspaars verstärkt; einen Flash-Schreibdatenbus; an den Flash-Schreibdaten zu liefern sind; Flash-Schreib-Gatterschalter für das Schalten von Verbindungen mit dem Flash- Schreibdatenbus zwischen den Bitleitungen in den Paaren von Bitzeilen (D1); eine Steuervorrichtung zur Aktivierung einer Wortleitung entsprechend einer gegebenen Zeilenadresse, zur Aktivierung von Flash-Schreib-Gatterschaltern, zur Aktivierung von Leseverstärkern, und für das gleichzeitige Schreiben von Flash-Schreibdaten in alle Speicherzellen, die mit einer aktivierten Wortleitung verbunden sind; wobei das Verfahren dadurch gekennzeichnet ist, daß die Länge einer Zeitperiode, während welcher die Flash-Schreib-Gatterschalter mit Hilfe der Steuervorrichtung aktiviert werden, gesteuert wird, so daß die Flash-Schreib-Gatterschalter nur eine vorbestimmte Zeit während einer Zeitperiode, in der die Wortleitung aktiviert ist, betriebsbereit ist.
• Bei dem oben beschriebenen Flash-Schreibverfahren wird die Zeitperiode, während welcher das Flash-Schreibgatter aktiviert ist, so gesteuert, daß mehr als genug Zeit vorhanden ist, um die Flash-Schreibdaten in die Bitleitung zu schreiben, andererseits wird die Zeit aber auch so gesteuert, daß die Zeit so kurz wie nur möglich ist.
• Zur Lösung der oben beschriebenen Aufgabe weist ein als DRAM ausgebildeter Halbleiter-Speicherschaltkreis der vorliegenden Erfindung folgendes auf: Speicherzellen, Wortleitungen, eine Vielzahl von Paaren von Bitleitungen, wobei jede Speicherzelle an einer Kreuzungsfläche der Wortleitungen und einer der Bitleitungen angeordnet ist; Leseverstärker, wobei ein Leseverstärker Daten eines jeden Paares von Bitleitungen verstärkt; einen Flash-Schreibdatenbus, an welchen Flash-Schreibdaten geliefert werden; Flash-Schreibgatter-Schalter für das Schalten der Verbindung mit dem Flash-Schreibdatenbus zwischen den Bitleitungen der Paare von Bitleitungen; eine Steuervorrichtung für die Aktivierung einer Wortleitung entsprechend einer gegebenen Zeilenadresse, zur Aktivierung der Flash-Schreibgatter- Schalter, zur Aktivierung der Leseverstärker und für das Schreiben der Flash-Schreibdaten in die mit einer aktivierten Wortleitung verbundenen Speicherzellen; und ein Zeitsteuerungsschaltkreis für die Steuerung der Länge einer Zeitperiode, während welcher die Flash-Schreibgatter-Schalter mit Hilfe der Steuervorrichtung aktiviert sind, so daß die Flash- Schreibgatter-Schalter nur eine vorgebene Zeit während der aktivierten Zeitperiode der Wortleitung aktiviert sind.
• In dem Halbleiter-Speicherschaltkreis der vorliegenden Erfindung kann der Zeitsteuerungsschaltkreis zudem einen Aktivierungs-Erfassungsschaltkreis zur Erfassung, daß ein eingegebenes Zeilenadressen-Freigabesignal und ein Flash-Schreibfreigabesignal aktiviert sind aufweisen; und einem Aktivierungszeit-Anpassungsschaltkreis (107) für die Aktivierung des Flash-Schreibgatterschalters für die vorgegebene Zeitperiode, wenn der Aktivierungs-Erfassungsschaltkreis (100) erfaßt, daß die eingegebenen Signale aktiv sind.
• Beim Halbleiter-Speicher gemäßg der vorliegenden Erfindung wird die Länge der Zeitperiode, während welcher der Flash- Schreibgatter-Schalter durch den Zeitsteuerungsschaltkreis angesteuert wird, so gesteuert, daß die Zeitperiodendauer von so kurzer Dauer wie nur möglich ist, jedoch lange genug, um das Schreiben der Flash-Schreibdaten in die Bitleitungen zu ermöglichen.
• Beim Halbleiter-Speicher gemäßg der vorliegenden Erfindung ist eine Vielzahl von Speicherzellen in Form eines Feldes angeordnet.
• Da der Zeitsteuerungsschaltkreis den Flash-Schreibgatter- Schalter so steuert, daß der Schalter nur während der Zeitperiode, in der die Wortleitung aktiviert ist, aktiviert ist, wird die Aktivierungs-Zeitperiode in einer bevorzugten Ausführungsform darüberhinaus so gesteuert, daß sie möglichst kurz ist, und sogar dann, wenn ein elektrischer Strom zwischen der Bitleitung und dem Flash-Schreibdatenbus aufgrund von Problemen, wie z. B. bei der Herstellung auftretenden Verdrahtungsdefekten, fließt, fließt der Strom weiterhin nur während einer minimalen Zeitdauer.
• Die obigen und andere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung ergeben sich aus der nachfolgenden Beschreibung mit Bezug auf die anliegenden Zeichnungen, welche ein Beispiel für eine bevorzugte Ausführungsform der vorliegenden Erfindung darstellen.
KURZBESCHREIBUNG DER ZEICHNUNGEN
• Es zeigen:
• Fig. 1 ein Blockdiagramm eines Halbleiter-Speicherschaltkreises eines herkömmlichen Typs;
• Fig. 2 ein Schaltkreisdiagramm, das einen Hauptabschnitt des herkömmlichen Beispiels von Fig. 1 zeigt;
• Fig. 3 eine Zeittafel, die den Betrieb des herkömmlichen, im FS-Modus arbeitenden Ausführungsbeispiels von Fig. 1 zeigt;
• Fig. 4 eines Zeittafel, die den normalen Lese-/Schreib-Betrieb des herkömmlichen Ausführungsbeispiels von Figur zeigt;
• Fig. 5 ein Blockdiagramm, das eine Ausführungsform eines Halbleiter-Speicherschaltkreises gemäß der vorliegenden Erfindung zeigt;
• Fig. 6 ein Schaltkreisdiagramm, das einen Hauptabschnitt der Ausführungsform von Fig. 5 zeigt;
• Fig. 7 ein Schaltkreisdiagramm, das eine Flash-Gatter-Signalzeitsteuerungseinheit der Steuervorrichtung von Fig. 5 zeigt; und
• Fig. 8 eine Zeittafel, die den Betrieb der in den Fig. 5 bis 7 gezeigten Ausführungsform zeigt.
AUSFÜHRLICHE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
• Die Erfindung wird als nächstes mit Bezug auf die Fig. 5 und 6 beschrieben.
• Der Halbleiter-Speicherschaltkreis der vorliegenden Erfindung ist so beschaffen, daß er den in den Fig. 1 bis 4 gezeigten herkömmlichen Halbleiter-Speicherschaltkreis verbessert. Die Steuervorrichtung 115 der vorliegenden Erfindung ist so aufgebaut, daß sie in der herkömmlichen Steuervorrichtung 315 zusätzlich eine Zeitsteuerungseinheit 100 für das Flash-Schreib- Gattersignal vorsieht.
• Der in Fig. 6 dargestellte Hauptabschnitt ist identisch mit dem Hauptabschnitt von Fig. 2, mit der Ausnahme eines FS-Gattersignals 108, das am FS-Gatter angelegt wird.
• Eine Flash-Schreib-Gattersignal-Zeitsteuerungseinheit 100 (eine FS-Gattersignal-Zeitsteuerungseinheit 100, nachfolgend ist Flash-Schreib mit FS bezeichnet) setzt sich, wie es in Fig. 7 gezeigt ist, aus Eingabepuffern 101, 102 für den Empfang von einem RAS-Anschlußstift 121 bzw. einem FSE-Anschlußstift 122 zu liefernden Signalen, einem FS-Signalspeichersignal-Erzeugungsschaltkreis 103, einem Signalspeicherschaltkreis 105 und einem FS-Gattersignal-Erzeugungsschaltkreis 107 zusammen.
• Der FS-Signalspeicher-Erzeugungsschaltkreis 103 umfaßt einen Inverter IV1 für den Empfang eines Ausgangssignals des Eingabepuffers 101, einen Inverter IV2 für den Empfang eines Ausgangssignals des Inverter IV1 über einen Verzögerungsschaltkreis DL1, eine NAND-Schaltung ND1 zur Ausführung eine NAND-Verknüpfung mit Bezug auf die Ausgangssignale der Inverter IV1, IV2, und einen Inverter IV3 für den Empfang eines Ausgangssignals der NAND-Schaltung ND1. Der Schaltkreis 103 erzeugt ein FS-Signalspeichersignal aus einem -Signal (Fig. 8).
• Der Signalspeicherschaltkreis 105 weist Transistoren QP1 bis QP4 vom P-Typ sowie Transistoren QN1 bis QN4 vom N-Typ auf und speichert ein Ausgangssignal des Eingabepuffers 102 basierend auf dem Signalspeichersignal von einem FS-Signalspeicher- Erzeugungsschaltkreis 103 zur Ausgabe des Signals als ein FS- Gatter-Aktivierungssignal 106.
• Der FS-Gattersignal-Erzeugungsschaltkreis 107 umfaßt einen Inverter IV5 für den Empfang des FS-Gatteraktivierungssignal 106 durch einen Verzögerungsschaltkreis DL2, eine NAND-Schaltung ND2 zur Ausführung einer NAND-Verknüpfung mit Bezug auf das FS-Gatteraktivierungssignal 106 und eines Ausgangs des Inverters IV5, und einen Inverter IV6, der ein Ausgangssignal der NAND-Schaltung ND2 empfängt und das FS-Gattersignal 108 ausgibt. Wie es aus Fig. 8 ersichtlich ist, ist die Dauer des Signals 108 abhängig von der Verzögerungszeit des Verzögerungsschaltkreises begrenzt.
• Ein durch einen Eingabepuffer 102 abgepuffertes FSE-Signal wird im Signalspeicherschaltkreis 105 gemäß dem FS-Signalspeichersignal 104, das als ein Einzelimpuls-Signal im FS- Signalspeicher-Erzeugungsschaltkreis 103 erzeugt wird, gesperrt. Hier wird, falls der FSE-Anschlußstift einen hohen Pegel aufweist, während ein -Signal einen niedrigen Pegel aufweist, das FS-Gatteraktivierungssignal 106, das vom Signalspeicherschaltkreis 105 ausgegeben wird, aktiviert, und das FS-Gattersignal 108 wird ebenfalls durch den FS-Gattersignal- Erzeugungsschaltkreis aktiviert.
• Diese Operationen werden zudem mit Bezug auf die in Fig. 8 gezeigte Zeittafel beschrieben. Wenn das FS-Gatteraktivierungssignal 106 durch das FS-Signal~peichersignal 104 nach der Herabsetzung des -Signals auf einen niedrigen Pegel aktiviert wird, wird das FS-Gatter aktiviert. Zu diesem Zeitpunkt wird die FS-Gatteraktivierungsdauer durch einen Verzögerungsschaltkreis im FS-Gattersignal-Erzeugungsschaltkreis 107 bestimmt, und es es ist akeptabel, wenn die Aktivierungszeitdauer länger als die für das Schreiben von FS-Daten in die Bitleitungen erforderliche Zeit ist. Nach der Weiterleitung der FS-Daten vom FS-Datenbus an die Bitleitungen wird das elektrische Potentialgefälle zwischen den Bitleitungen durch das Leseverstärker-Aktivierungssignal verstärkt. Aus diesem Grund kann das FS-Gatter inaktiv sein, während das -Signal akiviert ist (auf einem niedrigen Pegel).
• Wie es oben beschrieben worden ist, weist die vorliegende Erfindung einen Schaltkreis auf, der so aufgebaut ist, daß das FS-Gatter inaktiv ist, während das -Signal aktiviert ist (auf einem niedrigen Pegel). Aus diesem Grund ist es möglich, wenn eine defekte Bitleitung einen logischen Pegel aufweist, der dem der FS-Daten entgegengesetzt ist, beispielsweise dann, wenn der FS-Datenbestand "0" ist und die defekte Bitleitung durch eine Leitung mit einer Spannung Vcc oder durch eine Wortleitung kurzgeschlossen wird, den von der Leitung mit der Spannung Vcc oder von der Wortleitung zum Es-Datenbus fließenden Strom zu reduzieren, wodurch der Betriebsstrom in einem FS-Modus reduziert wird.
• Als ein spezifisches Beispiel sind in Fig. 6 kann sogar dann, wenn die Transistoren der Leseverstärker SA1 aktiviert sind und P1 und N1 durch einen kleinen Widerstand miteinander verbunden sind, der Betriebsstrom im FS-Modus ebenfalls reduziert werden, da die Zeitdauer des FS-Gattersignals 108 so beschränkt ist, daß es möglichst kurz ist, wie es in Fig. 8 dargestellt ist.
• Obwohl die Merkmale und Vorteile der vorliegenden Erfindung in der vorhergehenden Beschreibung dargelegt worden sind, versteht es sich jedoch, daß die Beschreibung lediglich zur Veranschaulichung dient, und Veränderungen bei der Anordnung von Bauteilen vorgenommen werden kann, ohne den Schutzbereich der anliegenden Ansprüche zu verlassen.

Claims (6)

1. Flash-Schreibverfahren für einen Halbleiter-Speicherschaltkreis, welcher als dynamischer RAM-Speicher aufgebaut ist, wobei der Speicherschaltkreis folgendes aufweist:

Speicherzellen, Wortleitungen (309), eine Vielzahl von Paaren von Bitleitungen (D1), wobei jede dieser Speicherzellen an einem Kreuzungsbereich einer der Wortleitungen (309) und einer der Bitzeilen (Dl) angeordnet ist; Leseverstärker (310), wobei ein Leseverstärker die Daten eines jeden Paars von Bitleitungen (D1) verstärkt; einen Flash-Schreibdatenbus (305), an den Flash-Schreibdaten zu liefern sind;

Flash-Schreib-Gatterschalter (304) für das Schalten von Verbindungen mit dem Flash-Schreibdatenbus (305) zwischen den Bitleitungen (D1) in den Paaren von Bitzeilen (D1); eine Steuervorrichtung (315) zur Aktivierung eine Wortleitung entsprechend einer gegebenen Zeilenadresse, zur Aktivierung von Flash-Schreib-Gatterschaltern (304), zur Aktivierung von Leseverstärkern (310), und für das gleichzeitige Schreiben von Flash-Schreibdaten in alle Speicherzellen, die mit einer aktivierten Wortleitung verbunden sind;

wobei das Verfahren dadurch gekennzeichnet ist, daß die Länge einer Zeitperiode, während welcher die Flash-Schreib- Gatterschalter (304) mit Hilfe der Steuervorrichtung (315) aktiviert werden, gesteuert wird, so daß die Flash-Schreib- Gatterschalter nur eine vorbestimmte Zeit während einer Zeitperiode, in der die Wortleitung aktiviert ist, betriebsbereit ist.

2. Flash-Schreibverfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Länge der vorgegebenen Zeit, während welcher der Flash-Schreib-Gatterschalter (304) aktiviert ist, so gesteuert wird, daß sie von so kurzer Dauer wie nur möglich ist, während sie lange genug ist, damit Flash- Schreibdaten in die Bitleitung geschrieben werden können.

3. Halbleiter-Speicherschaltkreis, der als ein dynmischer RAM- Speicher DRAM ausgebildet ist, und folgendes aufweist:

Speicherzellen, Wortleitungen (309), eine Vielzahl von Paaren von Bitleitungen (D1), wobei jede Speicherzelle an einer Kreuzungsfläche der Wortleitungen (309) und einer der Bitleitungen (D1) angeordnet ist;

Leseverstärker (310), wobei ein Leseverstärker Daten eines jeden Paares von Bitleitungen (D1) verstärkt;

einen Flash-Schreibdatenbus (305), an welchen Flash- Schreibdaten geliefert werden;

Flash-Schreibgatter-Schalter (304) für das Schalten der Verbindung mit dem Flash-Schreibdatenbus (305) zwischen den Bitleitungen (D1) der Paare von Bitleitungen (D1);

eine Steuervorrichtung (315) für die Aktivierung einer Wortleitung entsprechend einer gegebenen Zeilenadresse, zur Aktivierung der Flash-Schreibgatter-Schalter (304), zur Aktivierung der Leseverstärker (310) und für das Schreiben der Flash-Schreibdaten in die mit einer aktivierten Wortleitung verbundenen Speicherzellen; und

ein Zeitsteuerungsschaltkreis (107) für die Steuerung der Länge einer Zeitperiode, während welcher die Flash-Schreibgatter-Schalter (304) mit Hilfe der Steuervorrichtung (315) aktiviert sind, so daß die Flash-Schreibgatter-Schalter (304) nur eine vorgebene Zeit während der aktivierten Zeitperiode der Wortleitung aktiviert sind.

4. Halbleiter-Speicherschaltkreis nach Anspruch 3, dadurch gekennzeichnet, daß der Zeitsteuerungsschaltkreis (107) folgendes umfaßt:

einen Aktivierungs-Erfassungsschaltkreis (100) zur Erfassung, daß ein eingegebenes Zeilenadressen-Freigabesignal und ein Flash-Schreibfreigabesignal aktiviert sind; und

ein Aktivierungszeit-Anpassungsschaltkreis (107) für die Aktivierung des Flash-Schreibgatterschalters für die vorgegebene Zeitperiode, wenn der Aktivierungs-Erfassungsschaltkreis (100) erfaßt, daß die eingegebenen Signale aktiv sind.

5. Halbleiter-Speicherschaltkreis nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß die Länge der Zeitperiode, während welcher der Flash-Schreibgatter-Schalter durch den Zeitsteuerungsschaltkreis (107) angesteuert wird, so gesteuert wird, daß die Zeitperiode von so kurzer Dauer wie nur möglich ist, jedoch lange genug, um das Schreiben der Flash-Schreibdaten in die Bitleitungen (D1) zu ermöglichen.

6. Halbleiter-Speicherschaltkreis nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß eine Vielzahl von Speicherzellen in Form eines Feldes (306) angeordnet ist.