JP3102302B2 - 半導体記憶装置 - Google Patents
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
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- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に行アドレスを分割してデコードする分割デコー
ド方式を用いた半導体記憶装置に関する。
し、特に行アドレスを分割してデコードする分割デコー
ド方式を用いた半導体記憶装置に関する。
【０００２】
【従来の技術】近年においては半導体記憶装置、特にダ
イナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）
の高集積化が進んでいるが、かかる高集積化に伴うアク
セススピードの低下を防ぐために、行アドレスを分割し
てデコードする分割デコード方式が広く採用されている
（特公昭６２−２８５１６号公報、特開平５−１８２４
６１号公報参照）。
イナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）
の高集積化が進んでいるが、かかる高集積化に伴うアク
セススピードの低下を防ぐために、行アドレスを分割し
てデコードする分割デコード方式が広く採用されている
（特公昭６２−２８５１６号公報、特開平５−１８２４
６１号公報参照）。
【０００３】図７は、このような分割デコード方式によ
る従来の半導体記憶装置を示す全体図である。図におい
て７０〜７３は行デコーダであり、それぞれ行アドレス
信号ｂ０〜ｂ３に応答して対応するメインワード線ＭＷ
０〜ＭＷ３を活性状態とする。またＤ０−０〜Ｄ３−９
は、メインワード線ＭＷ０〜ＭＷ３の状態及び副ワード
線駆動信号ａ０〜ａ７に応じて、対応する副ワード線Ｗ
０−０〜Ｗ３−７を選択し駆動する分割デコーダであ
り、例えば分割デコーダＤ０−０は、メインワード線Ｍ
Ｗ０が活性状態であれば、供給される副ワード線駆動信
号ａ１及びａ３の状態に応じて副ワード線Ｗ０−１ある
いはＷ０−３を選択し、分割デコーダＤ３−９は、メイ
ンワード線ＭＷ３が活性状態であれば、供給される副ワ
ード線駆動信号ａ５及びａ７の状態に応じて副ワード線
Ｗ３−５あるいはＷ３−７を選択する。これら分割デコ
ーダに挟まれた領域はセルアレイ領域３であり、複数の
メモリセルが形成されている。つまり、各行デコーダの
左右には、４つのセルアレイ領域がそれぞれ形成されて
いることになる。
る従来の半導体記憶装置を示す全体図である。図におい
て７０〜７３は行デコーダであり、それぞれ行アドレス
信号ｂ０〜ｂ３に応答して対応するメインワード線ＭＷ
０〜ＭＷ３を活性状態とする。またＤ０−０〜Ｄ３−９
は、メインワード線ＭＷ０〜ＭＷ３の状態及び副ワード
線駆動信号ａ０〜ａ７に応じて、対応する副ワード線Ｗ
０−０〜Ｗ３−７を選択し駆動する分割デコーダであ
り、例えば分割デコーダＤ０−０は、メインワード線Ｍ
Ｗ０が活性状態であれば、供給される副ワード線駆動信
号ａ１及びａ３の状態に応じて副ワード線Ｗ０−１ある
いはＷ０−３を選択し、分割デコーダＤ３−９は、メイ
ンワード線ＭＷ３が活性状態であれば、供給される副ワ
ード線駆動信号ａ５及びａ７の状態に応じて副ワード線
Ｗ３−５あるいはＷ３−７を選択する。これら分割デコ
ーダに挟まれた領域はセルアレイ領域３であり、複数の
メモリセルが形成されている。つまり、各行デコーダの
左右には、４つのセルアレイ領域がそれぞれ形成されて
いることになる。
【０００４】上記行アドレス信号ｂ０〜ｂ３及び副ワー
ド線駆動信号ａ０〜ａ７は、図８に示すプリデコーダ８
０及び８１によって生成される。すなわち、外部から供
給された５ビットの行アドレスＡ０〜Ａ４のうち、上位
２ビットであるＡ３及びＡ４はプリデコーダ８０に、下
位３ビットであるＡ０〜Ａ２はプリデコーダ８１に供給
され、これによってプリデコーダ８０は行アドレス信号
ｂ０〜ｂ３を生成し、プリデコーダ８１は副ワード線駆
動信号ａ０〜ａ７を生成する。
ド線駆動信号ａ０〜ａ７は、図８に示すプリデコーダ８
０及び８１によって生成される。すなわち、外部から供
給された５ビットの行アドレスＡ０〜Ａ４のうち、上位
２ビットであるＡ３及びＡ４はプリデコーダ８０に、下
位３ビットであるＡ０〜Ａ２はプリデコーダ８１に供給
され、これによってプリデコーダ８０は行アドレス信号
ｂ０〜ｂ３を生成し、プリデコーダ８１は副ワード線駆
動信号ａ０〜ａ７を生成する。
【０００５】次に、かかる従来の半導体記憶装置を細部
について、図７において破線で囲まれた部分４を詳細に
示す図９を用いて説明する。図９に示すように、行デコ
ーダ７０は、行アドレス信号ｂ１、ｂ２及びｂ３を入力
とするアンドゲートを、行デコーダ７１は、行アドレス
信号ｂ０、ｂ２及びｂ３を入力とするアンドゲートを有
しており、それぞれ入力される行アドレス信号が全てハ
イレベルになると、対応するメインワード線をハイレベ
ルに駆動する。また、分割デコーダＤ０−５は、副ワー
ド線駆動信号ａ５及びメインワード線ＭＷ０上の信号を
受けるアンドゲートと、副ワード線駆動信号ａ７及びメ
インワード線ＭＷ０上の信号を受けるアンドゲートとを
有しており、これらアンドゲートによって、対応する副
ワード線Ｗ０−５、Ｗ０−７を選択し駆動する。他の分
割デコーダも図に示すとおり同様の構成である。これら
各副ワード線には図のように２対のビット線対が交差し
ており、各交点にはメモリセルＭＣが形成されている。
について、図７において破線で囲まれた部分４を詳細に
示す図９を用いて説明する。図９に示すように、行デコ
ーダ７０は、行アドレス信号ｂ１、ｂ２及びｂ３を入力
とするアンドゲートを、行デコーダ７１は、行アドレス
信号ｂ０、ｂ２及びｂ３を入力とするアンドゲートを有
しており、それぞれ入力される行アドレス信号が全てハ
イレベルになると、対応するメインワード線をハイレベ
ルに駆動する。また、分割デコーダＤ０−５は、副ワー
ド線駆動信号ａ５及びメインワード線ＭＷ０上の信号を
受けるアンドゲートと、副ワード線駆動信号ａ７及びメ
インワード線ＭＷ０上の信号を受けるアンドゲートとを
有しており、これらアンドゲートによって、対応する副
ワード線Ｗ０−５、Ｗ０−７を選択し駆動する。他の分
割デコーダも図に示すとおり同様の構成である。これら
各副ワード線には図のように２対のビット線対が交差し
ており、各交点にはメモリセルＭＣが形成されている。
【０００６】なお、図９に示すように、各副ワード線駆
動信号はそれぞれ分割された２本の信号線によって各分
割デコーダに供給されている。例えば、分割デコーダＤ
０−５と分割デコーダＤ１−５には、ともに副ワード線
駆動信号ａ５及びａ７が供給されているが、かかる副ワ
ード線駆動信号ａ５及びａ７は、それぞれ異なる信号線
によってこれら分割デコーダＤ０−５及びＤ１−５に供
給されるようになっている。これは、１本の信号線が多
くの分割デコーダに接続されていると、その配線負荷が
大きくなりすぎ、アクセススピードが低下するからであ
る。かかる理由により、各副ワード線駆動信号はそれぞ
れ２本に分割され、隣接する分割デコーダ（例えばＤ０
−５とＤ１−５）にはそれぞれ異なる信号線によって、
副ワード線駆動信号が供給されるようになっている。
動信号はそれぞれ分割された２本の信号線によって各分
割デコーダに供給されている。例えば、分割デコーダＤ
０−５と分割デコーダＤ１−５には、ともに副ワード線
駆動信号ａ５及びａ７が供給されているが、かかる副ワ
ード線駆動信号ａ５及びａ７は、それぞれ異なる信号線
によってこれら分割デコーダＤ０−５及びＤ１−５に供
給されるようになっている。これは、１本の信号線が多
くの分割デコーダに接続されていると、その配線負荷が
大きくなりすぎ、アクセススピードが低下するからであ
る。かかる理由により、各副ワード線駆動信号はそれぞ
れ２本に分割され、隣接する分割デコーダ（例えばＤ０
−５とＤ１−５）にはそれぞれ異なる信号線によって、
副ワード線駆動信号が供給されるようになっている。
【０００７】上記構成により、かかる従来のＤＲＡＭに
おける副ワード線の選択は、次のように行われる。すな
わち、外部から入力された行アドレスの上位２ビットに
基づき４つの行デコーダ７０〜７３のうちのひとつ、例
えば行デコーダ７０が活性化され、これによってメイン
ワード線ＭＷ０〜ＭＷ３のうちの１本、例えばＭＷ０が
ハイレベルとなる一方、行アドレスの下位３ビットによ
り副ワード線駆動信号ａ０〜ａ７のうちのひとつ、例え
ばａ０がハイレベルとなる。これによって、例えば４本
の副ワード線Ｗ０−０が選択されることになる。
おける副ワード線の選択は、次のように行われる。すな
わち、外部から入力された行アドレスの上位２ビットに
基づき４つの行デコーダ７０〜７３のうちのひとつ、例
えば行デコーダ７０が活性化され、これによってメイン
ワード線ＭＷ０〜ＭＷ３のうちの１本、例えばＭＷ０が
ハイレベルとなる一方、行アドレスの下位３ビットによ
り副ワード線駆動信号ａ０〜ａ７のうちのひとつ、例え
ばａ０がハイレベルとなる。これによって、例えば４本
の副ワード線Ｗ０−０が選択されることになる。
【０００８】
【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体記憶装置においては、活性化されたメイ
ンワード線に対応するセルアレイ領域のうち、行デコー
ダを挟んで左右いずれかに属するセルアレイ領域しか活
性化されないにもかかわらず、図７からも明らかなよう
に、各メインワード線は左右の分割デコーダの両方に配
線されている。例えば、副ワード線Ｗ０−０が選択され
る場合、行デコーダ７０の右にあるセルアレイ領域は全
く活性化されないにもかかわらず、メインワード線ＭＷ
０は、これらセルアレイ領域を活性化させる分割デコー
ダＤ０−５〜Ｄ０−９にも信号を供給しなければならな
い。これにより、従来の半導体記憶装置においてはメイ
ンワード線の負荷が必要以上に大きく、これがアクセス
スピードを向上させる上での障害となっていた。
た従来の半導体記憶装置においては、活性化されたメイ
ンワード線に対応するセルアレイ領域のうち、行デコー
ダを挟んで左右いずれかに属するセルアレイ領域しか活
性化されないにもかかわらず、図７からも明らかなよう
に、各メインワード線は左右の分割デコーダの両方に配
線されている。例えば、副ワード線Ｗ０−０が選択され
る場合、行デコーダ７０の右にあるセルアレイ領域は全
く活性化されないにもかかわらず、メインワード線ＭＷ
０は、これらセルアレイ領域を活性化させる分割デコー
ダＤ０−５〜Ｄ０−９にも信号を供給しなければならな
い。これにより、従来の半導体記憶装置においてはメイ
ンワード線の負荷が必要以上に大きく、これがアクセス
スピードを向上させる上での障害となっていた。
【０００９】したがって、本発明の目的は、分割デコー
ド方式を用いた半導体記憶装置において、メインワード
線の負荷を低減する手段を提供し、これによってアクセ
ススピードを向上させることである。
ド方式を用いた半導体記憶装置において、メインワード
線の負荷を低減する手段を提供し、これによってアクセ
ススピードを向上させることである。
【００１０】
【課題を解決するための手段】本発明による半導体記憶
装置は、第１の方向にこの順に配置された第１、第２、
第３及び第４の行デコーダと、前記第１の行デコーダか
ら前記第１の方向と交差する第２の方向へは布設される
ことなく、前記第１の方向と交差するとともに前記第２
の方向と対向する第３の方向に布設され、前記第１の行
デコーダにより活性化される第１のメインワード線と、
前記第２の行デコーダから前記第３の方向へは布設され
ることなく前記第２の方向に布設され、前記第２の行デ
コーダにより活性化される第２のメインワード線と、前
記第３の行デコーダから前記第２の方向へは布設される
ことなく前記第３の方向に布設され、前記第３の行デコ
ーダにより活性化される第３のメインワード線と、前記
第４の行デコーダから前記第３の方向へは布設されるこ
となく前記第２の方向に布設され、前記第４の行デコー
ダにより活性化される第４のメインワード線と、それぞ
れ複数のメモリセルを有しそれぞれ前記第１、第２、第
３及び第４のメインワード線の活性化状態に応答して活
性化される第１、第２、第３及び第４のメモリセルアレ
イとを有し、前記第１及び第２の行デコーダは、前記第
１のメモリセルアレイと前記第２のメモリセルアレイと
の間に設けられ、前記第３及び第４の行デコーダは、前
記第３のメモリセルアレイと前記第４のメモリセルアレ
イとの間に設けられている。
装置は、第１の方向にこの順に配置された第１、第２、
第３及び第４の行デコーダと、前記第１の行デコーダか
ら前記第１の方向と交差する第２の方向へは布設される
ことなく、前記第１の方向と交差するとともに前記第２
の方向と対向する第３の方向に布設され、前記第１の行
デコーダにより活性化される第１のメインワード線と、
前記第２の行デコーダから前記第３の方向へは布設され
ることなく前記第２の方向に布設され、前記第２の行デ
コーダにより活性化される第２のメインワード線と、前
記第３の行デコーダから前記第２の方向へは布設される
ことなく前記第３の方向に布設され、前記第３の行デコ
ーダにより活性化される第３のメインワード線と、前記
第４の行デコーダから前記第３の方向へは布設されるこ
となく前記第２の方向に布設され、前記第４の行デコー
ダにより活性化される第４のメインワード線と、それぞ
れ複数のメモリセルを有しそれぞれ前記第１、第２、第
３及び第４のメインワード線の活性化状態に応答して活
性化される第１、第２、第３及び第４のメモリセルアレ
イとを有し、前記第１及び第２の行デコーダは、前記第
１のメモリセルアレイと前記第２のメモリセルアレイと
の間に設けられ、前記第３及び第４の行デコーダは、前
記第３のメモリセルアレイと前記第４のメモリセルアレ
イとの間に設けられている。
【００１１】
【作用】かかる構成によれば、第１及び第２のメインワ
ード線は、行デコーダから見て第１の方向及び第１の方
向とは異なる第２の方向にそれぞれ布設され、従来のよ
うにひとつのメインワード線が両方向に布設されないの
で、各メインワード線の配線長は従来の半分となり、し
たがって各メインワード線の負荷は大幅に低減される。
ード線は、行デコーダから見て第１の方向及び第１の方
向とは異なる第２の方向にそれぞれ布設され、従来のよ
うにひとつのメインワード線が両方向に布設されないの
で、各メインワード線の配線長は従来の半分となり、し
たがって各メインワード線の負荷は大幅に低減される。
【００１２】
【実施例】以下、本発明の一実施例につき図面を参照し
て詳述する。
て詳述する。
【００１３】図１は、本発明の一実施例による半導体記
憶装置の全体を示す図であり、従来例において示した半
導体記憶装置と同様、行アドレスを分割してデコードす
る分割デコード方式を用いた半導体記憶装置である。
憶装置の全体を示す図であり、従来例において示した半
導体記憶装置と同様、行アドレスを分割してデコードす
る分割デコード方式を用いた半導体記憶装置である。
【００１４】図において１０〜１３は行デコーダであ
り、それぞれ行アドレス信号ｂ０〜ｂ３に応答して対応
するメインワード線ＭＷ０〜ＭＷ３を活性状態とする。
図に示すように、本実施例による半導体記憶装置では、
従来例とは異なり、各メインワード線ＭＷ０〜ＭＷ３
は、それぞれ対応する行デコーダ１０〜１３の左右いず
れか一方にのみ配線されている。またＤ０−０〜Ｄ３−
４は、メインワード線ＭＷ０〜ＭＷ３の状態及び副ワー
ド線駆動信号ａ０〜ａ１５に応じて、対応する副ワード
線Ｗ０−０〜Ｗ３−７を選択する分割デコーダであり、
例えば分割デコーダＤ０−０は、メインワード線ＭＷ０
が活性状態であれば、供給される副ワード線駆動信号ａ
０、ａ２、ａ４及びａ６の状態に応じて副ワード線Ｗ０
−０、Ｗ０−２、Ｗ０−４あるいはＷ０−６を選択し、
分割デコーダＤ３−４は、メインワード線ＭＷ３が活性
状態であれば、供給される副ワード線駆動信号ａ８、ａ
１０、ａ１２及びａ１４の状態に応じて副ワード線Ｗ３
−８、Ｗ３−１０、Ｗ３−１２あるいはＷ３−１４を選
択する。これら分割デコーダに挟まれた領域はセルアレ
イ領域１であり、複数のメモリセルが形成されている。
つまり、１組の行デコーダ１０、１１及び１２、１３の
左右には、４つのセルアレイ領域がそれぞれ形成されて
いることになる。
り、それぞれ行アドレス信号ｂ０〜ｂ３に応答して対応
するメインワード線ＭＷ０〜ＭＷ３を活性状態とする。
図に示すように、本実施例による半導体記憶装置では、
従来例とは異なり、各メインワード線ＭＷ０〜ＭＷ３
は、それぞれ対応する行デコーダ１０〜１３の左右いず
れか一方にのみ配線されている。またＤ０−０〜Ｄ３−
４は、メインワード線ＭＷ０〜ＭＷ３の状態及び副ワー
ド線駆動信号ａ０〜ａ１５に応じて、対応する副ワード
線Ｗ０−０〜Ｗ３−７を選択する分割デコーダであり、
例えば分割デコーダＤ０−０は、メインワード線ＭＷ０
が活性状態であれば、供給される副ワード線駆動信号ａ
０、ａ２、ａ４及びａ６の状態に応じて副ワード線Ｗ０
−０、Ｗ０−２、Ｗ０−４あるいはＷ０−６を選択し、
分割デコーダＤ３−４は、メインワード線ＭＷ３が活性
状態であれば、供給される副ワード線駆動信号ａ８、ａ
１０、ａ１２及びａ１４の状態に応じて副ワード線Ｗ３
−８、Ｗ３−１０、Ｗ３−１２あるいはＷ３−１４を選
択する。これら分割デコーダに挟まれた領域はセルアレ
イ領域１であり、複数のメモリセルが形成されている。
つまり、１組の行デコーダ１０、１１及び１２、１３の
左右には、４つのセルアレイ領域がそれぞれ形成されて
いることになる。
【００１５】上記行アドレス信号ｂ０〜ｂ３及び副ワー
ド線駆動信号ａ０〜ａ１５は、図２に示すプリデコーダ
２０及び２１によって生成される。すなわち、外部から
供給された５ビットの行アドレスＡ０〜Ａ４のうち、上
位２ビットであるＡ３及びＡ４はプリデコーダ２０に、
下位４ビットであるＡ０〜Ａ３はプリデコーダ２１に供
給され、これによってプリデコーダ２０は行アドレス信
号ｂ０〜ｂ３を生成し、プリデコーダ２１は副ワード線
駆動信号ａ０〜ａ１５を生成する。つまり、行アドレス
Ａ３は２つのプリデコーダ２０及び２１の両方に入力さ
れ、デコードされることになる。また、各プリデコーダ
にはプリチャージ信号φも供給されており、これがプリ
チャージ期間であることを示しているとき、すなわちロ
ーレベルであるときには、プリデコーダ２０及び２１の
出力は、入力される行アドレスの値にかかわらず全てロ
ーレベルとなる。
ド線駆動信号ａ０〜ａ１５は、図２に示すプリデコーダ
２０及び２１によって生成される。すなわち、外部から
供給された５ビットの行アドレスＡ０〜Ａ４のうち、上
位２ビットであるＡ３及びＡ４はプリデコーダ２０に、
下位４ビットであるＡ０〜Ａ３はプリデコーダ２１に供
給され、これによってプリデコーダ２０は行アドレス信
号ｂ０〜ｂ３を生成し、プリデコーダ２１は副ワード線
駆動信号ａ０〜ａ１５を生成する。つまり、行アドレス
Ａ３は２つのプリデコーダ２０及び２１の両方に入力さ
れ、デコードされることになる。また、各プリデコーダ
にはプリチャージ信号φも供給されており、これがプリ
チャージ期間であることを示しているとき、すなわちロ
ーレベルであるときには、プリデコーダ２０及び２１の
出力は、入力される行アドレスの値にかかわらず全てロ
ーレベルとなる。
【００１６】次に、本実施例による半導体記憶装置を細
部について、図１において破線で囲まれた部分２を詳細
に示す図３を用いて詳述する。図３に示すように、行デ
コーダ１０は、行アドレス信号ｂ１、ｂ２及びｂ３を入
力とするアンドゲートを、行デコーダ１１は、行アドレ
ス信号ｂ０、ｂ２及びｂ３を入力とするアンドゲートを
有しており、それぞれ入力される行アドレス信号が全て
ハイレベルになると、対応するメインワード線をハイレ
ベルとする。このように、本実施例による行デコーダ
は、従来例において示した半導体記憶装置による行デコ
ーダと同様の構成であるが、本実施例では、これら行デ
コーダに対応するメインワード線は、それぞれ左右いず
れか一方にのみ布設されている。すなわち、行デコーダ
１０に対応するメインワード線ＭＷ０は、行デコーダ１
０の左側にのみ布設されて、分割デコーダＤ０−０〜Ｄ
０−４に信号を供給し、同様に、行デコーダ１１に対応
するメインワード線ＭＷ１は、行デコーダ１１の右側に
のみ布設されて、分割デコーダＤ１−０〜Ｄ１−４に信
号を供給している。
部について、図１において破線で囲まれた部分２を詳細
に示す図３を用いて詳述する。図３に示すように、行デ
コーダ１０は、行アドレス信号ｂ１、ｂ２及びｂ３を入
力とするアンドゲートを、行デコーダ１１は、行アドレ
ス信号ｂ０、ｂ２及びｂ３を入力とするアンドゲートを
有しており、それぞれ入力される行アドレス信号が全て
ハイレベルになると、対応するメインワード線をハイレ
ベルとする。このように、本実施例による行デコーダ
は、従来例において示した半導体記憶装置による行デコ
ーダと同様の構成であるが、本実施例では、これら行デ
コーダに対応するメインワード線は、それぞれ左右いず
れか一方にのみ布設されている。すなわち、行デコーダ
１０に対応するメインワード線ＭＷ０は、行デコーダ１
０の左側にのみ布設されて、分割デコーダＤ０−０〜Ｄ
０−４に信号を供給し、同様に、行デコーダ１１に対応
するメインワード線ＭＷ１は、行デコーダ１１の右側に
のみ布設されて、分割デコーダＤ１−０〜Ｄ１−４に信
号を供給している。
【００１７】また、分割デコーダＤ１−０は、メインワ
ード線ＭＷ１上の信号を共通に受け、それぞれ副ワード
線駆動信号ａ８、ａ１０、ａ１２及びａ１４を受ける４
つのアンドゲートを有しており、これら４つのアンドゲ
ートによって、対応する副ワード線Ｗ０−８、Ｗ０−１
０、Ｗ０−１２あるいはＷ０−１４が選択され駆動され
る。他の分割デコーダも図に示すとおり同様の構成であ
る。これら各副ワード線には図のように２対のビット線
対が交差しており、各交点にはメモリセルＭＣが形成さ
れている。各メモリセルＭＣは、よく知られているよう
に１トランジスタ及び１キャパシタから構成されてお
り、それぞれ対応する副ワード信号が選択状態となる
と、対応するビット線に接続される。
ード線ＭＷ１上の信号を共通に受け、それぞれ副ワード
線駆動信号ａ８、ａ１０、ａ１２及びａ１４を受ける４
つのアンドゲートを有しており、これら４つのアンドゲ
ートによって、対応する副ワード線Ｗ０−８、Ｗ０−１
０、Ｗ０−１２あるいはＷ０−１４が選択され駆動され
る。他の分割デコーダも図に示すとおり同様の構成であ
る。これら各副ワード線には図のように２対のビット線
対が交差しており、各交点にはメモリセルＭＣが形成さ
れている。各メモリセルＭＣは、よく知られているよう
に１トランジスタ及び１キャパシタから構成されてお
り、それぞれ対応する副ワード信号が選択状態となる
と、対応するビット線に接続される。
【００１８】なお、本実施例による半導体記憶装置の副
ワード線駆動信号ａ０〜ａ１５の配線は、従来例のよう
に２本に分割されていない。これは、本実施例による半
導体記憶装置では、分割デコーダの数が従来例の半分で
あり、各副ワード線駆動信号の配線負荷が小さいからで
ある。つまり、従来例においては、ひとつの副ワード線
駆動信号が８個若しくは１２個の分割デコーダに共通に
供給されていたのに比べ、本実施例では、ひとつの副ワ
ード線駆動信号が４個若しくは６個の分割デコーダに共
通に供給されているにすぎないので、各副ワード線駆動
信号の配線を分割しなくても、従来例において２本に分
割された各副ワード線駆動信号の配線と同一の負荷とな
るからである。したがって、本実施例では、従来例に比
べて副ワード線駆動信号の種類は２倍に増えているもの
の、実際の本数は何等変わらない。
ワード線駆動信号ａ０〜ａ１５の配線は、従来例のよう
に２本に分割されていない。これは、本実施例による半
導体記憶装置では、分割デコーダの数が従来例の半分で
あり、各副ワード線駆動信号の配線負荷が小さいからで
ある。つまり、従来例においては、ひとつの副ワード線
駆動信号が８個若しくは１２個の分割デコーダに共通に
供給されていたのに比べ、本実施例では、ひとつの副ワ
ード線駆動信号が４個若しくは６個の分割デコーダに共
通に供給されているにすぎないので、各副ワード線駆動
信号の配線を分割しなくても、従来例において２本に分
割された各副ワード線駆動信号の配線と同一の負荷とな
るからである。したがって、本実施例では、従来例に比
べて副ワード線駆動信号の種類は２倍に増えているもの
の、実際の本数は何等変わらない。
【００１９】また、本実施例による半導体記憶装置の行
デコーダ及び分割デコーダのより具体的な回路図を図４
に示す。図４には、行デコーダ１０とこれに対応する分
割デコーダＤ０−０の一部が例として示されており、行
デコーダ１０は、プリチャージ信号φを受けるＰチャン
ネルＭＯＳトランジスタＱ０と、行アドレス信号ｂ１〜
ｂ３をそれぞれ受けるＮチャンネルＭＯＳトランジスタ
Ｑ１〜Ｑ３によって構成され、トランジスタＱ０とＱ１
の節点４０の電位に基づきメインワード線ＭＷ０が駆動
される。メインワード線ＭＷ０は、昇圧用のＮチャンネ
ルＭＯＳトランジスタＱ４を介してＮチャンネルＭＯＳ
トランジスタＱ５のゲートに接続されており、かかるト
ランジスタＱ５のドレインには対応する副ワード線駆動
信号ａ０が供給され、トランジスタＱ５のソースは副ワ
ード線Ｗ０−０に接続されている。
デコーダ及び分割デコーダのより具体的な回路図を図４
に示す。図４には、行デコーダ１０とこれに対応する分
割デコーダＤ０−０の一部が例として示されており、行
デコーダ１０は、プリチャージ信号φを受けるＰチャン
ネルＭＯＳトランジスタＱ０と、行アドレス信号ｂ１〜
ｂ３をそれぞれ受けるＮチャンネルＭＯＳトランジスタ
Ｑ１〜Ｑ３によって構成され、トランジスタＱ０とＱ１
の節点４０の電位に基づきメインワード線ＭＷ０が駆動
される。メインワード線ＭＷ０は、昇圧用のＮチャンネ
ルＭＯＳトランジスタＱ４を介してＮチャンネルＭＯＳ
トランジスタＱ５のゲートに接続されており、かかるト
ランジスタＱ５のドレインには対応する副ワード線駆動
信号ａ０が供給され、トランジスタＱ５のソースは副ワ
ード線Ｗ０−０に接続されている。
【００２０】次に、本実施例による半導体記憶装置の動
作について説明する。
作について説明する。
【００２１】まず、外部からアドレス信号が供給される
以前は、プリチャージ信号φがローレベルであるので、
図４に示す節点４０はハイレベルとなり、全てのメイン
ワード線はローレベルになる。この時、ＮチャンネルＭ
ＯＳトランジスタＱ７がオンしており、これによってＮ
チャンネルＭＯＳトランジスタＱ７がオンするので、全
ての副ワード線がローレベルに固定されている。続いて
外部から行アドレスＡ０〜Ａ４が供給され、プリチャー
ジ信号φがハイレベルに変化すると、プリデコーダ２０
は、上位２ビットであるＡ３及びＡ４に基づき、行アド
レス信号ｂ０〜ｂ３のうちのひとつをローレベルに、そ
れ以外をハイレベルとする。一方、プリデコーダ２１
は、下位４ビットであるＡ０、Ａ１、Ａ２及びＡ３に基
づき、副ワード線駆動信号ａ０〜ａ１５のうちのひとつ
をハイレベルに、それ以外をローレベルとする。
以前は、プリチャージ信号φがローレベルであるので、
図４に示す節点４０はハイレベルとなり、全てのメイン
ワード線はローレベルになる。この時、ＮチャンネルＭ
ＯＳトランジスタＱ７がオンしており、これによってＮ
チャンネルＭＯＳトランジスタＱ７がオンするので、全
ての副ワード線がローレベルに固定されている。続いて
外部から行アドレスＡ０〜Ａ４が供給され、プリチャー
ジ信号φがハイレベルに変化すると、プリデコーダ２０
は、上位２ビットであるＡ３及びＡ４に基づき、行アド
レス信号ｂ０〜ｂ３のうちのひとつをローレベルに、そ
れ以外をハイレベルとする。一方、プリデコーダ２１
は、下位４ビットであるＡ０、Ａ１、Ａ２及びＡ３に基
づき、副ワード線駆動信号ａ０〜ａ１５のうちのひとつ
をハイレベルに、それ以外をローレベルとする。
【００２２】仮に、上記プリデコーダ２０によってロー
レベルとなった行アドレス信号がｂ０であるとすると、
行デコーダ１０においては、トランジスタＱ１、Ｑ２及
びＱ３のオンにより節点４０がローレベルに変化する
が、その他の行デコーダ１１〜１３においては、トラン
ジスタＱ１、Ｑ２及びＱ３のいずれかがオフしており、
これによって節点４０はハイレベルに保持される。つま
り、メインワード線ＭＷ０がハイレベルに、その他のメ
インワード線ＭＷ１〜ＭＷ３がローレベルとなる。メイ
ンワード線ＭＷ０がハイレベルであると、行デコーダ１
０内の節点４１は、トランジスタＱ４のセルフブート効
果により電源電位以上の高電位となるので、メインワー
ド線ＭＷ０に対応する分割デコーダＤ０−０〜Ｄ０−４
内のトランジスタＱ５は全てオン状態となる。したがっ
て、これら分割デコーダＤ０−０〜Ｄ０−４によって駆
動される副ワード線Ｗ０−０〜Ｗ０−７のレベルは、そ
のまま副ワード線駆動信号ａ０〜ａ７のレベルとなる。
レベルとなった行アドレス信号がｂ０であるとすると、
行デコーダ１０においては、トランジスタＱ１、Ｑ２及
びＱ３のオンにより節点４０がローレベルに変化する
が、その他の行デコーダ１１〜１３においては、トラン
ジスタＱ１、Ｑ２及びＱ３のいずれかがオフしており、
これによって節点４０はハイレベルに保持される。つま
り、メインワード線ＭＷ０がハイレベルに、その他のメ
インワード線ＭＷ１〜ＭＷ３がローレベルとなる。メイ
ンワード線ＭＷ０がハイレベルであると、行デコーダ１
０内の節点４１は、トランジスタＱ４のセルフブート効
果により電源電位以上の高電位となるので、メインワー
ド線ＭＷ０に対応する分割デコーダＤ０−０〜Ｄ０−４
内のトランジスタＱ５は全てオン状態となる。したがっ
て、これら分割デコーダＤ０−０〜Ｄ０−４によって駆
動される副ワード線Ｗ０−０〜Ｗ０−７のレベルは、そ
のまま副ワード線駆動信号ａ０〜ａ７のレベルとなる。
【００２３】つまり、ここで上記プリデコーダ２１によ
ってハイレベルとなった副ワード線駆動信号が例えばａ
０であるとすると、４本の副ワード線Ｗ０−０が選択さ
れてハイレベルに駆動されることになる。これにより、
かかる副ワード線Ｗ０−０に接続されているメモリセル
が選択状態となり、対応するビット線対を介してデータ
の書き込みあるいは読み出しが行われる。
ってハイレベルとなった副ワード線駆動信号が例えばａ
０であるとすると、４本の副ワード線Ｗ０−０が選択さ
れてハイレベルに駆動されることになる。これにより、
かかる副ワード線Ｗ０−０に接続されているメモリセル
が選択状態となり、対応するビット線対を介してデータ
の書き込みあるいは読み出しが行われる。
【００２４】このように、本実施例による半導体記憶装
置では、各メインワード線は、それぞれ対応する行デコ
ーダの左右いずれか一方にのみ布設されているので、各
メインワード線が行デコーダを挟んで左右両側に布設さ
れている従来の半導体記憶装置に比べて、メインワード
線の負荷を大幅に低減される。
置では、各メインワード線は、それぞれ対応する行デコ
ーダの左右いずれか一方にのみ布設されているので、各
メインワード線が行デコーダを挟んで左右両側に布設さ
れている従来の半導体記憶装置に比べて、メインワード
線の負荷を大幅に低減される。
【００２５】しかも、各メインワード線は、左右交互に
布設されていることから、各メインワード線間の配線ピ
ッチも、従来例における配線ピッチに比べて２倍とな
り、実際の製造工程において非常に有利となる。すなわ
ち、一般にメインワード線は、上層のアルミニウム配線
により形成されるが、高集積化に伴ってセルアレイ領域
と周辺回路領域との段差は大きくなり、かかる段差の影
響で特に上層のアルミニウム配線のパターニングにおけ
る露光マージンの減少が顕著になってくる。したがっ
て、メインワード線の配線ピッチを狭くすることは非常
に困難となるのであるが、本実施例によれば、上述のと
おりメインワード線間の配線ピッチが２倍となるので、
このような問題点も併せて解決される。図６には、かか
る効果が具体的に説明されている。図６は、最下層のア
ルミニウム配線形成時の歩留まりが５０％である（α＝
０．５）場合における、メインワード線ピッチと副ワー
ド線ピッチとの比率と、メインワード線の歩留まりとの
関係を示すグラフであり、それぞれかかる比率が１であ
るときに、メインワード線の歩留まりが１０％、２０
％、３０％、４０％、５０％、６０％、７０％、８０
％、９０％及び１００％である場合において、かかる比
率を増大させたときの歩留まりの変化を示している。こ
れによれば、従来例において示した半導体記憶装置で
は、副ワード線４本に対しメインワード線が１本である
から、上記比率は４であり、歩留まりは８２％であるの
に対し（比率１において歩留まり３０％である場合）、
本実施例による半導体記憶装置では、副ワード線８本に
対しメインワード線が１本であるから、上記比率は８で
あり、歩留まりは９５％となる。
布設されていることから、各メインワード線間の配線ピ
ッチも、従来例における配線ピッチに比べて２倍とな
り、実際の製造工程において非常に有利となる。すなわ
ち、一般にメインワード線は、上層のアルミニウム配線
により形成されるが、高集積化に伴ってセルアレイ領域
と周辺回路領域との段差は大きくなり、かかる段差の影
響で特に上層のアルミニウム配線のパターニングにおけ
る露光マージンの減少が顕著になってくる。したがっ
て、メインワード線の配線ピッチを狭くすることは非常
に困難となるのであるが、本実施例によれば、上述のと
おりメインワード線間の配線ピッチが２倍となるので、
このような問題点も併せて解決される。図６には、かか
る効果が具体的に説明されている。図６は、最下層のア
ルミニウム配線形成時の歩留まりが５０％である（α＝
０．５）場合における、メインワード線ピッチと副ワー
ド線ピッチとの比率と、メインワード線の歩留まりとの
関係を示すグラフであり、それぞれかかる比率が１であ
るときに、メインワード線の歩留まりが１０％、２０
％、３０％、４０％、５０％、６０％、７０％、８０
％、９０％及び１００％である場合において、かかる比
率を増大させたときの歩留まりの変化を示している。こ
れによれば、従来例において示した半導体記憶装置で
は、副ワード線４本に対しメインワード線が１本である
から、上記比率は４であり、歩留まりは８２％であるの
に対し（比率１において歩留まり３０％である場合）、
本実施例による半導体記憶装置では、副ワード線８本に
対しメインワード線が１本であるから、上記比率は８で
あり、歩留まりは９５％となる。
【００２６】また、図４に示した行デコーダ及び分割デ
コーダの具体的な回路構成は、図５に示したものであっ
ても良い。かかる構成では、各メインワード線は相補の
信号とされ、そのうちの反転信号は、副ワード線のリセ
ット信号として用いられるので、プリチャージ信号φを
用いることなく副ワード線のリセットを可能としてい
る。
コーダの具体的な回路構成は、図５に示したものであっ
ても良い。かかる構成では、各メインワード線は相補の
信号とされ、そのうちの反転信号は、副ワード線のリセ
ット信号として用いられるので、プリチャージ信号φを
用いることなく副ワード線のリセットを可能としてい
る。
【００２７】
【発明の効果】以上説明したように、本発明によれば、
分割デコード方式による半導体記憶装置において、メイ
ンワード線の負荷が大幅に低減されるのでアクセススピ
ードを向上させることができる。
分割デコード方式による半導体記憶装置において、メイ
ンワード線の負荷が大幅に低減されるのでアクセススピ
ードを向上させることができる。
【００２８】さらに、本発明によれば、メインワード線
の歩留まりが向上するので、製造コストを削減すること
もできる。
の歩留まりが向上するので、製造コストを削減すること
もできる。
【図１】本発明の一実施例による半導体記憶装置の全体
図である。
図である。
【図２】図１に示す半導体記憶装置の内部アドレス生成
に用いられるプリデコーダを示す図である。
に用いられるプリデコーダを示す図である。
【図３】図１に示した破線部２をより詳細に示す図であ
る。
る。
【図４】図３に示した行デコーダ１０及び分割デコーダ
Ｄ０−０の具体的な回路の一例である。
Ｄ０−０の具体的な回路の一例である。
【図５】図３に示した行デコーダ１０及び分割デコーダ
Ｄ０−０の具体的な回路の他の例である。
Ｄ０−０の具体的な回路の他の例である。
【図６】メインワード線ピッチと副ワード線ピッチの比
率と、メインワード線の歩留まりとの関係を示すグラフ
である。
率と、メインワード線の歩留まりとの関係を示すグラフ
である。
【図７】従来の半導体記憶装置の全体図である。
【図８】図７に示す半導体記憶装置の内部アドレス生成
に用いられるプリデコーダを示す図である。
に用いられるプリデコーダを示す図である。
【図９】図７に示した破線部４をより詳細に示す図であ
る。
る。
１……セルアレイ領域、 １０〜１３……行デコーダ、
２０，２１……プリデコーダ、 ａ０〜ａ１５……副
ワード線駆動信号、 ｂ０〜ｂ３……行アドレス信号、
ＭＷ０〜ＭＷ３……メインワード線、 Ｄ０−０〜Ｄ
３−４……分割デコーダ、 Ｗ０−０〜Ｗ３−７……副
ワード線、 Ｑ０……ＰチャンネルＭＯＳトランジス
タ、 Ｑ１〜Ｑ８……ＮチャンネルＭＯＳトランジス
タ、 φ……プリチャージ信号、 ＭＣ……メモリセル
２０，２１……プリデコーダ、 ａ０〜ａ１５……副
ワード線駆動信号、 ｂ０〜ｂ３……行アドレス信号、
ＭＷ０〜ＭＷ３……メインワード線、 Ｄ０−０〜Ｄ
３−４……分割デコーダ、 Ｗ０−０〜Ｗ３−７……副
ワード線、 Ｑ０……ＰチャンネルＭＯＳトランジス
タ、 Ｑ１〜Ｑ８……ＮチャンネルＭＯＳトランジス
タ、 φ……プリチャージ信号、 ＭＣ……メモリセル
Claims (6)
- 【請求項１】 第１の方向にこの順に配置された第１、
第２、第３及び第４の行デコーダと、前記第１の行デコ
ーダから前記第１の方向と交差する第２の方向へは布設
されることなく、前記第１の方向と交差するとともに前
記第２の方向と対向する第３の方向に布設され、前記第
１の行デコーダにより活性化される第１のメインワード
線と、前記第２の行デコーダから前記第３の方向へは布
設されることなく前記第２の方向に布設され、前記第２
の行デコーダにより活性化される第２のメインワード線
と、前記第３の行デコーダから前記第２の方向へは布設
されることなく前記第３の方向に布設され、前記第３の
行デコーダにより活性化される第３のメインワード線
と、前記第４の行デコーダから前記第３の方向へは布設
されることなく前記第２の方向に布設され、前記第４の
行デコーダにより活性化される第４のメインワード線
と、それぞれ複数のメモリセルを有しそれぞれ前記第
１、第２、第３及び第４のメインワード線の活性化状態
に応答して活性化される第１、第２、第３及び第４のメ
モリセルアレイとを有し、前記第１及び第２の行デコー
ダは、前記第１のメモリセルアレイと前記第２のメモリ
セルアレイとの間に設けられ、前記第３及び第４の行デ
コーダは、前記第３のメモリセルアレイと前記第４のメ
モリセルアレイとの間に設けられている半導体記憶装
置。 - 【請求項２】 それぞれ複数のメモリセルを有する第
５、第６、第７及び第８のメモリセルアレイをさらに有
し、前記第５のメモリセルアレイは前記第１のメインワ
ード線の活性化状態により前記第１のメモリセルアレイ
が活性化されると活性化され、前記第６のメモリセルア
レイは前記第２のメインワード線の活性化状態により前
記第２のメモリセルアレイが活性化されると活性化さ
れ、前記第７のメモリセルアレイは前記第３のメインワ
ード線の活性化状態により前記第３のメモリセルアレイ
が活性化されると活性化され、前記第８のメモリセルア
レイは前記第４のメインワード線の活性化状態により前
記第４のメモリセルアレイが活性化されると活性化され
ることを特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】 前記第５のメモリセルアレイは前記第１
のメモリセルアレイに対して前記第３の方向に隣接して
設けられており、前記第６のメモリセルアレイは前記第
２のメモリセルアレイに対して前記第２の方向に隣接し
て設けられており、前記第７のメモリセルアレイは前記
第３のメモリセルアレイに対して前記第３の方向に隣接
して設けられており、前記第８のメモリセルアレイは前
記第２のメモリセルアレイに対して前記第２の方向に隣
接して設けられていることを特徴とする請求項２記載の
半導体記憶装置。 - 【請求項４】 前記第１のメインワード線と前記第３の
メインワード線とは隣接して設けられ、前記第２のメイ
ンワード線と前記第４のメインワード線とは隣接して設
けられていることを特徴とする請求項１記載の半導体記
憶装置。 - 【請求項５】 前記第１、第２、第３及び第４のメイン
ワード線は上層の金属配線からなることを特徴とする請
求項１、２、３又は４記載の半導体記憶装置。 - 【請求項６】 前記複数のメモリセルは、それぞれ１ト
ランジスタ及び１キャパシタにより構成されるダイナミ
ックメモリセルであることを特徴とする請求項１、２、
３又は４記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07140325A JP3102302B2 (ja) | 1995-06-07 | 1995-06-07 | 半導体記憶装置 |
| US08/660,281 US5764585A (en) | 1995-06-07 | 1996-06-07 | Semiconductor memory device having main word lines and sub word lines |
| KR1019960020924A KR100243456B1 (ko) | 1995-06-07 | 1996-06-07 | 메인 워드 라인과 서브 워드 라인을 가진 반도체 메모리 장치(Semiconductor memory device having main word lines and sub word lines) |
| TW085107210A TW364117B (en) | 1995-06-07 | 1996-06-15 | Semiconductor memory device having main word lines and sub word lines |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07140325A JP3102302B2 (ja) | 1995-06-07 | 1995-06-07 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08335391A JPH08335391A (ja) | 1996-12-17 |
| JP3102302B2 true JP3102302B2 (ja) | 2000-10-23 |
Family
ID=15266199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07140325A Expired - Lifetime JP3102302B2 (ja) | 1995-06-07 | 1995-06-07 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5764585A (ja) |
| JP (1) | JP3102302B2 (ja) |
| KR (1) | KR100243456B1 (ja) |
| TW (1) | TW364117B (ja) |
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| KR100257580B1 (ko) * | 1997-11-25 | 2000-06-01 | 윤종용 | 반도체 메모리 장치의 번-인 제어 회로 |
| KR100326939B1 (ko) * | 1999-09-02 | 2002-03-13 | 윤덕용 | 고속 열 사이클이 가능한 메모리의 파이프라인 구조 |
| KR100334573B1 (ko) | 2000-01-05 | 2002-05-03 | 윤종용 | 계층적인 워드 라인 구조를 갖는 반도체 메모리 장치 |
| US6545923B2 (en) | 2001-05-04 | 2003-04-08 | Samsung Electronics Co., Ltd. | Negatively biased word line scheme for a semiconductor memory device |
| US20030145255A1 (en) * | 2002-01-15 | 2003-07-31 | Harty Anthony Walter | Hierarchical multi-component trace facility using multiple buffers per component |
| JP4769548B2 (ja) * | 2005-11-04 | 2011-09-07 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 半導体記憶装置 |
| JP2007257707A (ja) * | 2006-03-22 | 2007-10-04 | Elpida Memory Inc | 半導体記憶装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6228516A (ja) * | 1985-07-26 | 1987-02-06 | Hitachi Ltd | クランク軸の製作方法 |
| JPS63225991A (ja) * | 1987-03-16 | 1988-09-20 | Hitachi Ltd | 半導体記憶装置 |
| JPH01245489A (ja) * | 1988-03-25 | 1989-09-29 | Hitachi Ltd | 半導体記憶装置 |
| JPH05182461A (ja) * | 1992-01-07 | 1993-07-23 | Nec Corp | 半導体メモリ装置 |
| JP2812099B2 (ja) * | 1992-10-06 | 1998-10-15 | 日本電気株式会社 | 半導体メモリ |
| JPH07107799B2 (ja) * | 1992-11-04 | 1995-11-15 | 日本電気株式会社 | 半導体メモリ装置 |
| JPH0798989A (ja) * | 1993-09-29 | 1995-04-11 | Sony Corp | 半導体メモリの制御回路 |
| JP2842181B2 (ja) * | 1993-11-04 | 1998-12-24 | 日本電気株式会社 | 半導体メモリ装置 |
| JP3351595B2 (ja) * | 1993-12-22 | 2002-11-25 | 株式会社日立製作所 | 半導体メモリ装置 |
| JP3272888B2 (ja) * | 1993-12-28 | 2002-04-08 | 株式会社東芝 | 半導体記憶装置 |
| US5506816A (en) * | 1994-09-06 | 1996-04-09 | Nvx Corporation | Memory cell array having compact word line arrangement |
| JP3333352B2 (ja) * | 1995-04-12 | 2002-10-15 | 株式会社東芝 | 半導体記憶装置 |
-
1995
- 1995-06-07 JP JP07140325A patent/JP3102302B2/ja not_active Expired - Lifetime
-
1996
- 1996-06-07 US US08/660,281 patent/US5764585A/en not_active Expired - Lifetime
- 1996-06-07 KR KR1019960020924A patent/KR100243456B1/ko not_active IP Right Cessation
- 1996-06-15 TW TW085107210A patent/TW364117B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100243456B1 (ko) | 2000-03-02 |
| US5764585A (en) | 1998-06-09 |
| KR970003240A (ko) | 1997-01-28 |
| JPH08335391A (ja) | 1996-12-17 |
| TW364117B (en) | 1999-07-11 |
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