JPH05182461A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH05182461A JPH05182461A JP4001015A JP101592A JPH05182461A JP H05182461 A JPH05182461 A JP H05182461A JP 4001015 A JP4001015 A JP 4001015A JP 101592 A JP101592 A JP 101592A JP H05182461 A JPH05182461 A JP H05182461A
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- circuit
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- signal
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
-
- G—PHYSICS
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- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】
【目的】 チップ面積を大きくすることなく電源マージ
ンを向上することのできる半導体メモリ装置を実現する
こと。 【構成】 複数に分割されたワード線と、該分割された
ワード線のそれぞれに設けられた電流供給用の複数のド
ライバとを具備する半導体メモリ装置において、外部電
圧を昇圧して前記複数のドライバに供給する昇圧手段
と、前記昇圧手段の出力と規準電圧とを比較した結果を
示す検知信号を出力する電圧検知回路とを具備し、前記
昇圧手段は検知信号が示す比較結果に応じて外部電圧の
昇圧動作を行う。
ンを向上することのできる半導体メモリ装置を実現する
こと。 【構成】 複数に分割されたワード線と、該分割された
ワード線のそれぞれに設けられた電流供給用の複数のド
ライバとを具備する半導体メモリ装置において、外部電
圧を昇圧して前記複数のドライバに供給する昇圧手段
と、前記昇圧手段の出力と規準電圧とを比較した結果を
示す検知信号を出力する電圧検知回路とを具備し、前記
昇圧手段は検知信号が示す比較結果に応じて外部電圧の
昇圧動作を行う。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特に、分割デコード方式によるワードドライバ回路
を具備する半導体メモリ装置に関する。
し、特に、分割デコード方式によるワードドライバ回路
を具備する半導体メモリ装置に関する。
【０００２】
【従来の技術】半導体メモリ装置は微細加工技術の進歩
に伴って集積度が向上されている。特にメモリセルの構
造が簡単なダイナミックランダムアクセスメモリ（以
下、ＤＲＡＭと称する）は高集積化が著しく、現在１６
ＭビットのＤＲＡＭのサンプル配布が開始されており、
学会レベルでは６４ＭビットのＤＲＡＭが発表されてい
る。
に伴って集積度が向上されている。特にメモリセルの構
造が簡単なダイナミックランダムアクセスメモリ（以
下、ＤＲＡＭと称する）は高集積化が著しく、現在１６
ＭビットのＤＲＡＭのサンプル配布が開始されており、
学会レベルでは６４ＭビットのＤＲＡＭが発表されてい
る。
【０００３】１６ＭビットＤＲＡＭではホットキャリア
によるトランジスタ特性の劣化やゲート酸化膜、容量酸
化膜の耐圧等の問題を解決するために内部電圧を降圧す
る方法が用いられている。また、６４ＭＤＲＡＭでは上
記の各問題や省電力化のために、電源電圧が従来の５Ｖ
単一電源から３．３Ｖにまで引き下げたものが多く発表
されている。
によるトランジスタ特性の劣化やゲート酸化膜、容量酸
化膜の耐圧等の問題を解決するために内部電圧を降圧す
る方法が用いられている。また、６４ＭＤＲＡＭでは上
記の各問題や省電力化のために、電源電圧が従来の５Ｖ
単一電源から３．３Ｖにまで引き下げたものが多く発表
されている。
【０００４】また、配線間距離を短くするためにワード
線を複数に分割し、分割されたワード線のそれぞれに電
流供給用のドライバを設けた分割デコード方式の半導体
メモリ装置も提案されている。
線を複数に分割し、分割されたワード線のそれぞれに電
流供給用のドライバを設けた分割デコード方式の半導体
メモリ装置も提案されている。
【０００５】図１２は分割デコード方式による半導体メ
モリ装置の要部構成を示す回路図であり、図１３は図１
２中の３ａに代表されるワード線駆動回路の回路図であ
る。メモリセルアレイはワード線を分断する方向に複数
のブロックに分割され、ワード線駆動回路３ａ〜３ｄ，
４ａ〜４ｄ，５ａ〜５ｄは、全てのブロックの両側に配
置され、それぞれのワード線は交互にワード線駆動回路
３ａ〜３ｄ，４ａ〜４ｄ，５ａ〜５ｄに接続されてい
る。
モリ装置の要部構成を示す回路図であり、図１３は図１
２中の３ａに代表されるワード線駆動回路の回路図であ
る。メモリセルアレイはワード線を分断する方向に複数
のブロックに分割され、ワード線駆動回路３ａ〜３ｄ，
４ａ〜４ｄ，５ａ〜５ｄは、全てのブロックの両側に配
置され、それぞれのワード線は交互にワード線駆動回路
３ａ〜３ｄ，４ａ〜４ｄ，５ａ〜５ｄに接続されてい
る。
【０００６】ワード線WL00〜WLB3がビット線BL0〜BL5と
交差する点にメモリセルMC00〜MCB2が配置されている。
交差する点にメモリセルMC00〜MCB2が配置されている。
【０００７】ワード線駆動回路を選択するために、行デ
コーダ１からは相補信号XSW0〜XSW2と
コーダ１からは相補信号XSW0〜XSW2と
【０００８】
【外１】 がワード線駆動回路３ａ〜３ｄ，４ａ〜４ｄ，５ａ〜５
ｄのそれぞれに出力されている。また、ワード線駆動電
流供給信号RA0〜RA3がワード線駆動回路上をワード線に
対して垂直に走り、RA0信号とRA2信号がワード線駆動回
路３ａ，４ａ，５ａ，３ｃ，４ｃ，５ｃに、RA1信号とR
A2信号が３ｂ，４ｂ，５ｂ，３ｄ，４ｄ，５ｄにそれぞ
れ交互に入力されている。
ｄのそれぞれに出力されている。また、ワード線駆動電
流供給信号RA0〜RA3がワード線駆動回路上をワード線に
対して垂直に走り、RA0信号とRA2信号がワード線駆動回
路３ａ，４ａ，５ａ，３ｃ，４ｃ，５ｃに、RA1信号とR
A2信号が３ｂ，４ｂ，５ｂ，３ｄ，４ｄ，５ｄにそれぞ
れ交互に入力されている。
【０００９】ワード線駆動回路３ａ〜３ｄ，４ａ〜４
ｄ，５ａ〜５ｄは図１３に示すようにセルフブート型の
駆動回路２台で構成されている。
ｄ，５ａ〜５ｄは図１３に示すようにセルフブート型の
駆動回路２台で構成されている。
【００１０】例えば、XSW0とRA0とが選択されたとする
と、XSW0，
と、XSW0，
【００１１】
【外２】 によってＮ型トランジスタＱ２３，Ｑ２６がオフ状態と
なって、節点２１，２２が接地電位から電源電位よりＮ
型トランジスタＱ２２，Ｑ２５のしきい値電圧を引いた
値まで上がった後、、不図示の昇圧回路によって昇圧さ
れたRA0にトランジスタのセルフブートが発生して２１
の電位が昇圧されたRA0よりもさらに高い電位に上昇
し、ワード線WL00がRA0と同じ電位まで上昇する。この
とき、３ａだけでなく３ｃでも同様にしてWL02の電位が
上昇し、メモリセルMC00，MC01，MC02が選択される。
なって、節点２１，２２が接地電位から電源電位よりＮ
型トランジスタＱ２２，Ｑ２５のしきい値電圧を引いた
値まで上がった後、、不図示の昇圧回路によって昇圧さ
れたRA0にトランジスタのセルフブートが発生して２１
の電位が昇圧されたRA0よりもさらに高い電位に上昇
し、ワード線WL00がRA0と同じ電位まで上昇する。この
とき、３ａだけでなく３ｃでも同様にしてWL02の電位が
上昇し、メモリセルMC00，MC01，MC02が選択される。
【００１２】図１４は上述した図１２に示した回路のう
ちのワード線に対して電流供給を行うワードドライバ回
路の要部構成を詳細に示す回路図である。
ちのワード線に対して電流供給を行うワードドライバ回
路の要部構成を詳細に示す回路図である。
【００１３】本従来例は行アドレス信号によって選択さ
れるデコーダ部２１とワード線をドライブする複数のド
ライバ部より構成されるもので、図にはドライバ部２
２，２２′とが示されている。また、本従来例の構成は
メモリセルの各ワード線に対してそれぞれ設けられるも
のであるが、ここでは特定のワード線WLについてのみ示
している。
れるデコーダ部２１とワード線をドライブする複数のド
ライバ部より構成されるもので、図にはドライバ部２
２，２２′とが示されている。また、本従来例の構成は
メモリセルの各ワード線に対してそれぞれ設けられるも
のであるが、ここでは特定のワード線WLについてのみ示
している。
【００１４】デコーダ部２１はＰ型トランジスタＱＰ２
１，ＱＰ２２と、Ｎ型トランジスタＱＮ２１，ＱＮ２
２，ＱＮ２３と、インバータＩＮＶ２１より構成される
もので、トランジスタＱＰ２１，ＱＰ２２のソースは電
源供給線に接続され、ドレインは節点Ｎ２１に接続され
ている。トランジスタＱＰ２１のゲートにはプリチャー
ジ信号φPが印加され、トランジスタＱＰ２２のゲート
にはインバータＩＮＶ２１の出力が供給されている。ト
ランジスタＱＮ２１〜ＱＮ２２の各ゲートには行アドレ
ス信号が印加されており、上記の節点Ｎ２１は各トラン
ジスタＱＮ２１〜ＱＮ２２を順に介して接地されてい
る。
１，ＱＰ２２と、Ｎ型トランジスタＱＮ２１，ＱＮ２
２，ＱＮ２３と、インバータＩＮＶ２１より構成される
もので、トランジスタＱＰ２１，ＱＰ２２のソースは電
源供給線に接続され、ドレインは節点Ｎ２１に接続され
ている。トランジスタＱＰ２１のゲートにはプリチャー
ジ信号φPが印加され、トランジスタＱＰ２２のゲート
にはインバータＩＮＶ２１の出力が供給されている。ト
ランジスタＱＮ２１〜ＱＮ２２の各ゲートには行アドレ
ス信号が印加されており、上記の節点Ｎ２１は各トラン
ジスタＱＮ２１〜ＱＮ２２を順に介して接地されてい
る。
【００１５】ドライバ部２２（２２′）はＮ型トランジ
スタＱＮ２４，ＱＮ２５，ＱＮ２６（ＱＮ２４′，ＱＮ
２５′，ＱＮ２６′）より構成されるもので、トランジ
スタＱＮ２４（ＱＮ２４′）のゲートは電源供給線に接
続され、ソースはインバータＩＮＶ２１の出力端と接続
され、ドレイン（節点Ｎ２２，Ｎ２２′）はトランジス
タＱＮ２５（ＱＮ２５′）のゲートに接続されている。
トランジスタＱＮ２５（ＱＮ２５′）のソースにはワー
ド線ドライブ信号φaが印加され、ワード線φWL（φ′W
L）と接続されるドレインは、ゲートが節点Ｎ２１に接
続されるトランジスタＱＮ２６（ＱＮ２６′）を介して
接地されている。
スタＱＮ２４，ＱＮ２５，ＱＮ２６（ＱＮ２４′，ＱＮ
２５′，ＱＮ２６′）より構成されるもので、トランジ
スタＱＮ２４（ＱＮ２４′）のゲートは電源供給線に接
続され、ソースはインバータＩＮＶ２１の出力端と接続
され、ドレイン（節点Ｎ２２，Ｎ２２′）はトランジス
タＱＮ２５（ＱＮ２５′）のゲートに接続されている。
トランジスタＱＮ２５（ＱＮ２５′）のソースにはワー
ド線ドライブ信号φaが印加され、ワード線φWL（φ′W
L）と接続されるドレインは、ゲートが節点Ｎ２１に接
続されるトランジスタＱＮ２６（ＱＮ２６′）を介して
接地されている。
【００１６】次に、本従来例の動作について説明する。
【００１７】リセット時にはプリチャージ信号φPは接
地電圧とされ、節点Ｎ２１はトランジスタＱＰ２１を介
して電源電圧（ＶCC）に充電されている。メモリセルの
選択時にはプリチャージ信号φPは電源電圧まで遷移
し、また、各トランジスタＱＮ２１〜ＱＮ２２の各ゲー
トに印加される行アドレス信号が活性化してデコーダ部
の選択がなされる。
地電圧とされ、節点Ｎ２１はトランジスタＱＰ２１を介
して電源電圧（ＶCC）に充電されている。メモリセルの
選択時にはプリチャージ信号φPは電源電圧まで遷移
し、また、各トランジスタＱＮ２１〜ＱＮ２２の各ゲー
トに印加される行アドレス信号が活性化してデコーダ部
の選択がなされる。
【００１８】行アドレス信号によってデコーダ部２１が
選択されると、各トランジスタＱＮ２１〜ＱＮ２２がオ
ン状態となって節点Ｎ２１の電圧が接地電圧となり、ま
た、インバータＩＮＶ２１の出力によって節点Ｎ２２
（Ｎ２２′）がＶCC−ＶTの電位まで充電される。ここ
で、ＶTはトランジスタＱＮ２４（ＱＮ２４′）のしき
い値電圧である。その後、ワード線ドライブ信号φaが
活性化すると節点Ｎ２２（Ｎ２２′）の電圧はトランジ
スタＱＮ２５（ＱＮ２５′）のセルフブートによってＶ
CC以上の電圧となり、ワード線選択信号φWL（φ′WL）
が活性化してメモリセルの選択がなされる。このように
ワード線WLに対して複数のドライバ部２２，２２′より
それぞれ出力されるワード線選択信号φWL，φ′WLによ
る電流供給がなされてワード線WLが活性化する。
選択されると、各トランジスタＱＮ２１〜ＱＮ２２がオ
ン状態となって節点Ｎ２１の電圧が接地電圧となり、ま
た、インバータＩＮＶ２１の出力によって節点Ｎ２２
（Ｎ２２′）がＶCC−ＶTの電位まで充電される。ここ
で、ＶTはトランジスタＱＮ２４（ＱＮ２４′）のしき
い値電圧である。その後、ワード線ドライブ信号φaが
活性化すると節点Ｎ２２（Ｎ２２′）の電圧はトランジ
スタＱＮ２５（ＱＮ２５′）のセルフブートによってＶ
CC以上の電圧となり、ワード線選択信号φWL（φ′WL）
が活性化してメモリセルの選択がなされる。このように
ワード線WLに対して複数のドライバ部２２，２２′より
それぞれ出力されるワード線選択信号φWL，φ′WLによ
る電流供給がなされてワード線WLが活性化する。
【００１９】ここで、節点Ｎ２２（Ｎ２２′）の電圧Ｖ
N2（ＶN2′）は、トランジスタＱＮ２５（ＱＮ２５′）
のゲート容量をＣGとし、節点Ｎ２２（Ｎ２２′）の負
荷容量をＣLとすると以下のように表すことができる。
N2（ＶN2′）は、トランジスタＱＮ２５（ＱＮ２５′）
のゲート容量をＣGとし、節点Ｎ２２（Ｎ２２′）の負
荷容量をＣLとすると以下のように表すことができる。
【００２０】 ＶN2（ＶN2′）＝｛（ＣG×Ｖφa）／（ＣG＋ＣL）｝＋（ＶCC−ＶT）・・・・・・ （１） トランジスタＱＮ２５（ＱＮ２５′）がオン状態となる
条件は、ＶN2（ＶN2′）−Ｖφa＞ＶTであるため、 ＶCC＞２ＶT＋｛１−〔ＣG／（ＣG＋ＣL）〕｝Ｖφa・・・・・・（２） となる。ここで、ＣGとＣLとの容量の比を５：１、Ｖφ
aを４Ｖ、ＶTを０．８Ｖと仮定すると、トランジスタＱ
Ｎ２５（ＱＮ２５′）をオン状態とするための電源電圧
ＶCCとしては２．３Ｖ以上が必要とされる。
条件は、ＶN2（ＶN2′）−Ｖφa＞ＶTであるため、 ＶCC＞２ＶT＋｛１−〔ＣG／（ＣG＋ＣL）〕｝Ｖφa・・・・・・（２） となる。ここで、ＣGとＣLとの容量の比を５：１、Ｖφ
aを４Ｖ、ＶTを０．８Ｖと仮定すると、トランジスタＱ
Ｎ２５（ＱＮ２５′）をオン状態とするための電源電圧
ＶCCとしては２．３Ｖ以上が必要とされる。
【００２１】
【発明が解決しようとする課題】上述した従来の分割デ
コード方式によるワードドライバ回路を具備する半導体
メモリ装置においては、デコーダ部２１で選択される複
数のワード線選択信号φWL（φ′WL）を各ワード線に対
して個々に設けたドライバ部２１，２１′によって駆動
しているため、各ドライバ部２１，２１′の駆動トラン
ジスタとなるトランジスタＱＮ２５（ＱＮ２５′）のサ
イズを小さくする必要があり、そのゲート容量ＣGも小
さなものとなる。このため、電源電圧が低下した場合に
は節点Ｎ２２（Ｎ２２′）の電圧が充分にあがらず、ト
ランジスタＱＮ２５（ＱＮ２５′）は飽和領域にて動作
することとなり、ワード線の立上り速度が遅いものにな
るという問題点がある。
コード方式によるワードドライバ回路を具備する半導体
メモリ装置においては、デコーダ部２１で選択される複
数のワード線選択信号φWL（φ′WL）を各ワード線に対
して個々に設けたドライバ部２１，２１′によって駆動
しているため、各ドライバ部２１，２１′の駆動トラン
ジスタとなるトランジスタＱＮ２５（ＱＮ２５′）のサ
イズを小さくする必要があり、そのゲート容量ＣGも小
さなものとなる。このため、電源電圧が低下した場合に
は節点Ｎ２２（Ｎ２２′）の電圧が充分にあがらず、ト
ランジスタＱＮ２５（ＱＮ２５′）は飽和領域にて動作
することとなり、ワード線の立上り速度が遅いものにな
るという問題点がある。
【００２２】図１５は図１４中の節点Ｎ２２の電圧とワ
ード線ドライブ信号φa、ワード線選択信号φWLとの関
係を示す図である。
ード線ドライブ信号φa、ワード線選択信号φWLとの関
係を示す図である。
【００２３】節点Ｎ２２の電圧の変動に応じてワード線
選択信号φWLの電圧も上下するため、節点Ｎ２２の電圧
が降下した場合にはワード線選択信号φWLがワード線が
選択されたことを認識するワード線選択しきい値電圧に
達するまでの時間も長いものとなる。
選択信号φWLの電圧も上下するため、節点Ｎ２２の電圧
が降下した場合にはワード線選択信号φWLがワード線が
選択されたことを認識するワード線選択しきい値電圧に
達するまでの時間も長いものとなる。
【００２４】また、さらに電源電圧が低下した場合には
ワード線を活性化することができなくなるため、電源電
圧を充分に大きくとる必要があり、電源マージンが悪い
という問題点がある。このような問題点を回避するため
にトランジスタＱＮ２５（ＱＮ２５′）のゲート容量Ｃ
Gを大きくして節点Ｎ２２（Ｎ２２′）の電圧を上げよ
うとするとトランジスタＱＮ２５（ＱＮ２５′）のサイ
ズが大きくなり、半導体メモリ装置のチップ面積が著し
く増大してしまうという問題点がある。
ワード線を活性化することができなくなるため、電源電
圧を充分に大きくとる必要があり、電源マージンが悪い
という問題点がある。このような問題点を回避するため
にトランジスタＱＮ２５（ＱＮ２５′）のゲート容量Ｃ
Gを大きくして節点Ｎ２２（Ｎ２２′）の電圧を上げよ
うとするとトランジスタＱＮ２５（ＱＮ２５′）のサイ
ズが大きくなり、半導体メモリ装置のチップ面積が著し
く増大してしまうという問題点がある。
【００２５】本発明は上述したような従来の技術が有す
る問題点に鑑みてなされたものであって、チップ面積を
大きくすることなく電源マージンを向上することのでき
る半導体メモリ装置を実現することを目的とする。
る問題点に鑑みてなされたものであって、チップ面積を
大きくすることなく電源マージンを向上することのでき
る半導体メモリ装置を実現することを目的とする。
【００２６】
【課題を解決するための手段】複数に分割されたワード
線と、該分割されたワード線のそれぞれに設けられた電
流供給用の複数のドライバとを具備する半導体メモリ装
置において、外部電圧を昇圧して前記複数のドライバに
供給する昇圧手段と、前記昇圧手段の出力と規準電圧と
を比較した結果を示す検知信号を出力する電圧検知回路
とを具備し、前記昇圧手段は検知信号が示す比較結果に
応じて外部電圧の昇圧動作を行う。この場合、電圧検知
回路にて比較される規準電圧を発生させるための規準電
圧発生回路を設けてもよく、また、規準電圧入力端子を
設け、該規準電圧入力端子への入力を規準電圧として用
いるものとしてもよい。
線と、該分割されたワード線のそれぞれに設けられた電
流供給用の複数のドライバとを具備する半導体メモリ装
置において、外部電圧を昇圧して前記複数のドライバに
供給する昇圧手段と、前記昇圧手段の出力と規準電圧と
を比較した結果を示す検知信号を出力する電圧検知回路
とを具備し、前記昇圧手段は検知信号が示す比較結果に
応じて外部電圧の昇圧動作を行う。この場合、電圧検知
回路にて比較される規準電圧を発生させるための規準電
圧発生回路を設けてもよく、また、規準電圧入力端子を
設け、該規準電圧入力端子への入力を規準電圧として用
いるものとしてもよい。
【００２７】
【作用】昇圧手段によって外部電圧が昇圧されてドライ
バに供給されるので、外部電圧に要求される電圧は低い
ものとなる。この昇圧手段による昇圧は、電圧検知回路
における昇圧手段出力と規準電圧との比較結果に応じて
行われるので、規準電圧の設定により昇圧手段出力を所
定値以上に保つことが容易となり、電源マージンが向上
される。
バに供給されるので、外部電圧に要求される電圧は低い
ものとなる。この昇圧手段による昇圧は、電圧検知回路
における昇圧手段出力と規準電圧との比較結果に応じて
行われるので、規準電圧の設定により昇圧手段出力を所
定値以上に保つことが容易となり、電源マージンが向上
される。
【００２８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００２９】図１は本発明の一実施例の要部構成を示す
ブロック図である。
ブロック図である。
【００３０】本実施例は電圧検知回路１０１と、発振回
路１０２と、電源電圧を必要に応じて昇圧し発振回路１
０２とともに昇圧手段を構成する昇圧回路１０３と、昇
圧回路１０３とともに昇圧手段を構成し、昇圧回路１０
３の出力によって動作する分割デコード方式のワードド
ライバ１０６とからなる。
路１０２と、電源電圧を必要に応じて昇圧し発振回路１
０２とともに昇圧手段を構成する昇圧回路１０３と、昇
圧回路１０３とともに昇圧手段を構成し、昇圧回路１０
３の出力によって動作する分割デコード方式のワードド
ライバ１０６とからなる。
【００３１】ワード線を選択するためのワードドライバ
１０６は、個々のワード線に対してそれぞれ設けられ
た、複数のデコーダ部１０７1，１０７2，１０７3・・
・１０７nよりなるデコーダ１０７と複数のドライバ部
１０８1，１０８2，１０８3・・・１０８nおよび１０
８′1，１０８′2，１０８′3・・・１０８′nよりそれ
ぞれなるドライバ１０８および１０８′より構成される
ものである。
１０６は、個々のワード線に対してそれぞれ設けられ
た、複数のデコーダ部１０７1，１０７2，１０７3・・
・１０７nよりなるデコーダ１０７と複数のドライバ部
１０８1，１０８2，１０８3・・・１０８nおよび１０
８′1，１０８′2，１０８′3・・・１０８′nよりそれ
ぞれなるドライバ１０８および１０８′より構成される
ものである。
【００３２】電圧検知回路１０１はワードドライバ１０
６を動作させる昇圧回路１０３の出力を監視するために
設けられたもので、昇圧回路１０３の出力電圧値が規準
電圧よりも大きなものである場合にその旨を示す検知信
号φ1を発振回路１０２へ出力する。発振回路１０２は
検知信号φ1の状態に応じてその出力である発振回路出
力信号φ2の状態を変化させるもので、検知信号φ1が昇
圧回路１０３の出力電圧値が規準電圧よりも大きなもの
であることを示すものである場合には発振回路出力信号
φ2を固定状態とし、この他の場合には発振回路出力信
号φ2を発振状態とする。昇圧回路１０３は発振回路出
力信号φ2を積分して電源電圧に加算するにで、これに
より電源電圧は発振回路出力信号φ2が発振状態のとき
に昇圧される。 図２および図３は、図１中の電圧検知
回路１０１の一例の構成を示す回路図である。
６を動作させる昇圧回路１０３の出力を監視するために
設けられたもので、昇圧回路１０３の出力電圧値が規準
電圧よりも大きなものである場合にその旨を示す検知信
号φ1を発振回路１０２へ出力する。発振回路１０２は
検知信号φ1の状態に応じてその出力である発振回路出
力信号φ2の状態を変化させるもので、検知信号φ1が昇
圧回路１０３の出力電圧値が規準電圧よりも大きなもの
であることを示すものである場合には発振回路出力信号
φ2を固定状態とし、この他の場合には発振回路出力信
号φ2を発振状態とする。昇圧回路１０３は発振回路出
力信号φ2を積分して電源電圧に加算するにで、これに
より電源電圧は発振回路出力信号φ2が発振状態のとき
に昇圧される。 図２および図３は、図１中の電圧検知
回路１０１の一例の構成を示す回路図である。
【００３３】図２に示す電圧検知回路２０１において
は、Ｐ型トランジスタＱＰ２０１，ＱＰ２０２、Ｎ型ト
ランジスタＱＮ２０１〜ＱＮ２０３によって構成される
差動増幅回路を用いたものである。
は、Ｐ型トランジスタＱＰ２０１，ＱＰ２０２、Ｎ型ト
ランジスタＱＮ２０１〜ＱＮ２０３によって構成される
差動増幅回路を用いたものである。
【００３４】Ｐ型トランジスタＱＰ２０１，ＱＰ２０２
はソースが電源供給線に接続され、ゲートが共通にトラ
ンジスタＱＰ２０１のドレインとともにトランジスタＱ
Ｎ２０１のソースに接続されている。トランジスタＱＮ
２０１，２０２のドレインは共通に、常時飽和状態とさ
れるトランジスタＱＮ２０３を介して接地されており、
トランジスタＱＮ２０２のソースはトランジスタＱＰ２
０２のドレインとともに、検知信号φ1を出力するイン
バータＩＮＶ２０１の入力端子に接続されている。
はソースが電源供給線に接続され、ゲートが共通にトラ
ンジスタＱＰ２０１のドレインとともにトランジスタＱ
Ｎ２０１のソースに接続されている。トランジスタＱＮ
２０１，２０２のドレインは共通に、常時飽和状態とさ
れるトランジスタＱＮ２０３を介して接地されており、
トランジスタＱＮ２０２のソースはトランジスタＱＰ２
０２のドレインとともに、検知信号φ1を出力するイン
バータＩＮＶ２０１の入力端子に接続されている。
【００３５】昇圧電源１０４の出力は抵抗Ｒ２０１，Ｒ
２０２の各抵抗値に比例して分割されてトランジスタＱ
Ｎ２０１のゲートに供給され、トランジスタＱＮ２０２
のゲートに供給される規準電圧ＶRefと比較される。分
割された昇圧電源１０４の出力が規準電圧ＶRefよりも
大きくなると検知信号φ1がロウレベルとなる。
２０２の各抵抗値に比例して分割されてトランジスタＱ
Ｎ２０１のゲートに供給され、トランジスタＱＮ２０２
のゲートに供給される規準電圧ＶRefと比較される。分
割された昇圧電源１０４の出力が規準電圧ＶRefよりも
大きくなると検知信号φ1がロウレベルとなる。
【００３６】図３に示す電圧検知回路３０１において
は、Ｎ型トランジスタＱＮ３０１，ＱＮ３０２とＰ型ト
ランジスタＱＰ３０１による比較回路が用いられてい
る。
は、Ｎ型トランジスタＱＮ３０１，ＱＮ３０２とＰ型ト
ランジスタＱＰ３０１による比較回路が用いられてい
る。
【００３７】昇圧電源１０４の出力はトランジスタＱＮ
３０１のソースおよびゲートに供給されている。トラン
ジスタＱＮ３０１のドレインは、ゲートに規準電圧ＶRe
fが印加されるトランジスタＱＰ３０１のソースに接続
されている。トランジスタＱＰ３０１のドレインは抵抗
Ｒ３０１および常時飽和状態とされるトランジスタＱＮ
３０２を介して接地され、また、検知信号φ1を出力す
るインバータＩＮＶ３０１の入力端子に接続されてい
る。
３０１のソースおよびゲートに供給されている。トラン
ジスタＱＮ３０１のドレインは、ゲートに規準電圧ＶRe
fが印加されるトランジスタＱＰ３０１のソースに接続
されている。トランジスタＱＰ３０１のドレインは抵抗
Ｒ３０１および常時飽和状態とされるトランジスタＱＮ
３０２を介して接地され、また、検知信号φ1を出力す
るインバータＩＮＶ３０１の入力端子に接続されてい
る。
【００３８】本例の場合には昇圧電源１０４の出力が規
準電圧ＶRefとトランジスタＱＮ３０１，ＱＰ３０１の
しきい値電圧２ＶTを加算した値よりも大きくなったと
きにトランジスタＱＰ３０１がオン状態となって検知信
号φ1がロウレベルとなる。
準電圧ＶRefとトランジスタＱＮ３０１，ＱＰ３０１の
しきい値電圧２ＶTを加算した値よりも大きくなったと
きにトランジスタＱＰ３０１がオン状態となって検知信
号φ1がロウレベルとなる。
【００３９】以上説明したように電圧検知回路の様々で
実現することができるものでその構成は特に限定される
ものではない。
実現することができるものでその構成は特に限定される
ものではない。
【００４０】図４は図１中の発振回路１０２の構成を示
す回路図である。
す回路図である。
【００４１】発振回路１０２は直列に設けられたナンド
ゲートＮＤ４０１と３個のインバータＩＮＶ４０１〜Ｉ
ＮＶ４０３より構成されている。２入力のナンドゲート
ＮＤ４０１の一方の入力端子には上述の検知信号φ1が
入力され、他方の入力端子にはインバータＩＮＶ４０２
の出力が入力されている。このため、インバータＩＮＶ
４０３が出力する発振回路出力信号φ2は、検知信号φ1
がハイレベルのときに発振状態となり、検知信号φ1が
ロウレベルのときにはロウレベルに固定される。
ゲートＮＤ４０１と３個のインバータＩＮＶ４０１〜Ｉ
ＮＶ４０３より構成されている。２入力のナンドゲート
ＮＤ４０１の一方の入力端子には上述の検知信号φ1が
入力され、他方の入力端子にはインバータＩＮＶ４０２
の出力が入力されている。このため、インバータＩＮＶ
４０３が出力する発振回路出力信号φ2は、検知信号φ1
がハイレベルのときに発振状態となり、検知信号φ1が
ロウレベルのときにはロウレベルに固定される。
【００４２】図５は図１中の昇圧回路１０３の構成を示
す図である。
す図である。
【００４３】昇圧回路１０３は、Ｎ型トランジスタＱＮ
５０１，ＱＮ５０２と容量Ｃより構成されている。
５０１，ＱＮ５０２と容量Ｃより構成されている。
【００４４】トランジスタＱＮ５０１のゲートおよびソ
ースは電源供給線に接続され、ドレインは、トランジス
タＱＮ５０２のゲートおよびソースに接続されている。
発振回路出力信号φ2は、容量Ｃを介してトランジスタ
ＱＮ５０１のドレイン（トランジスタＱＮ５０２のゲー
トおよびソース）供給されるため、発振回路出力信号φ
2が発振状態のときのトランジスタＱＮ５０２のドレイ
ンには、発振回路出力信号φ2の積分された電圧と電源
電圧ＶCCとが加算されたものが現れる。
ースは電源供給線に接続され、ドレインは、トランジス
タＱＮ５０２のゲートおよびソースに接続されている。
発振回路出力信号φ2は、容量Ｃを介してトランジスタ
ＱＮ５０１のドレイン（トランジスタＱＮ５０２のゲー
トおよびソース）供給されるため、発振回路出力信号φ
2が発振状態のときのトランジスタＱＮ５０２のドレイ
ンには、発振回路出力信号φ2の積分された電圧と電源
電圧ＶCCとが加算されたものが現れる。
【００４５】図６（ａ）は図２および図３中に示される
規準電圧ＶRefを発生させるための規準電圧発生回路６
０１の入出力関係を示す図であり、図６（ｂ）はその出
力電圧特性を示す図である。
規準電圧ＶRefを発生させるための規準電圧発生回路６
０１の入出力関係を示す図であり、図６（ｂ）はその出
力電圧特性を示す図である。
【００４６】規準電圧発生回路は、入力される外部電源
が出力する外部電圧の値に応じた規準電圧ＶRefを出力
するが、本実施例においては図６（ｂ）に示される定電
圧特性を示す推奨動作範囲内で使用されている。
が出力する外部電圧の値に応じた規準電圧ＶRefを出力
するが、本実施例においては図６（ｂ）に示される定電
圧特性を示す推奨動作範囲内で使用されている。
【００４７】図７は規準電圧ＶRefおよび昇圧回路１０
３が出力する昇圧電源の出力電圧特性を示す図である。
３が出力する昇圧電源の出力電圧特性を示す図である。
【００４８】規準電圧発生回路６０１の推奨動作範囲内
では昇圧電源の出力電圧も安定することが示されてい
る。
では昇圧電源の出力電圧も安定することが示されてい
る。
【００４９】図８は図１に示したデコーダ部１０７1、
ドライバ部１０８1，１０８1′の構成を示す図であり、
この他の各デコーダ部１０７2，１０７3・・・１０７n
のそれぞれの構成と動作および各ドライバ部１０８2，
１０８3・・・１０８n（１０８′2，１０８′3・・・１
０８′n）の構成はデコーダ部１０７1およびドライバ部
１０８1，１０８1′と同様である。
ドライバ部１０８1，１０８1′の構成を示す図であり、
この他の各デコーダ部１０７2，１０７3・・・１０７n
のそれぞれの構成と動作および各ドライバ部１０８2，
１０８3・・・１０８n（１０８′2，１０８′3・・・１
０８′n）の構成はデコーダ部１０７1およびドライバ部
１０８1，１０８1′と同様である。
【００５０】デコーダ部１０７1を構成するＰ型トラン
ジスタＱＰ８０１，ＱＰ８０２、Ｎ型トランジスタＱＮ
８０１〜ＱＮ８０３、インバータＩＮＶ８０１やドライ
バ部１０８1（１０８1′）を構成するＮ型トランジスタ
ＱＮ８０４〜ＱＮ８０５（ＱＮ８０４′〜ＱＮ８０
５′）のそれぞれへの供給電源およびプリチャージ信号
φ Pとして昇圧回路１０３の出力が用いられるものであ
る。これ他の各構成と動作は図１４に示した従来のデコ
ーダ部２１を構成するトランジスタＱＰ２１，ＱＰ２
２、Ｎ型トランジスタＱＮ２１〜ＱＮ２３、インバータ
ＩＮＶ２１およびドライバ部２２（２２′）を構成する
Ｎ型トランジスタＱＮ２４〜ＱＮ２６（ＱＮ２４′〜Ｑ
Ｎ２６′）と同様であるため、説明は省略する。
ジスタＱＰ８０１，ＱＰ８０２、Ｎ型トランジスタＱＮ
８０１〜ＱＮ８０３、インバータＩＮＶ８０１やドライ
バ部１０８1（１０８1′）を構成するＮ型トランジスタ
ＱＮ８０４〜ＱＮ８０５（ＱＮ８０４′〜ＱＮ８０
５′）のそれぞれへの供給電源およびプリチャージ信号
φ Pとして昇圧回路１０３の出力が用いられるものであ
る。これ他の各構成と動作は図１４に示した従来のデコ
ーダ部２１を構成するトランジスタＱＰ２１，ＱＰ２
２、Ｎ型トランジスタＱＮ２１〜ＱＮ２３、インバータ
ＩＮＶ２１およびドライバ部２２（２２′）を構成する
Ｎ型トランジスタＱＮ２４〜ＱＮ２６（ＱＮ２４′〜Ｑ
Ｎ２６′）と同様であるため、説明は省略する。
【００５１】上記のように構成された本実施例におい
て、昇圧回路１０３における電源電圧の昇圧比をα（α
＞１）とすると昇圧回路１０３出力ＶBOOSTは ＶBOOST＝αＶCC となる。よって、前述の（２）式より必要とされる電源
電圧は、 ＶCC＞（１／α）・｛２ＶT＋［１−〔ＣG／（ＣG＋Ｃ
L）〕Ｖφa］｝ となり、例えば昇圧比αを１．５倍に設定した場合には
必要とされる外部電源電圧値を２／３に下げることがで
きる。
て、昇圧回路１０３における電源電圧の昇圧比をα（α
＞１）とすると昇圧回路１０３出力ＶBOOSTは ＶBOOST＝αＶCC となる。よって、前述の（２）式より必要とされる電源
電圧は、 ＶCC＞（１／α）・｛２ＶT＋［１−〔ＣG／（ＣG＋Ｃ
L）〕Ｖφa］｝ となり、例えば昇圧比αを１．５倍に設定した場合には
必要とされる外部電源電圧値を２／３に下げることがで
きる。
【００５２】図９は本実施例におけるワードドライバ１
０６の各部の動作を示す図である。図８に示される節点
Ｎ８０２（従来例が示される図１４中の節点Ｎ２２に相
当する）の電位が高電位となるために駆動トランジスタ
ＱＮ８０５のセルフブート効率があがり、線形領域で動
作する。このために電流供給能力が向上し、ワード線選
択信号φWLがワード線選択しきい値電圧に達するまでの
時間が短縮されている。
０６の各部の動作を示す図である。図８に示される節点
Ｎ８０２（従来例が示される図１４中の節点Ｎ２２に相
当する）の電位が高電位となるために駆動トランジスタ
ＱＮ８０５のセルフブート効率があがり、線形領域で動
作する。このために電流供給能力が向上し、ワード線選
択信号φWLがワード線選択しきい値電圧に達するまでの
時間が短縮されている。
【００５３】図１０は本発明の第２の実施例の要部構成
を示す図である。
を示す図である。
【００５４】第１の実施例では電圧検知回路１０３に用
いられる規準電圧ＶRefとして図６に示したように規準
電圧発生回路６０１を設けて内部にて発生させていたの
に対し、本実施例では外部電源の出力を入力する規準電
圧入力端子が設けられ、規準電圧ＶRefとして用いてい
る。
いられる規準電圧ＶRefとして図６に示したように規準
電圧発生回路６０１を設けて内部にて発生させていたの
に対し、本実施例では外部電源の出力を入力する規準電
圧入力端子が設けられ、規準電圧ＶRefとして用いてい
る。
【００５５】本実施例においては規準電圧ＶRefとなる
外部電源の出力電圧値を大きくすると、これに比例して
昇圧回路１０３の出力が図１１に示すように増加するた
め、電源マージンを容易に調節することができる。この
ように本発明の構成は規準電圧発生回路を搭載すること
なく構成することができる。
外部電源の出力電圧値を大きくすると、これに比例して
昇圧回路１０３の出力が図１１に示すように増加するた
め、電源マージンを容易に調節することができる。この
ように本発明の構成は規準電圧発生回路を搭載すること
なく構成することができる。
【００５６】なお、以上説明した各実施例においては、
１つのデコーダ部と２つのドライバ部によって構成され
るワードドライバ回路を用いて説明したが、１つのデコ
ーダ部と３つ以上のドライバ部によって構成されるワー
ドドライバ回路についても本発明は当然有効である。
１つのデコーダ部と２つのドライバ部によって構成され
るワードドライバ回路を用いて説明したが、１つのデコ
ーダ部と３つ以上のドライバ部によって構成されるワー
ドドライバ回路についても本発明は当然有効である。
【００５７】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載するような効果を奏する。
いるので、以下に記載するような効果を奏する。
【００５８】請求項１に記載のものにおいては、ドライ
バへの供給電圧に応じて外部電圧を昇圧してドライバに
供給する昇圧手段を設けたことにより、ドライバへの供
給電圧の低下およびワード線の立上り速度の低下を防止
することができ、チップ面積を大きくすることなく電源
マージンを向上することができる効果がある。
バへの供給電圧に応じて外部電圧を昇圧してドライバに
供給する昇圧手段を設けたことにより、ドライバへの供
給電圧の低下およびワード線の立上り速度の低下を防止
することができ、チップ面積を大きくすることなく電源
マージンを向上することができる効果がある。
【００５９】請求項２に記載のものにおいては、昇圧手
段出力と比較する規準電圧発生手段が設けられているの
で、周辺回路の構成が簡単になる効果がある。
段出力と比較する規準電圧発生手段が設けられているの
で、周辺回路の構成が簡単になる効果がある。
【００６０】請求項３に記載のものにおいては、規準電
圧が外部より供給されるので、規準電圧を容易に変更す
ることにより、使用状況に応じて電源マージンを容易に
調節することができる効果がある。
圧が外部より供給されるので、規準電圧を容易に変更す
ることにより、使用状況に応じて電源マージンを容易に
調節することができる効果がある。
【図面の簡単な説明】
【図１】本発明の要部構成を示すブロック図である。
【図２】図１中の電圧検知回路１０１の一例の構成を示
す回路図である。
す回路図である。
【図３】図１中の電圧検知回路１０１の一例の構成を示
す回路図である。
す回路図である。
【図４】図１中の発振回路１０２の構成を示す回路図で
ある。
ある。
【図５】図１中の昇圧回路１０３の構成を示す回路図で
ある。
ある。
【図６】（ａ）は図２および図３中に示される規準電圧
ＶRefを発生させるための規準電圧発生回路６０１の入
出力関係を示す図であり、（ｂ）はその出力電圧特性を
示す図である。
ＶRefを発生させるための規準電圧発生回路６０１の入
出力関係を示す図であり、（ｂ）はその出力電圧特性を
示す図である。
【図７】図１中の昇圧回路１０３の出力と規準電圧ＶRe
fの出力電圧特性を示す図である。
fの出力電圧特性を示す図である。
【図８】図１に示したデコーダ部１０７1、ドライバ部
１０８1，１０８1′の構成を示す図である。
１０８1，１０８1′の構成を示す図である。
【図９】図１中のワードドライバ１０６の各部の動作を
示す図である。
示す図である。
【図１０】本発明の第２の実施例の要部構成を示す図で
ある。
ある。
【図１１】第２の実施例における昇圧回路１０３の出力
と規準電圧ＶRefの出力電圧特性を示す図である。
と規準電圧ＶRefの出力電圧特性を示す図である。
【図１２】従来より行われる分割デコード方式による半
導体メモリ装置の要部構成を示す回路図である。
導体メモリ装置の要部構成を示す回路図である。
【図１３】図１２中の３ａに代表されるワード線駆動回
路の回路図である。
路の回路図である。
【図１４】図１２に示した回路のうちのワード線に対し
て電流供給を行うワードドライバ回路の要部構成を詳細
に示す回路図である。
て電流供給を行うワードドライバ回路の要部構成を詳細
に示す回路図である。
【図１５】図１４中の節点Ｎ２２の電圧とワード線ドラ
イブ信号φa、ワード線選択信号φWLとの関係を示す図
である。
イブ信号φa、ワード線選択信号φWLとの関係を示す図
である。
１０１，２０１，３０１ 電圧検知回路 １０２ 発振回路 １０３ 昇圧回路 １０６ ワードドライバ １０７ デコーダ １０７1〜１０７n デコーダ部 １０８，１０８′ ドライバ １０８1〜１０８n， １０８′1〜１０８′n ドラ
イバ部 φ1 検知信号 φ2 発振回路出力信号 φWL1〜φWLN，φ′WL1〜φ′WLN ワード線選択信号 Ｒ２０１，Ｒ２０２，Ｒ３０１ 抵抗 ＱＰ２０１，ＱＰ２０２，ＱＰ３０１，ＱＰ８０１，Ｑ
Ｐ８０２ Ｐ型トランジスタ ＱＮ２０１〜ＱＮ２０３，ＱＮ３０１，ＱＮ３０２，Ｑ
Ｎ５０１，ＱＮ５０２，ＱＮ８０１〜ＱＮ８０６，ＱＮ
８０４′〜ＱＮ８０６′ Ｎ型トランジスタ ＩＮＶ２０１，ＩＮＶ３０１，ＩＮＶ４０１〜ＩＮＶ４
０３，ＩＮＶ８０１インバータ ＮＤ４０１ ナンドゲート Ｃ 容量 ６０１ 規準電圧発生回路 φP プリチャージ信号 φa ワード線ドライブ信号 φWL ワード線選択信号
イバ部 φ1 検知信号 φ2 発振回路出力信号 φWL1〜φWLN，φ′WL1〜φ′WLN ワード線選択信号 Ｒ２０１，Ｒ２０２，Ｒ３０１ 抵抗 ＱＰ２０１，ＱＰ２０２，ＱＰ３０１，ＱＰ８０１，Ｑ
Ｐ８０２ Ｐ型トランジスタ ＱＮ２０１〜ＱＮ２０３，ＱＮ３０１，ＱＮ３０２，Ｑ
Ｎ５０１，ＱＮ５０２，ＱＮ８０１〜ＱＮ８０６，ＱＮ
８０４′〜ＱＮ８０６′ Ｎ型トランジスタ ＩＮＶ２０１，ＩＮＶ３０１，ＩＮＶ４０１〜ＩＮＶ４
０３，ＩＮＶ８０１インバータ ＮＤ４０１ ナンドゲート Ｃ 容量 ６０１ 規準電圧発生回路 φP プリチャージ信号 φa ワード線ドライブ信号 φWL ワード線選択信号
Claims (3)
- 【請求項１】 複数に分割されたワード線と、該分割さ
れたワード線のそれぞれに設けられた電流供給用の複数
のドライバとを具備する半導体メモリ装置において、 外部電圧を昇圧して前記複数のドライバに供給する昇圧
手段と、 前記昇圧手段の出力と規準電圧とを比較した結果を示す
検知信号を出力する電圧検知回路とを具備し、 前記昇圧手段は検知信号が示す比較結果に応じて外部電
圧の昇圧動作を行うことを特徴とする半導体メモリ装
置。 - 【請求項２】 請求項１記載の半導体メモリ装置におい
て、 電圧検知回路にて比較される規準電圧を発生させるため
の規準電圧発生回路を具備することを特徴とする半導体
メモリ装置。 - 【請求項３】 請求項１記載の半導体メモリ装置におい
て、 規準電圧入力端子が設けられ、該規準電圧入力端子への
入力が規準電圧として用いられることを特徴とする半導
体メモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4001015A JPH05182461A (ja) | 1992-01-07 | 1992-01-07 | 半導体メモリ装置 |
| US07/959,559 US5361237A (en) | 1992-01-07 | 1992-10-13 | Semiconductor memory device provided with a word-line driver circuit using boosted voltage-source divided decoding |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4001015A JPH05182461A (ja) | 1992-01-07 | 1992-01-07 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05182461A true JPH05182461A (ja) | 1993-07-23 |
Family
ID=11489752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4001015A Pending JPH05182461A (ja) | 1992-01-07 | 1992-01-07 | 半導体メモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5361237A (ja) |
| JP (1) | JPH05182461A (ja) |
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|---|---|---|---|---|
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| JPH07130175A (ja) * | 1993-09-10 | 1995-05-19 | Toshiba Corp | 半導体記憶装置 |
| JP3090833B2 (ja) * | 1993-12-28 | 2000-09-25 | 株式会社東芝 | 半導体記憶装置 |
| KR0122107B1 (ko) * | 1994-06-04 | 1997-12-05 | 김광호 | 저전력 셀프리프레쉬 및 번-인 기능을 가지는 반도체메모리장치 |
| JPH08138375A (ja) * | 1994-11-10 | 1996-05-31 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR0172333B1 (ko) * | 1995-01-16 | 1999-03-30 | 김광호 | 반도체 메모리 장치의 전원 승압 회로 |
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|---|---|---|---|---|
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