JPH0580831B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体装置に係り、特に高Ｓ／Ｎ化
を可能とする信号線あるいは給電線の配置方法に
関するものである。

〔発明の背景〕

今後LSIが高集積・大規模化されるにつれて、
高速化・高Ｓ／Ｎ化を十分考慮した設計がますま
す重要になる。しかし高集積・大規模化に伴い、
信号線や給電線の配線ピツチが小さくなり、また
立体配線が行われるようになつたため、従来の配
置方法では配線間に寄生する結合容量による結合
雑音が問題となつていた。

第１図及び第２図は従来の信号線及び給電線の
配置方法の概念を示したものである。第１図にお
いて１〜６は同一製造工程で形成された信号線あ
るいは給電線である。また第２図においては７は
１〜５と異なる製造工程で形成された信号線ある
いは給電線である。第１図及び第２図に示すよう
に、１〜７をある程度長い区間同一方向に配置す
る際、従来６あるいは７は１〜５と平行に配置さ
れるため、１〜５が微小な信号を扱うため特に
Ｓ／Ｎに注意すべき信号線である場合、６あるい
は７との結合容量８〜１１により、２と３だけに
大きな結合雑音を誘起することになり、Ｓ／Ｎ上
大きな問題となつていた。また逆に６及び７が微
小な信号を扱う信号線である場合も同様に、結合
容量８〜１１により、２及び３から大きな結合雑
音を受けることになる。

〔発明の目的〕

本発明の目的は、上記従来の配置方法の問題点
を解消するために、配置方法に改良を施し、雑音
の小さい高Ｓ／Ｎな信号線及び給電線の配置方法
を提供することにある。

〔発明の概要〕

上記目的を達成するための本発明は、雑音源と
なる配線と微小な電圧を扱う配線との結合容量
を、前者（あるいは後者）の配線を後者（あるい
は前者）の配線と交叉するように配置することに
より低減することができ、前記従来技術の問題点
を解消することができる。

〔発明の実施例〕

以下本発明を実施例により詳しく説明する。

第３図は第１図に対応した本発明の一実施例を
示したものである。同図に示したように配線６を
階段状に配置し、配線１〜５と交叉させることに
より、配線１〜５のうち特定の配線との結合容量
だけが大きくなることはなく、配線１〜５の個々
の配線と配線６との結合容量を小さくできる。す
なわち１〜５のうち特定の配線と６の間に大きな
結合雑音を誘起することはなく、配線１〜５の
個々の配線と配線６との結合雑音を低減できる。
なお第３図において、配線１〜５は導電膜１４で
形成され、配線６は１４及び１４とは異なる製造
工程で形成した導電膜１３で形成される。導電膜
１３，１４の組み合せとしては、例えばポリSiあ
るいはＷ，Moなどの金属あるいはこれらの金属
のシリサイドと第１層目のAl、拡散層と第１層
目のAl、第１層目のAlと第２層目のAlなどが考
えられ、導電膜１３，１４はいずれが上層の導電
膜であつてもよい。また同図において１２は導電
膜１３，１４を接続するスルホールである。

第４図は本発明の他の実施例を示したもので、
第２図の従来例に対応する。本実施例では、配線
７を配線１〜５と異なる製造工程で形成してお
り、第３図中の配線６と同様に配置７を階段状に
配置し、配線１〜５と交叉させることにより、配
線１〜５の個々の配線と配線７との結合容量を小
さくすることができる。なお導電膜１４，１５の
組み合せは、上記１３，１４の組み合せと同じも
のが考えられ、１４，１５はいずれが上層であつ
てもよい。

第５図は本発明の他の実施例で、第４図では配
線７を階段状に配置したのに対し、７を配線１〜
５に対してある角度でもつて直線的に交叉するよ
うに配置した場合である。本実施例によれば、第
４図と同様に配線７と個々の配線との結合容量を
小さくできる。なお配線７と１〜５との交叉点数
を第４図と第５図で等しくした場合、第５図の方
が配線７の長さが短くなるが、配線７と個々の配
線との結合容量は大きくなるため、両者を設計に
応じて使い分ければよい。

第６図は本発明の他の実施例である。同図では
隣接しておらず、縦に配列された配線４０，４１
に対しては特に配線７から誘起される雑音を等し
くしたい場合を示している。この場合、配線４
０，４１と７とが同様に交叉するように配線７を
配置すればよく、同図では一例として７をジグザ
ク状に配置している。本実施例によれば、配線７
と配線１，２，３，５，４０，４１の個々の配線
との結合容量を小さくすることができ、かつ配線
７と配線４０，４１との結合容量を等しくするこ
とができる。

なお第３図、第４図、第５図及び第６図では、
説明の便宜上、複数の配線１〜５と１本の配線
（６あるいは７）との場合の実施例を示したが、
前者は少なくとも２本以上、後者は少なくとも１
本以上の配線であればよい。また両者の配線はそ
れぞれ等間隔、同一形状である必要ななく、任意
の間隔、任意の形状であつてもよい。いずれにし
ても、複数本ある後者の配線の一部あるいは全て
の配線をそれぞれ設計に応じて、前者の配線のう
ちの少なくとも１本以上の配線と交叉するように
配置することにより、前者と後者の個々の配線間
の結合容量を低減することができる。その一例を
第７図に示す。

第７図では、配線１〜５と同一方向に３本の配
線７１，７２，７３を配置した場合である。本実
施例では、配線７２は配線１〜５との結合容量が
設計上問題とはならない位置に配置できるため、
従来通り配線１〜５と平行に配置している。一方
配線７１は配線１〜３に、また配線７３は配線
４，５に近接した位置に配置せざるを得ず、設計
上個個の配線間の結合容量の低減をはかる必要が
ある。そこで図示したように配線７１，７３を配
線１〜５と交叉させることにより、結合容量の低
減が可能となる。

また第３図から第７図において、実線及び点線
で示した配線がそれぞれ複数本ある場合、ここで
はそれぞれの配線群が同一製造工程で形成された
配線を含んでもかまわない。例えば形成された例
について述べたが、本発明では前者及び後者の配
線群はそれぞれ同一製造工程で形成された場合に
限られず、それぞれの配線群には異なつた製造工
程で実線で形成された配線を含んでもかまわな
い。例えば示した配線群が第１層目のAlで、点
線で示した配線群の一部が第２層目のAlで、残
りが第３層目のAlで形成された場合などである。

さらに第４図から第７図において、図中点線で
示した配線が実線で示した配線の１本あるいは複
数本と重なりをもつ程に配線幅が広い場合でも、
以上述べてきたように階段状にあるいは実線で示
した配線とある角度をもつて直線的に配置し、よ
り多数本と交叉させることにより、実線の個々の
配線との結合容量を低減することができる。

以上いくつかの簡単な実施例を用いて本発明の
概念を示してきたが、以下ではより具体的な実施
例により本発明を説明する。

第８図は本発明を半導体メモリ装置のデコーダ
部に適用した一実施例を示したものである。半導
体メモリ装置ではデコーダ部２３に複数のアドレ
ス信号用の配線が配置されている。アドレス信号
用の配線数はメモリ容量の規模、メモリアレーの
構成方法などで異なつてくるが、少なくとも２本
以上の複数である。ここでは図面を簡略化するた
め、６本のアドレス信号用配線１６〜２１が配置
されている場合を示す。このように配置された配
線１６〜２１と同一方向に例えば微小な信号を扱
う信号線２２を１本デコーダ部２３に配置する
際、第８図に示すように２２を階段状に配置する
ことにより、特定のアドレス信号から大きな雑音
を受けず、各アドレス信号から受ける雑音を低減
することができる。また２２を第８図に示すよう
に全てのアドレス信号用配線と交叉するように配
置することにより、入力されたアドレスパターン
により２２に誘起される雑音の大きさが変化する
ことはなく、いずれのアドレスパターンが入力さ
れても２２が受ける雑音は等しく小さな値とな
る。なお第８図において２２を階段状に配置した
が、第５図で示したように１６〜２１に対してあ
る角度でもつて直線的に交叉するように配置して
もよい。さらにスタテイツク型メモリ及び行ある
いは列デコーダの一方をスタテイツク化したメモ
リ（例えば特開昭58−29195号に記載）において
は、常に互いに捕（complementary）の関係に
なるような一組のアドレス信号用の配線をデコー
ダ部２３に配置することがあり、配線２２をこの
一組の配線と交叉させることにより、２２はこの
一組の配線から常にcomplementaryな雑音を受
けることになり、雑音を相殺することが可能とな
る。

さて微小な信号を扱う配線が複数配置されてい
る代表的な例として半導体メモリ装置のメモリア
レーがある。以下では本発明をメモリアレーに適
用した実施例を、１トランジスタMOSメモリを
例に説明する。

第９図はデータ対線Di，，１３１．１３１
が近接してレイアウトされているメモリセル
（folded dataline arrangementあるいは２交叉
セルと称す）で構成されたメモリアレー内に、ア
ドレスバツフア回路やその他の制御回路で構成さ
れる周辺回路２４，２５間のやりとりに関係する
信号機あるいは給電線２６をデータ線及びワード
線１２７と異なる製造工程で形成した導電膜で配
置した例である。図において１２８はメモリセ
ル、２９はＸデコーダ．ドライバ、３０はデータ
対線に読み出された信号を差動増幅するセンスア
ンプである。図に示したように配線２６をデータ
対線に対してある角度でもつて交叉するように配
置することにより、配線２６をメモリアレー内に
配置しても、個々のデータ線と２６との結合雑音
を小さくすることができ、特定のデータ対線だけ
に大きな雑音を誘起することはなくなる。またデ
ータ対線と２６が異なる製造工程で形成されるた
めに起こり得るマスクずれが生じても、２６とデ
ータ対線Di，との結合容量に不平衡を生じる
ことはない。なおデータ線、ワード線及び配線２
６を形成する導電膜としては、例えば
Semiconductor World 1982年12月号p.32あるい
は特開昭57−198592号に記載されているように、
ワード線をポリSiあるいはMo，Ｗなどの金属あ
るいはこれらの金属シリサイドで、データ線の主
要部を第１層目のAlで形成し、配線２６を第２
層目のAlで形成することなどが考えられる。ま
た後で述べる１交点セルでは、例えば同誌p.32，
p.33あるいは特開昭57−198592号に記載されてい
るように、ワード線を第１層目のAlで、データ
線をポリSiあるいは拡散層で形成し、配線２６を
第２層目のAlで形成することなどが考えられる。
しかし本発明の主旨は、データ線と配線２６を交
叉させることにより、結合容量を低減させること
にあり、本発明の思想を逸脱しない限り、導電膜
の組み合せはここに述べたものに限定されるもの
ではない。

第１０図は本発明の別な実施例で、第９図の配
線２６を階段状に配置した例で、この配置により
配線２６と個々のデータ線との結合容量の低減を
行なつている。さらに結合容量を低減するために
は、配線２６が交叉するデータ線の数を増やすこ
とにより可能である。また本実施例では、配線２
６のうちデータ線と平行な部分のピツチL₁とデ
ータ線のピツチL₂とを等しくし、配線２６がデ
ータ線を等分割（第１０図では９等分）した点で
交叉するようにし、前記マスクずれによる２６と
データ対線Di，との結合容量の不平衡を極力
なくすようにしている。

第１１図及び第１２図は、データ対線Di，，
２３１．２３１が空間的に離れている方式のセル
（open dataline arrangmentあるいは１交叉セル
と称す）で構成されたメモリアレーに対して本発
明を適用した実施例である。第１１図では配線２
６をデータ線に対してある角度でもつて直線的に
交叉させることにとより、第１２図では２６を階
段状に配置することにより、２６し個々のデータ
線との結合容量を低減している。また本実施例で
は、データ対線がセンスアンプ３０を中心に両側
に広がつた構成となつており、配線２６をセンス
アンプ列を中心に対称になるように配置し、デー
タ対線の容量不平衡をなくしている。

以上の実施例ではメモリアレー内の配線が１本
の場合を示した。第１３図、第１４図は配線２本
２６１，２６２の場合の、２交叉点セル及び１交
点セル方式に対する実施例をそれぞれ示してい
る。またここでは配線を階段状に配置した例を示
したが、第９図及び第１１図に示した配置方法も
考えられる。

また同様にしてｎ本の配線（ｎ，１，ｎの最
大値は製造可能な配線ピツチの最小値によつて制
限される）に対して適用可能である。

さて以上の実施例では、周辺回路２４，２５間
のやりとりに関係する配線をメモリアレー内に配
置した例を示したが、デコーダの出力をメモリア
レー内に配置する場合も本発明を適用できる。こ
の例として特開昭57−198592号に記載されている
例がある。

第１５図は上記発明に対して本発明を適用した
場合の概念を示したものである。上記発明では１
本のデータ線を図示するように３１_o,1，３１_o,2，
３１_o,3，３１_o,4のように分割し、分割した各デー
タ線の一部に、Ｙデコーダ・ドライバ３４による
出力制御信号YC３６_oで制御されるスイツチ３５
_ｏ，１，３５_o,2，３５_o,3，３５_o,4を設け、他に属す
る
分割されたデータ線（たとえば３１_o+1,1）と共通
な共通入出力線３３₁，３３₂．３３₃，３３₄との
間でデータの授受を行なうようにしたものであ
る。通常メモリアレーの面積増加をなくすため、
YCは第９図あるいは第１１図の配線２６と同様
にデータ線と異なる製造工程で形成される。本実
施例では、上記YCを例えば階段状にメモリアレ
ー内に配置し、データ線と交叉させることによ
り、YC（例えば３６_o）と一本のデータ線（例え
ば３１_o,1）との結合容量を小さくし、YCがデー
タ線に誘起する結合雑音を小さくすることが可能
となる。なお第１５図において、３２はリード／
ライトコントロール回路で、WEは書き込み読み
出し制御信号、Ａはアドレス信号、D_ioはデータ
入力、D_putはデータ出力である。

第１６図は２交点セルに対する本発明の実施例
で、第１５図の分割されたデータ線群（以下サブ
アレーと称す）の一部を示したものである。本実
施例では、YCを階段状に配置することにより、
選択された１本のYC（たとえば３１_o）と１本に
データ線（たとえば１３１_o+1,n）との結合容量を
小さくしている。すなわち第１６図に示したよう
に１本のYCを例えば異なる５本のデータ線と交
叉させることにより、結合容量はC₀＋C₁（一部の
組み合せではC₀あるいはC₁）となり、従来の配
置方法に比べ約1/3に低減でき、記憶上方の高
Ｓ／Ｎな読み出し書き込みが行なえる。さらに結
合容量を低減するためには、YCが交叉する異な
るデータ線の本数を増やすことにより達成でき
る。また本実施例では、第１０図で述べたよう
に、YCのうちデータ線と平行な部分のピッチを
データ線のピツチと等しく、さらにYCがデータ
線を偶数等分した点で交叉するように配置するこ
とにより、YCとデータ対線Di，との結合容量
がマスクずれによる不平衡にならないようにして
いる。すなわち第１６図ではデータ線１３１_o+1,n
あるいは１３１_o+1,n とYCの線群との結合容量は
３×（C₀＋C₁）となり、マスクずれが生じてもC₀
とC₁の値が変動するだけで、両者の容量は等し
くなる。したがつてマスクずれによりDi，の
容量が異なつてしまい。これが雑音源になるよう
なことはない。

第１７図は１交点セルに対する本発明の実施例
で第１６図と同様に第１５図のサブアレーの一部
を示したものである。本実施例では１交点セルで
あるため、センスアンプ列に対してYCが対称に
なるように配置しており、データ対線間ではYC
との結合容量の不平衡が生じないようにしてい
る。また第１６図においても第１５図で述べたよ
うに、YCが交叉する異なるデータ線の本数を増
やすことにより、選択された１本のYCとデータ
線との結合容量をさらに低減することが可能であ
る。

第１８図は２交点セルに対する本発明の他の実
施例で、２つのサブアレーに共通にセンスアンプ
列を配置した例である。センスアンプを共通に
し、Ｘコーダ２９で制御されるゲートコントロー
ル３７を介していずれか一方のサブアレーに結線
される。本実施例では一方のサブアレーのYCの
配置を第１６図と同様に行ない、他方のサブアレ
ーのYCはセンスアンプ列に対して対称に配置さ
れる。このように配置することにより、YCを階
段状にしても両方のサブアレーの電気的特性を同
一にすることが可能である。

なお以上の実施例ではYCを各データ線ごとに
設置したが、特開昭57−125186号公報に述べられ
ている方法（例えばＩ／Ｏ線を２組設けた場合な
ど）を用い、YCを任意の組数のデータ対線に対
応して設けた場合でも本発明を適用できる。

また上記のようにYCの配線ピツチを広げ、そ
の中にYCと異なる信号線や給電線を設けた場合
にも本発明を適用できる。その一例を第１９図に
示す。

第１９図はＩ／Ｏ線を２組設けることにより、
YCの配線ピツチを２倍に広げ、その中に周辺回
路２４，２５間のやりとりだけに関係する信号や
給電線をYCと同じ層を用いて配置した例である。
これにより、メモリアレー内をメモリアレーの面
積を大きくすることなく、また雑音を大きくする
ことなく、配線を走らせることができ、高Ｓ／Ｎ
にチツプ面積を低減することができる。なおここ
ではYCと異なる配線をYCと同じ層で配置した場
合について述べたが、例えばYCを第２層目のAl
で、他の配線を第３層目のAlで形成した場合な
ど、異なる製造工程で形成することも考えられ
る。

以上、本発明の実施例をいくつか述べたが、本
発明の適用範囲はここで述べた実施例に限定され
ず、発明の思想を逸脱しない範囲で種々変更可能
なことは言うまでもない。たとえば、２交点セル
を用いたメモリアレーにおいて、データ対線の容
量不平衡をなくすためにたとえば特開昭57−
198592号の第２３図に示されているような対線同
志を奇数回交叉させた構成と本発明を組み合せる
ことも考えられる。また、ここでは第９図以降１
トランジスタMOSメモリを例にして説明したが、
フリツプフロツプ型のメモリセルなどで構成され
たいわゆるスタテイツクメモリ（たとえば特開昭
57−198592号の第３０図）やROMあるいはこれ
らのメモリを同一チツプ内に搭載したマイクロプ
ロセツサなどについても、本発明によりメモリア
レー内の雑音の低減が可能となる。また、第３図
から第７図の実施例はメモリに限らず、いわゆる
微細加工技術を用いて製造されるLSI一般につい
て適用でき、本発明により配線間の結合雑音を低
減することができる。特にCMOS−LSIにおいて
は、ラツチアツプ現象を防ぐために、チツプ内の
配線の雑音を低減することが必要で、本発明によ
る雑音の低減が特に重要と考えられる。

〔発明の効果〕

以上述べたように、本発明によれば、配線間の
結合雑音を低減でき、高Ｓ／ＮなLSIが実現でき
る。

【図面の簡単な説明】

第１図、第２図は従来例を説明するための図、
第３図から第７図は本発明の一実施図、第８図か
ら第１９図は本発明の他の実施例を示す半導体メ
モリ装置の要部回路構成図である。 １〜７，１６〜２２，２６，４０，４１，７
１，７２，７３，２６１，２６２……信号線ある
いは給電線、８〜１１……結合容量、１２……ス
ルーホール、１３〜１５……導電膜、２３……デ
コーダ、２４，２５，３２……周辺回路、２７，
１２７，２２７……ワード線、２８，１２８，２
２８……メモリセル、２９……Ｘデコーダ、３０
……センスアンプ、３１，３１，１３１，１３
１，２３１，２３１……データ線、３３……Ｉ／
Ｏ線、３４……Ｙデコーダ、３５……スイツチ、
３６……制御線、３７……ゲートコントロール回
路。

Claims (1)

1. 【特許請求の範囲】 １ 任意の間隔、任意の形状で配置された少なく
   とも２本の配線からなる第１の配線群と、任意の
   間隔、任意の形状で上記第１の配線群とほぼ同一
   方向に配置された少なくとも１本の配線からなる
   第２の配線群とを備えた半導体装置において、上
   記第２の配線群のうちの少なくとも１本の配線が
   上記第１の配線群のうちの少なくとも２本の配線
   と交叉するように配置されたことを特徴とする半
   導体装置。 ２ 上記第１の配線群は半導体メモリ装置内のデ
   ータ線群であり、上記第２の配線群は上記データ
   線群内に配置された信号線又は給電線であること
   を特徴とする特許請求の範囲第１項記載の半導体
   装置。 ３ 上記第２の配線群のうちの少なくとも１本の
   配線が上記第１の配線群に対して階段状に配置さ
   れることを特徴とする特許請求の範囲第１項記載
   の半導体装置。