JP3281234B2 - 半導体集積回路装置及びその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置及びその製造方法に関するものであり、更に詳しく言
えば、ＣＭＯＳ型アレイの基本セルの構造及びその配置
方法に関するものである。

【０００２】

【従来の技術】近年、半導体集積回路装置（以下ＬＳＩ
という）は、高集積化及び高性能化の要求に伴い、トラ
ンジスタの縮小化及び配線間隔の微細化が進んでいる。
例えば、４つのトランジスタで構成した基本セルを半導
体基板に配置したＣＭＯＳ型アレイでは、ＬＳＩチップ
の縮小化を図ることができる。ＬＳＩチップの縮小化
は、コストの低減になり、ＬＳＩの低廉化につながる。

【０００３】図５（Ａ）は、従来例に係るＬＳＩの基本
セルの構成図を示している。図５（Ａ）において、１は
基本セルである。ＴP1は、第１のｐ型の電界効果トラン
ジスタである。トランジスタＴP1は、平面でローマ字の
「Ｔ」形状を横に配置したゲート２Ａと、ゲート２Ａの
両側に設けられた不純物拡散層３Ａ及び４Ａと、不純物
拡散層３Ａに並んで配置されたバックゲート５Ａとを有
している。不純物拡散層３Ａ及び４Ａはソースやドレイ
ンになる。

【０００４】ＴP2は第２のｐ型の電界効果トランジスタ
である。トランジスタＴP2は、平面でトランジスタＴP1
のゲート２Ａを逆向きに配置したゲート６Ａと、このゲ
ート６Ａの片側に設けられた不純物拡散層７Ａ及びトラ
ンジスタＴP1と共有する不純物拡散層４Ａと、不純物拡
散層７Ａに並んで配置されたバックゲート８Ａとを有し
ている。

【０００５】ＴN1は、第１のｎ型の電界効果トランジス
タである。トランジスタＴN1は、トランジスタＴP1のゲ
ート２Ａの「Ｔ」形状と突き合わせた「Ｔ」形状のゲー
ト２Ｂと、ゲート２Ｂの両側に設けられた不純物拡散層
３Ｂ及び４Ｂと、不純物拡散層３Ｂに並んで配置された
バックゲート５Ｂとを有している。ＴN2は第２のｎ型の
電界効果トランジスタである。トランジスタＴN2は、平
面でトランジスタＴN1のゲート２Ｂを逆向きに配置した
ゲート６Ｂと、このゲート６Ｂの片側に設けられた不純
物拡散層７Ｂ及びトランジスタＴN1と共有する不純物拡
散層４Ｂと、不純物拡散層７Ｂに並んで配置されたバッ
クゲート８Ｂとを有している。

【０００６】また、図５（Ａ）において、基本セル１上
の＋マークは配線グリッドであり、第１層目の配線と第
２層目の配線とが交差する部分である。配線グリット
は、基本セルの不純物拡散層３Ａ，３Ｂ，４Ａ，４Ｂ，
７Ａ，７Ｂやバックゲート５Ａ，５Ｂ，８Ａ，８Ｂの真
ん中を横切るように配置されている。配線は、ＬＳＩの
設計段階でＣＡＤ（Ｃomputer-Ａided Ｄesign ）シス
テム等により基本セル１上に配置されている。例えば、
基本セルの第１層目の配線は１０本であり、第２層目の
配線は５本である。第１層目の配線ピッチは、配線とコ
ンタクト部の接続及び多層配線間の接続を容易にするた
めに、第２層目の配線ピッチと同じにしている。

【０００７】更に、図５（Ｂ）は、基本セルの不純物拡
散層に配置したコンタクト部を示している。図５（Ｂ）
において、不純物拡散層３Ａ，３Ｂ，４Ａ，４Ｂ，７
Ａ，７Ｂのコンタクト部は、ＣＡＤ上で配線グリッドを
ベースに配置している。コンタクト部は、第１層目の配
線と第２層目の配線とが交差する部分（グリッド交点）
に配置されている。この結果、コンタクト部の配置ピッ
チ（バルクピッチ）と、配線ピッチとが同じになってい
る。

【０００８】

【発明が解決しようとする課題】しかしながら、従来例
の基本セルによれば、次のような問題がある。 多層配線に余裕が出ない。例えば、図６（Ａ）に示
すように、基本セル１を使用して二入力ＮＡＮＤ回路９
を構成する場合、第１層目の配線は、ゲート２Ａ，２Ｂ
及び６Ａ，６Ｂ同士の接続、不純物拡散層（ドレイン）
４Ａ，７Ｂ同士の接続、不純物拡散層（ソース）３Ａ，
７Ａとバックゲート５Ａ，８Ａの接続及び不純物拡散層
（ソース）３Ｂとバックゲート５Ｂ，８Ｂの接続に各々
使用する。そして、第２層目の配線は、ゲート３Ａ，７
Ａの入力と、ドレイン４Ａの出力に計３本使用しなけれ
ばならない。第２層目の配線は、電源線を除き、余りが
でない。

【０００９】このため、基本セル１の隣同士に位置する
基本セル間で第２層目の配線同士を接続（電源線を除
く）する要求があった場合に、基本セル１上の第２層目
の配線に余りがないので、基本セル１を迂回した配線を
新たに設けなくてはならない。 第１層目の配線と第２層目の配線を接続する場合、
２つの配線グリッドを使用しなければならない。図５
（Ａ）において、四角印は、各コンタクト部と第１層目
の配線とを接続するコンタクトホールであり、丸印は、
第１層目の配線と第２層目の配線とを接続するコンタク
トホールを示している。例えば、ゲート３Ａ及び４Ａを
第２層目の配線に接続する場合、ゲート３Ａ及び６Ａに
コンタクト部を設け、このコンタクト部から不純物拡散
層３Ａ，７Ａ上に第１層目の配線をパターニングし、丸
印のコンタクトホールで、第２層目の配線に接続しなく
てはならない。

【００１０】 基本セルを配線チャネルとして使用す
る場合、ＬＳＩチップ内のトランジスタ使用率が悪くな
る。トランジスタ使用率は、トランジスタ回路として使
用する基本セルの総個数αと、配線として使用する基本
セルの総個数βの和α＋βに対するαの割合（百分率）
で表したものである。図６（Ｂ）は、トランジスタ使用
率を説明する図を示している。図６（Ｂ）において、10
Ａは、出力トランジスタ回路として使用する基本セル群
であり、５個の基本セル１から成る。トランジスタ回路
10Ａは、例えば、４×５本の信号を出力する。10Ｂは、
入力トランジスタ回路として使用する基本セル群であ
り、５個の基本セル１から成る。トランジスタ回路10Ｂ
は、４×５本の信号を入力する。

【００１１】10Ｃは、配線チャネルとして使用する基本
セル群である。ここで１つの基本セルが、３本の第２層
目（電源配線を除く）の配線を信号線に使用できるもの
とすると、基本セル群10Ａの２０本の出力線を基本セル
群10Ｂの２０本の入力線と接続するためには、７個の基
本セル（３×６＋２本）を基本セル群10Ａと10Ｂの間に
配置する必要がある。この場合のトランジスタ使用率
は、〔１０／１７〕×１００≒５１％となる。また、基
本セルの配線が少ないと、迂回配線を多く設けなくては
ならなくなり、ＬＳＩの高集積化の妨げとなる。

【００１２】本発明は、かかる従来例の問題点に鑑み創
作されたものであり、不純物拡散層のコンタクト部の配
置間隔と配線間隔とを同一とすることなく、不純物拡散
層上に多くの配線を配置してトランジスタ使用率を高め
ることが可能となる半導体集積回路装置及びその製造方
法の提供を目的とする。

【００１３】

【課題を解決するための手段】本発明に係る第１の半導
体集積回路装置は、その一実施例を図１に示すように、
１対のｐ型の電界効果トランジスタ及び１対のｎ型の電
界効果トランジスタと、前記電界効果トランジスタのゲ
ートの両側に位置した不純物拡散層にそれぞれ形成され
るコンタクト部と、前記電界効果トランジスタのゲート
方向に沿って配置され、該電界効果トランジスタの不純
物拡散層のコンタクト部の配置間隔よりも狭い配線間隔
で配置される配線とを備えた基本セルを有していること
を特徴とする。

【００１４】本発明に係る第２の半導体集積回路装置
は、第１の装置において、平面で、ローマ字の「Ｈ」形
状を有したゲートと、前記ゲートの両側に設けられた不
純物拡散層と、前記不純物拡散層に隣接して配置したバ
ックゲートとを有する第１のｐ型の電界効果トランジス
タと、前記第１のｐ型の電界効果トランジスタの一方の
不純物拡散層を共有し、該不純物拡散層に対して前記ゲ
ート、他方の不純物拡散層及びバックゲートを対称的に
配置した第２のｐ型の電界効果トランジスタと、前記第
１のｐ型の電界効果トランジスタに対して前記ゲート、
不純物拡散層及びバックゲートを対称的に配置した第１
のｎ型の電界効果トランジスタと、前記第１のｎ型の電
界効果トランジスタの一方の不純物拡散層を共有し、前
記第１のｎ型の電界効果トランジスタに対して前記ゲー
ト、他方の不純物拡散層及びバックゲートを対称的に配
置した第２のｎ型の電界効果トランジスタとを備えた基
本セルを有していることを特徴とする。

【００１５】本発明に係る第３の半導体集積回路装置
は、第１の装置において、前記ｐ型の電界効果トランジ
スタのゲートのコンタクト部と、前記ｎ型の電界効果ト
ランジスタのゲートのコンタクト部との間隔は、前記ｐ
型及びｎ型の電界効果トランジスタのバックゲートのコ
ンタクト部の配置間隔よりも広くした基本セルを有して
いることを特徴とする。

【００１６】本発明に係る第４の半導体集積回路装置
は、第１の装置において、前記配線が、多層配線を構成
し、第１層目の配線の配置間隔と第２層目の配線の配置
間隔とが異なった基本セルを有していることを特徴とす
る。本発明に係る第５の半導体集積回路装置は、第１の
装置において、前記ｐ型及びｎ型の電界効果トランジス
タの各々のコンタクト部は、第１層目の配線へ立ち上が
る状態で接続し、かつ、前記第１層目の配線から第２層
目の配線へ立ち上がる状態で接続するコンタクト積層構
造を採った基本セルを有していることを特徴とする。

【００１７】本発明に係る第６の半導体集積回路装置
は、第１の装置において、前記配線の配置間隔に従って
前記ｐ型及びｎ型の電界効果トランジスタのゲート及び
バックゲートの各々のコンタクト部を配置した基本セル
を有していることを特徴とする。本発明に係る第７の半
導体集積回路装置は、第１の装置において、前記ｐ型及
びｎ型の電界効果トランジスタの各々の不純物拡散層及
びバックゲートに３個づつのコンタクト部を設け、前記
ｐ型及びｎ型の電界効果トランジスタの各々のゲートに
４個づつのコンタクト部を設けた基本セルを有している
ことを特徴とする。

【００１８】本発明に係る半導体集積回路装置の製造方
法は、本発明に係る第１〜第７の装置のいずれかの基本
セルを半導体基板に配置し、前記基本セル内を配線して
トランジスタ回路を構成し、前記トランジスタ回路と他
のトランジスタ回路の間を前記基本セルの配線を使用し
て接続することを特徴とし、上記目的を達成する。本発
明に係る第１の半導体集積回路装置によれば、配線が、
不純物拡散層のコンタクト部の配置間隔よりも細かい間
隔で配置された基本セルを有しているので、このコンタ
クト部と該コンタクト部に最も接近する配線とを接続す
るようにすると、コンタクト部に全く接続しないで済む
配線を生じさせることができる。従って、空きが生じた
配線を他の基本セル間の信号配線等に使用できるので、
他の領域を使用して配線をする場合に比べて、半導体装
置の集積度を上げることができる。

【００１９】本発明に係る第２の装置によれば、お互い
に共有する不純物拡散層を境にして、第１のｐ型の電界
効果トランジスタと第２のｐ型の電界効果トランジスタ
とが対称的に配置され、しかも、第１及び第２のｐ型の
電界効果トランジスタのゲートを境にして、第１のｎ型
の電界効果トランジスタと第２のｎ型の電界効果トラン
ジスタとが対称的に配置された基本セルを有している。

【００２０】このため、セルの中心部を基準にして、基
本セルを１８０度回転した場合も、各々のコンタクト部
の位置や配線間隔は、基本セルを回転する前の各々のコ
ンタクト部の位置や配線間隔と同じになる。また、お互
いに共有する不純物拡散層を軸にして、基本セルを１８
０度回転した場合も、表側の基本セルの各々のコンタク
ト部の位置や配線間隔は、裏側の基本セル各々のコンタ
クト部の位置や配線間隔と同じになる。したがって、こ
の基本セルを使用してＣＡＤ等で半導体集積回路装置を
設計する場合、セル配置の自由度が上がる。この基本セ
ルを使用して色々な半導体集積回路装置が設計できる。
また、１対のｐ型の電界効果トランジスタ及び１対のｎ
型の電界効果トランジスタ（１ベーシックセル：１Ｂ
Ｃ）から構成する基本セルのサイズを縮小できる。

【００２１】本発明に係る第３の装置では、ｐ型の電界
効果トランジスタのゲートのコンタクト部とｎ型の電界
効果トランジスタのゲートのコンタクト部の間隔が、こ
れらトランジスタのバックゲートのコンタクト部の配置
間隔よりも広くされた基本セルを有しているので、ｐ型
及びｎ型の電界効果トランジスタのゲートを余裕を持っ
て配置できる。従って、基本セル内でトランジスタ回路
を構成する場合、ゲート間の絶縁耐力やクロストーク耐
性が高められる。

【００２２】本発明に係る第４の装置では、配線が多層
配線を構成し、第１層目の配線の配置間隔と第２層目の
配線の配置間隔とが異なった基本セルを有しているの
で、配線の自由度が上がり、トランジスタ使用率が高め
られる。本発明に係る第５の装置では、ｐ型及びｎ型の
電界効果トランジスタの各々のコンタクト部は、第１層
目の配線に立ち上がる状態で配置するとともに、この第
１層目の配線から第２層目の配線に直接立ち上がる状態
で配置した基本セルを有しているので、コンタクトホー
ルを垂直に多層に積み重ねるコンタクト積層構造（スタ
ックビア）を採用した装置を形成することができる。し
たがって、従来例のように配線グリッドを２つ使用せず
に、１つの配線グリッド上で、ｐ型及びｎ型の電界効果
トランジスタの不純物拡散層、ゲート及びバックゲート
を第１層目から第２層目の配線に直接接続することがで
きるので、半導体集積度が高められ、トランジスタ使用
率が向上する。

【００２３】本発明に係る第６の装置では、配線の配置
間隔に従ってｐ型やｎ型の電界効果トランジスタのゲー
ト及びバックゲートの各々のコンタクト部が配置された
基本セルを有しているので、ゲートやバックゲートを第
１層目の配線や第２層目の配線に直接接続することがで
きる。この結果、半導体装置の集積度が高められる。本
発明に係る第７の装置では、ｐ型及びｎ型の電界効果ト
ランジスタの各々の不純物拡散層及びバックゲートに３
個づつのコンタクト部を設け、かつ、ｐ型及びｎ型の電
界効果トランジスタの各々のゲートに４個づつのコンタ
クト部を設けた基本セルを有しているので、第２層目の
配線を使用せずに、１８個の不純物拡散層のコンタクト
部と、１２個のバックゲートのコンタクト部と、１６個
のゲートのコンタクト部と、第１層目の配線とを使用し
て、簡単なゲートアレイが構成できる。また、ＣＡＤで
の配線の自由度が上がる。

【００２４】本発明に係る半導体集積回路装置の製造方
法によれば、本発明の第１〜第７の装置の基本セルのい
ずれかを半導体基板に配置しているので、第１層目又は
第２層目の配線に空きチャネルを生じさせることができ
る。したがって、配線効率が上がるため、従来例に比べ
てトランジスタ使用率（ゲート使用率）が高くなる。こ
の結果、半導体集積回路装置の集積度及び歩留りが上が
る。

【００２５】半導体装置の集積化により、チップサイズ
を小さくすることができ、ＬＳＩのコストの低減化及び
価格の低廉化に寄与する。また、ＬＳＩチップ内の回路
間の配線長を短くできるので、回路の消費電力を低く抑
えることができる。

【００２６】

【発明の実施の形態】次に、図１〜図４を参照しなが
ら、本発明の実施の形態に係る半導体集積回路装置及び
その製造方法について説明する。図１は、本発明の実施
の形態に係るＣＭＯＳ型アレイ（半導体集積回路装置）
の基本セルの構成図を示している。この基本セルは、本
発明に係る第１〜第７の基本セルを組み合わせたもので
ある。

【００２７】図１において、２０は基本セルである。Ｔ
P1は、第１のｐ型の電界効果トランジスタである。トラ
ンジスタＴP1は、平面でローマ字の「Ｈ」形状を縦に配
置したゲート１１と、ゲート１１の両側に設けた不純物
拡散層１２及び１３と、不純物拡散層１２に隣接して配
置したバックゲート１４とを有している。不純物拡散層
１２及び１３はソースやドレインになる。

【００２８】ＴP2は第２のｐ型の電界効果トランジスタ
であり、トランジスタＴP1に対してゲートや不純物拡散
層及びバックゲートが対称的に設けられている。すなわ
ち、トランジスタＴP2は、平面でトランジスタＴP1のゲ
ート１１を逆向きに配置したゲート１５と、このゲート
１５の片側に設けた不純物拡散層１６及びトランジスタ
ＴP1と共有する不純物拡散層１３と、不純物拡散層１６
に隣接して配置したバックゲート１７とを有している。

【００２９】ＴN1は、第１のｎ型の電界効果トランジス
タであり、トランジスタＴP1に対してゲートや不純物拡
散層及びバックゲートが対称的に設けられている。すな
わち、トランジスタＴN1は、トランジスタＴP1の「Ｈ」
形状のゲート１１と横方向で突き合わせた「Ｈ」形状の
ゲート１８と、ゲート１８の両側に設けた不純物拡散層
１９及び２１と、不純物拡散層１９に隣接して配置した
バックゲート２２とを有している。

【００３０】ＴN2は第２のｎ型の電界効果トランジスタ
であり、トランジスタＴN1に対してゲートや不純物拡散
層及びバックゲートが対称的に設けられている。すなわ
ち、トランジスタＴN2は、平面でトランジスタＴN1のゲ
ート１８を逆向きに配置したゲート２３と、このゲート
２３の片側に設けられた不純物拡散層２４及びトランジ
スタＴN1と共有する不純物拡散層２１と、不純物拡散層
２４に隣接して配置したバックゲート２５とを有してい
る（本発明に係る第２の基本セル）。

【００３１】また、図１において、配線は多層配線を構
成する。基本セル２０上の＋マークは配線グリッドであ
り、第１層目の配線と第２層目の配線とが交差する部分
である。配線グリットは、基本セル２０のバックゲート
１４，１７，２２，２５の真ん中を横切るように配置さ
れているが、従来例のように不純物拡散層１２，１３，
１６，１９，２１，２５の真ん中を横切るように配置し
ていない。不純物拡散層１２，１３，１６，１９，２
１，２５のコンタクト部は、ＣＡＤで配線グリッドをベ
ースにすることなく、自由に配置している。

【００３２】図１において、四角印は、不純物拡散層１
２，１３，１６，１９，２１，２５に設けられたコンタ
クト部を示している。コンタクト部は、本発明の実施の
形態では、各々の不純物拡散層１２，１３，１６，１
９，２１，２５に３個づつ設けている。なお、ゲート１
１，１５，１８，２３及びバックゲート１４，１７，２
２，２５のコンタクト部は、配線の配置間隔（以下配線
ピッチともいう）に従って配置する。本発明の実施の形
態では、第１層目の配線と第２層目の配線とが交差する
部分に配置している（本発明の第６の基本セル）。

【００３３】図１で四角印を示していないが、各々のバ
ックゲート１４，１７，２２，２５に３個づつのコンタ
クト部を有している。また、トランジスタＴP1，ＴP2及
びＴN1, ＴN2の各ゲート１１，１５，１８，２３に４個
づつのコンタクト部を有している（本発明の第７の基本
セル）。これらのコンタクト部は、基本セル内でトラン
ジスタ回路を構成するときに、他のコンタクト部や配線
に接続するために使用する。配線は、ＬＳＩの設計段階
でＣＡＤシステム等により基本セル２０上に配置する。

【００３４】次に、配線とコンタクト部の配置間隔につ
いて説明する。図２は、本発明の実施の形態に係る基本
セルの配線ピッチとコンタクト部の配置間隔との関係図
を示している。図２において、三重線で囲んだ部分は、
基本セル２０を示している。破線で示したＬ11〜Ｌ110
は、基本セル２０の第１層目の配線である。本発明の実
施の形態では１０本の配線を配置している。実線で示し
たＬ21〜Ｌ26は、第２層目の配線である。本発明の実施
の形態では６本の配線を配置している。第１層目の配線
ピッチは、配線とコンタクト部の接続及び多層配線間の
自由度を上げるために、第２層目の配線ピッチと異なっ
ている（本発明の第４の基本セル）。

【００３５】すなわち、第２層目の配線ピッチはＸ１で
あり、第１層目の配線ピッチはＸ１とＸ２とを有してい
る。配線ピッチＸ１，Ｘ２は、Ｘ１＜Ｘ２である。配線
ピッチがＸ２のところは、トランジスタＴP1，ＴP2のゲ
ート１１，１５のコンタクト部と、トランジスタＴN1,
ＴN2のゲート１８，２３のコンタクト部との間である。
この間隔は、トランジスタＴP1，ＴP2及びＴN1, ＴN2の
バックゲート１４，１７，２２，２５のコンタクト部の
配置間隔よりも広くする。本発明の実施の形態では、基
本セルと基本セルの間は、間隔Ｘ２を空けている（本発
明の第３の基本セル）。

【００３６】また、図２において、Ｙ１及びＹ２は、不
純物拡散層１２，１３，１６，１９，２１，２５のコン
タクト部の配置間隔（以下バルクピッチともいう）。バ
ルクピッチＹ１及びＹ２は、Ｙ１≧Ｙ２である。本発明
の実施の形態では、配線Ｌ11〜Ｌ110 やＬ21〜Ｌ26は、
不純物拡散層１２，１３，１６，１９，２１，２５のコ
ンタクト部のバルクピッチＹ１，Ｙ２よりも細かい配線
ピッチＸ１で配置する。配線ピッチＸ１とバルクピッチ
Ｙ２とは、Ｘ１＜Ｙ２である（本発明の第１の基本セ
ル）。

【００３７】ドットで示したＡ１〜Ａ４は、トランジス
タＴP1, ＴP2のゲート１１，１５のコンタクト部の中心
である。同様にＢ１〜Ｂ３は、トランジスタＴP1, ＴP2
の不純物拡散層（ソースやドレインになる）１２，１
３，１６のコンタクト部の中心である。Ｃ１〜Ｃ３は、
トランジスタＴP1, ＴP2のバックゲート１４，１７のコ
ンタクト部の中心である。なお、図２において、トラン
ジスタＴN1, ＴN2の各コンタクト部の中心はドットのみ
を表示している。このようにすると不純物拡散層１２，
１３，１６，１９，２１，２５のコンタクト部のバルク
ピッチＹ１，Ｙ２を配線ピッチＸ１と相違させることが
でき、第１層目の配線に空きを生じさせることができ
る。

【００３８】図２において、ａ〜ｅは、第２層目の配線
に接続するコンタクト部を示している。コンタクト部ａ
は、ゲート入力を取るために最も近い配線Ｌ24に接続す
る。コンタクト部ｂは、バックゲートに電源を供給する
ために、配線Ｌ26に接続する。コンタクト部ｃはバック
ゲートに電源を供給するために、配線Ｌ21に接続する。
コンタクト部ｄは、ソース・ドレイン出力を取るため
に、配線Ｌ23に接続する。コンタクト部ｅは、ソース出
力を取るために、配線Ｌ22に接続する。ここで、配線Ｌ
25が空きチャネルになる。

【００３９】次に、本発明の実施の形態に係る半導体集
積回路装置の製造方法について、基本セル２０を使用し
て二入力ＮＡＮＤ回路を形成する場合について説明す
る。図３（Ａ）は、二入力ＮＡＮＤ回路の回路図を示し
ている。図３（Ａ）において、３０は、二入力ＮＡＮＤ
回路であり、２つの入力ＩＮ1 及びＩＮ２の否定論理積
を採った信号ＯＵＴを出力する。このようなＮＡＮＤ回
路３０を形成する場合、図３（Ｂ）に示すように、ま
ず、本発明に係る第１〜第６の基本セルのいずれかを半
導体基板に配置する。本発明の実施の形態では第１〜第
６の基本セルを組み合わせた基本セル２０を用いる。

【００４０】次に、基本セル２０内を配線してＮＡＮＤ
回路３０を構成する。この際に、トランジスタＴP1のゲ
ート１１のコンタクト部Ａ１とトランジスタＴN1のゲー
ト１８のコンタクト部Ａ１とを第１層目の配線で接続す
る。トランジスタＴP2のゲート１５のコンタクト部Ａ４
とトランジスタＴN2のゲート２３のコンタクト部Ａ４と
を第１層目の配線で接続する。

【００４１】また、トランジスタＴP1，ＴP2で共有する
不純物拡散層（ドレイン）１３のコンタクト部Ｂ２と、
トランジスタＴN2の不純物拡散層（ドレイン）２４のコ
ンタクト部Ｂ３とを第１層目の配線で接続する。トラン
ジスタＴP1の不純物拡散層（ソース）１２のコンタクト
部Ｂ１と、トランジスタＴP2の不純物拡散層（ソース）
１６のコンタクト部Ｂ３と、バックゲート１４，１７の
コンタクト部Ｃ２とを第１層目の配線で接続する。更
に、トランジスタＴN1の不純物拡散層（ソース）１９の
コンタクト部Ｂ１と、バックゲート２２，１５のコンタ
クト部Ｃ２とを第１層目の配線で接続する。このように
すると第１層目の配線に３本の空き（配線Ｌ12, Ｌ19,
Ｌ110 ：図２参照）が生ずる。

【００４２】そして、トランジスタＴP1のゲート１１の
コンタクト部Ａ１を第２層目の配線に接続して、入力Ｉ
Ｎ１とする。トランジスタＴP2のゲート１５のコンタク
ト部Ａ４を第２層目の配線に接続して、入力ＩＮ２とす
る。トランジスタＴP1，ＴP2で共有する不純物拡散層
（ドレイン）１３のコンタクト部Ｂ２を立ち上げて第２
層目の配線に接続し、出力ＯＵＴとする。

【００４３】ここで、トランジスタＴP1，ＴP2の各々の
ゲート１１，１５のコンタクト部Ａ１，Ａ４は、スタッ
クビア（コンタクト積層構造）を用いて接続する。スタ
ックビアは、コンタクト部Ａ１，Ａ４から第１層目の配
線へ立ち上がる状態で接続し、かつ、第１層目の配線か
ら第２層目の配線へ立ち上がる状態で接続するためのコ
ンタクトホールである。スタックビアは、コンタクト部
Ｂ２から第２層目の配線に接続する場合も使用している
（本発明の第５の基本セル）。

【００４４】このようにすると電源線を除く第２層目の
配線に１本の空き（配線Ｌ24：図２参照）が生ずる。な
お、ＮＡＮＤ回路３０と他のトランジスタ回路の間を基
本セル２０の第２層目の配線を使用して接続する。これ
により半導体集積回路装置が完成する。次に、本発明の
実施の形態に係る半導体集積回路装置のトランジスタ使
用率について、基本セル２０を配線チャネルに使用する
場合について説明する。図４は、本発明の実施の形態に
係る基本セルを用いた場合のトランジスタ使用率を説明
する図を示している。

【００４５】図４において、100 は、出力トランジスタ
回路として使用する基本セル群であり、５個の基本セル
２０から成る。トランジスタ回路100 は例えば、４×５
本の信号を出力する。200 は、入力トランジスタ回路と
して使用する基本セル群であり、５個の基本セル２０か
ら成る。トランジスタ回路200 は４×５本の信号を入力
する。

【００４６】300 は、配線チャネルとして使用する基本
セル群である。ここで１つの基本セルが、３本の第２層
目（電源配線を除く）の配線を信号線に使用できるもの
とすると、基本セル群100 の２０本の出力線を基本セル
群200 の２０本の入力線と接続するためには、従来例と
異なり、５個の基本セル（４×５本）２０を基本セル群
100 と200 の間に配置すれば良い。

【００４７】次に、このようなトランジスタ回路100, 2
00間を配線する場合のトランジスタ使用率を計算する。
トランジスタ使用率は、〔１０／１５〕×１００≒６
６．６％となる。なお、基本セル上の配線を多くすれ
ば、もっとトランジスタ使用率を上げることができる。
このようにして、本発明の実施の形態に係る半導体集積
回路装置の第１の基本セルによれば、第１層目の配線Ｌ
11〜Ｌ110 や第２層目の配線Ｌ21〜Ｌ26が、不純物拡散
層１２，１３，１６，１９，２１，２４のコンタクト部
Ｂ１〜Ｂ３のバルクピッチＹ１，Ｙ２よりも細かい配線
ピッチＸ１で配置されているので、このコンタクト部Ｂ
１〜Ｂ３と該コンタクト部Ｂ１〜Ｂ３に最も接近する配
線Ｌ22〜Ｌ24とを接続するようにすると、コンタクト部
Ｂ１〜Ｂ３に全く接続しないで済む配線Ｌ25を生じさせ
ることができる。従って、空きが生じた配線Ｌ25を他の
基本セル間の信号配線等に使用できるので、他の領域を
使用して配線をする場合に比べて、半導体装置の集積度
を上げることができる。

【００４８】本発明に係る第２の基本セルによれば、図
３に示したように、お互いに共有する不純物拡散層１３
や２１を境にして、トランジスタＴP1とトランジスタＴ
P2とが対称的に配置され、しかも、トランジスタＴP1，
ＴP2のゲート１１，１８を境にして、トランジスタＴN1
とトランジスタＴN2とが対称的に配置されている。この
ため、セルの中心部を基準にして、基本セルを１８０度
回転した場合も、各々のコンタクト部Ａ１〜Ａ４，Ｂ１
〜Ｂ３，Ｃ１〜Ｃ３の位置や配線ピッチＸ１，配線間隔
Ｘ２，バルクピッチＹ１，Ｙ２は、基本セル２０を回転
する前の各々のコンタクト部の位置や配線間隔と同じに
なる。

【００４９】また、お互いに共有する不純物拡散層１３
や２１を軸にして、基本セル２０を１８０度回転した場
合も、表側の基本セルの各々のコンタクト部Ａ１〜Ａ
４，Ｂ１〜Ｂ３，Ｃ１〜Ｃ３の位置や配線ピッチＸ１，
配線間隔Ｘ２，バルクピッチＹ１，Ｙ２は、裏側の基本
セル２０の各々のコンタクト部の位置や配線間隔と同じ
になる。

【００５０】したがって、この基本セル２０を使用して
ＣＡＤ等で半導体集積回路装置を設計する場合、セル配
置の自由度が上がる。この基本セル２０を使用して二入
力ＮＡＮＤ３０等の色々な半導体集積回路装置が設計で
きる。また、トランジスタＴP1，ＴP2及びＴN1，ＴN2
（１ベーシックセル：１ＢＣ）から構成する基本セルの
サイズを縮小できる。

【００５１】本発明に係る第３の基本セルでは、トラン
ジスタＴP1のゲート１１のコンタクト部Ａ１とｎ型のト
ランジスタＴN1のゲート１８のコンタクト部Ａ１の配線
間隔Ｘ２が、これらトランジスタＴP1，ＴP2やＴN1，Ｔ
N2のバックゲート１４，１７，２２，２５のコンタクト
部Ｃ１〜Ｃ３の配線ピッチＸ１よりも広くしているの
で、トランジスタＴP1，ＴP2及びＴN1, ＴN2のゲート１
１，１５，１８，２３を余裕を持って配置できる。従っ
て、基本セル内でトランジスタ回路を構成する場合、ゲ
ート１１と１８，ゲート１５と２３間の絶縁耐力が高め
られる。

【００５２】本発明に係る第４の基本セルでは、配線Ｌ
11〜Ｌ110 やＬ21〜Ｌ26が多層配線を構成し、第１層目
の配線Ｌ15, Ｌ16の配線間隔Ｘ２と第２層目の配線Ｌ21
〜Ｌ26の配線ピッチＸ１とが異なっているので、ゲート
配線の自由度が上がり、トランジスタ使用率が高められ
る。本発明に係る第５の基本セルでは、トランジスタＴ
P1，ＴP2のゲート１１，１５の各々のコンタクト部Ａ
１，Ａ４は、第１層目の配線Ｌ11に立ち上がる状態で配
置するとともに、この第１層目の配線Ｌ11から第２層目
の配線Ｌ22やＬ25に直接立ち上がる状態で配置している
ので、コンタクトホールを垂直に多層に積み重ねるスタ
ックビア（コンタクト積層構造）を採用することができ
る。

【００５３】したがって、従来例のように配線グリッド
を２つ使用せずに、１つの配線グリッド上で、トランジ
スタＴP1，ＴP2で共通する不純物拡散層１３のコンタク
ト部Ｂ１やゲート１１，１５及びバックゲート１４，１
７，２２，２５を第１層目から第２層目の配線に直接接
続することができるので、半導体集積度が高められ、ト
ランジスタ使用率が向上する。

【００５４】本発明に係る第６の基本セルでは、配線Ｌ
11〜Ｌ110 やＬ21〜Ｌ26の配線ピッチＸ１や配線間隔Ｘ
２に従ってトランジスタＴP1，ＴP2及びＴN1, ＴN2のゲ
ート１１，１５，１８，２３の各々のコンタクト部Ａ１
〜Ａ４及びバックゲート１４，１７，２２，２５の各々
のコンタクト部Ｃ１〜Ｃ３が配置されているので、ゲー
ト１１，１５，１８，２３やバックゲート１４，１７，
２２，２５を第１層目の配線Ｌ12〜Ｌ14, Ｌ17〜Ｌ19や
第２層目の配線Ｌ21, Ｌ26に直接接続することができ
る。ＬＳＩの集積度が高められる。

【００５５】本発明に係る第７の基本セルでは、トラン
ジスタＴP1，ＴP2及びＴN1, ＴN2の各々の不純物拡散層
１２，１３，１６，１９，２１，２４及びバックゲート
１４，１７，２２，２５に３個づつのコンタクト部を有
し、また、トランジスタＴP1，ＴP2及びＴN1，ＴN2の各
々のゲート１１，１５，１８，２３に４個づつのコンタ
クト部を有しているので、１８個の不純物拡散層のコン
タクト部と、１２個のバックゲートのコンタクト部と、
１６個のゲートのコンタクト部と、第１層目の配線Ｌ11
〜Ｌ110 を使用して、二入力ＮＡＮＤ（簡単なゲートア
レイ）３０が構成できる。また、ＣＡＤでの配線の自由
度が上がる。

【００５６】本発明の実施の形態に係るＣＭＯＳアレイ
の製造方法によれば、本発明に係る第１〜第７の基本セ
ルのいずれかを半導体基板に配置しているので、第１層
目又は第２層目の配線に空きチャネルを生じさせること
ができる。したがって、配線効率が上がるため、従来例
に比べてトランジスタ使用率（ゲート使用率）が１５％
程度高くなる。この結果、半導体集積回路装置の集積度
及び歩留りが上がる。

【００５７】半導体回路の集積化により、チップサイズ
を小さくすることができ、ＣＭＯＳアレイのコストの低
減化及び価格の低廉化に寄与する。また、ＬＳＩチップ
内の端子間の配線長が短くできるので、回路の消費電力
を低く抑えることができるようになる。

【００５８】

【発明の効果】以上説明したように、本発明の半導体集
積回路装置によれば、配線が、不純物拡散層のコンタク
ト部の配置間隔よりも細かい間隔で配置された基本セル
を有しているので、コンタクト部に全く接続しないで済
む配線を生じさせることができる。従って、空きが生じ
た配線を他の基本セル間の信号配線等に使用できるの
で、半導体装置の集積度を上げることができる。

【００５９】本発明の他の装置によれば、４つのトラン
ジスタが対称的に配置された基本セルを有しているの
で、この基本セルを使用して半導体集積回路装置を設計
する場合、ＣＡＤ等において、セル配置の自由度が上が
る。本発明の他の装置では、基本セルのｐ型及びｎ型の
電界効果トランジスタのゲートを余裕を持って配置でき
るので、ゲート間の絶縁耐力やクロストーク耐性が高め
られる。

【００６０】本発明の他の装置では、配線の配置間隔を
相違させることにより、配線の自由度を上げることがで
き、トランジスタ使用率が高められる。本発明の他の装
置では、コンタクトホールを垂直に多層に積み重ねるコ
ンタクト積層構造を採用することができるので、従来例
のように配線グリッドを２つ使用せずに、１つの配線グ
リッド上で、不純物拡散層、ゲート及びバックゲートを
第１層目から第２層目の配線へ直接接続することができ
る。したがって、半導体集積度が高められ、トランジス
タ使用率が向上する。

【００６１】本発明の他の装置では、配線の配置間隔に
従ってゲート及びバックゲートの各々のコンタクト部が
配置された基本セルを有しているので、これらのゲート
を第１や第２層目の配線に直接接続することができる。
この結果、半導体装置の集積度が高められる。本発明の
他の装置では、不純物拡散層やバックゲートに３個づつ
のコンタクト部を設け、かつ、各々のゲートに４個づつ
のコンタクト部を設けた基本セルを有しているので、第
１及び第２層目の配線を使用して、簡単なゲートアレイ
が構成できる。また、ＣＡＤでの配線の自由度が上が
る。

【００６２】本発明に係る半導体集積回路装置の製造方
法によれば、本発明の第１〜第７の装置の基本セルのい
ずれかを半導体基板に配置しているので、第１層目又は
第２層目の配線に空きチャネルを生じさせることができ
る。したがって、配線効率が上がり、トランジスタ使用
率が高くなるので、半導体集積回路装置の集積度及び歩
留りを上げることができる。

【００６３】また、半導体装置の高集積化により、チッ
プサイズを小さくすることができ、ＬＳＩのコストの低
減化及び価格の低廉化に寄与する。また、チップ内で回
路間の配線長を短くできるので、回路の消費電力を低く
抑えることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態に係る半導体集積回路装置
の構成図である。

【図２】本発明の実施の形態に係る配線ピッチとバルク
コンタクトホールの配置ピッチとの関係図である。

【図３】本発明の実施の形態に係る二入力ＮＡＮＤ回路
の構成図である。

【図４】本発明の実施の形態に係る半導体集積回路装置
のトランジスタ使用率の説明図である。

【図５】従来例に係る半導体集積回路装置の構成図であ
る。

【図６】従来例に係る半導体集積回路装置の課題を説明
するセルの配置図である。

【符号の説明】

１，２０…基本セル、２Ａ，６Ａ，２Ｂ，６Ｂ，１１，
１５，１８，２３…ゲート、３Ａ，４Ａ，７Ａ，３Ｂ，
４Ｂ，７Ｂ，１２，１３，１６，１９，２１，２４…不
純物拡散層（ソースやドレイン）、５Ａ，８Ａ，５Ｂ，
８Ｂ，１４，１７，２２，２５…バックゲート、９，３
０…二入力ＮＡＮＤ回路、10Ａ〜10Ｃ，100, 200, 300
…基本セル群、Ａ１〜Ａ４，Ｂ１〜Ｂ３，Ｃ１〜Ｃ３…
コンタクト部、ＴP1, ＴP2…ｐ型の電界効果トランジス
タ、ＴN1, ＴN2…ｎ型の電界効果トランジスタ、Ｌ11〜
Ｌ110 …第１層目の配線、Ｌ21〜Ｌ26…第２層目の配
線、Ｘ１…配線ピッチ、Ｘ２…配線間隔、Ｙ１，Ｙ２…
バルクピッチ（配置間隔）。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平９−27589（ＪＰ，Ａ) 特開 平７−169842（ＪＰ，Ａ) 特開 平２−86167（ＪＰ，Ａ) 特開 平１−283847（ＪＰ，Ａ) 特開 昭62−47149（ＪＰ，Ａ) 特開 昭60−34039（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/118 H01L 21/82 H01L 27/04 H01L 21/822 H01L 27/092 H01L 21/3205 H01L 21/8238

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】半導体基板に設けられた一対のｐ型電界効
   果トランジスタと一対のｎ型電界効果トランジスタより
   なる基本セルと、 この基本セルの上方に形成された相互に平行な複数の配
   線からなる第１の配線群と、 前記電界効果トランジスタの各構成部の上に形成される
   コンタクト部とを有し、 一方向における前記複数の配
   線の配列ピッチが前記一方向における前記コンタクト部
   の配列ピッチよりも小さく設定されていることを特徴と
   する半導体集積回路装置。
2. 【請求項２】前記各電界効果トランジスタの構成部は、
   ゲート、ソース、共通ドレイン、バックゲートを有する
   ことを特徴とする請求項１に記載の半導体集積回路装
   置。
3. 【請求項３】ゲートと、前記ゲートの両側に設けられた
   不純物拡散層と、前記不純物拡散層に隣接して配置され
   たバックゲートとを有する第１のｐ型電界効果トランジ
   スタと、 前記第１のｐ型電界効果トランジスタの一方の不純物拡
   散層を共有し、該不純物拡散層に対して前記ゲート、他
   方の不純物拡散層及びバックゲートを対称的に配した第
   ２のｐ型電界効果トランジスタと、 前記第１のｐ型電界効果トランジスタに対して前記ゲー
   ト、不純物拡散層及びバックゲートを対称的に配置した
   第１のｎ型電界効果トランジスタと、 前記第１のｎ型電界効果トランジスタの一方の不純物拡
   散層を共有し、前記第１のｎ型電界効果トランジスタに
   対して前記ゲート、他方の不純物拡散層及びバックゲー
   トを対称的に配した第２のｎ型電界効果トランジスタと
   を備えた基本セルを有していることを特徴とする請求項
   １に記載の半導体集積回路装置。
4. 【請求項４】前記各トランジスタの各ゲートは、ローマ
   字の「Ｈ」形状をなしていることを特徴とする請求項２
   に記載の半導体集積回路装置。
5. 【請求項５】前記基本セルと第１の配線群との間に、該
   第１の配線群に対して直交する方向に第２の配線群が形
   成されていることを特徴とする請求項１に記載の半導体
   集積回路装置。
6. 【請求項６】前記基本セルの上方には、前記第１の配線
   群のうち、基本セルを構成するトランジスタのコンタク
   ト部に接続されていない配線が１本以上配置されている
   ことを特徴とする請求項１に記載の半導体集積回路装
   置。